JP2918754B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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Description
【０００１】
【産業上の利用分野】この発明はＰＬＬ（位相同期ルー
プ）回路に関し、特に半導体集積回路上に集積されたＰ
ＬＬ回路に関するものである。
プ）回路に関し、特に半導体集積回路上に集積されたＰ
ＬＬ回路に関するものである。
【０００２】
【従来の技術】図７は従来のＰＬＬ回路を含む半導体集
積回路におけるクロック生成，分配の方法を示す図であ
り、図において、１は、位相比較器（ＰＣ，Phase Comp
aratorとも称す）２，ループフィルタ（ＬＦ，Loop Fil
ter とも称す）３，電圧制御発振器（ＶＣＯ，Voltage
Controlled Oscillator とも称す）２９からなるＰＬＬ
回路であり、５は該ＰＬＬ回路１の出力ＶＣＯout を入
力とするクロックドライバ、６は該クロックドライバ５
の出力を入力とし、その出力を上記ＰＬＬ１の位相比較
器２に内部クロックＣＬＫint として加える内部回路で
ある。
積回路におけるクロック生成，分配の方法を示す図であ
り、図において、１は、位相比較器（ＰＣ，Phase Comp
aratorとも称す）２，ループフィルタ（ＬＦ，Loop Fil
ter とも称す）３，電圧制御発振器（ＶＣＯ，Voltage
Controlled Oscillator とも称す）２９からなるＰＬＬ
回路であり、５は該ＰＬＬ回路１の出力ＶＣＯout を入
力とするクロックドライバ、６は該クロックドライバ５
の出力を入力とし、その出力を上記ＰＬＬ１の位相比較
器２に内部クロックＣＬＫint として加える内部回路で
ある。
【０００３】次に、本ＰＬＬ回路の動作について説明す
る。発振器ＶＣＯ２９の発振出力ＶＣＯout は、クロッ
クドライバ５を介して内部クロックとして内部回路６に
分配される。該内部回路６内のクロック配線上の任意の
点からＰＬＬ回路１に戻される内部クロックＣＬＫint
は、位相比較器ＰＣ２において、チップ外部から入力さ
れる外部クロックＣＬＫext と周波数および位相を比較
され、周波数が低ければＵＰ信号を、高ければＤＯＷＮ
信号を、また、位相が遅れていればＵＰ信号を、進んで
いればＤＯＷＮ信号をそれぞれ生成する。ＵＰ信号が発
生すると、ループフィルタＬＦ３内の容量が充電されて
ループフィルタＬＦ３の出力電圧ＬＦout が少し上が
り、発振器ＶＣＯ２９のゲインが少し大きくなる。一
方、ＤＯＷＮ信号が発生するとループフィルタＬＦ３内
の容量が放電されてＬＦout が少し下がり、発振器ＶＣ
Ｏ２９のゲインが少し小さくなる。このようにして内部
クロックＣＬＫint の周波数及び位相が外部クロックＣ
ＬＫext の周波数及び位相と一致するように、ループフ
ィルタＬＦ３を介して発振器ＶＣＯ２９のゲインがゆっ
くりと制御される。
る。発振器ＶＣＯ２９の発振出力ＶＣＯout は、クロッ
クドライバ５を介して内部クロックとして内部回路６に
分配される。該内部回路６内のクロック配線上の任意の
点からＰＬＬ回路１に戻される内部クロックＣＬＫint
は、位相比較器ＰＣ２において、チップ外部から入力さ
れる外部クロックＣＬＫext と周波数および位相を比較
され、周波数が低ければＵＰ信号を、高ければＤＯＷＮ
信号を、また、位相が遅れていればＵＰ信号を、進んで
いればＤＯＷＮ信号をそれぞれ生成する。ＵＰ信号が発
生すると、ループフィルタＬＦ３内の容量が充電されて
ループフィルタＬＦ３の出力電圧ＬＦout が少し上が
り、発振器ＶＣＯ２９のゲインが少し大きくなる。一
方、ＤＯＷＮ信号が発生するとループフィルタＬＦ３内
の容量が放電されてＬＦout が少し下がり、発振器ＶＣ
Ｏ２９のゲインが少し小さくなる。このようにして内部
クロックＣＬＫint の周波数及び位相が外部クロックＣ
ＬＫext の周波数及び位相と一致するように、ループフ
ィルタＬＦ３を介して発振器ＶＣＯ２９のゲインがゆっ
くりと制御される。
【０００４】
【発明が解決しようとする課題】この発明は、内部クロ
ックとは別のクロックであって、この内部クロックとは
異なるデューティ比をもったクロック信号を生成するた
めのＰＬＬ回路を得ることを目的とする。
ックとは別のクロックであって、この内部クロックとは
異なるデューティ比をもったクロック信号を生成するた
めのＰＬＬ回路を得ることを目的とする。
【０００５】またこの発明は、内部クロックが外部クロ
ックに比べて少なくとも二周期分遅延していることを検
出できるＰＬＬ回路を得ることを目的とする。
ックに比べて少なくとも二周期分遅延していることを検
出できるＰＬＬ回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るＰＬＬ回
路は、セット端子及びリセット端子が第１ないし第（Ｎ
＋１）の接続ノードのうちのそれぞれ異なる二つの接続
ノードに接続されたセット・リセット−フリップ・フロ
ップを備えるようにしたものである。ここで第１の接続
ノードは第１の遅延素子の入力に接続され、第２ないし
第Ｎの接続ノードはそれぞれ第１ないし第（Ｎ−１）の
遅延素子の出力に接続されると共にそれぞれ第２ないし
第Ｎの遅延素子の入力に接続され、さらに第（Ｎ＋１）
の接続ノードは内部クロックとして位相比較器に信号を
出力する第Ｎの遅延素子の出力に接続されたものであ
る。
路は、セット端子及びリセット端子が第１ないし第（Ｎ
＋１）の接続ノードのうちのそれぞれ異なる二つの接続
ノードに接続されたセット・リセット−フリップ・フロ
ップを備えるようにしたものである。ここで第１の接続
ノードは第１の遅延素子の入力に接続され、第２ないし
第Ｎの接続ノードはそれぞれ第１ないし第（Ｎ−１）の
遅延素子の出力に接続されると共にそれぞれ第２ないし
第Ｎの遅延素子の入力に接続され、さらに第（Ｎ＋１）
の接続ノードは内部クロックとして位相比較器に信号を
出力する第Ｎの遅延素子の出力に接続されたものであ
る。
【０００７】この発明に係るＰＬＬ回路は、セット端子
及びリセット端子がそれぞれ第ｉの接続ノードおよび第
ｊの接続ノードに接続された第１のセット・リセット−
フリップ・フロップと、セット端子及びリセット端子が
それぞれ第ｋの接続ノードおよび第ｈの接続ノードに接
続された第２のセット・リセット−フリップ・フロップ
を備えたものである。ｉ、ｊ、ｋおよびｈは、１≦ｉ＜
ｊ≦ｋ＜ｈ≦（Ｎ＋１）を満たすある整数である。
及びリセット端子がそれぞれ第ｉの接続ノードおよび第
ｊの接続ノードに接続された第１のセット・リセット−
フリップ・フロップと、セット端子及びリセット端子が
それぞれ第ｋの接続ノードおよび第ｈの接続ノードに接
続された第２のセット・リセット−フリップ・フロップ
を備えたものである。ｉ、ｊ、ｋおよびｈは、１≦ｉ＜
ｊ≦ｋ＜ｈ≦（Ｎ＋１）を満たすある整数である。
【０００８】また、この発明に係るＰＬＬ回路は、第１
ないし第（Ｎ＋１）の接続ノードの選択された複数個の
接続ノード上の信号を用いて複数のクロック信号を生成
する多相クロック生成回路と、この多相クロック生成回
路から出力される複数のクロック信号が相互に同じ電位
レベルを示す期間が存在することを検出する多周期遅れ
検出回路とを備えたものである。調整回路は、検出回路
の検出結果に基づき第１ないし第Ｎの遅延素子の遅延量
を調整する。これは、ループフィルタが位相比較器の出
力と構成回路の調整結果とのＯＲをとったものを受け取
ることにより実現される。
ないし第（Ｎ＋１）の接続ノードの選択された複数個の
接続ノード上の信号を用いて複数のクロック信号を生成
する多相クロック生成回路と、この多相クロック生成回
路から出力される複数のクロック信号が相互に同じ電位
レベルを示す期間が存在することを検出する多周期遅れ
検出回路とを備えたものである。調整回路は、検出回路
の検出結果に基づき第１ないし第Ｎの遅延素子の遅延量
を調整する。これは、ループフィルタが位相比較器の出
力と構成回路の調整結果とのＯＲをとったものを受け取
ることにより実現される。
【０００９】
【作用】この発明におけるＰＬＬ回路は、セット・リセ
ット−フリップ・フロップが、セット端子に入力される
セット信号の論理レベル変化に応答してセットし、その
後リセット端子に入力されるリセット信号の論理レベル
が変化するまで、その間にセット信号の論理レベルがい
かに変化してもそのセット値を出力し続ける。同様にリ
セット信号の論理レベル変化に応答してリセットした
後、セット信号の論理レベルが変化するまで、その間に
リセット信号の論理レベルがいかに変化してもそのリセ
ット値を出力し続ける。このとき、その出力するクロッ
ク信号において同じ論理レベルを示す期間は、セット端
子とリセット端子との間にある遅延素子を通過するクロ
ックの遅延時間と一致する。 また、第１のセット・リセ
ット−フリップ・フロップのセット端子、リセット端子
および第２のセット・リセット−フリップ・フロップの
セット端子、リセット端子が、１≦ｉ＜ｊ≦ｋ＜ｈ≦
（Ｎ＋１）を満たすようなそれぞれ第ｉ、ｊ、ｋおよび
ｈの接続ノードに接続されるので、第１および第２のセ
ット・リセット−フリップ・フロップのそれぞれ出力す
る信号によりハイレベル及びローレベルの一方が互いに
オーバーラップしない多相クロックが得られる。
ット−フリップ・フロップが、セット端子に入力される
セット信号の論理レベル変化に応答してセットし、その
後リセット端子に入力されるリセット信号の論理レベル
が変化するまで、その間にセット信号の論理レベルがい
かに変化してもそのセット値を出力し続ける。同様にリ
セット信号の論理レベル変化に応答してリセットした
後、セット信号の論理レベルが変化するまで、その間に
リセット信号の論理レベルがいかに変化してもそのリセ
ット値を出力し続ける。このとき、その出力するクロッ
ク信号において同じ論理レベルを示す期間は、セット端
子とリセット端子との間にある遅延素子を通過するクロ
ックの遅延時間と一致する。 また、第１のセット・リセ
ット−フリップ・フロップのセット端子、リセット端子
および第２のセット・リセット−フリップ・フロップの
セット端子、リセット端子が、１≦ｉ＜ｊ≦ｋ＜ｈ≦
（Ｎ＋１）を満たすようなそれぞれ第ｉ、ｊ、ｋおよび
ｈの接続ノードに接続されるので、第１および第２のセ
ット・リセット−フリップ・フロップのそれぞれ出力す
る信号によりハイレベル及びローレベルの一方が互いに
オーバーラップしない多相クロックが得られる。
【００１０】また、多周期遅れ検出回路が多相クロック
生成回路から出力される複数のクロック信号が相互に同
じ電位レベルを示す期間が存在することを検出すること
で、内部クロックは外部クロックに対し少なくとも二周
期分遅延していることが分かる。
生成回路から出力される複数のクロック信号が相互に同
じ電位レベルを示す期間が存在することを検出すること
で、内部クロックは外部クロックに対し少なくとも二周
期分遅延していることが分かる。
【００１１】
【実施例】実施例１． 以下、この発明の一実施例を図について説明する。図１
は本発明の第１の実施例によるＰＬＬ回路を示し、図に
おいて、１は、位相比較器ＰＣ２と、ループフィルタＬ
Ｆ３と、可変遅延回路（ＶＤＬ，VariableDelay Line
とも称す）４とからなるＰＬＬ回路である。また、図７
の従来例におけると同様、５は該ＰＬＬ回路１の出力Ｖ
ＤＬout を入力とするクロックドライバ、６は該クロッ
クドライバ５の出力を入力とし、その出力を上記ＰＬＬ
１の位相比較器２に内部クロックＣＬＫint として加え
る内部回路である。
は本発明の第１の実施例によるＰＬＬ回路を示し、図に
おいて、１は、位相比較器ＰＣ２と、ループフィルタＬ
Ｆ３と、可変遅延回路（ＶＤＬ，VariableDelay Line
とも称す）４とからなるＰＬＬ回路である。また、図７
の従来例におけると同様、５は該ＰＬＬ回路１の出力Ｖ
ＤＬout を入力とするクロックドライバ、６は該クロッ
クドライバ５の出力を入力とし、その出力を上記ＰＬＬ
１の位相比較器２に内部クロックＣＬＫint として加え
る内部回路である。
【００１２】また、図２は本実施例１のＰＬＬ回路にお
ける上記可変遅延回路４の一構成例を示す図であり、図
において、７〜１２は遅延素子であって、その電流値に
応じた（電流量が大きいとき遅延量は小さい）遅延量を
もつ第１ないし第６のインバータ（ＩＮＶ１〜ＩＮＶ
６）である。１３，１４は該遅延素子７〜１２の電流源
となるカレントミラー回路、１５は上記ループフィルタ
ＬＦ３の出力電圧ＬＦout に応じて上記カレントミラー
回路１３，１４の電流値を制御するゲート電圧を生成す
るバイアス発生回路である。
ける上記可変遅延回路４の一構成例を示す図であり、図
において、７〜１２は遅延素子であって、その電流値に
応じた（電流量が大きいとき遅延量は小さい）遅延量を
もつ第１ないし第６のインバータ（ＩＮＶ１〜ＩＮＶ
６）である。１３，１４は該遅延素子７〜１２の電流源
となるカレントミラー回路、１５は上記ループフィルタ
ＬＦ３の出力電圧ＬＦout に応じて上記カレントミラー
回路１３，１４の電流値を制御するゲート電圧を生成す
るバイアス発生回路である。
【００１３】次に動作について説明する。外部クロック
ＣＬＫext は位相比較器ＰＣに入力されるとともに、可
変遅延回路ＶＤＬ４において任意の遅延が付加されて、
クロックドライバ５を介して内部クロックとして内部回
路６に分配される。位相比較器２においては、内部回路
６内のクロック配線上の任意の点から戻される内部クロ
ックＣＬＫint は上記外部クロックＣＬＫext と位相を
比較され、位相が遅れていればＵＰ信号を、進んでいれ
ばＤＯＷＮ信号をそれぞれ生成する。ＵＰ信号が発生す
ると、ループフィルタ３内の容量が充電されてループフ
ィルタＬＦ３の出力電圧ＬＦout が少し上がり、可変遅
延回路ＶＤＬ４の遅延素子７〜１２に流れる電流が増し
て各遅延素子の遅延量は小さくなる。一方、ＤＯＷＮ信
号が発生すると、ループフィルタＬＦ３内の容量が放電
されてループフィルタＬＦ３の出力電圧ＬＦout が少し
下がり、可変遅延回路ＶＤＬ４の遅延素子７〜１２に流
れる電流が減ってその遅延量は大きくなる。このように
して内部クロックＣＬＫint の位相が外部クロックＣＬ
Ｋext と一致するようにループフィルタＬＦ３を介して
可変遅延回路ＶＤＬ４の遅延量が制御される。このよう
な動作を行う本ＰＬＬ回路においては、その動作におい
て内部クロックと外部クロックの発振周波数を合わせる
必要がない。
ＣＬＫext は位相比較器ＰＣに入力されるとともに、可
変遅延回路ＶＤＬ４において任意の遅延が付加されて、
クロックドライバ５を介して内部クロックとして内部回
路６に分配される。位相比較器２においては、内部回路
６内のクロック配線上の任意の点から戻される内部クロ
ックＣＬＫint は上記外部クロックＣＬＫext と位相を
比較され、位相が遅れていればＵＰ信号を、進んでいれ
ばＤＯＷＮ信号をそれぞれ生成する。ＵＰ信号が発生す
ると、ループフィルタ３内の容量が充電されてループフ
ィルタＬＦ３の出力電圧ＬＦout が少し上がり、可変遅
延回路ＶＤＬ４の遅延素子７〜１２に流れる電流が増し
て各遅延素子の遅延量は小さくなる。一方、ＤＯＷＮ信
号が発生すると、ループフィルタＬＦ３内の容量が放電
されてループフィルタＬＦ３の出力電圧ＬＦout が少し
下がり、可変遅延回路ＶＤＬ４の遅延素子７〜１２に流
れる電流が減ってその遅延量は大きくなる。このように
して内部クロックＣＬＫint の位相が外部クロックＣＬ
Ｋext と一致するようにループフィルタＬＦ３を介して
可変遅延回路ＶＤＬ４の遅延量が制御される。このよう
な動作を行う本ＰＬＬ回路においては、その動作におい
て内部クロックと外部クロックの発振周波数を合わせる
必要がない。
【００１４】図３は、上記可変遅延回路ＶＤＬ４が図２
に示す６段のインバータからなる場合のタイミングチャ
ートである。外部クロックＣＬＫext は可変遅延回路Ｖ
ＤＬ４の入力、ＩＮＶ２out はインバータ２段の出力、
ＩＮＶ４out はインバータ４段の出力、ＶＤＬout はイ
ンバータ６段を介した可変遅延回路ＶＤＬ４の出力であ
り、ＰＬＬ回路１に戻される内部クロックは外部クロッ
クＣＬＫext と位相が合っている。
に示す６段のインバータからなる場合のタイミングチャ
ートである。外部クロックＣＬＫext は可変遅延回路Ｖ
ＤＬ４の入力、ＩＮＶ２out はインバータ２段の出力、
ＩＮＶ４out はインバータ４段の出力、ＶＤＬout はイ
ンバータ６段を介した可変遅延回路ＶＤＬ４の出力であ
り、ＰＬＬ回路１に戻される内部クロックは外部クロッ
クＣＬＫext と位相が合っている。
【００１５】このような本実施例１によるＰＬＬ回路で
は、発振器ＶＣＯの代わりに可変遅延回路ＶＤＬ４を用
いてＰＬＬを構成し、該可変遅延回路ＶＤＬは、外部ク
ロックＣＬＫext にループフィルタＬＦ３からの制御電
圧に応答した遅延を付加して内部クロックＣＬＫint と
して出力するようにしたので、短い時間でロックするＰ
ＬＬ回路を得ることができる効果がある。
は、発振器ＶＣＯの代わりに可変遅延回路ＶＤＬ４を用
いてＰＬＬを構成し、該可変遅延回路ＶＤＬは、外部ク
ロックＣＬＫext にループフィルタＬＦ３からの制御電
圧に応答した遅延を付加して内部クロックＣＬＫint と
して出力するようにしたので、短い時間でロックするＰ
ＬＬ回路を得ることができる効果がある。
【００１６】実施例２．また、上記実施例１における可
変遅延回路ＶＤＬ４を構成するインバータ７〜１２の各
段の出力を用いることにより、多相クロックを容易に生
成することができる。例えば図３に示すように、２段毎
に遅延を取り出せば、３相クロックＤ20，Ｄ42，Ｄ64を
得ることができる。ここで、Ｄ20は外部クロックＣＬＫ
ext から第２段インバータ出力ＩＮＶ２out までのイン
バータ２段分の遅延を示す信号、Ｄ42は第２段インバー
タ出力ＩＮＶ２out から第４段インバータ出力ＩＮＶ４
out までのインバータ２段分の遅延を示す信号、Ｄ64は
第４段インバータ出力ＩＮＶ４out から可変遅延回路出
力ＶＤＬout までのインバータ２段分の遅延を示す信号
である。
変遅延回路ＶＤＬ４を構成するインバータ７〜１２の各
段の出力を用いることにより、多相クロックを容易に生
成することができる。例えば図３に示すように、２段毎
に遅延を取り出せば、３相クロックＤ20，Ｄ42，Ｄ64を
得ることができる。ここで、Ｄ20は外部クロックＣＬＫ
ext から第２段インバータ出力ＩＮＶ２out までのイン
バータ２段分の遅延を示す信号、Ｄ42は第２段インバー
タ出力ＩＮＶ２out から第４段インバータ出力ＩＮＶ４
out までのインバータ２段分の遅延を示す信号、Ｄ64は
第４段インバータ出力ＩＮＶ４out から可変遅延回路出
力ＶＤＬout までのインバータ２段分の遅延を示す信号
である。
【００１７】図４(a) は、このような多相クロックを生
成するための遅延生成回路４０（多相クロック生成回
路）の一構成例を示す図であり、図において、１６，１
７はインバータ、１８〜２１はＮＡＮＤゲート、Ｓ，Ｒ
はセット，リセット入力、Ｑ，／Ｑは出力、反転出力で
あり、これらによりエッジ検出付セット・リセット−フ
リップ・フロップ（ＳＲ−ＦＦ）を構成している。
成するための遅延生成回路４０（多相クロック生成回
路）の一構成例を示す図であり、図において、１６，１
７はインバータ、１８〜２１はＮＡＮＤゲート、Ｓ，Ｒ
はセット，リセット入力、Ｑ，／Ｑは出力、反転出力で
あり、これらによりエッジ検出付セット・リセット−フ
リップ・フロップ（ＳＲ−ＦＦ）を構成している。
【００１８】本遅延生成回路の動作については、セット
入力Ｓに入力されるパルスの立ち上がりエッジから、リ
セット入力Ｒに入力されるパルスの立ち上がりエッジま
での期間、出力Ｑは“１”となり、リセット入力Ｒにパ
ルスが入力されてから、次にセット入力Ｓにパルスが入
力されるまでの期間、出力Ｑは“０”となる。従って、
この遅延生成回路４０を構成するＳＲ−ＦＦの、Ｓ，Ｒ
入力の組合せを図４(b) に示すものとして、該遅延生成
回路を３つ設けることにより、それぞれの出力に上記遅
延信号Ｄ20，Ｄ42，Ｄ64を得ることができ、これにより
多相クロック生成回路を構成することができる。
入力Ｓに入力されるパルスの立ち上がりエッジから、リ
セット入力Ｒに入力されるパルスの立ち上がりエッジま
での期間、出力Ｑは“１”となり、リセット入力Ｒにパ
ルスが入力されてから、次にセット入力Ｓにパルスが入
力されるまでの期間、出力Ｑは“０”となる。従って、
この遅延生成回路４０を構成するＳＲ−ＦＦの、Ｓ，Ｒ
入力の組合せを図４(b) に示すものとして、該遅延生成
回路を３つ設けることにより、それぞれの出力に上記遅
延信号Ｄ20，Ｄ42，Ｄ64を得ることができ、これにより
多相クロック生成回路を構成することができる。
【００１９】このように本実施例２のＰＬＬ回路では、
上記可変遅延回路を構成する各段のインバータの出力を
用いて多相クロックを生成することができ、これを内部
回路の動作に用いることができる効果がある。
上記可変遅延回路を構成する各段のインバータの出力を
用いて多相クロックを生成することができ、これを内部
回路の動作に用いることができる効果がある。
【００２０】実施例３．上記実施例１，２のように可変
遅延回路ＶＤＬ４を用いてＰＬＬ回路１を構成した場
合、該ＰＬＬ回路１で得られるロック状態においては、
必ず図３に示すように内部クロックＣＬＫint が外部ク
ロックＣＬＫext の１周期遅れになるとは限らず、初期
状態における可変遅延回路ＶＤＬ４の遅延量が大きけれ
ば、２周期以上遅れてロックする可能性もある。そして
このように２周期以上遅れてロックしている状態におい
て、上記実施例２のように可変遅延回路ＶＤＬ４のイン
バータ７〜１２の各２段毎の出力を用いて多相クロック
を生成し、これを内部回路６の動作に用いるようにして
いると、所望するクロックが得られずに該内部回路６は
誤動作を起こしてしまうこととなる。
遅延回路ＶＤＬ４を用いてＰＬＬ回路１を構成した場
合、該ＰＬＬ回路１で得られるロック状態においては、
必ず図３に示すように内部クロックＣＬＫint が外部ク
ロックＣＬＫext の１周期遅れになるとは限らず、初期
状態における可変遅延回路ＶＤＬ４の遅延量が大きけれ
ば、２周期以上遅れてロックする可能性もある。そして
このように２周期以上遅れてロックしている状態におい
て、上記実施例２のように可変遅延回路ＶＤＬ４のイン
バータ７〜１２の各２段毎の出力を用いて多相クロック
を生成し、これを内部回路６の動作に用いるようにして
いると、所望するクロックが得られずに該内部回路６は
誤動作を起こしてしまうこととなる。
【００２１】このように２周期遅れでロックした場合の
タイミングチャートを図５に示す。図５において、内部
クロックＣＬＫint の位相と外部クロックＣＬＫext の
位相は一致しているが、この場合各遅延素子７〜１２の
遅延量が大きく上記両クロック間は２周期遅れでロック
しており、このため３相クロックＤ20，Ｄ42，Ｄ64は図
３の信号と異なるものとなってしまっている。
タイミングチャートを図５に示す。図５において、内部
クロックＣＬＫint の位相と外部クロックＣＬＫext の
位相は一致しているが、この場合各遅延素子７〜１２の
遅延量が大きく上記両クロック間は２周期遅れでロック
しており、このため３相クロックＤ20，Ｄ42，Ｄ64は図
３の信号と異なるものとなってしまっている。
【００２２】本実施例３は、この問題を解決するため
に、各インバータ７〜１２の遅延を用いて他周期遅れの
検出を行うようにしたものである。上記可変遅延回路Ｖ
ＤＬ４の遅延量が１周期しか遅れていなければ、図３に
示すように、遅延信号Ｄ20，Ｄ42，Ｄ64、および遅延信
号Ｄ06は、どれも相互にオーバーラップすることはない
が、上記可変遅延回路ＶＤＬ４の遅延量が２周期以上遅
れていれば、図５に示すように、上記遅延信号Ｄ20，Ｄ
42，Ｄ64および遅延信号Ｄ06は互いにオーバーラップす
る部分を持つこととなる。そこで、これらの信号がオー
バーラップしているか否かを検出して、オーバーラップ
していればＵＰ信号を発生させる回路を、位相比較器Ｐ
Ｃ２に付加する。即ちこれは、位相比較器ＰＣ２の出力
を、内部クロックＣＬＫint を外部クロックＣＬＫext
と比較した結果、位相が遅れていればＵＰ信号を、進ん
でいればＤＯＷＮ信号をそれぞれ出力するのに加えて、
上記遅延信号Ｄ20，Ｄ42，Ｄ64、およびＤ06のオーバー
ラップを検出して、オーバーラップしているときＵＰ信
号を出力するようＯＲ条件にて設定すればよい。
に、各インバータ７〜１２の遅延を用いて他周期遅れの
検出を行うようにしたものである。上記可変遅延回路Ｖ
ＤＬ４の遅延量が１周期しか遅れていなければ、図３に
示すように、遅延信号Ｄ20，Ｄ42，Ｄ64、および遅延信
号Ｄ06は、どれも相互にオーバーラップすることはない
が、上記可変遅延回路ＶＤＬ４の遅延量が２周期以上遅
れていれば、図５に示すように、上記遅延信号Ｄ20，Ｄ
42，Ｄ64および遅延信号Ｄ06は互いにオーバーラップす
る部分を持つこととなる。そこで、これらの信号がオー
バーラップしているか否かを検出して、オーバーラップ
していればＵＰ信号を発生させる回路を、位相比較器Ｐ
Ｃ２に付加する。即ちこれは、位相比較器ＰＣ２の出力
を、内部クロックＣＬＫint を外部クロックＣＬＫext
と比較した結果、位相が遅れていればＵＰ信号を、進ん
でいればＤＯＷＮ信号をそれぞれ出力するのに加えて、
上記遅延信号Ｄ20，Ｄ42，Ｄ64、およびＤ06のオーバー
ラップを検出して、オーバーラップしているときＵＰ信
号を出力するようＯＲ条件にて設定すればよい。
【００２３】かかる本実施例３による多周期遅れ検出回
路の構成例を図６(a) ，(b) に示す。図６(a) に示す多
周期遅れ検出回路５０において、２２〜２５はＮＡＮＤ
ゲートである。また、図６(b) に示す多周期遅れ検出回
路５１において、２６はインバータ、２７，２８はＮＯ
Ｒゲートであり、図(a) ，(b) のいずれの回路において
も、遅延信号Ｄ06が“１”である期間に、遅延信号Ｄ2
0，Ｄ42，Ｄ64のいずれかが“１”になると、ＵＰ信号
が“１”になる。ＵＰ信号が発生すると、上述のように
ループフィルタＬＦ３内の容量が充電されてループフィ
ルタＬＦ３の出力電圧ＬＦout が少し上がり、可変遅延
回路ＶＤＬ４の各遅延素子７〜１２に流れる電流が増し
て該遅延量は小さくなることとなる。
路の構成例を図６(a) ，(b) に示す。図６(a) に示す多
周期遅れ検出回路５０において、２２〜２５はＮＡＮＤ
ゲートである。また、図６(b) に示す多周期遅れ検出回
路５１において、２６はインバータ、２７，２８はＮＯ
Ｒゲートであり、図(a) ，(b) のいずれの回路において
も、遅延信号Ｄ06が“１”である期間に、遅延信号Ｄ2
0，Ｄ42，Ｄ64のいずれかが“１”になると、ＵＰ信号
が“１”になる。ＵＰ信号が発生すると、上述のように
ループフィルタＬＦ３内の容量が充電されてループフィ
ルタＬＦ３の出力電圧ＬＦout が少し上がり、可変遅延
回路ＶＤＬ４の各遅延素子７〜１２に流れる電流が増し
て該遅延量は小さくなることとなる。
【００２４】従ってこのような本実施例３においては、
各インバータ７〜１２の出力の遅延を用いて多周期遅れ
を検出する回路を位相比較器ＰＣに付加し、該多周期遅
れの検出時にはＵＰ信号を発生して上記各インバータ７
〜１２の遅延を小さくし、多周期遅れを回避するように
したので、ＰＬＬ回路を用いた回路の誤動作を防止でき
る効果がある。
各インバータ７〜１２の出力の遅延を用いて多周期遅れ
を検出する回路を位相比較器ＰＣに付加し、該多周期遅
れの検出時にはＵＰ信号を発生して上記各インバータ７
〜１２の遅延を小さくし、多周期遅れを回避するように
したので、ＰＬＬ回路を用いた回路の誤動作を防止でき
る効果がある。
【００２５】
【発明の効果】以上のように、この発明にかかるＰＬＬ
回路によれば、第１ないし第Ｎの接続ノードのうちのそ
れぞれ異なる二つにセット端子およびリセット端子が接
続されたセット・リセット−フリップ・フロップを備え
たことにより、その出力するクロック信号において同じ
論理レベルを示す期間は、内部クロックのレベル変化を
示す波形に依らずセット端子とリセット端子との間にあ
る遅延素子を通過するクロックの遅延時間と一致してい
る。よって、この遅延時間によりデューティ比が決まる
クロック信号を、内部クロックのデューティ比と相違さ
せることができる。
回路によれば、第１ないし第Ｎの接続ノードのうちのそ
れぞれ異なる二つにセット端子およびリセット端子が接
続されたセット・リセット−フリップ・フロップを備え
たことにより、その出力するクロック信号において同じ
論理レベルを示す期間は、内部クロックのレベル変化を
示す波形に依らずセット端子とリセット端子との間にあ
る遅延素子を通過するクロックの遅延時間と一致してい
る。よって、この遅延時間によりデューティ比が決まる
クロック信号を、内部クロックのデューティ比と相違さ
せることができる。
【００２６】また、第１および第２のセット・リセット
−フリップ・フロップの各々も内部クロックとはデュー
ティ比の異なるクロック信号を生成することができる。
特に、第１のセット・リセット−フリップ・フロップの
セット端子、リセット端子および第２のセット・リセッ
ト−フリップ・フロップのセット端子、リセット端子
が、１≦ｉ＜ｊ≦ｋ＜ｈ≦（Ｎ＋１）を満たすようなそ
れぞれ第ｉ、ｊ、ｋおよびｈの接続ノードに接続される
ので、両フリップ・フロップの生成する信号により、ハ
イレベルおよびローレベルの一方が互いにオーバーラッ
プしない多相クロックを得ることができる。
−フリップ・フロップの各々も内部クロックとはデュー
ティ比の異なるクロック信号を生成することができる。
特に、第１のセット・リセット−フリップ・フロップの
セット端子、リセット端子および第２のセット・リセッ
ト−フリップ・フロップのセット端子、リセット端子
が、１≦ｉ＜ｊ≦ｋ＜ｈ≦（Ｎ＋１）を満たすようなそ
れぞれ第ｉ、ｊ、ｋおよびｈの接続ノードに接続される
ので、両フリップ・フロップの生成する信号により、ハ
イレベルおよびローレベルの一方が互いにオーバーラッ
プしない多相クロックを得ることができる。
【００２７】さらに、多周期遅れ検出回路が多相クロッ
ク生成回路から出力される複数のクロック信号が相互に
同じ電位レベルを示す期間が存在することを検出するこ
とで、内部クロックは外部クロックに対し少なくとも二
周期分遅延していることを検出することができる。その
多周期遅れ検出回路の検出結果により遅延素子の遅延量
が調整されるので、内部クロックの外部クロックに対す
る遅延を一周期分となるように調整することができる。
特に、ループフィルタは、位相比較器の出力と構成回路
の調整結果とのＯＲをとったものをループフィルタに与
えるので、このような単にＯＲ条件をとるという簡単な
制御によって内部クロックの遅延を調整することができ
る。
ク生成回路から出力される複数のクロック信号が相互に
同じ電位レベルを示す期間が存在することを検出するこ
とで、内部クロックは外部クロックに対し少なくとも二
周期分遅延していることを検出することができる。その
多周期遅れ検出回路の検出結果により遅延素子の遅延量
が調整されるので、内部クロックの外部クロックに対す
る遅延を一周期分となるように調整することができる。
特に、ループフィルタは、位相比較器の出力と構成回路
の調整結果とのＯＲをとったものをループフィルタに与
えるので、このような単にＯＲ条件をとるという簡単な
制御によって内部クロックの遅延を調整することができ
る。
【図１】この発明の第１の実施例によるＰＬＬ回路を含
む、半導体集積回路におけるクロック生成，分配の方法
を示す図である。
む、半導体集積回路におけるクロック生成，分配の方法
を示す図である。
【図２】図１のＰＬＬ回路における可変遅延回路の一構
成例を示す図である。
成例を示す図である。
【図３】上記可変遅延回路が６段インバータからなる場
合の各段の出力信号等のタイミングチャート図である。
合の各段の出力信号等のタイミングチャート図である。
【図４】図１のＰＬＬ回路において多相クロックを生成
するための遅延生成回路を構成するエッジ検出付セット
・リセット−フリップ・フロップ回路の回路図、及びそ
の遅延信号Ｄ20，Ｄ42，Ｄ64が得られる入出力の組み合
わせを示す図である。
するための遅延生成回路を構成するエッジ検出付セット
・リセット−フリップ・フロップ回路の回路図、及びそ
の遅延信号Ｄ20，Ｄ42，Ｄ64が得られる入出力の組み合
わせを示す図である。
【図５】図１のＰＬＬ回路が２周期遅れでロックした場
合の上記可変遅延回路の各段の出力信号等のタイミング
チャート図である。
合の上記可変遅延回路の各段の出力信号等のタイミング
チャート図である。
【図６】図１のＰＬＬ回路が多周期遅れでロックした場
合を検出する多周期遅れ検出回路の一構成例を示す図で
ある。
合を検出する多周期遅れ検出回路の一構成例を示す図で
ある。
【図７】従来のＰＬＬ回路を含む、半導体集積回路にお
けるクロック生成，分配の方法を示す図である。
けるクロック生成，分配の方法を示す図である。
１ ＰＬＬ回路 ２ 位相比較器（ＰＣ） ３ ループフィルタ（ＬＦ） ４ 可変遅延回路（ＶＤＬ） ５ クロックドライバ（ＤＲＶ） ６ 内部回路 ７〜１２ 遅延素子（ＩＮＶ１〜６） １３，１４ カレントミラー回路 １５ バイアス発生回路 １６，１７，２６ インバータ １８〜２５ ＮＡＮＤゲート ２７，２８ ＮＯＲゲート ２９ 発振器（ＶＣＯ） ４０ 遅延生成回路（多相クロック生成回路） ５０ 多周期遅れ検出回路 ５１ 多周期遅れ検出回路
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/14 G06F 1/06
Claims (5)
- 【請求項１】 外部クロックと内部クロックとの位相差
を比較する位相比較器と、 該位相比較器の出力を電圧信号に変換するループフィル
タと、入力がそれぞれ第１ないし第Ｎの接続ノードに接続さ
れ、出力がそれぞれ前記第2ないし第Ｎの接続ノード及
び第（Ｎ＋１）の接続ノードに接続された第１ないし第
Ｎの遅延素子からなる複数個の遅延素子と、 前記ループフィルタの出力に応じて前記第１ないし第Ｎ
の遅延素子の各遅延量を調整する調整回路とを備え、 前記第Ｎの遅延素子から出力された信号が前記内部クロ
ックとして前記位相比較器へ与えられる ＰＬＬ回路にお
いて、セット端子及びリセット端子が前記第１ないし第（Ｎ＋
１）の接続ノードのうちのそれぞれ異なる二つの接続ノ
ードに接続されたセット・リセット−フリップ・フロッ
プ を備えたＰＬＬ回路。 - 【請求項２】 外部クロックと内部クロックとの位相差
を比較する位相比較器と、 該位相比較器の出力を電圧信号に変換するループフィル
タと、 入力がそれぞれ第１ないし第Ｎの接続ノードに接続さ
れ、出力がそれぞれ前記第2ないし第Ｎの接続ノード及
び第（Ｎ＋１）の接続ノードに接続された第１ないし第
Ｎの遅延素子からなる複数個の遅延素子と、 前記ループフィルタの出力に応じて前記第１ないし第Ｎ
の遅延素子の各遅延量を調整する調整回路とを備え、 前記第Ｎの遅延素子から出力された信号が前記内部クロ
ックとして前記位相比較器へ与えられるＰＬＬ回路にお
いて、 セット端子及びリセット端子がそれぞれ前記第ｉの接続
ノードおよび第ｊの接続ノードに接続された第１のセッ
ト・リセット−フリップ・フロップと、 セット端子及びリセット端子がそれぞれ前記第ｋの接続
ノードおよび第ｈの接続ノードに接続された第２のセッ
ト・リセット−フリップ・フロップ（但しｉ、ｊ、ｋお
よびｈは、１≦ｉ＜ｊ≦ｋ＜ｈ≦（Ｎ＋１）を満たすあ
る整数である） とを備えた ＰＬＬ回路。 - 【請求項３】 外部クロックと内部クロックとの位相差
を比較する位相比較器と、 該位相比較器の出力を電圧信号に変換するループフィル
タと、 入力がそれぞれ第１ないし第Ｎの接続ノードに接続さ
れ、出力がそれぞれ前記第2ないし第Ｎの接続ノード及
び第（Ｎ＋１）の接続ノードに接続された第１ないし第
Ｎの遅延素子からなる複数個の遅延素子と、 前記ループフィルタの出力に応じて前記第１ないし第Ｎ
の遅延素子の各遅延量を調整する調整回路とを備え、 前記第Ｎの遅延素子から出力された信号が前記内部クロ
ックとして前記位相比較器へ与えられるＰＬＬ回路にお
いて、 前記第１ないし第（Ｎ＋１）の接続ノードの選択された
複数個の接続ノード上の信号を用いて複数のクロック信
号を生成する多相クロック生成回路と、 前記多相クロック生成回路から出力される複数のクロッ
ク信号が相互に同じ電位レベルを示す期間が存在するこ
とを検出する多周期遅れ検出回路とを備えた ＰＬＬ回
路。 - 【請求項４】 調整回路は、検出回路の検出結果に基づ
き第１ないし第Ｎの遅延素子の遅延量を調整する、請求
項３記載のＰＬＬ回路。 - 【請求項５】 ループフィルタは、位相比較器の出力と
構成回路の調整結果とのＯＲをとったものを受け取る、
請求項４記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341676A JP2918754B2 (ja) | 1992-11-25 | 1992-11-25 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341676A JP2918754B2 (ja) | 1992-11-25 | 1992-11-25 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06164377A JPH06164377A (ja) | 1994-06-10 |
| JP2918754B2 true JP2918754B2 (ja) | 1999-07-12 |
Family
ID=18347926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4341676A Expired - Fee Related JP2918754B2 (ja) | 1992-11-25 | 1992-11-25 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2918754B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3688392B2 (ja) * | 1996-05-31 | 2005-08-24 | 三菱電機株式会社 | 波形整形装置およびクロック供給装置 |
-
1992
- 1992-11-25 JP JP4341676A patent/JP2918754B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06164377A (ja) | 1994-06-10 |
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|---|---|---|---|
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