JP2001217694A - 遅延調整回路及びこれを用いたクロック生成回路 - Google Patents

遅延調整回路及びこれを用いたクロック生成回路

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JP2001217694A JP2000028077A JP2000028077A JP2001217694A JP 2001217694 A JP2001217694 A JP 2001217694A JP 2000028077 A JP2000028077 A JP 2000028077A JP 2000028077 A JP2000028077 A JP 2000028077A JP 2001217694 A JP2001217694 A JP 2001217694A
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Atsushi Yoshikawa
篤志 吉川
Yasuhiko Hagiwara
靖彦 萩原
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Abstract

(57)【要約】 【課題】 半導体集積回路装置の内部レジスタ値または
内部信号、外部信号を制御することにより入力信号の遅
延時間を調整すること。 【解決手段】 入力信号の遅延時間の微調整を行うため
の第１のゲート群１０と、第１のゲート群のうち特定の
ゲートの出力側に第１のスイッチ手段４０〜４３、５０
〜５３を介して接続される負荷容量６０〜６３、７０〜
７３と、前記入力信号の遅延時間の粗調整を行うための
第２のゲート群２０と、前記第１のゲート群１０のうち
特定のゲートの出力側に接続される負荷容量及び第２の
ゲート群２０のゲート段数を調整することにより前記入
力信号の遅延時間を調整する制御手段３０とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はディジタル処理に用
いるクロック信号を生成するのに使用される波形調整可
能な遅延調整回路及びこれを用いた所定の周波数を有す
るクロックを生成するクロック生成回路に関する。
【０００２】
【従来の技術】従来のクロック生成回路では、基準クロ
ックの動作周波数を0.5×Ｎ（Ｎ＝３、４、５、…）倍
したクロックを生成するために、ＰＬＬ回路を用いるこ
とが多い。 図１４に示すように、一般的に使用されて
いるＰＬＬ回路８００は、位相比較回路８０２と、ロー
パスフィルタ（ＬＰＦ）８０４と、電圧制御発振器（Ｖ
ＣＯ）８０６と、１／Ｎ分周器８０８から構成されてい
る。８１０は、ＰＬＬ回路８００により生成されたクロ
ックを各部に供給するクロック分配回路である。
【０００３】このＰＬＬ回路８００では、ＰＬＬ回路８
００に入力される基準クロック８０１のＮ倍動作周波数
であるクロック８０７が生成される。ＰＬＬ回路８００
により生成されたクロック８０７から、クロック分配回
路８１０によって、出力クロック８０９が半導体集積回
路装置（ＬＳＩ）内の各ブロックに供給される。出力ク
ロック８０９を１／Ｎ分周器８０８によりＮ分の１に分
周した比較信号８１０がフィードバックされて、位相比
較回路８０２で基準クロック８０１との位相差が検出さ
れる。
【０００４】位相比較回路８０２の出力である位相差検
出パルス８０３は、位相差に応じたパルス幅を有し、ロ
ーパスフィルタ８０４によって積分され、そのパルス幅
に応じた値のＶＣＯ制御電圧８０５が電圧制御発振回路
（ＶＣＯ）８０６に入力される。そして、基準クロック
８０１と比較信号８１０との位相差に応じて電圧制御発
振回路８０６の発振周波数が変更され、最終的にクロッ
ク分配回路８１０の出力８０９が基準クロック８０１と
同期するよう制御される。
【０００５】
【発明が解決しようとする課題】このようにＰＬＬ回路
は半導体集積回路の製造時に発生するトランジスタの能
力や配線厚さ、配線幅等の半導体集積回路内のばらつき
を補償するために用いられる。ところがＰＬＬ回路は周
辺回路の動作率変動に伴い電源電圧が上下すると、時間
的に出力波形の幅が増減する現象がみられる。これをジ
ッタと呼ぶ。ＰＬＬ回路が基準クロック８０１に同期し
ようと動作する限り、ＰＬＬ回路を使用する以上、決し
てジッタが無くなることはない。
【０００６】また基準クロック８０１の波形がデューテ
ィ比の変動により期待している波形と異なる場合には、
位相比較回路が期待通りに動作しない場合がある。ジッ
タが大きかったり、デューティ比が設計時の見積もりと
異なる場合には製造したＬＳＩが動作しない可能性があ
り、再製造又は再設計を行わなければならないという問
題があった。
【０００７】本発明はこのような事情に鑑みてなされた
ものであり、半導体集積回路装置の内部レジスタ値また
は内部信号、外部信号を制御することにより入力信号の
遅延時間を調整することができる遅延調整回路を提供す
ることを第１の目的とする。また、本発明は、半導体集
積回路装置の内部レジスタ値または内部信号、外部信号
を制御することにより遅延時間を調節することができる
遅延調整回路を用いて、半導体集積回路装置の製造ばら
つきに起因するクロックスキュー及びデューティ比を補
償することができ、かつジッタが小さいクロック生成回
路を提供することを第２の目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、各ゲートが直列接続され
入力信号の遅延時間の微調整を行うための第１のゲート
群と、該第１のゲート群のうち特定のゲートの出力側に
第１のスイッチ手段を介して接続される負荷容量と、前
記第１のゲート群の出力側に第２のスイッチ手段を介し
て接続され前記入力信号の遅延時間の粗調整を行うため
の第２のゲート群と、前記第１のゲート群のうち特定の
ゲートの出力側に接続される負荷容量及び第２のゲート
群のゲート段数を調整することにより前記入力信号の遅
延時間を調整するように第１、第２のスイッチ手段を制
御する制御手段とを有することを特徴とする。
【０００９】また、請求項２に記載の発明は、請求項１
に記載の遅延調整回路において、前記制御手段は、半導
体集積回路装置内に設けられ、内部信号により出力値を
設定することができるレジスタを含んで構成され、前記
レジスタに設定されたレジスタ値に基づいて前記第１、
第２のスイッチ手段を切換制御することにより、ゲート
出力負荷及び前記第２のゲート群のゲート段数を調整す
ることを特徴とする。
【００１０】また、請求項３に記載の発明は、請求項１
に記載の遅延調整回路において、前記制御手段は、半導
体集積回路装置内に設けられ、初期化により外部から出
力値を設定することができるレジスタを含んで構成さ
れ、前記レジスタに設定されたレジスタ値に基づいて前
記第１、第２のスイッチ手段を切換制御することによ
り、ゲート出力負荷及び前記第２のゲート群のゲート段
数を調整することを特徴とする。
【００１１】請求項１、２、３に記載の遅延調整回路に
よれば、各ゲートが直列接続され入力信号の遅延時間の
微調整を行うための第１のゲート群と、該第１のゲート
群のうち特定のゲートの出力側に第１のスイッチ手段を
介して接続される負荷容量と、前記第１のゲート群の出
力側に第２のスイッチ手段を介して接続され前記入力信
号の遅延時間の粗調整を行うための第２のゲート群と、
前記第１のゲート群のうち特定のゲートの出力側に接続
される負荷容量及び第２のゲート群のゲート段数を調整
することにより前記入力信号の遅延時間を調整するよう
に第１、第２のスイッチ手段を制御する制御手段とを有
するので、半導体集積回路装置の内部レジスタ値または
内部信号、外部信号を制御することにより入力信号の遅
延時間を調整することができる。
【００１２】また、請求項４に記載の発明は、基準クロ
ックが入力される１以上の請求項１乃至３のいずれかに
記載の遅延調整回路と、前記１以上の請求項１乃至３の
いずれかに記載の遅延調整回路の出力信号の論理演算行
い前記基準クロックに対してＮ倍動作周波数のクロック
を出力する論理回路とを有することを特徴とする。
【００１３】請求項４に記載のクロック生成回路によれ
ば、ＰＬＬ回路を用いずに波形調整可能な遅延調整回路
を用いているので、半導体集積回路装置の製造ばらつき
に起因するクロックスキュー及びデューティ比を補償す
ることができ、かつジッタが小さくすることができる。
【００１４】また、請求項５に記載の発明は、請求項４
に記載のクロック生成回路と、論理ゲート間に設けら
れ、前記クロック生成回路における調整可能な特定エッ
ジのタイミングで動作するフリップフロップとを有する
ことを特徴とする。
【００１５】請求項５に記載の半導体集積回路装置によ
れば、クロック生成回路における調整可能な特定エッジ
のタイミングで動作するフリップフロップを論理ゲート
間に設けるようにしたので、クロックスキュー及びジッ
タの影響を最小限に抑制することが可能になる。
【００１６】また、請求項６に記載の発明は、基準クロ
ックが入力される１以上の請求項１乃至３のいずれかに
記載の遅延調整回路と、基準クロックと、前記１以上の
請求項１乃至３のいずれかに記載の遅延調整回路におけ
る出力信号との論理演算行い前記基準クロックに対して
Ｎ倍動作周波数のクロックを出力する論理回路と、前記
１以上の請求項１乃至３のいずれかに記載の遅延調整回
路の出力を非動作モード時にのみ一定値に固定する設定
手段とを有し、前記論理回路の論理演算結果に基づいて
非動作モードとして基準クロックの１倍又は動作モード
として基準クロックのＮ倍の動作周波数のクロックを出
力することを特徴とする。
【００１７】請求項６に記載のクロック生成回路によれ
ば、基準クロックが入力される１以上の請求項１乃至３
のいずれかに記載の遅延調整回路と、基準クロックと、
前記１以上の請求項１乃至３のいずれかに記載の遅延調
整回路における出力信号との論理演算行い前記基準クロ
ックに対してＮ倍動作周波数のクロックを出力する論理
回路と、前記１以上の請求項１乃至３のいずれかに記載
の遅延調整回路の出力を非動作モード時にのみ一定値に
固定する設定手段とを有するので、非動作モードとして
基準クロックの１倍又は動作モードとして基準クロック
のＮ倍の動作周波数の波形制御可能なクロックを出力す
ることができる。
【００１８】また、請求項７に記載の発明は、請求項２
または３のいずれかに記載の遅延調整回路と、該クロッ
ク生成回路のクロック出力のデューティ比を検出するデ
ューティ比検出手段と、前記デューティ比検出手段の検
出出力に基づいて予め設定されたデューティ比となるよ
うに前記遅延調整回路内のレジスタ値を動的に更新する
制御手段とを有することを特徴とする。
【００１９】請求項７に記載のクロック生成回路によれ
ば、請求項２または３のいずれかに記載の遅延調整回路
と、該クロック生成回路のクロック出力のデューティ比
を検出するデューティ比検出手段と、前記デューティ比
検出手段の検出出力に基づいて予め設定されたデューテ
ィ比となるように前記遅延調整回路内のレジスタ値を動
的に更新する制御手段とを有するので、クロックのデュ
ーティ比が期待値になるように自動的に調整することが
できる。
【００２０】また、請求項８に記載の発明は、請求項２
または３のいずれかに記載の遅延調整回路と、クロック
スキューを検出するクロックスキュー検出手段と、前記
クロックスキュー検出手段の検出出力に基づいてクロッ
クスキューが予め設定された期待値となるように前記遅
延調整回路内のレジスタ値を動的に更新する制御手段と
を有することを特徴とする。
【００２１】請求項８に記載のクロック生成回路によれ
ば、請求項２または３のいずれかに記載の遅延調整回路
と、クロックスキューを検出するクロックスキュー検出
手段と、前記クロックスキュー検出手段の検出出力に基
づいてクロックスキューが予め設定された期待値となる
ように前記遅延調整回路内のレジスタ値を動的に更新す
る制御手段とを有するので、クロックスキューが予め設
定された期待値となるように自動的に調整することがで
きる。
【００２２】また、請求項９に記載の発明は、半導体集
積回路装置の内部レジスタの値、または内部メモリの
値、または内部の論理信号、または外部の信号により遅
延時間を調整することが可能な１つ以上の遅延調整回路
と、前記１つ以上の遅延回路により入力信号を所定時間
遅らせた１つ以上の信号間の論理演算を行うことにより
所望の周波数のクロックを出力する論理回路とを有する
ことを特徴とする。
【００２３】請求項９に記載のクロック生成回路によれ
ば、ＰＬＬ回路を使用することなく、クロック波形を制
御することができ、それ故半導体集積回路装置（ＬＳ
Ｉ）動作時に生じるジッタを低減でき、ＬＳＩ内におけ
るトランジスタ性能、配線幅、配線膜厚の製造ばらつき
に起因して生じるクロックスキュー、及びクロックのデ
ューティ比の変動に対してクロック波形を調整すること
ができる。
【００２４】また、請求項１０に記載の発明は、半導体
集積回路装置の内部レジスタの値、または内部メモリの
値、または内部の論理信号、または外部の信号により遅
延時間を調整することが可能な第１、第２、第３の３つ
の遅延調整回路と、前記３つの遅延調整回路の入力端は
共通接続され、第１及び第３遅延調整回路の出力の一方
または両方により前記３つの遅延調整回路の入力または
第２の遅延調整回路の出力を選択する第１のセレクタ
と、前記３つの遅延調整回路の入力信号と第２の遅延調
整回路の出力の一方または両方に基づいて前記第１また
は第３の遅延調整回路の出力を選択する第２のセレクタ
と、前記第１、第２のセレクタの出力信号の排他的論理
積を求める論理回路とを有することを特徴とする。
【００２５】また、請求項１１に記載の発明は、半導体
集積回路装置の内部レジスタの値、または内部メモリの
値、または内部の論理信号、または外部の信号により遅
延時間を調整することが可能な第１、第２、第３、第４
の４つの遅延回路と、前記４つの遅延調整回路の入力端
は共通接続され、第２及び第４の遅延調整回路の出力の
一方または両方により第１または第３の遅延調整回路の
出力を選択する第１のセレクタと、第１及び第３の遅延
調整回路の出力の一方または両方により第２または第４
の遅延調整回路の出力を選択する第２のセレクタと、第
１及び第２のセレクタの出力の排他的論理積を求める論
理回路とを有することを特徴とする。
【００２６】請求項１０、１１に記載のクロック生成回
路によれば、基準クロックを入力とし、半導体集積回路
装置の内部レジスタの値、または内部メモリの値、また
は内部の論理信号、または外部の信号により遅延時間を
調整することが可能な複数の遅延調整回路の出力を複数
のセレクタで統合し、これらのセレクタの出力を論理回
路により排他的論理積をとるようにしたので、入力信号
である基準クロックのデューティ比に関係なく、自由な
デューティ比のクロックを生成することが可能となる。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。本発明の実施の形態に係る
遅延調整回路の構成を図１に示す。同図において、本実
施の形態に係る遅延調整回路は、各ゲートが直列接続さ
れ入力信号の遅延時間の微調整を行うための第１のゲー
ト群１０を構成するインバータ１１〜１４と、該第１の
ゲート群のうちインバータ１２、１３の出力側に第１の
スイッチ手段としてのトランスファゲート４０〜４３、
５０〜５３を介して接続される負荷容量６０〜６３、７
０〜７３と、前記第１のゲート群１０の出力側に第２の
スイッチ手段としてのトランスファゲート８０〜８３を
介して接続され前記入力信号の遅延時間の粗調整を行う
ための第２のゲート群２０を構成するインバータチェー
ン２１〜２３と、第１のゲート群１０のうちインバータ
１２、１３の出力側に接続される負荷容６０〜６３、７
０〜７３量及び第２のゲート群２０のゲート段数を調整
することにより前記入力信号の遅延時間を調整するよう
に第１、第２のスイッチ手段としてのトランスファゲー
ト４０〜４３、５０〜５３、８０〜８３を制御する制御
手段としてのレジスタ群３０とを有している。
【００２８】第１のゲート群１０を構成するインバータ
１１の入力側は入力端子１００に接続され、インバータ
１１の出力側に、インバータ１２、１３、１４の順に接
続され、インバータ１４の出力側には更にインバータチ
ェーン２１〜２３が順に接続されている。インバータチ
ェーン２１〜２３は、偶数段のインバータにより構成さ
れたゲート遅延回路である。
【００２９】第１のゲート群１０におけるインバータ１
２の出力側はトランスファーゲート４０〜４３の入力側
に接続されており、インバータ１３の出力側はトランス
ファーゲート５０〜５３の入力側に接続されている。ト
ランスファーゲート４０〜４３の出力側にはそれぞれ容
量６０〜６３が接続され、トランスファーゲート５０〜
５３の出力側にはそれぞれ容量７０〜７３が接続されて
いる。インバータ１４及びインバータチェーン２１〜２
３の出力側は、それぞれトランスファーゲート８０〜８
３の入力側に接続されている。
【００３０】また、トランスファーゲート８０〜８３の
出力側は共通接続され、トランスファーゲート８０〜８
３のうち１つのトランスファーゲートだけが選択的にオ
ンになるように制御される４入力セレクタを構成してい
る。この４入力セレクタを構成するトランスファーゲー
ト８０〜８３の出力側は、バッファ９０を介して遅延調
整回路の出力端子１０１に接続されている。
【００３１】レジスタ２００〜２０３から出力される信
号はそれぞれトランスファーゲート４０〜４３に制御入
力信号として供給され、レジスタ２１０〜２１３から出
力される信号はそれぞれトランスファーゲート５０〜５
３に制御入力信号として供給される。トランスファーゲ
ート４０〜４３に供給する制御入力信号をレジスタ２０
０〜２０３に設定されるレジスタ値で調節することによ
って、インバータ１２の出力負荷としての容量値を容量
６０〜６３の組み合せによる合成容量として設定するこ
とができる。また、トランスファーゲート５０〜５３に
供給する制御入力信号をレジスタ２１０〜２１３に設定
されるレジスタ値で調節することによって、インバータ
１３の出力負荷として容量値を容量７０〜７３の組み合
せによる合成容量として設定することができる。
【００３２】容量６１〜６３の容量値を容量６０の容量
値に対して２倍、４倍、８倍とすると、インバータ１２
の出力負荷として容量６０の容量値の０倍から１５倍ま
で１倍単位で合成容量の容量値を調整することができ
る。同様に、容量７１〜７３の容量値を容量７０の容量
値に対して２倍、４倍、８倍とすると、インバータ１３
の出力負荷として容量７０の容量値の０倍から１５倍ま
で１倍単位で合成容量の容量値を調整することができ
る。
【００３３】インバータ１２及び１３は、ＰＭＯＳトラ
ンジスタのゲート幅を大きくして、ＮＭＯＳトランジス
タのオン抵抗よりも小さくなるような設計を行う。この
ように設計すると、ＮＭＯＳトランジスタの駆動力を必
要とする立ち下がりの方が、ＰＭＯＳトランジスタの駆
動力を必要とする立ち上がりよりも出力負荷の影響を受
けやすい。したがって、出力端子１０１より出力される
信号の立ち下がりはインバータ１２の出力負荷を調整す
ることによって変動させることができ、また出力端子１
０１より出力される信号の立ち上がりはインバータ１３
の出力負荷を調整することによって変動させることがで
きる。それ故、出力端子１０１より出力される信号の立
ち上がり波形及び立ち下がり波形は、インバータ１２及
び１３の適切な出力負荷調整によって各々調整可能とな
る。
【００３４】レジスタ２２０及び２２１から出力される
信号は図示してないデコーダにより変換され、トランス
ファーゲート８０〜８３に制御入力信号として供給され
る。トランスファーゲート８０〜８３に供給される制御
入力信号でオンになるのはトランスファーゲート８０〜
８３のうち１つだけであり、レジスタ２２０及び２２１
の設定データにより遅延調整回路の入力端子１００から
出力端子１０１までのゲート段数を調整することができ
る。レジスタ２００〜２０３、２１０〜２１３、２２
０、２２１の各レジスタは、半導体集積回路装置（ＬＳ
Ｉ）内に設けられ、内部信号により、または初期化によ
り外部よりレジスタ値が設定されるようになっている。
【００３５】上記構成からなる遅延調整回路では、イン
バータ１２、１３の出力負荷調整、すなわちゲート出力
負荷調整により入力信号の遅延時間の微調整を行い、イ
ンバータチェーン２１〜２３の切換による入出力ゲート
段数調整により入力信号の遅延時間の粗調整を行うこと
によって、入力端子１００から入力された信号が出力端
子１０１から出力されるまでの信号の立ち上がり及び立
ち下がりの遅延時間を各々調整することができる。
【００３６】尚、本実施の形態では、制御手段としてレ
ジスタを用い、その設定値により遅延時間を制御するよ
うしたが、これに限らず、内部メモリの値、内部の論理
信号、または外部の信号により遅延時間の制御を行うよ
うにしてもよい。
【００３７】図２に示すように、図１に示した遅延調整
回路３００の入力端子１００に入力信号として基準クロ
ックＣＬＫ０を入力すると、基準クロックＣＬＫ０と動
作周波数が等しい、立ち上がり及び立ち下がりの波形調
整可能なクロックＣＬＫｉを生成することができる。図
３に基準クロックＣＬＫ０と波形調整可能なクロックＣ
ＬＫｉの波形図を示す。
【００３８】次に、本発明の第１の実施の形態に係るク
ロック生成回路の構成を図４に示す。本実施の形態に係
るクロック生成回路は、基準クロックＣＬＫ０を入力信
号とする図１に示した構成の遅延調整回路３００と、基
準クロックＣＬＫ０と遅延調整回路３００の出力信号と
の排他的論理和演算を行う排他的論理和回路３０１とを
有する。
【００３９】上記構成において、入力端子１１０より入
力される基準クロックＣＬＫに対して遅延調整回路３０
０により１／４周期遅れたクロックＣＬＬｊを生成し
て、排他的論理和回路３０１により基準クロックＣＬＫ
０とクロックＣＬＬｊとの排他的論理和をとると、動作
周波数が基準クロックＣＬＫ０に対して２倍のクロック
ＣＬＫｎを生成することができる。クロックＣＬＬｊは
レジスタ値の制御により波形を調節することができるの
で、ＣＬＫｎの立ち下がりエッジは調整可能である。基
準クロックと、クロックＣＬＬｊ及びクロックＣＬＫｎ
の出力タイミングを図５に示す。本発明の第１の実施の
形態に係るクロック生成回路によれば、半導体集積回路
装置の製造ばらつきに起因するクロックスキュー及びデ
ューティ比を補償することができ、かつジッタを小さく
することができる。
【００４０】次に、半導体集積回路を波形の立ち下がり
が調整可能なクロックタイミング信号として使用するこ
とを前提として設計した場合につい説明する。図６
（Ａ）は図４に示したクロック生成回路により出力され
るクロックＣＬＫｎの波形を示しており、図６（Ｂ）
は、上述した半導体集積回路装置の構成を示している。
この半導体集積回路装置は、図４に示したクロック生成
回路と、論理ゲート３７０、３７１、３７２と、論理ゲ
ート３７０、３７１、３７２間に設けられ、クロック生
成回路における調整可能な特定エッジ（この例では立ち
下がりエッジ）のタイミングで動作する立ち下がりエッ
ジフリップフロップ３６０、３６１とを有する。
【００４１】上記構成において、立ち下がりエッジフリ
ップフロップ３６０及び３６１には、それぞれクロック
エッジ３５０及び３５１が入力される。３７０、３７１
及び３７２は、それぞれフリップフロップ間の論理ゲー
トを表している。このクロックＣＬＫｎの調整可能な立
ち下がりエッジのみを用いたＬＳＩ設計を行うと、クロ
ックスキュー及びジッタの影響を最小限に抑制すること
が可能となる。
【００４２】次に、本発明の第２の実施の形態に係るク
ロック生成回路の構成を図７に示す。本実施の形態に係
るクロック生成回路は、基準クロックが入力される図１
に示す遅延調整回路と、基準クロックと前記遅延調整回
路における出力信号との論理演算行い前記基準クロック
に対してＮ倍動作周波数のクロックを出力する論理回路
としての排他的論理和回路１２０と、前記遅延調整回路
の出力を非動作モード時にのみ一定値に固定する設定手
段としてのＰＭＯＳトランジスタ１１０とを有し、排他
的論理和回路１２０の論理演算結果に基づいて非動作モ
ードとして基準クロックの１倍又は動作モードとして基
準クロックのＮ倍（本実施の形態では２倍）の動作周波
数のクロックを出力するものである。
【００４３】遅延調整回路は上述したように図１に示す
構成と基本的には同一である。図７に示すように、図１
示す遅延調整回路のノード９１にソースが電源に接続さ
れたプリチャージ用のＰＭＯＳトランジスタ１１０が追
加され、またレジスタ群３０’におけるレジスタ２２２
が追加されている。本実施の形態に係るクロック生成回
路では、トランスファーゲート８０〜８３の制御入力が
全てオフの状態を許可して、その場合にはプリチャージ
用ＰＭＯＳトランジスタ１１０のゲートに入力される入
力信号である非動作信号によりＰＭＯＳトランジスタ１
１０がオンとなるように制御される。
【００４４】レジスタ２２０〜２２２の信号は図示して
ないデコーダによりデコードされて、トランスファーゲ
ート８０〜８３及びプリチャージ用ＰＭＯＳトランジス
タ１１０に制御入力信号としてに供給され、トランスフ
ァーゲート８０〜８３及びプリチャージ用ＰＭＯＳトラ
ンジスタ１１０のうちの１つだけがオンとなるように制
御される。プリチャージ用ＰＭＯＳトランジスタ１１０
がオンの場合には、遅延調整回路の出力、すなわちバッ
ファ９０の出力は一定値１となり非動作モードとなる。
従って、この非動作モードを持つ遅延調整回路の出力と
入力端子１００から入力される基準クロックとの排他的
論理和演算を行う排他的論理和回路１２０を用いてクロ
ック生成回路を構成することにより、遅延調整回路から
出力されるクロックを基準クロックの波形に関係なく固
定値１とすることができるので、レジスタ値の設定によ
り出力端子１２２か出力されるクロックの動作周波数を
非動作モードとして基準クロックの１倍、動作モードと
して基準クロックの２倍のクロックを生成することがで
きる。
【００４５】図８に本発明の第３の実施の形態としての
クロック生成回路を、図９に基準クロックと各部の出力
クロックの出力タイミンを示す。図４のクロック生成回
路では、遅延調整回路３００により１／４周期遅れたク
ロックを生成しているが、図８に示すクロック生成回路
では、遅延調整回路３０２により１／６周期遅れたクロ
ックＣＬＫｘ、遅延調整回路３０３により１／３周期遅
れたクロックＣＬＫｙを生成している。
【００４６】排他的論理和回路３０４により基準クロッ
クＣＬＫ０、１／６周期遅れたクロックＣＬＫｘ及び１
／３周期遅れたクロックＣＬＫｙに対して排他的論理和
をとると、基準クロックＣＬＫ０に対して動作周波数が
３倍の波形制御可能なクロックＣＬＫｚを生成すること
ができる。同様に、本実施の形態によれば、基準クロッ
クを入力とする、遅延時間の異なる複数の遅延調整回路
の出力の論理演算を行うことにより、基準クロックＣＬ
Ｋ０に対してＮ倍動作周波数の波形制御可能なクロック
を生成することができる。
【００４７】次に、本発明の第４の実施の形態に係るク
ロック生成回路の構成を図１０に示す。本実施の形態に
係るクロック生成回路４００は、図１または図７に記載
の遅延調整回路４１０と、遅延調整回路４１０の出力ク
ロックの論理演算を行う論理回路４２０と、クロック生
成回路４００のクロック出力のデューティ比及びクロッ
クスキューを検出する検出回路４３０と、検出回路４３
０の検出出力に基づいて予め設定されたデューティ比及
びクロックスキューとなるように前記遅延調整回路４１
０内のレジスタ４１０のレジスタ値を動的に更新する制
御回路４４０とを有している。遅延調整回路４１０は、
レジスタ４１０と、可変遅延回路４１４とから構成され
ている。遅延調整回路４１０は、図１または図７に示す
遅延調整回路と同様の構成であり、レジスタ４１０は図
１または図７に示すレジスタ群３０、または３０’に相
当し、可変遅延回路は図１または図７に示す遅延調整回
路からレジスタ群３０、または３０’を除いた構成に相
当する。５００は基準クロック発生回路、５１０は分配
回路である。
【００４８】上記構成において、基準クロック発生回路
５００から出力される基準クロック５０１が遅延調整回
路４１０に入力され、遅延調整回路の出力４１５と基準
クロック５０１の論理演算が論理回路４２０により行わ
れ、この論理演算により基準クロック５０１のＮ倍の動
作周波数のクロック４２１が生成される。クロック４２
１から分配回路５１０により出力クロック５１２が出さ
れＬＳＩ内の各ブロックに分配される。
【００４９】分配回路５１０の出力クロックの一部５１
１から、検出回４３０により出力クロック５１１のデュ
ーティ比やクロックスキューが検出され、これらの検出
値と期待値としてのクロック波形とのずれが検出され
る。出力クロック５１１のデューティ比やクロックスキ
ューが期待値と異なる場合には、制御回路４４０は、遅
延調整回路４１０により出力クロック４２１の波形を調
整するために、検出回路４３０の出力４３１に基づいて
レジスタを適切な値に設定する。制御回路４４０の出力
４４１により設定されたレジスタ値４１１により可変遅
延回路４２０におけるクロックの遅延時間が調整され、
出力クロック４２１がデューティ比やクロックスキュー
が期待値と一致するように補正される。
【００５０】本実施の形態に係るクロック発生回路によ
れば、ＰＬＬ回路を用いずにレジスタの設定値に基づい
て入力信号の遅延時間を調整する遅延調整回路と、該ク
ロック生成回路のクロック出力のデューティ比及びクロ
ックスキューを検出する検出回路と、前記検出回の検出
出力に基づいて予め設定されたデューティ比及びクロッ
クスキューとなるように前記遅延調整回路内のレジスタ
値を動的に更新する制御回路とを有するので、クロック
のデューティ比及びクロックスキューが期待値になるよ
うに自動的に調整することができる。
【００５１】本発明の他の実施の形態として、その基本
的構成は上記の通りであるが、上述した実施の形態にお
いてクロック生成回路に用いられる遅延調整回路は１つ
に限らず、２以上であってもよい。上記各実施の形態に
おける遅延調整回路の負荷素子として２倍、４倍、８倍
と設定している容量値は、これに限定されない。負荷素
子としての実現方法は、インバータなどのゲート入力を
用いるなど様々な方法がある。また、出力負荷容量調整
用インバータのＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタにおけるゲート幅の比は、ＮＭＯＳトランジス
タのオン抵抗の方を小さくする設計も可能である。
【００５２】また、上記実施の形態における遅延調整回
路の微調整及び粗調整用のトランスファーゲート及びレ
ジスタの数は、一例にすぎず、これに限定されない。ま
た、トランスファーゲート以外のスイッチ手段を用いて
もよい。さらに、上記実施の形態において遅延調整回路
の遅延素子としてはインバータを用いているが、インバ
ータ以外のゲートを利用することも可能であり、ゲート
段数も限定されない。また、遅延調整回路の出力の論理
演算を行う論理回路として排他的論理和回路を使用した
例について説明したが、これに限らず、排他的論理和回
路の替わりに、排他的否定論理積回路とすることによっ
てクロック波形を反転することも可能であり、この場合
には調整可能なクロックエッジも反転する。
【００５３】上記実施の形態における非動作モードを持
つ遅延調整回路では、固定値出力をプリチャージ用ＰＭ
ＯＳトランジスタにより実現しているが、ＮＭＯＳトラ
ンジスタを用いて固定値を出力することも可能である。
また、固定値は１に限定されない。
【００５４】次に、本発明の第５の実施の形態に係るク
ロック生成回路の構成を図１１に示す。同図において、
本実施の形態に係るクロック生成回路は、半導体集積回
路装置の内部レジスタの値、または内部メモリの値、ま
たは内部の論理信号、または外部の信号により遅延時間
を調整することが可能な第１、第２、第３の３つの遅延
調整回路６０１、６０２、６０３と、３つの遅延調整回
路６０１〜６０３の入力端は共通接続され、第１及び第
３遅延調整回路６０１、６０３の出力の一方または両方
により前記３つの遅延調整回路６０１〜６０３の入力ま
たは第２の遅延調整回路６０２の出力を選択する第１の
セレクタ６１０と、前記３つの遅延調整回路の６０１〜
６０３入力と第２の遅延調整回路６０２の出力の一方ま
たは両方に基づいて前記第１または第３の遅延調整回路
６０１、６０３の出力を選択する第２のセレクタ６１１
と、前記第１、第２のセレクタ６１０，６１１の出力信
号の排他的論理積を求める論理回路６１２とを有してい
る。
【００５５】図１１において、第１、第２、第３の３つ
の遅延調整回路６０１、６０２、６０３は入力側が共通
接続され、入力信号（本実施の形態では、基準クロッ
ク）６５０が入力されるようになっている。第１、第
２、第３の３つの遅延調整回路６０１、６０２、６０３
の出力信号は、ＬＳＩ内部のレジスタ、内部信号、外部
の信号のいずれかにより、第１の遅延調整回路６０１は
目標とするサイクル時間ｃの１／４の遅延時間を有する
ように調整され、第２の遅延調整回路６０２はサイクル
時間ｃの２／４の遅延時間を有し、かつ反転されるよう
に調整され、第３の遅延調整回路６０３はサイクル時間
ｃの３／４の遅延時間を有し、かつ反転されるように調
整される。
【００５６】第１のセレクタ６１０は第１の遅延調整回
路６０１の出力に応じて入力信号６５０と第２の遅延調
整回路の６０２の出力を選択する。第２のセレクタ６１
１は入力信号６５０に応じて第１の遅延調整回路６０１
と第３の遅延調整回路６０３の出力を選択する。排他的
否定論理和（ＥＸ−ＮＯＲ）回路６１２は第１、２のセ
レクタ６１０、６１１の出力の排他的論理積を求め、出
力信号６６０を出力する。
【００５７】ここで第１のセレクタ６１０は第１の遅延
調整回路６０１の出力によって制御されているが、第３
の遅延調整回路６０３の出力、または第１、第３の遅延
調整回路６０１、６０３の出力の両方によって制御して
も同様の効果が得られる。同様に第２のセレクタ６１１
は入力信号６５０及び第２の遅延調整回路６０２の一
方、または両方によって制御されても同様の効果が得ら
れる。図１２は図１１に示した各部の動作波形を示して
いる。
【００５８】動作周波数ｆ（サイクル時間ｃ＝１／ｆ）
の入力信号６５０が第１、２，３の３つの遅延調整回路
６０１、６０２、６０３に入力される（図１２
（Ａ））。この入力信号６５０は、図示してない遅延調
整回路により供給され、信号の立ち上がりが波形調整可
能な信号である。入力信号６５０が第１、２，３の遅延
調整回路６０１、６０２、６０３に入力される結果、周
波数ｆを持った第１、２、３の内部信号が第１、２，３
の遅延調整回路６０１、６０２、６０３より出力される
（図１２（Ｂ），（Ｄ），（Ｆ））。図１２（Ｃ）は、
入力信号６５０の２／４周期だけ遅延させた信号、図１
２（Ｅ）は、入力信号６５０の３／４周期だけ遅延させ
た信号である。
【００５９】入力信号６５０、第１、２，３の遅延調整
回路６０１、６０２、６０３の出力信号（内部信号）を
第１、第２のセレクタ６１０、６１１で統合する。すな
わち、入力信号６５０と第２の遅延調整回路６０２の出
力信号とを第１のセレクタ６１０で統合し、第１の遅延
調整回路６０１の出力信号と第３の遅延調整回路６０３
の出力信号とを第２のセレクタ６１１で統合する。
【００６０】ここで第１のセレクタ６１０は、第１の遅
延調整回路６０１の出力信号がローレベルの期間に入力
信号６５０を選択し、ハイレベルの期間で遅延調整回路
６０２の出力信号を選択するように動作する。また、第
２のセレクタ６１１は、入力信号６５０がローレベルの
期間で遅延調整回路６０３の出力信号を選択し、ハイレ
ベルの期間で遅延調整回路６０１の出力信号を選択する
ように動作する。この結果、第１のセレクタ６１０より
入力信号６５０と第２の遅延調整回路６０２の出力信号
とが統合された信号が出力され（図１２（Ｇ））、また
第２のセレクタ６１１より第１の遅延調整回路６０１の
出力信号と第３の遅延調整回路６０３の出力信号とが統
合された信号が出力される（図１２（Ｈ））。
【００６１】第１のセレクタ６１０の出力信号と第２の
セレクタ６１１の出力信号は排他的論理積回路６１２に
より論理演算が行われ、入力信号６５０の動作周波数ｆ
の２倍の周波数を有する信号（クロック）を得ることが
できる（図１２（Ｉ））。
【００６２】本発明の第５の実施の形態に係るクロック
生成回路によれば、基準クロックを入力とし、半導体集
積回路装置の内部レジスタの値、または内部メモリの
値、または内部の論理信号、または外部の信号により遅
延時間を調整することが可能な第１、第２、第３の３つ
の遅延調整回路の出力を第１、第２の２つのセレクタで
統合し、これらのセレクタの出力を論理回路により排他
的論理積をとるようにしたので、入力信号である基準ク
ロックのデューティ比に関係なく、自由なデューティ比
のクロックを生成することが可能となる。
【００６３】次に、本発明の第６の実施の形態に係るク
ロック生成回路の構成を図１３に示す。同図において、
本実施の形態に係るクロック生成回路は、半導体集積回
路装置の内部レジスタの値、または内部メモリの値、ま
たは内部の論理信号、または外部の信号により遅延時間
を調整することが可能な第１、第２、第３、第４の４つ
の遅延回路７００、７０１、７０２、７０３と、遅延調
整回路７００、７０１、７０２、７０３の入力端は共通
接続され、第２及び第４の遅延調整回路７０１、７０３
の出力の一方または両方により第１または第３の遅延調
整回路７００、７０２の出力を選択する第１のセレクタ
７１０と、第１及び第３の遅延調整回路７００、７０２
の出力の一方または両方により第２または第４の遅延調
整回路７０１、７０３の出力を選択する第２のセレクタ
７１１と、第１及び第２のセレクタ７１０、７１１の出
力の排他的論理積を求める論理回路７２０とを有してい
る。
【００６４】図１３において、第１、第２、第３、第４
の４つの遅延調整回路７００、７０１、７０２、７０３
は入力側が共通接続され、入力信号（本実施の形態で
は、基準クロック）７５０が入力されるようになってい
る。第１、第２、第３、第４の遅延調整回路７００、７
０１、７０２、７０３はの出力信号は、ＬＳＩ内部のレ
ジスタ、内部信号、外部の信号のいずれかにより、それ
ぞれ目標とするサイクル時間をｃ、セレクタと排他的論
理積回路の遅延時間をτとしたとき、ＬＳＩ内部のレジ
スタ、内部信号、外部の信号のいずれかにより、第１の
遅延調整回路７００は、（１／４ｃ―τ）の遅延時間を
有するように、また第２の遅延調整回路７０１は、（２
／４ｃ―τ）の遅延時間を有するように、それぞれ調整
される。また第３の遅延調整回路７０２は、（３／４ｃ
―τ）の遅延時間を有し、かつ反転されるように調整さ
れ、第４の遅延調整回路７０３は、（ｃ−τ）の遅延時
間を有し、かつ反転するように調整される。
【００６５】第１のセレクタ７１０は第２の遅延調整回
路７０１の出力信号に応じて第１の遅延調整回路７００
の出力と第３の遅延調整回路７０２の出力とを選択す
る。第２のセレクタ７１１は第１の遅延調整回路７００
の出力信号に応じて第２の遅延調整回路７０１と第４の
遅延調整回路７０３の出力とを選択する。排他的否定論
理和（ＥＸ−ＮＯＲ）回路７２０は第１、２のセレクタ
７１０、７１１の出力の排他的論理積を求め、出力信号
７６０を出力する。
【００６６】ここで、本実施の形態では第１のセレクタ
７１０は第２の遅延調整回路７０１の出力によって制御
されているが、第２，４の遅延調整回路７０１、７０３
の出力の一方または両方によって制御しても同様の効果
が得られる。同様に第２のセレクタ７１１は第１，第３
の遅延調整回路７００、７０２の出力の一方、または両
方によって制御されても同様の効果が得られる。
【００６７】以上、本発明の第６の実施の形態に係るク
ロック生成回路によれば、基準クロックを入力とし、半
導体集積回路装置の内部レジスタの値、または内部メモ
リの値、または内部の論理信号、または外部の信号によ
り遅延時間を調整することが可能な第１、第２、第３、
第４の４つの遅延調整回路の出力を第１、第２の２つの
セレクタで統合し、これらのセレクタの出力を論理回路
により排他的論理積をとるようにしたので、入力信号で
ある基準クロックのデューティ比に関係なく、自由なデ
ューティ比のクロックを生成することが可能となる。
【００６８】本発明の他の実施の形態として、その基本
的構成は上記の通りであるが、例えばサイクル時間の１
／２の遅延時間を有するように調整された遅延調整回路
を構成する場合、１／４の遅延時間を有するように調整
された遅延調整回路を２個用いてもよいし、さらに微少
な遅延時間を発生する遅延調整可能な遅延調整回路を用
いて構成してもよい。
【００６９】またここで重要なのは各遅延調整回路が発
生する遅延時間の差分であり、差分が入力波形（クロッ
ク波形）のサイクル時間の１／ｎになるようにして、入
力波形のｎ倍またはｎ／２倍の周波数を持った波形を生
成することが重要である。さらにクロック生成回路の出
力段に設けられる論理回路としての論理ゲートを排他的
論理和とするか排他的論理積とするかによって、遅延調
整回路がインバータとして動作するか、バッファとして
動作するかが決定される。したがって、遅延回路として
正論理、負論理のどちらを用いてもよい。なお、本発明
が上記各実施例に限定されず、本発明の技術思想の範囲
内において、各実施例は適宜変更され得ることは明らか
である。
【００７０】
【発明の効果】請求項１、２、３に記載の遅延調整回路
によれば、各ゲートが直列接続され入力信号の遅延時間
の微調整を行うための第１のゲート群と、該第１のゲー
ト群のうち特定のゲートの出力側に第１のスイッチ手段
を介して接続される負荷容量と、前記第１のゲート群の
出力側に第２のスイッチ手段を介して接続され前記入力
信号の遅延時間の粗調整を行うための第２のゲート群
と、前記第１のゲート群のうち特定のゲートの出力側に
接続される負荷容量及び第２のゲート群のゲート段数を
調整することにより前記入力信号の遅延時間を調整する
ように第１、第２のスイッチ手段を制御する制御手段と
を有するので、半導体集積回路装置の内部レジスタ値ま
たは内部信号、外部信号を制御することにより入力信号
の遅延時間を調整することができる。
【００７１】請求項４に記載のクロック生成回路によれ
ば、ＰＬＬ回路を用いずに波形調整可能な遅延調整回路
を用いているので、半導体集積回路装置の製造ばらつき
に起因するクロックスキュー及びデューティ比を補償す
ることができ、かつジッタを小さくすることができる。
【００７２】請求項５に記載の半導体集積回路装置によ
れば、クロック生成回路における調整可能な特定エッジ
のタイミングで動作するフリップフロップを論理ゲート
間に設けるようにしたので、クロックスキュー及びジッ
タの影響を最小限に抑制することが可能になる。
【００７３】請求項６に記載のクロック生成回路によれ
ば、基準クロックが入力される１以上の請求項１乃至３
のいずれかに記載の遅延調整回路と、基準クロックと、
前記１以上の請求項１乃至３のいずれかに記載の遅延調
整回路における出力信号との論理演算行い前記基準クロ
ックに対してＮ倍動作周波数のクロックを出力する論理
回路と、前記１以上の請求項１乃至３のいずれかに記載
の遅延調整回路の出力を非動作モード時にのみ一定値に
固定する設定手段とを有するので、非動作モードとして
基準クロックの１倍又は動作モードとして基準クロック
のＮ倍の動作周波数の波形制御可能なクロックを出力す
ることができる。
【００７４】請求項７に記載のクロック生成回路によれ
ば、請求項２または３のいずれかに記載の遅延調整回路
と、該クロック生成回路のクロック出力のデューティ比
を検出するデューティ比検出手段と、前記デューティ比
検出手段の検出出力に基づいて予め設定されたデューテ
ィ比となるように前記遅延調整回路内のレジスタ値を動
的に更新する制御手段とを有するので、クロックのデュ
ーティ比が期待値になるように自動的に調整することが
できる。
【００７５】請求項８に記載のクロック生成回路によれ
ば、請求項２または３のいずれかに記載の遅延調整回路
と、クロックスキューを検出するクロックスキュー検出
手段と、前記クロックスキュー検出手段の検出出力に基
づいてクロックスキューが予め設定された期待値となる
ように前記遅延調整回路内のレジスタ値を動的に更新す
る制御手段とを有するので、クロックスキューが予め設
定された期待値となるように自動的に調整することがで
きる。
【００７６】請求項９に記載のクロック生成回路によれ
ば、ＰＬＬ回路を使用することなく、クロック波形を制
御することができ、それ故半導体集積回路装置（ＬＳ
Ｉ）動作時に生じるジッタを低減でき、ＬＳＩ内におけ
るトランジスタ性能、配線幅、配線膜厚の製造ばらつき
に起因して生じるクロックスキュー、及びクロックのデ
ューティ比の変動に対してクロック波形を調整すること
ができる。
【００７７】請求項１０、１１に記載のクロック生成回
路によれば、基準クロックを入力とし、半導体集積回路
装置の内部レジスタの値、または内部メモリの値、また
は内部の論理信号、または外部の信号により遅延時間を
調整することが可能な複数の遅延調整回路の出力を複数
のセレクタで統合し、これらのセレクタの出力を論理回
路により排他的論理積をとるようにしたので、入力信号
である基準クロックのデューティ比に関係なく、自由な
デューティ比のクロックを生成することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係る遅延調整回路の具
体的構成を示す回路図。
【図２】 図１に示す遅延調整回路の入出力関係を示す
ブロック図。
【図３】 図２における遅延調整回路の入力信号として
の基準クロックと出力信号としてのクロックの出力タイ
ミング示すタイミングチャート。
【図４】 本発明の第１の実施の形態に係るクロック生
成回路の構成を示す回路図。
【図５】 図４に示すクロック生成回路の各部の信号を
示すタイミングチャート。
【図６】 クロック生成回路により生成される調整可能
な特定エッジを有するクロックの波形と、このクロック
の特定エッジのタイミングで動作するフリップフロップ
が論理ゲート間に設けられた半導体集積回路装置の回路
構成とを示す説明図。
【図７】 本発明の第２の実施の形態に係るクロック生
成回路の構成を示す回路図。
【図８】 本発明の第３の実施の形態に係るクロック生
成回路の構成を示す回路図。
【図９】 図８に示すクロック生成回路の各部の信号を
示すタイミングチャート。
【図１０】 本発明の第４の実施の形態に係るクロック
生成回路の構成を示すブロック図。
【図１１】 本発明の第５の実施の形態に係るクロック
生成回路の構成を示す回路図。
【図１２】 図１１に示すクロック生成回路の各部の動
作波形を示すタイミングチャート。
【図１３】 本発明の第６の実施の形態に係るクロック
生成回路の構成を示す回路図。
【図１４】 従来のクロック生成回路に使用されている
ＰＬＬ回路の構成を示すブロック図。
【符号の説明】
１０ 第１のゲート群 １１〜１４ インバータ ２０ 第２のゲート群 ２１〜２３ インバータチェーン ３０ レジスタ群（制御手段） ４０〜４３、５０〜５３ トランスファゲート（第１の
スイッチ手段） ８０〜８３ トランスファゲート（第２のスイッチ手
段） ３００、３０２、３０３、４００、４１０ 遅延調整回
路 ３０１、３０４、４２０ 論理回路 ４００ クロック生成回路 ４１２ レジスタ ４１４ 可変遅延回路 ４３０ 検出回路 ４４０ 制御回路 ５００ 基準クロック発生回路 ５１０ 分配回路 ６０１、６０２、６０３ 遅延調整回路 ６１０、６１１ セレクタ ６１２ 排他的論理積回路

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 各ゲートが直列接続され入力信号の遅延
    時間の微調整を行うための第１のゲート群と、 該第１のゲート群のうち特定のゲートの出力側に第１の
    スイッチ手段を介して接続される負荷容量と、 前記第１のゲート群の出力側に第２のスイッチ手段を介
    して接続され前記入力信号の遅延時間の粗調整を行うた
    めの第２のゲート群と、 前記第１のゲート群のうち特定のゲートの出力側に接続
    される負荷容量及び第２のゲート群のゲート段数を調整
    することにより前記入力信号の遅延時間を調整するよう
    に第１、第２のスイッチ手段を制御する制御手段と、 を有することを特徴とする遅延調整回路。
  2. 【請求項２】 前記制御手段は、半導体集積回路装置内
    に設けられ、内部信号により出力値を設定することがで
    きるレジスタを含んで構成され、 前記レジスタに設定されたレジスタ値に基づいて前記第
    １、第２のスイッチ手段を切換制御することにより、ゲ
    ート出力負荷及び前記第２のゲート群のゲート段数を調
    整することを特徴とする請求項１に記載の遅延調整回
    路。
  3. 【請求項３】 前記制御手段は、半導体集積回路装置内
    に設けられ、初期化により外部から出力値を設定するこ
    とができるレジスタを含んで構成され、 前記レジスタに設定されたレジスタ値に基づいて前記第
    １、第２のスイッチ手段を切換制御することにより、ゲ
    ート出力負荷及び前記第２のゲート群のゲート段数を調
    整することを特徴とする請求項１に記載の遅延調整回
    路。
  4. 【請求項４】 基準クロックが入力される１以上の請求
    項１乃至３のいずれかに記載の遅延調整回路と、 前記１以上の請求項１乃至３のいずれかに記載の遅延調
    整回路の出力信号の論理演算行い前記基準クロックに対
    してＮ倍動作周波数のクロックを出力する論理回路と、 を有することを特徴とするクロック生成回路。
  5. 【請求項５】 請求項４に記載のクロック生成回路と、 論理ゲート間に設けられ、前記クロック生成回路におけ
    る調整可能な特定エッジのタイミングで動作するフリッ
    プフロップと、 を有することを特徴とする半導体集積回路装置。
  6. 【請求項６】 基準クロックが入力される１以上の請求
    項１乃至３のいずれかに記載の遅延調整回路と、 基準クロックと、前記１以上の請求項１乃至３のいずれ
    かに記載の遅延調整回路における出力信号との論理演算
    行い前記基準クロックに対してＮ倍動作周波数のクロッ
    クを出力する論理回路と、 前記１以上の請求項１乃至３のいずれかに記載の遅延調
    整回路の出力を非動作モード時にのみ一定値に固定する
    設定手段とを有し、 前記論理回路の論理演算結果に基づいて非動作モードと
    して基準クロックの１倍又は動作モードとして基準クロ
    ックのＮ倍の動作周波数のクロックを出力することを特
    徴とするクロック生成回路。
  7. 【請求項７】 請求項２または３のいずれかに記載の遅
    延調整回路と、 該クロック生成回路のクロック出力のデューティ比を検
    出するデューティ比検出手段と、 前記デューティ比検出手段の検出出力に基づいて予め設
    定されたデューティ比となるように前記遅延調整回路内
    のレジスタ値を動的に更新する制御手段と、 を有することを特徴とするクロック生成回路。
  8. 【請求項８】 請求項２または３のいずれかに記載の遅
    延調整回路と、クロックスキューを検出するクロックス
    キュー検出手段と、 前記クロックスキュー検出手段の検出出力に基づいてク
    ロックスキューが予め設定された期待値となるように前
    記遅延調整回路内のレジスタ値を動的に更新する制御手
    段と、 を有することを特徴とするクロック生成回路。
  9. 【請求項９】 半導体集積回路装置の内部レジスタの
    値、または内部メモリの値、または内部の論理信号、ま
    たは外部の信号により遅延時間を調整することが可能な
    １つ以上の遅延調整回路と、 前記１つ以上の遅延回路により入力信号を所定時間遅ら
    せた１つ以上の信号間の論理演算を行うことにより所望
    の周波数のクロックを出力する論理回路と、 を有することを特徴とするクロック生成回路。
  10. 【請求項１０】 半導体集積回路装置の内部レジスタの
    値、または内部メモリの値、または内部の論理信号、ま
    たは外部の信号により遅延時間を調整することが可能な
    第１、第２、第３の３つの遅延調整回路と、 前記３つの遅延調整回路の入力端は共通接続され、第１
    及び第３遅延調整回路の出力の一方または両方により前
    記３つの遅延調整回路の入力または第２の遅延調整回路
    の出力を選択する第１のセレクタと、 前記３つの遅延調整回路の入力信号と第２の遅延調整回
    路の出力の一方または両方に基づいて前記第１または第
    ３の遅延調整回路の出力を選択する第２のセレクタと、 前記第１、第２のセレクタの出力信号の排他的論理積を
    求める論理回路と、 を有することを特徴とするクロック生成回路。
  11. 【請求項１１】 半導体集積回路装置の内部レジスタの
    値、または内部メモリの値、または内部の論理信号、ま
    たは外部の信号により遅延時間を調整することが可能な
    第１、第２、第３、第４の４つの遅延回路と、 前記４つの遅延調整回路の入力端は共通接続され、第２
    及び第４の遅延調整回路の出力の一方または両方により
    第１または第３の遅延調整回路の出力を選択する第１の
    セレクタと、 第１及び第３の遅延調整回路の出力の一方または両方に
    より第２または第４の遅延調整回路の出力を選択する第
    ２のセレクタと、 第１及び第２のセレクタの出力の排他的論理積を求める
    論理回路と、を有することを特徴とするクロック生成回
    路。
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