JPS63258112A - 逓倍回路 - Google Patents
逓倍回路Info
- Publication number
- JPS63258112A JPS63258112A JP62092329A JP9232987A JPS63258112A JP S63258112 A JPS63258112 A JP S63258112A JP 62092329 A JP62092329 A JP 62092329A JP 9232987 A JP9232987 A JP 9232987A JP S63258112 A JPS63258112 A JP S63258112A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- delay
- circuit
- circuit section
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 230000003111 delayed effect Effects 0.000 claims description 35
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100328360 Schizosaccharomyces pombe (strain 972 / ATCC 24843) clr1 gene Proteins 0.000 description 1
- 101100328361 Schizosaccharomyces pombe (strain 972 / ATCC 24843) clr2 gene Proteins 0.000 description 1
- 101100328362 Schizosaccharomyces pombe (strain 972 / ATCC 24843) clr3 gene Proteins 0.000 description 1
- 208000037516 chromosome inversion disease Diseases 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
遅延素子を用いた遅延回路と排他的論理和回路とを用い
て２倍の周波数のクロックを発生させる集積回路の逓倍
回路において、？ｊ［数個の遅延クロックを得る遅延回
路部と、該遅延クロックと入力クロックとから２倍の周
波数を生成する排他的論連相回路部と、遅延回路部を構
成する遅延用ゲート回路の動作時間を検出する遅延時間
検出部と。
て２倍の周波数のクロックを発生させる集積回路の逓倍
回路において、？ｊ［数個の遅延クロックを得る遅延回
路部と、該遅延クロックと入力クロックとから２倍の周
波数を生成する排他的論連相回路部と、遅延回路部を構
成する遅延用ゲート回路の動作時間を検出する遅延時間
検出部と。
遅延回路部の遅延用ゲート回路の遅延時間に応じ。
生成された２倍の周波数のクロックを選択するセレクタ
とを設け、遅延用ゲート回路の動作速度のばらつきによ
る２逓倍クロフクのデユーティを改善するようにしたも
のである。
とを設け、遅延用ゲート回路の動作速度のばらつきによ
る２逓倍クロフクのデユーティを改善するようにしたも
のである。
本発明は、逓倍回路、特に大集積回路向けの逓倍回路に
関するものである。
関するものである。
通信の分野では、入力するクロックの周波数を２倍上げ
て２例えばＣＭ Ｉ （Ｃｏｄｅ Ｍａｒｋ Ｉｎｖｅ
ｒｓｉｏｎ）符号回路に使用している。この場合、クロ
ックを遅延させるためにディレィ・ラインを用いる場合
もあるが、コスト、小型化の観点からすると、この方法
は得策ではなく、製造容易な遅延素子となり得る２例え
ばインバータ等を集積回路上に実現することが要求され
る。
て２例えばＣＭ Ｉ （Ｃｏｄｅ Ｍａｒｋ Ｉｎｖｅ
ｒｓｉｏｎ）符号回路に使用している。この場合、クロ
ックを遅延させるためにディレィ・ラインを用いる場合
もあるが、コスト、小型化の観点からすると、この方法
は得策ではなく、製造容易な遅延素子となり得る２例え
ばインバータ等を集積回路上に実現することが要求され
る。
第４閏、第５図は従来の逓倍回路構成とそのタイムチャ
ートを示しており、第４図において。
ートを示しており、第４図において。
１−１．１−２．・・・・・・、１−２’Ｎはインバー
タ。
タ。
２は排他的論理和回路、３は入力端子、４は出力端子、
５はフリップ・フロップ回路を表している。
５はフリップ・フロップ回路を表している。
入力端子３に入力された入力クロックＣＫは。
偶数個のインバータ１−１ないし１−２Ｎによって第５
図（ｉｉ）図示の如く遅延され、該遅延クロックＣＫＤ
と元の入力クロックＣＫとが排他的論理和回路２で排他
的論理和がとられると、第５図（ｉｉｉ ）図示の如く
入力クロックＧＫの２倍の周波数のクロックＣＫ２Ｆが
出力端子４へ出力される。
図（ｉｉ）図示の如く遅延され、該遅延クロックＣＫＤ
と元の入力クロックＣＫとが排他的論理和回路２で排他
的論理和がとられると、第５図（ｉｉｉ ）図示の如く
入力クロックＧＫの２倍の周波数のクロックＣＫ２Ｆが
出力端子４へ出力される。
第４図に図示された様な回路構成では、インバータ１−
１ないし！−２Ｎによる伝搬遅延時間がインバータ１個
の標準動作時間を基に、入力クロックＣＫの周期の１７
４の位相分遅延させるインバータの個数で構成されてい
るので（インバータの接続数はその動作上偶数個が選ば
れる）１個々のインバータの動作時間が規格値内に製造
されても。
１ないし！−２Ｎによる伝搬遅延時間がインバータ１個
の標準動作時間を基に、入力クロックＣＫの周期の１７
４の位相分遅延させるインバータの個数で構成されてい
るので（インバータの接続数はその動作上偶数個が選ば
れる）１個々のインバータの動作時間が規格値内に製造
されても。
そのばらつきのためインバータ１−１ないし１−２Ｎの
累積遅延時間が第５図（ｉｉ ）図示の標準遅延時間に
対し１例えば１．５倍或いは０．５倍になることがあり
、得られた２逓倍クロンクＧＫ２Ｆが次段のフリップ・
フロツブ回路５等を動作させるクロックを得られない欠
点があった。
累積遅延時間が第５図（ｉｉ ）図示の標準遅延時間に
対し１例えば１．５倍或いは０．５倍になることがあり
、得られた２逓倍クロンクＧＫ２Ｆが次段のフリップ・
フロツブ回路５等を動作させるクロックを得られない欠
点があった。
第５図（ｉｖ ）はインバータ１−１ないし１−２Ｎの
遅延時間が第５図（ｉｉ ）図示の標準遅延時間に比べ
１．５倍遅れているときの２逓倍クロックＣＫ２Ｆのタ
イムチャートであり、′Ｌ″レベルのパルス幅が狭（な
り１次段のフリップ・フロップ回路５を動作させるに必
要な“Ｌ″側の最小パルス幅以下になり、。該フリップ
・フロップ回路５が動作しなくなる限界を例示している
。
遅延時間が第５図（ｉｉ ）図示の標準遅延時間に比べ
１．５倍遅れているときの２逓倍クロックＣＫ２Ｆのタ
イムチャートであり、′Ｌ″レベルのパルス幅が狭（な
り１次段のフリップ・フロップ回路５を動作させるに必
要な“Ｌ″側の最小パルス幅以下になり、。該フリップ
・フロップ回路５が動作しなくなる限界を例示している
。
また逆に、第５図（Ｖ）はインバータ１．−１ないし１
−２Ｎの遅延時間が第５図（ｉｉ ）図示の標準遅延時
間に比べ０．５倍速いときの２逓倍クロックＣＫ２Ｆの
タイムチャートであり、“Ｈルーベルのパルス幅が狭く
なり１次段のフリップ・フロップ回路５を動作させるに
必要な“Ｈ”側の最小パルス幅以下になり、該フリップ
・フロップ回路５が動作しな（なる限界を示している。
−２Ｎの遅延時間が第５図（ｉｉ ）図示の標準遅延時
間に比べ０．５倍速いときの２逓倍クロックＣＫ２Ｆの
タイムチャートであり、“Ｈルーベルのパルス幅が狭く
なり１次段のフリップ・フロップ回路５を動作させるに
必要な“Ｈ”側の最小パルス幅以下になり、該フリップ
・フロップ回路５が動作しな（なる限界を示している。
そのため、各インバータ１−１ないし１−２Ｎの伝搬遅
延時間が標準値に対し作動限界の±５０％以上のずれを
生じたときにも集積回路を不良品とすることがないよう
にフリップ・フロップ回路５等を作動させることのでき
るデユーティの優れた２逓倍クロックを発生させ、製造
上のばらつきによる不良品発生を回避可能な逓倍回路が
望まれる。
延時間が標準値に対し作動限界の±５０％以上のずれを
生じたときにも集積回路を不良品とすることがないよう
にフリップ・フロップ回路５等を作動させることのでき
るデユーティの優れた２逓倍クロックを発生させ、製造
上のばらつきによる不良品発生を回避可能な逓倍回路が
望まれる。
Ｃ問題点を解決するための手段〕
第１図は本発明に係る逓倍回路の原理構成図を示してお
り、１は遅延回路部、６は２逓倍クロック発生回路部、
６−１ないし６−３は排他的論理和回路、７は遅延時間
検出部、８はセレクタを表している。符号３．４は第４
図のものに対応している。
り、１は遅延回路部、６は２逓倍クロック発生回路部、
６−１ないし６−３は排他的論理和回路、７は遅延時間
検出部、８はセレクタを表している。符号３．４は第４
図のものに対応している。
遅延回路部１は集積回路上で製造容易なゲート回路１例
えばインバータで入力端子３に入力された入力クロック
ＣＫを遅延させる回路であり、直列に接続されたインバ
ータの偶数個の位置から遅延クロックＧＫＤＩ、ＣＫＤ
２．ＣＫＤ３がそれぞれ抽出される構成となっている。
えばインバータで入力端子３に入力された入力クロック
ＣＫを遅延させる回路であり、直列に接続されたインバ
ータの偶数個の位置から遅延クロックＧＫＤＩ、ＣＫＤ
２．ＣＫＤ３がそれぞれ抽出される構成となっている。
遅延クロックＣＫＤ２は入力端子３に入力される入力ク
ロック周期の論理上１／４周期分の位相遅れとされる偶
数個のインバータの位置から抽出され、遅延クロックＣ
ＫＤ１は該遅延クロックＣＫＤ２の０．５倍の位置から
抽出され、また遅延クロックＣＫＤ３は該遅延クロック
ＣＫＤ２の１．５倍の位置から抽出されるようになって
いる。これらの遅延クロックＣＫＤＩ、ＣＫＤ３は、第
４図で説明したフリップ・フロップ回路５がそれぞれ作
動する臨界パルス幅となる理論上の遅延クロックと考え
てよい。
ロック周期の論理上１／４周期分の位相遅れとされる偶
数個のインバータの位置から抽出され、遅延クロックＣ
ＫＤ１は該遅延クロックＣＫＤ２の０．５倍の位置から
抽出され、また遅延クロックＣＫＤ３は該遅延クロック
ＣＫＤ２の１．５倍の位置から抽出されるようになって
いる。これらの遅延クロックＣＫＤＩ、ＣＫＤ３は、第
４図で説明したフリップ・フロップ回路５がそれぞれ作
動する臨界パルス幅となる理論上の遅延クロックと考え
てよい。
逓倍クロック発生回路部６は排他的論理和回路６−１な
いし６−３から成り、入力端子３に入力される元の入力
クロックＣＫと、上記遅延回路部１から抽出された遅延
クロックＣＫＤ １ないしＣＫＤ３とからデユーティを
異にする２ｉ！ｉ倍のクロックをそれぞれ発生させる回
路である。
いし６−３から成り、入力端子３に入力される元の入力
クロックＣＫと、上記遅延回路部１から抽出された遅延
クロックＣＫＤ １ないしＣＫＤ３とからデユーティを
異にする２ｉ！ｉ倍のクロックをそれぞれ発生させる回
路である。
遅延時間検出部７は集積回路で作られた遅延回路部ｌの
各インバータの実遅延時間を検出し、上記逓倍クロック
発生回路部６で発生している２ｉ１倍クロックのどのク
ロックを選定するかを定める回路である。
各インバータの実遅延時間を検出し、上記逓倍クロック
発生回路部６で発生している２ｉ１倍クロックのどのク
ロックを選定するかを定める回路である。
セレクタ８は遅延時間検出部７で検出された遅延回路部
１の遅延クロックＣＫＤ１ないしＣＫＤ３実遅延時遅延
時間、２逓倍クロック発生回路部６で発生している２逓
倍クロックの出力経路を定める回路である。
１の遅延クロックＣＫＤ１ないしＣＫＤ３実遅延時遅延
時間、２逓倍クロック発生回路部６で発生している２逓
倍クロックの出力経路を定める回路である。
入力端子３に入力された入力クロックＣＫは遅延回路部
１で遅延され、遅延クロックＣＫＤ１ないしＣＫＤ３が
出力される。これらの遅延クロックＣＫＤ１ないしＣＫ
Ｄ３は、２逓倍クロック発生回路部６内の排他的論理和
回路６−１ないし６＝３で元の入力クロックＣＫと排他
的論理和がそれぞれとられ、パルス幅、すなわちデユー
ティを異にする入力クロックＣＫの２倍の周波数のクロ
ックＣＫ２Ｆ１ないしＣＫ２Ｆ３が、該２逓倍クロンク
発生回路部６で生成される。
１で遅延され、遅延クロックＣＫＤ１ないしＣＫＤ３が
出力される。これらの遅延クロックＣＫＤ１ないしＣＫ
Ｄ３は、２逓倍クロック発生回路部６内の排他的論理和
回路６−１ないし６＝３で元の入力クロックＣＫと排他
的論理和がそれぞれとられ、パルス幅、すなわちデユー
ティを異にする入力クロックＣＫの２倍の周波数のクロ
ックＣＫ２Ｆ１ないしＣＫ２Ｆ３が、該２逓倍クロンク
発生回路部６で生成される。
一方遅延時間検出部７では、遅延回路部を構成するイン
バータの動作速度を検出しており、該遅延回路部１に作
られたインバータの動作速度が標準値であれば、排他的
論理和回路６−２で生成された２逓倍クロックＣＫ２Ｆ
２を選択するセレクタ制御信号をセレクタ８へ出力する
。また遅延回路部１に作られたインバータの動作速度が
標準値より速くなっているときには、遅延時間検出部７
は、排他的論理和回路６−３で生成された２逓倍のクロ
ックＣＫ２Ｆ３を選択するセレクト制御信号をセレクタ
８へ出力し、遅延回路部１に作られたインバータの動作
速度が標準値より遅くなっているときには、遅延時間検
出部７は、排他的論理和回路６−１で生成された２逓倍
のクロックＧＫ２Ｆ１を選択するセレクト制御信号をセ
レクタ８へ出力する。
バータの動作速度を検出しており、該遅延回路部１に作
られたインバータの動作速度が標準値であれば、排他的
論理和回路６−２で生成された２逓倍クロックＣＫ２Ｆ
２を選択するセレクタ制御信号をセレクタ８へ出力する
。また遅延回路部１に作られたインバータの動作速度が
標準値より速くなっているときには、遅延時間検出部７
は、排他的論理和回路６−３で生成された２逓倍のクロ
ックＣＫ２Ｆ３を選択するセレクト制御信号をセレクタ
８へ出力し、遅延回路部１に作られたインバータの動作
速度が標準値より遅くなっているときには、遅延時間検
出部７は、排他的論理和回路６−１で生成された２逓倍
のクロックＧＫ２Ｆ１を選択するセレクト制御信号をセ
レクタ８へ出力する。
従って遅延回路部１に作られるインバータの伝搬遅延時
間のバラツキがあっても、遅延時間検出部７で実際のそ
の伝搬遅延時間を検出し、その遅延時間に応じて２週倍
クロック発生回路部６で生、成された２逓倍クロックＣ
Ｋ２Ｆ１ないしＧＫ２Ｆ３の中から最適のクロックが選
択され、出力端子４にはデユーティの改善された２倍の
周波数のクロックＣＫ２Ｆが出力される。
間のバラツキがあっても、遅延時間検出部７で実際のそ
の伝搬遅延時間を検出し、その遅延時間に応じて２週倍
クロック発生回路部６で生、成された２逓倍クロックＣ
Ｋ２Ｆ１ないしＧＫ２Ｆ３の中から最適のクロックが選
択され、出力端子４にはデユーティの改善された２倍の
周波数のクロックＣＫ２Ｆが出力される。
以下図面を参照しつつ本発明の一実施例を説明する。
第２図は本発明に係る逓倍回路の一実施例構成。
第３図はそのタイムチャートを示している。
第２図において、符号１．６−１ないし６−３゜８は第
１図のものに対応し、３，４は第４図のものに対応して
いる。符号９ないし１７はフリップ・フロップ回路、１
８ないし２６はナンド・ゲートを表している。
１図のものに対応し、３，４は第４図のものに対応して
いる。符号９ないし１７はフリップ・フロップ回路、１
８ないし２６はナンド・ゲートを表している。
遅延回路部１には、入力端子３に入力される入力クロッ
クＣＫの周期に対し論理上１／４の位相分遅延するイン
バータの偶数個の位置■から抽出された遅延クロックＣ
ＫＤ２．該遅延クロックＣＫＤ２に対し更に＋５０％遅
延するインバータの偶数個の位置■から抽出された遅延
クロックＣＫＤ３、及び該遅延クロックＣＫＤ２に対し
一５０％遅延が少ないインバータの偶数個の位置■から
抽出された遅延クロックＣＫＤ１が出力されるようにな
っている。
クＣＫの周期に対し論理上１／４の位相分遅延するイン
バータの偶数個の位置■から抽出された遅延クロックＣ
ＫＤ２．該遅延クロックＣＫＤ２に対し更に＋５０％遅
延するインバータの偶数個の位置■から抽出された遅延
クロックＣＫＤ３、及び該遅延クロックＣＫＤ２に対し
一５０％遅延が少ないインバータの偶数個の位置■から
抽出された遅延クロックＣＫＤ１が出力されるようにな
っている。
入力端子３に入力された周波数【の入力クロックＣＫは
、遅延回路部ｌ内の直列に接続されたインバータを伝搬
してゆく。このとき偶数個のインバータの位置■、■、
■からそれぞれ抽出された遅延クロックＣＫＤＩ、ＣＫ
Ｄ２．ＣＫＤ３と。
、遅延回路部ｌ内の直列に接続されたインバータを伝搬
してゆく。このとき偶数個のインバータの位置■、■、
■からそれぞれ抽出された遅延クロックＣＫＤＩ、ＣＫ
Ｄ２．ＣＫＤ３と。
元の入力クロックＣＫとが排他的論理和回路６−１．６
−２．６−３にそれぞれ入力し、第３図図示の如くパル
ス幅を異にする２逓倍クロックＣＫ２Ｆ１．ＣＫ２Ｆ２
．ＣＫ２Ｆ３が作成される。
−２．６−３にそれぞれ入力し、第３図図示の如くパル
ス幅を異にする２逓倍クロックＣＫ２Ｆ１．ＣＫ２Ｆ２
．ＣＫ２Ｆ３が作成される。
これらの２逓倍クロックＧＫ２Ｆｌ、ＣＫ２Ｆ２゜ＣＫ
２Ｆ３はセレクタ８にそれぞれ入力される。
２Ｆ３はセレクタ８にそれぞれ入力される。
遅延回路部ｌを構成する各インバータが標準の動作速度
で作動するとき、ナンド・ゲート２１ないし２３とフリ
ップ・フロップ回路１１，１２．１６の回路系統が作動
し、セレクタ８は排他的論理和回路６−２の２逓倍クロ
フクＣＫ２Ｆ２を選択する。すなわち、第３図（Ａ）図
示のタイムチャートにおいて、ナンド・ゲート２２の出
力ＣＬＲ２により、フリップ・フロップ回路１１．１２
がそれぞれリセットされる。その後ナンド・ゲート２１
を介して得られるクロックＣＫ２により、フリップ・フ
ロップ回路１１のデータが次段のフリップ・フロップ回
路１２へ転送され、フリップ・フロップ回路１１に“Ｈ
”のデータが入れられる。
で作動するとき、ナンド・ゲート２１ないし２３とフリ
ップ・フロップ回路１１，１２．１６の回路系統が作動
し、セレクタ８は排他的論理和回路６−２の２逓倍クロ
フクＣＫ２Ｆ２を選択する。すなわち、第３図（Ａ）図
示のタイムチャートにおいて、ナンド・ゲート２２の出
力ＣＬＲ２により、フリップ・フロップ回路１１．１２
がそれぞれリセットされる。その後ナンド・ゲート２１
を介して得られるクロックＣＫ２により、フリップ・フ
ロップ回路１１のデータが次段のフリップ・フロップ回
路１２へ転送され、フリップ・フロップ回路１１に“Ｈ
”のデータが入れられる。
フリップ・フロップ回路１１に“Ｈ”のデータが入れら
れ、かつフリップ・フロップ回路１２に“Ｌ”のデータ
が入れられたとき、ナンド・ゲート２３を介してフリッ
プ・フロップ回路１６に“Ｌ”が入力され、これにより
セレクタ８は排他的論理和回路６−２の２逓倍クロフク
ＣＫ２Ｆ２を選択する。
れ、かつフリップ・フロップ回路１２に“Ｌ”のデータ
が入れられたとき、ナンド・ゲート２３を介してフリッ
プ・フロップ回路１６に“Ｌ”が入力され、これにより
セレクタ８は排他的論理和回路６−２の２逓倍クロフク
ＣＫ２Ｆ２を選択する。
遅延回路部１を構成する各インバータが標準の動作速度
より遅（その最大遅延動作速度で作動するとき、第３図
（Ｂ）図示の如くナンド・ゲート１９の出力ＣＬＲ３の
“Ｌ”側のパルス幅が広がり、フリップ・フロップ回路
９．ｌＯに対しリセットを掛けている時間が長くなると
共に、ナンド −・ゲート１８を介してフリップ・フロ
ップ回路９゜１０に入力されるクロックＣＫ３の“Ｌ”
側のパルス幅がこれらのフリップ・フロップ回路９．１
０を動作させるのに必要な最小パルス幅より小さくなる
。このとき該フリップ・フロップ回路９゜１０は常に“
し”となる。この状態を検出するナンド・ゲート２０の
出力によってはフリップ・フロップ回路１５に“Ｌ′の
データが入れられる。
より遅（その最大遅延動作速度で作動するとき、第３図
（Ｂ）図示の如くナンド・ゲート１９の出力ＣＬＲ３の
“Ｌ”側のパルス幅が広がり、フリップ・フロップ回路
９．ｌＯに対しリセットを掛けている時間が長くなると
共に、ナンド −・ゲート１８を介してフリップ・フロ
ップ回路９゜１０に入力されるクロックＣＫ３の“Ｌ”
側のパルス幅がこれらのフリップ・フロップ回路９．１
０を動作させるのに必要な最小パルス幅より小さくなる
。このとき該フリップ・フロップ回路９゜１０は常に“
し”となる。この状態を検出するナンド・ゲート２０の
出力によってはフリップ・フロップ回路１５に“Ｌ′の
データが入れられる。
該フリップ・フロップ回路１５が′″Ｌ”でフリップ・
フロップ回路１６が“Ｈ”の条件で、セレクタ８は排他
的論理和回路６−１の出力を選択する。
フロップ回路１６が“Ｈ”の条件で、セレクタ８は排他
的論理和回路６−１の出力を選択する。
すなわち遅延回路部１の遅延時間の小さい位置■から抽
出された遅延クロックＣＫＤ １を基に作成される２逓
倍クロックＣＫ２Ｆ１を出力する。
出された遅延クロックＣＫＤ １を基に作成される２逓
倍クロックＣＫ２Ｆ１を出力する。
遅延回路部１を構成する各インバータが標準の動作速度
より速くその最小遅延動作速度で作動するとき、第３図
（Ｃ）図示の如く、ナンド・ゲート２５の出力ＣＬＲ１
の“Ｌ′″側のパルス幅は狭くなり、ナンド・ゲート２
４を介してフリップ・フロップ回路１３．１４に入力さ
れるクロックＣＫ１の６Ｌ″側のパルス幅は広くなる。
より速くその最小遅延動作速度で作動するとき、第３図
（Ｃ）図示の如く、ナンド・ゲート２５の出力ＣＬＲ１
の“Ｌ′″側のパルス幅は狭くなり、ナンド・ゲート２
４を介してフリップ・フロップ回路１３．１４に入力さ
れるクロックＣＫ１の６Ｌ″側のパルス幅は広くなる。
このＣＬＲｌの“Ｌ″側のパルス幅がフリップ・フロッ
プ回路１３．１４に対しリセットを掛けるに必要な最小
パルス幅より小さくなるため、該フリップ・フロップ回
路１３．１４は常にＨ″の状態となる。この状態を検出
するナンド・ゲート２６の出力によって、フリップ・フ
ロップ回路１７にＬ′のデータが入れられる。該フリッ
プ・フロップ回路１７が“Ｌ″でフリップ・フロップ回
路１６が“Ｈ”の条件でセレクタ８は排他的論理和回路
６−３の出力を選択する。すなわち遅延回路部１の遅延
時間の大きい位置■から抽出された遅延クロックＣＫＤ
３を基に作成される２逓倍クロックＣに２Ｆ３を出力す
る。
プ回路１３．１４に対しリセットを掛けるに必要な最小
パルス幅より小さくなるため、該フリップ・フロップ回
路１３．１４は常にＨ″の状態となる。この状態を検出
するナンド・ゲート２６の出力によって、フリップ・フ
ロップ回路１７にＬ′のデータが入れられる。該フリッ
プ・フロップ回路１７が“Ｌ″でフリップ・フロップ回
路１６が“Ｈ”の条件でセレクタ８は排他的論理和回路
６−３の出力を選択する。すなわち遅延回路部１の遅延
時間の大きい位置■から抽出された遅延クロックＣＫＤ
３を基に作成される２逓倍クロックＣに２Ｆ３を出力す
る。
遅延回路部１の遅延素子として入出力反転回路のインバ
ータを２個単位で取扱っているが、該２個単位のインバ
ータに換え、入出力が同一信号となるバッファを遅延素
子として用いることができる。このときには入出力が同
一信号であるので。
ータを２個単位で取扱っているが、該２個単位のインバ
ータに換え、入出力が同一信号となるバッファを遅延素
子として用いることができる。このときには入出力が同
一信号であるので。
インバータのときと異なり任意の位置から遅延クロック
を抽出することができる。
を抽出することができる。
以上説明した如く２本発明によれば、遅延回路部を構成
する遅延用ゲート回路の実動作速度に応じて、パルス幅
の異なった２逓倍クロフクをセレクタで適宜選択するよ
うに構成したので、製造される遅延用ゲート回路の遅延
時間が標準値から＋５０％または一５０％にばらついて
も、フリップ・フロップ回路等信の回路を駆動可能なパ
ルス幅の２逓倍クロックを得ることができ、集積回路の
動作不良を救済することができる。
する遅延用ゲート回路の実動作速度に応じて、パルス幅
の異なった２逓倍クロフクをセレクタで適宜選択するよ
うに構成したので、製造される遅延用ゲート回路の遅延
時間が標準値から＋５０％または一５０％にばらついて
も、フリップ・フロップ回路等信の回路を駆動可能なパ
ルス幅の２逓倍クロックを得ることができ、集積回路の
動作不良を救済することができる。
第１図は本発明に係る逓倍回路の原理構成図。
第２図は本発明に係る逓倍回路の一実施例回路構成、第
３Ｖ！Ｊはそのタイムチャート、第４図は従来の回路構
成、第５図はそのタイムチャートを示している。 図中、１は遅延回路部、２は排他的論理和回路。 ６は２逓倍クロック発生回路部、６−１．６−２゜６−
３は排他的論理和回路、７は遅延時間検出部。 ８はセレクタ、９ないし１７はフリップ・フロップ回路
、１８ないし２６はナンド・ゲートを表している。
３Ｖ！Ｊはそのタイムチャート、第４図は従来の回路構
成、第５図はそのタイムチャートを示している。 図中、１は遅延回路部、２は排他的論理和回路。 ６は２逓倍クロック発生回路部、６−１．６−２゜６−
３は排他的論理和回路、７は遅延時間検出部。 ８はセレクタ、９ないし１７はフリップ・フロップ回路
、１８ないし２６はナンド・ゲートを表している。
Claims (1)
- 【特許請求の範囲】 遅延用ゲート回路を直列接続し、その動作時間を利用し
て入力クロックを遅延させ、この遅延された遅延クロッ
クと元の入力クロックとから２倍の周波数のクロックを
生成する集積回路の逓倍回路において、 遅延用ゲート回路で構成された該遅延用ゲート回路の複
数の位置から抽出し、入力クロックを遅延させた遅延ク
ロックを複数個出力する遅延回路部（１）と、 該遅延回路部（１）から抽出された上記遅延クロック毎
に元の入力クロックとそれぞれ排他的論理和をとり、入
力クロックの２倍の周波数のクロックをそれぞれ出力す
る２逓倍クロック発生回路部（６）と、 該遅延回路部（１）で抽出された各遅延クロックと元の
入力クロックとから該遅延回路部（１）を構成する遅延
用ゲート回路の遅延時間を検出する遅延時間検出部（７
）と 該遅延時間検出部（７）で検出された遅延用ゲート回路
の遅延時間に応じて、上記２逓倍クロック発生回路部（
６）で生成された２倍の周波数のクロックを選択するセ
レクタ（８） とを備え、各遅延用ゲート回路の動作時間のばらつきの
如何にかかわらず、２逓倍クロックのデューティを改善
するようにしたことを特徴とする逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092329A JPS63258112A (ja) | 1987-04-15 | 1987-04-15 | 逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092329A JPS63258112A (ja) | 1987-04-15 | 1987-04-15 | 逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63258112A true JPS63258112A (ja) | 1988-10-25 |
Family
ID=14051351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62092329A Pending JPS63258112A (ja) | 1987-04-15 | 1987-04-15 | 逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63258112A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275988A (ja) * | 1992-01-31 | 1993-10-22 | Konica Corp | 信号遅延方法、信号遅延装置及び信号遅延装置用回路 |
| US5786715A (en) * | 1996-06-21 | 1998-07-28 | Sun Microsystems, Inc. | Programmable digital frequency multiplier |
| US5838178A (en) * | 1990-02-06 | 1998-11-17 | Bull S.A. | Phase-locked loop and resulting frequency multiplier |
| US6918050B2 (en) | 2000-02-04 | 2005-07-12 | Nec Corporation | Delay adjustment circuit and a clock generating circuit using the same |
-
1987
- 1987-04-15 JP JP62092329A patent/JPS63258112A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838178A (en) * | 1990-02-06 | 1998-11-17 | Bull S.A. | Phase-locked loop and resulting frequency multiplier |
| JPH05275988A (ja) * | 1992-01-31 | 1993-10-22 | Konica Corp | 信号遅延方法、信号遅延装置及び信号遅延装置用回路 |
| US5786715A (en) * | 1996-06-21 | 1998-07-28 | Sun Microsystems, Inc. | Programmable digital frequency multiplier |
| US6918050B2 (en) | 2000-02-04 | 2005-07-12 | Nec Corporation | Delay adjustment circuit and a clock generating circuit using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7944316B2 (en) | Multi-phase oscillator | |
| JP2959372B2 (ja) | クロック生成回路 | |
| US6603337B2 (en) | Duty cycle correction circuit | |
| KR100512935B1 (ko) | 내부 클럭신호 발생회로 및 방법 | |
| JP2002025259A (ja) | リング遅延とカウンタを利用したレジスタ制御遅延固定ループ | |
| KR100344082B1 (ko) | 펄스폭 변조 파형 발생 회로 | |
| GB2221072A (en) | Programmable sequential-code recognition circuit | |
| JP2009253522A (ja) | 半導体集積回路 | |
| JP3918777B2 (ja) | パルス幅変調回路 | |
| JP2002158567A (ja) | クロック信号からのパルス信号の生成 | |
| JPS63258112A (ja) | 逓倍回路 | |
| JP3851906B2 (ja) | パルス生成回路 | |
| US11238910B2 (en) | Control signal generator and driving method thereof | |
| JP2632512B2 (ja) | 半導体集積回路 | |
| JP3776895B2 (ja) | 位相調整回路 | |
| JPS63245010A (ja) | 逓倍回路 | |
| KR100760153B1 (ko) | 전압적응 2위상 클럭 발생회로 | |
| JP2984429B2 (ja) | 半導体集積回路 | |
| JP5055016B2 (ja) | 位相差計測回路 | |
| KR100353533B1 (ko) | 딜레이 락 루프 회로 | |
| JPH04361418A (ja) | リングオシレータ | |
| JP4695415B2 (ja) | 遅延回路 | |
| SU450162A1 (ru) | Перестраиваемый фазо-импульсный многоустойчивый элемент | |
| JPH06177723A (ja) | パルス幅変調回路 | |
| SU587506A1 (ru) | Регистр сдвига с коррекцией ошибок |