JPH06177723A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPH06177723A JPH06177723A JP35193092A JP35193092A JPH06177723A JP H06177723 A JPH06177723 A JP H06177723A JP 35193092 A JP35193092 A JP 35193092A JP 35193092 A JP35193092 A JP 35193092A JP H06177723 A JPH06177723 A JP H06177723A
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- clock
- circuit
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Abstract
(57)【要約】
【目的】 PWM信号のパルス幅の変動を小さくする。
【構成】 クロック遅延回路2はクロック信号CLK0
を逐次遅延し、遅延信号CLK1 〜CLK256 を出力す
る。クロックレベル検出回路3は遅延信号CLK1 〜C
LK256 の立上がりでクロック信号CLK0 のレベルを
取り込んで出力する。クロック遅延量検出回路4はクロ
ック遅延回路2のクロック遅延量を検出して出力する。
乗算器6はクロック遅延量とディジタルデータとの演算
を行い、その演算結果を出力する。選択回路7は乗算器
6の演算結果に応じて遅延信号CLK1 〜CLK256 の
うち一つを選択して出力する。パルス発生回路10はク
ロック信号CLK0 と遅延信号CLK3 と選択回路7の
出力とからPWM信号を生成して出力する。
を逐次遅延し、遅延信号CLK1 〜CLK256 を出力す
る。クロックレベル検出回路3は遅延信号CLK1 〜C
LK256 の立上がりでクロック信号CLK0 のレベルを
取り込んで出力する。クロック遅延量検出回路4はクロ
ック遅延回路2のクロック遅延量を検出して出力する。
乗算器6はクロック遅延量とディジタルデータとの演算
を行い、その演算結果を出力する。選択回路7は乗算器
6の演算結果に応じて遅延信号CLK1 〜CLK256 の
うち一つを選択して出力する。パルス発生回路10はク
ロック信号CLK0 と遅延信号CLK3 と選択回路7の
出力とからPWM信号を生成して出力する。
Description
【0001】
【産業上の利用分野】本発明はパルス幅変調回路に関
し、特に半導体集積回路内で実現するディジタルデータ
よりパルス幅変調を行うパルス幅変調回路に関する。
し、特に半導体集積回路内で実現するディジタルデータ
よりパルス幅変調を行うパルス幅変調回路に関する。
【0002】
【従来の技術】従来、この種のパルス幅変調回路におい
ては、図6に示すように、データクロックを受けてフリ
ップフロップ(FF)21から出力される周波数1/2
のクロックと、選択回路24を選択的に通過したディレ
ーライン23からの遅延信号との排他的論理和を排他的
論理和回路25でとることによってパルス幅が可変のP
WM信号を出力している。
ては、図6に示すように、データクロックを受けてフリ
ップフロップ(FF)21から出力される周波数1/2
のクロックと、選択回路24を選択的に通過したディレ
ーライン23からの遅延信号との排他的論理和を排他的
論理和回路25でとることによってパルス幅が可変のP
WM信号を出力している。
【0003】この場合、PWM信号のパルス幅はデコー
ダ(DEC)22に入力されるディジタルデータによっ
て変ってくる。すなわち、デコーダ22に入力された6
bitのディジタルデータは64bitのデータに変換
され、夫々対応する選択回路24のオアゲートOR-1〜
OR-64 に出力される。
ダ(DEC)22に入力されるディジタルデータによっ
て変ってくる。すなわち、デコーダ22に入力された6
bitのディジタルデータは64bitのデータに変換
され、夫々対応する選択回路24のオアゲートOR-1〜
OR-64 に出力される。
【0004】このとき、デコーダ22は6bitのディ
ジタルデータに応じて64bitのうち1bitをロー
レベルとしてオアゲートOR-1〜OR-64 に出力する。
よって、ローレベルのデータが入力されたオアゲートO
R-1〜OR-64 のみが、ディレーライン23の各遅延素
子DL-1〜DL-64 からの位相が異なる遅延信号をその
まま排他的論理和回路25に出力することになる。
ジタルデータに応じて64bitのうち1bitをロー
レベルとしてオアゲートOR-1〜OR-64 に出力する。
よって、ローレベルのデータが入力されたオアゲートO
R-1〜OR-64 のみが、ディレーライン23の各遅延素
子DL-1〜DL-64 からの位相が異なる遅延信号をその
まま排他的論理和回路25に出力することになる。
【0005】つまり、ディレーライン23からの複数の
遅延信号のうちどの信号が選択回路24で選択されるか
によって、PWM信号のパルス幅が変ってくることにな
る。言い換えれば、PWM信号のパルス幅はディレーラ
イン23からの複数の遅延信号のうちどの信号を選択回
路24で選択するかをディジタルデータで制御すること
によって可変することができる。尚、この従来のパルス
幅変調の技術は特開平3−26016号公報に詳述され
ている。
遅延信号のうちどの信号が選択回路24で選択されるか
によって、PWM信号のパルス幅が変ってくることにな
る。言い換えれば、PWM信号のパルス幅はディレーラ
イン23からの複数の遅延信号のうちどの信号を選択回
路24で選択するかをディジタルデータで制御すること
によって可変することができる。尚、この従来のパルス
幅変調の技術は特開平3−26016号公報に詳述され
ている。
【0006】
【発明が解決しようとする課題】上述した従来のパルス
幅変調回路を半導体集積回路内に実現する場合、ディレ
ーラインの遅延素子としてバッファを使用し、そのバッ
ファの遅延時間を利用してディレーラインによる遅延を
行う。しかしながら、バッファの遅延時間は電源電圧や
接合温度、あるいは製造のバラツキなどによって大きく
変動する。
幅変調回路を半導体集積回路内に実現する場合、ディレ
ーラインの遅延素子としてバッファを使用し、そのバッ
ファの遅延時間を利用してディレーラインによる遅延を
行う。しかしながら、バッファの遅延時間は電源電圧や
接合温度、あるいは製造のバラツキなどによって大きく
変動する。
【0007】例えば、0.8μmルールのCMOSプロ
セスのバッファにおいて、電源電圧が4.5〜5.5
V、接合温度が−40℃〜100℃、負荷容量が1pF
のとき、製造のバラツキを含めると、その遅延時間は最
小1.5nsecから最大5.09nsecまで変化す
る。このような現象は他の論理ゲートにも言えることで
ある。
セスのバッファにおいて、電源電圧が4.5〜5.5
V、接合温度が−40℃〜100℃、負荷容量が1pF
のとき、製造のバラツキを含めると、その遅延時間は最
小1.5nsecから最大5.09nsecまで変化す
る。このような現象は他の論理ゲートにも言えることで
ある。
【0008】よって、バッファ等を遅延素子として利用
した場合、上記の理由からバッファ等の遅延時間が変動
するため、入力されるディジタルデータが同じ値でも出
力されるPWM信号のパルス幅が異なってくるという問
題がある。
した場合、上記の理由からバッファ等の遅延時間が変動
するため、入力されるディジタルデータが同じ値でも出
力されるPWM信号のパルス幅が異なってくるという問
題がある。
【0009】したがって、本発明の目的は上記問題を解
消して、PWM信号のパルス幅の変動が小さいパルス幅
変調回路を提供することにある。
消して、PWM信号のパルス幅の変動が小さいパルス幅
変調回路を提供することにある。
【0010】
【課題を解決するための手段】本発明によるパルス幅変
調回路は、ディジタルデータに基づいてパルス幅変調信
号を生成するパルス幅変調回路であって、入力したクロ
ック信号を遅延して複数の遅延信号を出力するクロック
遅延手段と、前記複数の遅延信号において前後の遅延信
号でレベル変化が生じた位置を検出して前記クロック遅
延手段の遅延量を検出する検出手段と、前記ディジタル
データと前記検出手段で検出された遅延量との演算を行
なう演算手段と、前記演算手段の演算結果に基づいて前
記クロック遅延手段からの前記複数の遅延信号のうち一
つを選択する選択手段と、前記選択手段の選択結果を用
いて前記パルス幅変調信号を生成する手段とを備えて構
成される。
調回路は、ディジタルデータに基づいてパルス幅変調信
号を生成するパルス幅変調回路であって、入力したクロ
ック信号を遅延して複数の遅延信号を出力するクロック
遅延手段と、前記複数の遅延信号において前後の遅延信
号でレベル変化が生じた位置を検出して前記クロック遅
延手段の遅延量を検出する検出手段と、前記ディジタル
データと前記検出手段で検出された遅延量との演算を行
なう演算手段と、前記演算手段の演算結果に基づいて前
記クロック遅延手段からの前記複数の遅延信号のうち一
つを選択する選択手段と、前記選択手段の選択結果を用
いて前記パルス幅変調信号を生成する手段とを備えて構
成される。
【0011】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0012】図1は本発明の一実施例の構成を示すブロ
ック図である。図において、クロック遅延回路2は各々
縦続接続される256個のバッファBUF1 〜BUF25
6 からなり、入力端子1から入力されたクロック信号C
LK0 を逐次遅延して遅延信号CLK1 〜CLK256 を
出力する。
ック図である。図において、クロック遅延回路2は各々
縦続接続される256個のバッファBUF1 〜BUF25
6 からなり、入力端子1から入力されたクロック信号C
LK0 を逐次遅延して遅延信号CLK1 〜CLK256 を
出力する。
【0013】クロックレベル検出回路3は夫々クロック
遅延回路2のバッファBUF1 〜BUF256 に対応する
フリップフロップFF1 〜FF256 からなっている。フ
リップフロップFF1 〜FF256 は夫々バッファBUF
1 〜BUF256 からの遅延信号CLK1 〜CLK256 の
立上がりで入力端子1からのクロック信号CLK0 のレ
ベルを取り込み、該レベルをクロック遅延量検出回路4
に出力する。
遅延回路2のバッファBUF1 〜BUF256 に対応する
フリップフロップFF1 〜FF256 からなっている。フ
リップフロップFF1 〜FF256 は夫々バッファBUF
1 〜BUF256 からの遅延信号CLK1 〜CLK256 の
立上がりで入力端子1からのクロック信号CLK0 のレ
ベルを取り込み、該レベルをクロック遅延量検出回路4
に出力する。
【0014】クロック遅延量検出回路4は排他的論理和
回路EXOR1 〜EXOR255 とエンコーダ5とからな
っている。排他的論理和回路EXOR1 〜EXOR255
は夫々フリップフロップFF1 〜FF255 の出力とフリ
ップフロップFF2 〜FF256 の出力との排他的論理和
をとり、その演算結果をエンコーダ5に出力する。
回路EXOR1 〜EXOR255 とエンコーダ5とからな
っている。排他的論理和回路EXOR1 〜EXOR255
は夫々フリップフロップFF1 〜FF255 の出力とフリ
ップフロップFF2 〜FF256 の出力との排他的論理和
をとり、その演算結果をエンコーダ5に出力する。
【0015】エンコーダ5は各排他的論理和回路EXO
R1 〜EXOR255 からの出力(255bit)を8b
itのクロック遅延データに変換して乗算器6に出力す
る。このエンコーダ5における入出力関係を図2に示
す。
R1 〜EXOR255 からの出力(255bit)を8b
itのクロック遅延データに変換して乗算器6に出力す
る。このエンコーダ5における入出力関係を図2に示
す。
【0016】乗算器6はエンコーダ5からのクロック遅
延データと入力したディジタルデータ(DIGITAL
DATA)との演算[ディジタルデータ×(クロック
遅延データ/255)]を行い、その演算結果を選択回
路7に出力する。
延データと入力したディジタルデータ(DIGITAL
DATA)との演算[ディジタルデータ×(クロック
遅延データ/255)]を行い、その演算結果を選択回
路7に出力する。
【0017】選択回路7は夫々クロック遅延回路2のバ
ッファBUF1 〜BUF256 に対応するトライステート
バッファTR1 〜TR256 とデコーダ8とプルアップ抵
抗9とからなっている。デコーダ8は乗算器6からの8
bitの演算結果を256bitのデータに変換してト
ライステートバッファTR1 〜TR256 の制御入力に出
力する。このデコーダ8における入出力関係を図3に示
す。
ッファBUF1 〜BUF256 に対応するトライステート
バッファTR1 〜TR256 とデコーダ8とプルアップ抵
抗9とからなっている。デコーダ8は乗算器6からの8
bitの演算結果を256bitのデータに変換してト
ライステートバッファTR1 〜TR256 の制御入力に出
力する。このデコーダ8における入出力関係を図3に示
す。
【0018】トライステートバッファTR1 〜TR256
は制御入力がハイレベルのときにバッファBUF1 〜B
UF256 からの遅延信号CLK1 〜CLK256 を出力
し、制御入力がローレベルのときにハイインピーダンス
となる。
は制御入力がハイレベルのときにバッファBUF1 〜B
UF256 からの遅延信号CLK1 〜CLK256 を出力
し、制御入力がローレベルのときにハイインピーダンス
となる。
【0019】これらトライステートバッファTR1 〜T
R256 の出力は互いに接続され、プルアップ抵抗9が付
加されている。このプルアップ抵抗9はトライステート
バッファTR1 〜TR256 の出力がハイインピーダンス
のときの状態を確定させるものである。
R256 の出力は互いに接続され、プルアップ抵抗9が付
加されている。このプルアップ抵抗9はトライステート
バッファTR1 〜TR256 の出力がハイインピーダンス
のときの状態を確定させるものである。
【0020】パルス発生回路10はインバータ11とリ
セット機能付フリップフロップ(FF)12とからなっ
ている。リセット機能付フリップフロップ12はバッフ
ァBUF3 からの遅延信号CLK3 がローレベルからハ
イレベルに変化するタイミングで入力端子1から入力さ
れたクロック信号CLK0 を取り込み、そのレベルを出
力端子13に出力する。尚、リセット機能付フリップフ
ロップ12に取り込む遅延信号の段数は3段目と固定す
るものでは、すなわちバッファBUF3 からの遅延信号
CLK3 に固定するものではない。
セット機能付フリップフロップ(FF)12とからなっ
ている。リセット機能付フリップフロップ12はバッフ
ァBUF3 からの遅延信号CLK3 がローレベルからハ
イレベルに変化するタイミングで入力端子1から入力さ
れたクロック信号CLK0 を取り込み、そのレベルを出
力端子13に出力する。尚、リセット機能付フリップフ
ロップ12に取り込む遅延信号の段数は3段目と固定す
るものでは、すなわちバッファBUF3 からの遅延信号
CLK3 に固定するものではない。
【0021】また、リセット機能付フリップフロップ1
2のリセット端子にはトライステートバッファTR1 〜
TR256 の制御入力がハイレベルのときに出力されるバ
ッファBUF1 〜BUF256 からの遅延信号CLK1 〜
CLK256 がインバータ11で反転されて入力されてい
る。このリセット端子にローレベルが入力されると、上
記条件に関係なく出力端子13への出力がローレベルと
なる。
2のリセット端子にはトライステートバッファTR1 〜
TR256 の制御入力がハイレベルのときに出力されるバ
ッファBUF1 〜BUF256 からの遅延信号CLK1 〜
CLK256 がインバータ11で反転されて入力されてい
る。このリセット端子にローレベルが入力されると、上
記条件に関係なく出力端子13への出力がローレベルと
なる。
【0022】図4は本発明の一実施例の動作を示すタイ
ムチャートである。これら図1〜図4を用いて本発明の
一実施例の動作について説明する。尚、本発明の一実施
例においては変調周波数を2MHz、最大Dutyを5
0%以下とし、バッファBUF1 〜BUF256 の遅延時
間が最小1.5nsecから最大5.09nsecまで
変化するものとする。
ムチャートである。これら図1〜図4を用いて本発明の
一実施例の動作について説明する。尚、本発明の一実施
例においては変調周波数を2MHz、最大Dutyを5
0%以下とし、バッファBUF1 〜BUF256 の遅延時
間が最小1.5nsecから最大5.09nsecまで
変化するものとする。
【0023】この場合、入力端子1から入力されるクロ
ック信号CLK0 はDuty=50%、周波数=2MH
zである。このクロック信号CLK0 はクロック遅延回
路2のバッファBUF1 〜BUF256 で逐次遅延され、
バッファBUF1 〜BUF256 から遅延信号CLK1 〜
CLK256 としてクロックレベル検出回路3に出力され
る。
ック信号CLK0 はDuty=50%、周波数=2MH
zである。このクロック信号CLK0 はクロック遅延回
路2のバッファBUF1 〜BUF256 で逐次遅延され、
バッファBUF1 〜BUF256 から遅延信号CLK1 〜
CLK256 としてクロックレベル検出回路3に出力され
る。
【0024】クロックレベル検出回路3内のフリップフ
ロップFF1 〜FF256 はC入力の立上がりのときのD
入力のレベルをQ出力に出力するので、C入力にバッフ
ァBUF1 〜BUF256 からの遅延信号CLK1 〜CL
K256 を接続し、D入力に入力端子1からのクロック信
号CLK0 を接続すると、クロック信号CLK0 のDu
ty=50%、つまり250nsecの遅延となるバッ
ファBUF1 〜BUF256 の位置が分かる。
ロップFF1 〜FF256 はC入力の立上がりのときのD
入力のレベルをQ出力に出力するので、C入力にバッフ
ァBUF1 〜BUF256 からの遅延信号CLK1 〜CL
K256 を接続し、D入力に入力端子1からのクロック信
号CLK0 を接続すると、クロック信号CLK0 のDu
ty=50%、つまり250nsecの遅延となるバッ
ファBUF1 〜BUF256 の位置が分かる。
【0025】これは250nsec遅延前のフリップフ
ロップFF1 〜FF256 の出力がハイレベルとなり、そ
れ以降のフリップフロップFF1 〜FF256 の出力がロ
ーレベルとなるからである。例えば、250nsec遅
延前のフリップフロップFF1 〜FF250 の出力がハイ
レベルとなると、それ以降のフリップフロップFF251
〜FF256 の出力はローレベルとなる。したがって、2
50nsecの遅延となるバッファBUF250 の位置が
分かる。
ロップFF1 〜FF256 の出力がハイレベルとなり、そ
れ以降のフリップフロップFF1 〜FF256 の出力がロ
ーレベルとなるからである。例えば、250nsec遅
延前のフリップフロップFF1 〜FF250 の出力がハイ
レベルとなると、それ以降のフリップフロップFF251
〜FF256 の出力はローレベルとなる。したがって、2
50nsecの遅延となるバッファBUF250 の位置が
分かる。
【0026】ここで、ディジタルデータ=125のと
き、この入力データと同じ数値である125段目の遅延
信号を選択したとすると、バッファBUF1 〜BUF25
6 の遅延時間が最小1.5nsecの場合、250ns
ec÷1.5nsec=166.6……となるので、1
66段目の遅延信号が選択されることになる。よって、
フリップフロップFF1 〜FF166 の出力がハイレベル
となり、それ以降のフリップフロップFF167 〜FF25
6 の出力がローレベルとなる。
き、この入力データと同じ数値である125段目の遅延
信号を選択したとすると、バッファBUF1 〜BUF25
6 の遅延時間が最小1.5nsecの場合、250ns
ec÷1.5nsec=166.6……となるので、1
66段目の遅延信号が選択されることになる。よって、
フリップフロップFF1 〜FF166 の出力がハイレベル
となり、それ以降のフリップフロップFF167 〜FF25
6 の出力がローレベルとなる。
【0027】このクロックレベル検出回路3の出力が夫
々クロック遅延量検出回路4の排他的論理和回路EXO
R1 〜EXOR255 に入力されると、上記レベルの変化
位置に対応する排他的論理和回路EXOR166 にはフリ
ップフロップFF166 からのハイレベルの出力と、フリ
ップフロップFF167 からのローレベルの出力とが入力
される。よって、排他的論理和回路EXOR166 の出力
のみがハイレベルとなり、他の排他的論理和回路EXO
R1 〜EXOR165 ,EXOR167 〜EXOR255 の出
力はローレベルとなる。
々クロック遅延量検出回路4の排他的論理和回路EXO
R1 〜EXOR255 に入力されると、上記レベルの変化
位置に対応する排他的論理和回路EXOR166 にはフリ
ップフロップFF166 からのハイレベルの出力と、フリ
ップフロップFF167 からのローレベルの出力とが入力
される。よって、排他的論理和回路EXOR166 の出力
のみがハイレベルとなり、他の排他的論理和回路EXO
R1 〜EXOR165 ,EXOR167 〜EXOR255 の出
力はローレベルとなる。
【0028】エンコーダ5は上記排他的論理和回路EX
OR166 の出力のみがハイレベルの255bitのデー
タを8bitのクロック遅延データに変換して乗算器6
に出力する。乗算器6はエンコーダ5からのクロック遅
延データと入力したディジタルデータ=125との演算
「125×(166/255)=81.37……」を行
い、その演算結果「81」を選択回路7に出力する。
OR166 の出力のみがハイレベルの255bitのデー
タを8bitのクロック遅延データに変換して乗算器6
に出力する。乗算器6はエンコーダ5からのクロック遅
延データと入力したディジタルデータ=125との演算
「125×(166/255)=81.37……」を行
い、その演算結果「81」を選択回路7に出力する。
【0029】選択回路7のデコーダ8は乗算器6からの
演算結果「81」を256bitのデータに変換してト
ライステートバッファTR1 〜TR256 の制御入力に出
力する。この場合、トライステートバッファTR81の制
御入力への信号のみがハイレベルとなるので、バッファ
BUF81からの遅延信号CLK81がパルス発生回路10
のインバータ11に出力される。
演算結果「81」を256bitのデータに変換してト
ライステートバッファTR1 〜TR256 の制御入力に出
力する。この場合、トライステートバッファTR81の制
御入力への信号のみがハイレベルとなるので、バッファ
BUF81からの遅延信号CLK81がパルス発生回路10
のインバータ11に出力される。
【0030】よって、パルス発生回路10のリセット機
能付フリップフロップ12ではバッファBUF3 からの
遅延信号CLK3 がローレベルからハイレベルに変化す
るタイミングで入力端子1からのクロック信号CLK0
のハイレベルを取り込んだとしても、バッファBUF81
からの遅延信号CLK81がインバータ11で反転されて
ローレベルになると、リセット機能付フリップフロップ
12からの出力レベルはローレベルに戻される(図4参
照)。
能付フリップフロップ12ではバッファBUF3 からの
遅延信号CLK3 がローレベルからハイレベルに変化す
るタイミングで入力端子1からのクロック信号CLK0
のハイレベルを取り込んだとしても、バッファBUF81
からの遅延信号CLK81がインバータ11で反転されて
ローレベルになると、リセット機能付フリップフロップ
12からの出力レベルはローレベルに戻される(図4参
照)。
【0031】このとき、出力端子13に出力されるPW
M信号のパルス幅は「81×1.5nsec=121.
5nsec」となる。
M信号のパルス幅は「81×1.5nsec=121.
5nsec」となる。
【0032】一方、バッファBUF1 〜BUF256 の遅
延時間が最大5.09nsecの場合、250nsec
÷5.09nsec=49.11……となるので、49
段目の遅延信号が選択されることになる。よって、フリ
ップフロップFF1 〜FF49の出力がハイレベルとな
り、それ以降のフリップフロップFF50〜FF256 の出
力がローレベルとなる。
延時間が最大5.09nsecの場合、250nsec
÷5.09nsec=49.11……となるので、49
段目の遅延信号が選択されることになる。よって、フリ
ップフロップFF1 〜FF49の出力がハイレベルとな
り、それ以降のフリップフロップFF50〜FF256 の出
力がローレベルとなる。
【0033】このクロックレベル検出回路3の出力が夫
々クロック遅延量検出回路4の排他的論理和回路EXO
R1 〜EXOR255 に入力されると、上記レベルの変化
位置に対応する排他的論理和回路EXOR49にはフリッ
プフロップFF49からのハイレベルの出力と、フリップ
フロップFF50からのローレベルの出力とが入力され
る。よって、排他的論理和回路EXOR49の出力のみが
ハイレベルとなり、他の排他的論理和回路EXOR1 〜
EXOR48,EXOR50〜EXOR255 の出力はローレ
ベルとなる。
々クロック遅延量検出回路4の排他的論理和回路EXO
R1 〜EXOR255 に入力されると、上記レベルの変化
位置に対応する排他的論理和回路EXOR49にはフリッ
プフロップFF49からのハイレベルの出力と、フリップ
フロップFF50からのローレベルの出力とが入力され
る。よって、排他的論理和回路EXOR49の出力のみが
ハイレベルとなり、他の排他的論理和回路EXOR1 〜
EXOR48,EXOR50〜EXOR255 の出力はローレ
ベルとなる。
【0034】エンコーダ5は上記排他的論理和回路EX
OR49の出力のみがハイレベルの255bitのデータ
を8bitのクロック遅延データに変換して乗算器6に
出力する。乗算器6はエンコーダ5からのクロック遅延
データと入力したディジタルデータ=125との演算
「125×(49/255)=24.01……」を行
い、その演算結果「24」を選択回路7に出力する。
OR49の出力のみがハイレベルの255bitのデータ
を8bitのクロック遅延データに変換して乗算器6に
出力する。乗算器6はエンコーダ5からのクロック遅延
データと入力したディジタルデータ=125との演算
「125×(49/255)=24.01……」を行
い、その演算結果「24」を選択回路7に出力する。
【0035】選択回路7のデコーダ8は乗算器6からの
演算結果「24」を256bitのデータに変換してト
ライステートバッファTR1 〜TR256 の制御入力に出
力する。この場合、トライステートバッファTR24の制
御入力への信号のみがハイレベルとなるので、バッファ
BUF24からの遅延信号CLK24がパルス発生回路10
のインバータ11に出力される。
演算結果「24」を256bitのデータに変換してト
ライステートバッファTR1 〜TR256 の制御入力に出
力する。この場合、トライステートバッファTR24の制
御入力への信号のみがハイレベルとなるので、バッファ
BUF24からの遅延信号CLK24がパルス発生回路10
のインバータ11に出力される。
【0036】よって、パルス発生回路10のリセット機
能付フリップフロップ12ではバッファBUF3 からの
遅延信号CLK3 がローレベルからハイレベルに変化す
るタイミングで入力端子1からのクロック信号CLK0
のハイレベルを取り込んだとしても、バッファBUF81
からの遅延信号CLK24がインバータ11で反転されて
ローレベルになると、リセット可能付フリップフロップ
12からの出力レベルはローレベルに戻される(図4参
照)。
能付フリップフロップ12ではバッファBUF3 からの
遅延信号CLK3 がローレベルからハイレベルに変化す
るタイミングで入力端子1からのクロック信号CLK0
のハイレベルを取り込んだとしても、バッファBUF81
からの遅延信号CLK24がインバータ11で反転されて
ローレベルになると、リセット可能付フリップフロップ
12からの出力レベルはローレベルに戻される(図4参
照)。
【0037】このとき、出力端子13に出力されるPW
M信号のパルス幅は「24×5.09nsec=12
2.16nsec」となる。
M信号のパルス幅は「24×5.09nsec=12
2.16nsec」となる。
【0038】上述した内容から分かるように、本発明の
一実施例ではバッファの遅延時間が最小1.5nsec
から最大5.09nsecまで変化する場合、ディジタ
ルデータ=125が入力されると、そのパルス幅が最小
121.5から最大122.16まで変化することにな
る。
一実施例ではバッファの遅延時間が最小1.5nsec
から最大5.09nsecまで変化する場合、ディジタ
ルデータ=125が入力されると、そのパルス幅が最小
121.5から最大122.16まで変化することにな
る。
【0039】これに対して、従来の技術では上記の補正
が行われないので、パルス幅はその変化分だけ変化す
る。すなわち、そのパルス幅は最小「125×1.5n
sec=187.5nsec」から最大「125×5.
09nsec=636.25nsec」まで変化するこ
とになる。
が行われないので、パルス幅はその変化分だけ変化す
る。すなわち、そのパルス幅は最小「125×1.5n
sec=187.5nsec」から最大「125×5.
09nsec=636.25nsec」まで変化するこ
とになる。
【0040】上述した如く、バッファの遅延時間の変動
によるPWM信号のパルス幅の変化を従来の技術に比べ
て大幅に小さくすることができ、半導体集積回路内で安
定したパルス幅変調回路を提供することができる。
によるPWM信号のパルス幅の変化を従来の技術に比べ
て大幅に小さくすることができ、半導体集積回路内で安
定したパルス幅変調回路を提供することができる。
【0041】図5は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例は2
個のバッファを遅延の単位として構成した以外は本発明
の一実施例と同様の構成となっており、同一構成要素に
は同一符号を付してある。また、それら同一構成要素の
動作は本発明の一実施例と同様である。
ロック図である。図において、本発明の他の実施例は2
個のバッファを遅延の単位として構成した以外は本発明
の一実施例と同様の構成となっており、同一構成要素に
は同一符号を付してある。また、それら同一構成要素の
動作は本発明の一実施例と同様である。
【0042】この本発明の他の実施例では、クロック遅
延回路14が2個のバッファを遅延の単位とする128
個のバッファ回路BUF1 〜BUF128 から構成されて
いるので、クロックレベル検出回路15を128個のフ
リップフロップFF1 〜FF128 から、クロック遅延量
検出回路16を127個の排他的論理和回路EXOR1
〜EXOR127 から、選択回路17を128個のトライ
ステートバッファTR1 〜TR128 から夫々構成するこ
とができる。
延回路14が2個のバッファを遅延の単位とする128
個のバッファ回路BUF1 〜BUF128 から構成されて
いるので、クロックレベル検出回路15を128個のフ
リップフロップFF1 〜FF128 から、クロック遅延量
検出回路16を127個の排他的論理和回路EXOR1
〜EXOR127 から、選択回路17を128個のトライ
ステートバッファTR1 〜TR128 から夫々構成するこ
とができる。
【0043】よって、クロックレベル検出回路15とク
ロック遅延量検出回路16と選択回路17とを夫々構成
するハードウェア量を減少させることができる。但し、
この場合、パルス幅変調のパルス幅の変化の最小幅が本
発明の一実施例に比べて粗くなってしまう。
ロック遅延量検出回路16と選択回路17とを夫々構成
するハードウェア量を減少させることができる。但し、
この場合、パルス幅変調のパルス幅の変化の最小幅が本
発明の一実施例に比べて粗くなってしまう。
【0044】このように、クロックレベル検出回路3
と、クロック遅延量検出回路4と、乗算器6と、選択回
路7とを用いてバッファBUF1 〜BUF256 の遅延量
の変動を補正することによって、PWM信号のパルス幅
の変動を小さくすることができる。
と、クロック遅延量検出回路4と、乗算器6と、選択回
路7とを用いてバッファBUF1 〜BUF256 の遅延量
の変動を補正することによって、PWM信号のパルス幅
の変動を小さくすることができる。
【0045】尚、本発明の一実施例及び他の実施例では
バッファBUF1 〜BUF256 の遅延量を検出する手段
をクロックレベル検出回路3及びクロック遅延量検出回
路4に分割しているが、これらを一つとする手段、例え
ばフリップフロップ及び排他的論理和回路を内蔵するエ
ンコーダを用いてもよく、これに限定されない。
バッファBUF1 〜BUF256 の遅延量を検出する手段
をクロックレベル検出回路3及びクロック遅延量検出回
路4に分割しているが、これらを一つとする手段、例え
ばフリップフロップ及び排他的論理和回路を内蔵するエ
ンコーダを用いてもよく、これに限定されない。
【0046】
【発明の効果】以上説明したように本発明によれば、入
力したクロック信号をクロック遅延手段で遅延して得た
複数の遅延信号において前後の遅延信号でレベル変化が
生じた位置を検出してクロック遅延手段の遅延量を検出
し、この遅延量を用いてクロック遅延手段の遅延量の変
動を補正することによって、PWM信号のパルス幅の変
動を小さくすることができるという効果がある。
力したクロック信号をクロック遅延手段で遅延して得た
複数の遅延信号において前後の遅延信号でレベル変化が
生じた位置を検出してクロック遅延手段の遅延量を検出
し、この遅延量を用いてクロック遅延手段の遅延量の変
動を補正することによって、PWM信号のパルス幅の変
動を小さくすることができるという効果がある。
【図1】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図2】図1のクロック遅延量検出回路のエンコーダに
おける入出力関係を示す図である。
おける入出力関係を示す図である。
【図3】図1の選択回路のデコーダにおける入出力関係
を示す図である。
を示す図である。
【図4】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図5】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図6】従来例の構成を示すブロック図である。
2,14 クロック遅延回路 3,15 クロックレベル検出回路 4,16 クロック遅延量検出回路 5 エンコーダ 6 乗算器 7,17 選択回路 8 デコーダ 10 パルス発生回路 11 インバータ 12 リセット機能付フリップフロップ
Claims (2)
- 【請求項1】 ディジタルデータに基づいてパルス幅変
調信号を生成するパルス幅変調回路であって、入力した
クロック信号を遅延して複数の遅延信号を出力するクロ
ック遅延手段と、前記複数の遅延信号において前後の遅
延信号でレベル変化が生じた位置を検出して前記クロッ
ク遅延手段の遅延量を検出する検出手段と、前記ディジ
タルデータと前記検出手段で検出された遅延量との演算
を行う演算手段と、前記演算手段の演算結果に基づいて
前記クロック遅延手段からの前記複数の遅延信号のうち
一つを選択する選択手段と、前記選択手段の選択結果を
用いて前記パルス幅変調信号を生成する手段とを有する
ことを特徴とするパルス幅変調回路。 - 【請求項2】 前記複数の遅延信号各々の出力タイミン
グ時のレベルを検出するレベル検出手段を含み、前記検
出手段が前記レベル検出手段の検出結果を基に前記クロ
ック遅延手段の遅延量を検出するようにしたことを特徴
とする請求項1記載のパルス幅変調回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35193092A JPH06177723A (ja) | 1992-12-09 | 1992-12-09 | パルス幅変調回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35193092A JPH06177723A (ja) | 1992-12-09 | 1992-12-09 | パルス幅変調回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06177723A true JPH06177723A (ja) | 1994-06-24 |
Family
ID=18420596
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35193092A Pending JPH06177723A (ja) | 1992-12-09 | 1992-12-09 | パルス幅変調回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06177723A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006020109A (ja) * | 2004-07-02 | 2006-01-19 | Nec Electronics Corp | パルス幅変調回路 |
JP2006319399A (ja) * | 2005-05-10 | 2006-11-24 | Nec Electronics Corp | パルス幅変調回路及び多相クロック生成回路 |
JP2007336271A (ja) * | 2006-06-15 | 2007-12-27 | Kawasaki Microelectronics Kk | スペクトラム拡散クロックジェネレータ |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02202217A (ja) * | 1989-01-31 | 1990-08-10 | Nec Corp | クロックデューティ自動調整回路 |
-
1992
- 1992-12-09 JP JP35193092A patent/JPH06177723A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02202217A (ja) * | 1989-01-31 | 1990-08-10 | Nec Corp | クロックデューティ自動調整回路 |
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JP2006020109A (ja) * | 2004-07-02 | 2006-01-19 | Nec Electronics Corp | パルス幅変調回路 |
US7554373B2 (en) | 2004-07-02 | 2009-06-30 | Nec Electronics Corporation | Pulse width modulation circuit with multiphase clock |
JP4563737B2 (ja) * | 2004-07-02 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | パルス幅変調回路 |
JP2006319399A (ja) * | 2005-05-10 | 2006-11-24 | Nec Electronics Corp | パルス幅変調回路及び多相クロック生成回路 |
US7394319B2 (en) | 2005-05-10 | 2008-07-01 | Nec Electronics Corporation | Pulse width modulation circuit and multiphase clock generation circuit |
JP2007336271A (ja) * | 2006-06-15 | 2007-12-27 | Kawasaki Microelectronics Kk | スペクトラム拡散クロックジェネレータ |
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