JPH06177723A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPH06177723A JPH06177723A JP35193092A JP35193092A JPH06177723A JP H06177723 A JPH06177723 A JP H06177723A JP 35193092 A JP35193092 A JP 35193092A JP 35193092 A JP35193092 A JP 35193092A JP H06177723 A JPH06177723 A JP H06177723A
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- clock
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Abstract
(57)【要約】
【目的】 ＰＷＭ信号のパルス幅の変動を小さくする。
【構成】 クロック遅延回路２はクロック信号ＣＬＫ0
を逐次遅延し、遅延信号ＣＬＫ1 〜ＣＬＫ256 を出力す
る。クロックレベル検出回路３は遅延信号ＣＬＫ1 〜Ｃ
ＬＫ256 の立上がりでクロック信号ＣＬＫ0 のレベルを
取り込んで出力する。クロック遅延量検出回路４はクロ
ック遅延回路２のクロック遅延量を検出して出力する。
乗算器６はクロック遅延量とディジタルデータとの演算
を行い、その演算結果を出力する。選択回路７は乗算器
６の演算結果に応じて遅延信号ＣＬＫ1 〜ＣＬＫ256 の
うち一つを選択して出力する。パルス発生回路１０はク
ロック信号ＣＬＫ0 と遅延信号ＣＬＫ3 と選択回路７の
出力とからＰＷＭ信号を生成して出力する。
を逐次遅延し、遅延信号ＣＬＫ1 〜ＣＬＫ256 を出力す
る。クロックレベル検出回路３は遅延信号ＣＬＫ1 〜Ｃ
ＬＫ256 の立上がりでクロック信号ＣＬＫ0 のレベルを
取り込んで出力する。クロック遅延量検出回路４はクロ
ック遅延回路２のクロック遅延量を検出して出力する。
乗算器６はクロック遅延量とディジタルデータとの演算
を行い、その演算結果を出力する。選択回路７は乗算器
６の演算結果に応じて遅延信号ＣＬＫ1 〜ＣＬＫ256 の
うち一つを選択して出力する。パルス発生回路１０はク
ロック信号ＣＬＫ0 と遅延信号ＣＬＫ3 と選択回路７の
出力とからＰＷＭ信号を生成して出力する。
Description
【０００１】
【産業上の利用分野】本発明はパルス幅変調回路に関
し、特に半導体集積回路内で実現するディジタルデータ
よりパルス幅変調を行うパルス幅変調回路に関する。
し、特に半導体集積回路内で実現するディジタルデータ
よりパルス幅変調を行うパルス幅変調回路に関する。
【０００２】
【従来の技術】従来、この種のパルス幅変調回路におい
ては、図６に示すように、データクロックを受けてフリ
ップフロップ（ＦＦ）２１から出力される周波数１／２
のクロックと、選択回路２４を選択的に通過したディレ
ーライン２３からの遅延信号との排他的論理和を排他的
論理和回路２５でとることによってパルス幅が可変のＰ
ＷＭ信号を出力している。
ては、図６に示すように、データクロックを受けてフリ
ップフロップ（ＦＦ）２１から出力される周波数１／２
のクロックと、選択回路２４を選択的に通過したディレ
ーライン２３からの遅延信号との排他的論理和を排他的
論理和回路２５でとることによってパルス幅が可変のＰ
ＷＭ信号を出力している。
【０００３】この場合、ＰＷＭ信号のパルス幅はデコー
ダ（ＤＥＣ）２２に入力されるディジタルデータによっ
て変ってくる。すなわち、デコーダ２２に入力された６
ｂｉｔのディジタルデータは６４ｂｉｔのデータに変換
され、夫々対応する選択回路２４のオアゲートＯＲ-1〜
ＯＲ-64 に出力される。
ダ（ＤＥＣ）２２に入力されるディジタルデータによっ
て変ってくる。すなわち、デコーダ２２に入力された６
ｂｉｔのディジタルデータは６４ｂｉｔのデータに変換
され、夫々対応する選択回路２４のオアゲートＯＲ-1〜
ＯＲ-64 に出力される。
【０００４】このとき、デコーダ２２は６ｂｉｔのディ
ジタルデータに応じて６４ｂｉｔのうち１ｂｉｔをロー
レベルとしてオアゲートＯＲ-1〜ＯＲ-64 に出力する。
よって、ローレベルのデータが入力されたオアゲートＯ
Ｒ-1〜ＯＲ-64 のみが、ディレーライン２３の各遅延素
子ＤＬ-1〜ＤＬ-64 からの位相が異なる遅延信号をその
まま排他的論理和回路２５に出力することになる。
ジタルデータに応じて６４ｂｉｔのうち１ｂｉｔをロー
レベルとしてオアゲートＯＲ-1〜ＯＲ-64 に出力する。
よって、ローレベルのデータが入力されたオアゲートＯ
Ｒ-1〜ＯＲ-64 のみが、ディレーライン２３の各遅延素
子ＤＬ-1〜ＤＬ-64 からの位相が異なる遅延信号をその
まま排他的論理和回路２５に出力することになる。
【０００５】つまり、ディレーライン２３からの複数の
遅延信号のうちどの信号が選択回路２４で選択されるか
によって、ＰＷＭ信号のパルス幅が変ってくることにな
る。言い換えれば、ＰＷＭ信号のパルス幅はディレーラ
イン２３からの複数の遅延信号のうちどの信号を選択回
路２４で選択するかをディジタルデータで制御すること
によって可変することができる。尚、この従来のパルス
幅変調の技術は特開平３−２６０１６号公報に詳述され
ている。
遅延信号のうちどの信号が選択回路２４で選択されるか
によって、ＰＷＭ信号のパルス幅が変ってくることにな
る。言い換えれば、ＰＷＭ信号のパルス幅はディレーラ
イン２３からの複数の遅延信号のうちどの信号を選択回
路２４で選択するかをディジタルデータで制御すること
によって可変することができる。尚、この従来のパルス
幅変調の技術は特開平３−２６０１６号公報に詳述され
ている。
【０００６】
【発明が解決しようとする課題】上述した従来のパルス
幅変調回路を半導体集積回路内に実現する場合、ディレ
ーラインの遅延素子としてバッファを使用し、そのバッ
ファの遅延時間を利用してディレーラインによる遅延を
行う。しかしながら、バッファの遅延時間は電源電圧や
接合温度、あるいは製造のバラツキなどによって大きく
変動する。
幅変調回路を半導体集積回路内に実現する場合、ディレ
ーラインの遅延素子としてバッファを使用し、そのバッ
ファの遅延時間を利用してディレーラインによる遅延を
行う。しかしながら、バッファの遅延時間は電源電圧や
接合温度、あるいは製造のバラツキなどによって大きく
変動する。
【０００７】例えば、０．８μｍルールのＣＭＯＳプロ
セスのバッファにおいて、電源電圧が４．５〜５．５
Ｖ、接合温度が−４０℃〜１００℃、負荷容量が１ｐＦ
のとき、製造のバラツキを含めると、その遅延時間は最
小１．５ｎｓｅｃから最大５．０９ｎｓｅｃまで変化す
る。このような現象は他の論理ゲートにも言えることで
ある。
セスのバッファにおいて、電源電圧が４．５〜５．５
Ｖ、接合温度が−４０℃〜１００℃、負荷容量が１ｐＦ
のとき、製造のバラツキを含めると、その遅延時間は最
小１．５ｎｓｅｃから最大５．０９ｎｓｅｃまで変化す
る。このような現象は他の論理ゲートにも言えることで
ある。
【０００８】よって、バッファ等を遅延素子として利用
した場合、上記の理由からバッファ等の遅延時間が変動
するため、入力されるディジタルデータが同じ値でも出
力されるＰＷＭ信号のパルス幅が異なってくるという問
題がある。
した場合、上記の理由からバッファ等の遅延時間が変動
するため、入力されるディジタルデータが同じ値でも出
力されるＰＷＭ信号のパルス幅が異なってくるという問
題がある。
【０００９】したがって、本発明の目的は上記問題を解
消して、ＰＷＭ信号のパルス幅の変動が小さいパルス幅
変調回路を提供することにある。
消して、ＰＷＭ信号のパルス幅の変動が小さいパルス幅
変調回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明によるパルス幅変
調回路は、ディジタルデータに基づいてパルス幅変調信
号を生成するパルス幅変調回路であって、入力したクロ
ック信号を遅延して複数の遅延信号を出力するクロック
遅延手段と、前記複数の遅延信号において前後の遅延信
号でレベル変化が生じた位置を検出して前記クロック遅
延手段の遅延量を検出する検出手段と、前記ディジタル
データと前記検出手段で検出された遅延量との演算を行
なう演算手段と、前記演算手段の演算結果に基づいて前
記クロック遅延手段からの前記複数の遅延信号のうち一
つを選択する選択手段と、前記選択手段の選択結果を用
いて前記パルス幅変調信号を生成する手段とを備えて構
成される。
調回路は、ディジタルデータに基づいてパルス幅変調信
号を生成するパルス幅変調回路であって、入力したクロ
ック信号を遅延して複数の遅延信号を出力するクロック
遅延手段と、前記複数の遅延信号において前後の遅延信
号でレベル変化が生じた位置を検出して前記クロック遅
延手段の遅延量を検出する検出手段と、前記ディジタル
データと前記検出手段で検出された遅延量との演算を行
なう演算手段と、前記演算手段の演算結果に基づいて前
記クロック遅延手段からの前記複数の遅延信号のうち一
つを選択する選択手段と、前記選択手段の選択結果を用
いて前記パルス幅変調信号を生成する手段とを備えて構
成される。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、クロック遅延回路２は各々
縦続接続される２５６個のバッファＢＵＦ1 〜ＢＵＦ25
6 からなり、入力端子１から入力されたクロック信号Ｃ
ＬＫ0 を逐次遅延して遅延信号ＣＬＫ1 〜ＣＬＫ256 を
出力する。
ック図である。図において、クロック遅延回路２は各々
縦続接続される２５６個のバッファＢＵＦ1 〜ＢＵＦ25
6 からなり、入力端子１から入力されたクロック信号Ｃ
ＬＫ0 を逐次遅延して遅延信号ＣＬＫ1 〜ＣＬＫ256 を
出力する。
【００１３】クロックレベル検出回路３は夫々クロック
遅延回路２のバッファＢＵＦ1 〜ＢＵＦ256 に対応する
フリップフロップＦＦ1 〜ＦＦ256 からなっている。フ
リップフロップＦＦ1 〜ＦＦ256 は夫々バッファＢＵＦ
1 〜ＢＵＦ256 からの遅延信号ＣＬＫ1 〜ＣＬＫ256 の
立上がりで入力端子１からのクロック信号ＣＬＫ0 のレ
ベルを取り込み、該レベルをクロック遅延量検出回路４
に出力する。
遅延回路２のバッファＢＵＦ1 〜ＢＵＦ256 に対応する
フリップフロップＦＦ1 〜ＦＦ256 からなっている。フ
リップフロップＦＦ1 〜ＦＦ256 は夫々バッファＢＵＦ
1 〜ＢＵＦ256 からの遅延信号ＣＬＫ1 〜ＣＬＫ256 の
立上がりで入力端子１からのクロック信号ＣＬＫ0 のレ
ベルを取り込み、該レベルをクロック遅延量検出回路４
に出力する。
【００１４】クロック遅延量検出回路４は排他的論理和
回路ＥＸＯＲ1 〜ＥＸＯＲ255 とエンコーダ５とからな
っている。排他的論理和回路ＥＸＯＲ1 〜ＥＸＯＲ255
は夫々フリップフロップＦＦ1 〜ＦＦ255 の出力とフリ
ップフロップＦＦ2 〜ＦＦ256 の出力との排他的論理和
をとり、その演算結果をエンコーダ５に出力する。
回路ＥＸＯＲ1 〜ＥＸＯＲ255 とエンコーダ５とからな
っている。排他的論理和回路ＥＸＯＲ1 〜ＥＸＯＲ255
は夫々フリップフロップＦＦ1 〜ＦＦ255 の出力とフリ
ップフロップＦＦ2 〜ＦＦ256 の出力との排他的論理和
をとり、その演算結果をエンコーダ５に出力する。
【００１５】エンコーダ５は各排他的論理和回路ＥＸＯ
Ｒ1 〜ＥＸＯＲ255 からの出力（２５５ｂｉｔ）を８ｂ
ｉｔのクロック遅延データに変換して乗算器６に出力す
る。このエンコーダ５における入出力関係を図２に示
す。
Ｒ1 〜ＥＸＯＲ255 からの出力（２５５ｂｉｔ）を８ｂ
ｉｔのクロック遅延データに変換して乗算器６に出力す
る。このエンコーダ５における入出力関係を図２に示
す。
【００１６】乗算器６はエンコーダ５からのクロック遅
延データと入力したディジタルデータ（ＤＩＧＩＴＡＬ
ＤＡＴＡ）との演算［ディジタルデータ×（クロック
遅延データ／２５５）］を行い、その演算結果を選択回
路７に出力する。
延データと入力したディジタルデータ（ＤＩＧＩＴＡＬ
ＤＡＴＡ）との演算［ディジタルデータ×（クロック
遅延データ／２５５）］を行い、その演算結果を選択回
路７に出力する。
【００１７】選択回路７は夫々クロック遅延回路２のバ
ッファＢＵＦ1 〜ＢＵＦ256 に対応するトライステート
バッファＴＲ1 〜ＴＲ256 とデコーダ８とプルアップ抵
抗９とからなっている。デコーダ８は乗算器６からの８
ｂｉｔの演算結果を２５６ｂｉｔのデータに変換してト
ライステートバッファＴＲ1 〜ＴＲ256 の制御入力に出
力する。このデコーダ８における入出力関係を図３に示
す。
ッファＢＵＦ1 〜ＢＵＦ256 に対応するトライステート
バッファＴＲ1 〜ＴＲ256 とデコーダ８とプルアップ抵
抗９とからなっている。デコーダ８は乗算器６からの８
ｂｉｔの演算結果を２５６ｂｉｔのデータに変換してト
ライステートバッファＴＲ1 〜ＴＲ256 の制御入力に出
力する。このデコーダ８における入出力関係を図３に示
す。
【００１８】トライステートバッファＴＲ1 〜ＴＲ256
は制御入力がハイレベルのときにバッファＢＵＦ1 〜Ｂ
ＵＦ256 からの遅延信号ＣＬＫ1 〜ＣＬＫ256 を出力
し、制御入力がローレベルのときにハイインピーダンス
となる。
は制御入力がハイレベルのときにバッファＢＵＦ1 〜Ｂ
ＵＦ256 からの遅延信号ＣＬＫ1 〜ＣＬＫ256 を出力
し、制御入力がローレベルのときにハイインピーダンス
となる。
【００１９】これらトライステートバッファＴＲ1 〜Ｔ
Ｒ256 の出力は互いに接続され、プルアップ抵抗９が付
加されている。このプルアップ抵抗９はトライステート
バッファＴＲ1 〜ＴＲ256 の出力がハイインピーダンス
のときの状態を確定させるものである。
Ｒ256 の出力は互いに接続され、プルアップ抵抗９が付
加されている。このプルアップ抵抗９はトライステート
バッファＴＲ1 〜ＴＲ256 の出力がハイインピーダンス
のときの状態を確定させるものである。
【００２０】パルス発生回路１０はインバータ１１とリ
セット機能付フリップフロップ（ＦＦ）１２とからなっ
ている。リセット機能付フリップフロップ１２はバッフ
ァＢＵＦ3 からの遅延信号ＣＬＫ3 がローレベルからハ
イレベルに変化するタイミングで入力端子１から入力さ
れたクロック信号ＣＬＫ0 を取り込み、そのレベルを出
力端子１３に出力する。尚、リセット機能付フリップフ
ロップ１２に取り込む遅延信号の段数は３段目と固定す
るものでは、すなわちバッファＢＵＦ3 からの遅延信号
ＣＬＫ3 に固定するものではない。
セット機能付フリップフロップ（ＦＦ）１２とからなっ
ている。リセット機能付フリップフロップ１２はバッフ
ァＢＵＦ3 からの遅延信号ＣＬＫ3 がローレベルからハ
イレベルに変化するタイミングで入力端子１から入力さ
れたクロック信号ＣＬＫ0 を取り込み、そのレベルを出
力端子１３に出力する。尚、リセット機能付フリップフ
ロップ１２に取り込む遅延信号の段数は３段目と固定す
るものでは、すなわちバッファＢＵＦ3 からの遅延信号
ＣＬＫ3 に固定するものではない。
【００２１】また、リセット機能付フリップフロップ１
２のリセット端子にはトライステートバッファＴＲ1 〜
ＴＲ256 の制御入力がハイレベルのときに出力されるバ
ッファＢＵＦ1 〜ＢＵＦ256 からの遅延信号ＣＬＫ1 〜
ＣＬＫ256 がインバータ１１で反転されて入力されてい
る。このリセット端子にローレベルが入力されると、上
記条件に関係なく出力端子１３への出力がローレベルと
なる。
２のリセット端子にはトライステートバッファＴＲ1 〜
ＴＲ256 の制御入力がハイレベルのときに出力されるバ
ッファＢＵＦ1 〜ＢＵＦ256 からの遅延信号ＣＬＫ1 〜
ＣＬＫ256 がインバータ１１で反転されて入力されてい
る。このリセット端子にローレベルが入力されると、上
記条件に関係なく出力端子１３への出力がローレベルと
なる。
【００２２】図４は本発明の一実施例の動作を示すタイ
ムチャートである。これら図１〜図４を用いて本発明の
一実施例の動作について説明する。尚、本発明の一実施
例においては変調周波数を２ＭＨｚ、最大Ｄｕｔｙを５
０％以下とし、バッファＢＵＦ1 〜ＢＵＦ256 の遅延時
間が最小１．５ｎｓｅｃから最大５．０９ｎｓｅｃまで
変化するものとする。
ムチャートである。これら図１〜図４を用いて本発明の
一実施例の動作について説明する。尚、本発明の一実施
例においては変調周波数を２ＭＨｚ、最大Ｄｕｔｙを５
０％以下とし、バッファＢＵＦ1 〜ＢＵＦ256 の遅延時
間が最小１．５ｎｓｅｃから最大５．０９ｎｓｅｃまで
変化するものとする。
【００２３】この場合、入力端子１から入力されるクロ
ック信号ＣＬＫ0 はＤｕｔｙ＝５０％、周波数＝２ＭＨ
ｚである。このクロック信号ＣＬＫ0 はクロック遅延回
路２のバッファＢＵＦ1 〜ＢＵＦ256 で逐次遅延され、
バッファＢＵＦ1 〜ＢＵＦ256 から遅延信号ＣＬＫ1 〜
ＣＬＫ256 としてクロックレベル検出回路３に出力され
る。
ック信号ＣＬＫ0 はＤｕｔｙ＝５０％、周波数＝２ＭＨ
ｚである。このクロック信号ＣＬＫ0 はクロック遅延回
路２のバッファＢＵＦ1 〜ＢＵＦ256 で逐次遅延され、
バッファＢＵＦ1 〜ＢＵＦ256 から遅延信号ＣＬＫ1 〜
ＣＬＫ256 としてクロックレベル検出回路３に出力され
る。
【００２４】クロックレベル検出回路３内のフリップフ
ロップＦＦ1 〜ＦＦ256 はＣ入力の立上がりのときのＤ
入力のレベルをＱ出力に出力するので、Ｃ入力にバッフ
ァＢＵＦ1 〜ＢＵＦ256 からの遅延信号ＣＬＫ1 〜ＣＬ
Ｋ256 を接続し、Ｄ入力に入力端子１からのクロック信
号ＣＬＫ0 を接続すると、クロック信号ＣＬＫ0 のＤｕ
ｔｙ＝５０％、つまり２５０ｎｓｅｃの遅延となるバッ
ファＢＵＦ1 〜ＢＵＦ256 の位置が分かる。
ロップＦＦ1 〜ＦＦ256 はＣ入力の立上がりのときのＤ
入力のレベルをＱ出力に出力するので、Ｃ入力にバッフ
ァＢＵＦ1 〜ＢＵＦ256 からの遅延信号ＣＬＫ1 〜ＣＬ
Ｋ256 を接続し、Ｄ入力に入力端子１からのクロック信
号ＣＬＫ0 を接続すると、クロック信号ＣＬＫ0 のＤｕ
ｔｙ＝５０％、つまり２５０ｎｓｅｃの遅延となるバッ
ファＢＵＦ1 〜ＢＵＦ256 の位置が分かる。
【００２５】これは２５０ｎｓｅｃ遅延前のフリップフ
ロップＦＦ1 〜ＦＦ256 の出力がハイレベルとなり、そ
れ以降のフリップフロップＦＦ1 〜ＦＦ256 の出力がロ
ーレベルとなるからである。例えば、２５０ｎｓｅｃ遅
延前のフリップフロップＦＦ1 〜ＦＦ250 の出力がハイ
レベルとなると、それ以降のフリップフロップＦＦ251
〜ＦＦ256 の出力はローレベルとなる。したがって、２
５０ｎｓｅｃの遅延となるバッファＢＵＦ250 の位置が
分かる。
ロップＦＦ1 〜ＦＦ256 の出力がハイレベルとなり、そ
れ以降のフリップフロップＦＦ1 〜ＦＦ256 の出力がロ
ーレベルとなるからである。例えば、２５０ｎｓｅｃ遅
延前のフリップフロップＦＦ1 〜ＦＦ250 の出力がハイ
レベルとなると、それ以降のフリップフロップＦＦ251
〜ＦＦ256 の出力はローレベルとなる。したがって、２
５０ｎｓｅｃの遅延となるバッファＢＵＦ250 の位置が
分かる。
【００２６】ここで、ディジタルデータ＝１２５のと
き、この入力データと同じ数値である１２５段目の遅延
信号を選択したとすると、バッファＢＵＦ1 〜ＢＵＦ25
6 の遅延時間が最小１．５ｎｓｅｃの場合、２５０ｎｓ
ｅｃ÷１．５ｎｓｅｃ＝１６６．６……となるので、１
６６段目の遅延信号が選択されることになる。よって、
フリップフロップＦＦ1 〜ＦＦ166 の出力がハイレベル
となり、それ以降のフリップフロップＦＦ167 〜ＦＦ25
6 の出力がローレベルとなる。
き、この入力データと同じ数値である１２５段目の遅延
信号を選択したとすると、バッファＢＵＦ1 〜ＢＵＦ25
6 の遅延時間が最小１．５ｎｓｅｃの場合、２５０ｎｓ
ｅｃ÷１．５ｎｓｅｃ＝１６６．６……となるので、１
６６段目の遅延信号が選択されることになる。よって、
フリップフロップＦＦ1 〜ＦＦ166 の出力がハイレベル
となり、それ以降のフリップフロップＦＦ167 〜ＦＦ25
6 の出力がローレベルとなる。
【００２７】このクロックレベル検出回路３の出力が夫
々クロック遅延量検出回路４の排他的論理和回路ＥＸＯ
Ｒ1 〜ＥＸＯＲ255 に入力されると、上記レベルの変化
位置に対応する排他的論理和回路ＥＸＯＲ166 にはフリ
ップフロップＦＦ166 からのハイレベルの出力と、フリ
ップフロップＦＦ167 からのローレベルの出力とが入力
される。よって、排他的論理和回路ＥＸＯＲ166 の出力
のみがハイレベルとなり、他の排他的論理和回路ＥＸＯ
Ｒ1 〜ＥＸＯＲ165 ，ＥＸＯＲ167 〜ＥＸＯＲ255 の出
力はローレベルとなる。
々クロック遅延量検出回路４の排他的論理和回路ＥＸＯ
Ｒ1 〜ＥＸＯＲ255 に入力されると、上記レベルの変化
位置に対応する排他的論理和回路ＥＸＯＲ166 にはフリ
ップフロップＦＦ166 からのハイレベルの出力と、フリ
ップフロップＦＦ167 からのローレベルの出力とが入力
される。よって、排他的論理和回路ＥＸＯＲ166 の出力
のみがハイレベルとなり、他の排他的論理和回路ＥＸＯ
Ｒ1 〜ＥＸＯＲ165 ，ＥＸＯＲ167 〜ＥＸＯＲ255 の出
力はローレベルとなる。
【００２８】エンコーダ５は上記排他的論理和回路ＥＸ
ＯＲ166 の出力のみがハイレベルの２５５ｂｉｔのデー
タを８ｂｉｔのクロック遅延データに変換して乗算器６
に出力する。乗算器６はエンコーダ５からのクロック遅
延データと入力したディジタルデータ＝１２５との演算
「１２５×（１６６／２５５）＝８１．３７……」を行
い、その演算結果「８１」を選択回路７に出力する。
ＯＲ166 の出力のみがハイレベルの２５５ｂｉｔのデー
タを８ｂｉｔのクロック遅延データに変換して乗算器６
に出力する。乗算器６はエンコーダ５からのクロック遅
延データと入力したディジタルデータ＝１２５との演算
「１２５×（１６６／２５５）＝８１．３７……」を行
い、その演算結果「８１」を選択回路７に出力する。
【００２９】選択回路７のデコーダ８は乗算器６からの
演算結果「８１」を２５６ｂｉｔのデータに変換してト
ライステートバッファＴＲ1 〜ＴＲ256 の制御入力に出
力する。この場合、トライステートバッファＴＲ81の制
御入力への信号のみがハイレベルとなるので、バッファ
ＢＵＦ81からの遅延信号ＣＬＫ81がパルス発生回路１０
のインバータ１１に出力される。
演算結果「８１」を２５６ｂｉｔのデータに変換してト
ライステートバッファＴＲ1 〜ＴＲ256 の制御入力に出
力する。この場合、トライステートバッファＴＲ81の制
御入力への信号のみがハイレベルとなるので、バッファ
ＢＵＦ81からの遅延信号ＣＬＫ81がパルス発生回路１０
のインバータ１１に出力される。
【００３０】よって、パルス発生回路１０のリセット機
能付フリップフロップ１２ではバッファＢＵＦ3 からの
遅延信号ＣＬＫ3 がローレベルからハイレベルに変化す
るタイミングで入力端子１からのクロック信号ＣＬＫ0
のハイレベルを取り込んだとしても、バッファＢＵＦ81
からの遅延信号ＣＬＫ81がインバータ１１で反転されて
ローレベルになると、リセット機能付フリップフロップ
１２からの出力レベルはローレベルに戻される（図４参
照）。
能付フリップフロップ１２ではバッファＢＵＦ3 からの
遅延信号ＣＬＫ3 がローレベルからハイレベルに変化す
るタイミングで入力端子１からのクロック信号ＣＬＫ0
のハイレベルを取り込んだとしても、バッファＢＵＦ81
からの遅延信号ＣＬＫ81がインバータ１１で反転されて
ローレベルになると、リセット機能付フリップフロップ
１２からの出力レベルはローレベルに戻される（図４参
照）。
【００３１】このとき、出力端子１３に出力されるＰＷ
Ｍ信号のパルス幅は「８１×１．５ｎｓｅｃ＝１２１．
５ｎｓｅｃ」となる。
Ｍ信号のパルス幅は「８１×１．５ｎｓｅｃ＝１２１．
５ｎｓｅｃ」となる。
【００３２】一方、バッファＢＵＦ1 〜ＢＵＦ256 の遅
延時間が最大５．０９ｎｓｅｃの場合、２５０ｎｓｅｃ
÷５．０９ｎｓｅｃ＝４９．１１……となるので、４９
段目の遅延信号が選択されることになる。よって、フリ
ップフロップＦＦ1 〜ＦＦ49の出力がハイレベルとな
り、それ以降のフリップフロップＦＦ50〜ＦＦ256 の出
力がローレベルとなる。
延時間が最大５．０９ｎｓｅｃの場合、２５０ｎｓｅｃ
÷５．０９ｎｓｅｃ＝４９．１１……となるので、４９
段目の遅延信号が選択されることになる。よって、フリ
ップフロップＦＦ1 〜ＦＦ49の出力がハイレベルとな
り、それ以降のフリップフロップＦＦ50〜ＦＦ256 の出
力がローレベルとなる。
【００３３】このクロックレベル検出回路３の出力が夫
々クロック遅延量検出回路４の排他的論理和回路ＥＸＯ
Ｒ1 〜ＥＸＯＲ255 に入力されると、上記レベルの変化
位置に対応する排他的論理和回路ＥＸＯＲ49にはフリッ
プフロップＦＦ49からのハイレベルの出力と、フリップ
フロップＦＦ50からのローレベルの出力とが入力され
る。よって、排他的論理和回路ＥＸＯＲ49の出力のみが
ハイレベルとなり、他の排他的論理和回路ＥＸＯＲ1 〜
ＥＸＯＲ48，ＥＸＯＲ50〜ＥＸＯＲ255 の出力はローレ
ベルとなる。
々クロック遅延量検出回路４の排他的論理和回路ＥＸＯ
Ｒ1 〜ＥＸＯＲ255 に入力されると、上記レベルの変化
位置に対応する排他的論理和回路ＥＸＯＲ49にはフリッ
プフロップＦＦ49からのハイレベルの出力と、フリップ
フロップＦＦ50からのローレベルの出力とが入力され
る。よって、排他的論理和回路ＥＸＯＲ49の出力のみが
ハイレベルとなり、他の排他的論理和回路ＥＸＯＲ1 〜
ＥＸＯＲ48，ＥＸＯＲ50〜ＥＸＯＲ255 の出力はローレ
ベルとなる。
【００３４】エンコーダ５は上記排他的論理和回路ＥＸ
ＯＲ49の出力のみがハイレベルの２５５ｂｉｔのデータ
を８ｂｉｔのクロック遅延データに変換して乗算器６に
出力する。乗算器６はエンコーダ５からのクロック遅延
データと入力したディジタルデータ＝１２５との演算
「１２５×（４９／２５５）＝２４．０１……」を行
い、その演算結果「２４」を選択回路７に出力する。
ＯＲ49の出力のみがハイレベルの２５５ｂｉｔのデータ
を８ｂｉｔのクロック遅延データに変換して乗算器６に
出力する。乗算器６はエンコーダ５からのクロック遅延
データと入力したディジタルデータ＝１２５との演算
「１２５×（４９／２５５）＝２４．０１……」を行
い、その演算結果「２４」を選択回路７に出力する。
【００３５】選択回路７のデコーダ８は乗算器６からの
演算結果「２４」を２５６ｂｉｔのデータに変換してト
ライステートバッファＴＲ1 〜ＴＲ256 の制御入力に出
力する。この場合、トライステートバッファＴＲ24の制
御入力への信号のみがハイレベルとなるので、バッファ
ＢＵＦ24からの遅延信号ＣＬＫ24がパルス発生回路１０
のインバータ１１に出力される。
演算結果「２４」を２５６ｂｉｔのデータに変換してト
ライステートバッファＴＲ1 〜ＴＲ256 の制御入力に出
力する。この場合、トライステートバッファＴＲ24の制
御入力への信号のみがハイレベルとなるので、バッファ
ＢＵＦ24からの遅延信号ＣＬＫ24がパルス発生回路１０
のインバータ１１に出力される。
【００３６】よって、パルス発生回路１０のリセット機
能付フリップフロップ１２ではバッファＢＵＦ3 からの
遅延信号ＣＬＫ3 がローレベルからハイレベルに変化す
るタイミングで入力端子１からのクロック信号ＣＬＫ0
のハイレベルを取り込んだとしても、バッファＢＵＦ81
からの遅延信号ＣＬＫ24がインバータ１１で反転されて
ローレベルになると、リセット可能付フリップフロップ
１２からの出力レベルはローレベルに戻される（図４参
照）。
能付フリップフロップ１２ではバッファＢＵＦ3 からの
遅延信号ＣＬＫ3 がローレベルからハイレベルに変化す
るタイミングで入力端子１からのクロック信号ＣＬＫ0
のハイレベルを取り込んだとしても、バッファＢＵＦ81
からの遅延信号ＣＬＫ24がインバータ１１で反転されて
ローレベルになると、リセット可能付フリップフロップ
１２からの出力レベルはローレベルに戻される（図４参
照）。
【００３７】このとき、出力端子１３に出力されるＰＷ
Ｍ信号のパルス幅は「２４×５．０９ｎｓｅｃ＝１２
２．１６ｎｓｅｃ」となる。
Ｍ信号のパルス幅は「２４×５．０９ｎｓｅｃ＝１２
２．１６ｎｓｅｃ」となる。
【００３８】上述した内容から分かるように、本発明の
一実施例ではバッファの遅延時間が最小１．５ｎｓｅｃ
から最大５．０９ｎｓｅｃまで変化する場合、ディジタ
ルデータ＝１２５が入力されると、そのパルス幅が最小
１２１．５から最大１２２．１６まで変化することにな
る。
一実施例ではバッファの遅延時間が最小１．５ｎｓｅｃ
から最大５．０９ｎｓｅｃまで変化する場合、ディジタ
ルデータ＝１２５が入力されると、そのパルス幅が最小
１２１．５から最大１２２．１６まで変化することにな
る。
【００３９】これに対して、従来の技術では上記の補正
が行われないので、パルス幅はその変化分だけ変化す
る。すなわち、そのパルス幅は最小「１２５×１．５ｎ
ｓｅｃ＝１８７．５ｎｓｅｃ」から最大「１２５×５．
０９ｎｓｅｃ＝６３６．２５ｎｓｅｃ」まで変化するこ
とになる。
が行われないので、パルス幅はその変化分だけ変化す
る。すなわち、そのパルス幅は最小「１２５×１．５ｎ
ｓｅｃ＝１８７．５ｎｓｅｃ」から最大「１２５×５．
０９ｎｓｅｃ＝６３６．２５ｎｓｅｃ」まで変化するこ
とになる。
【００４０】上述した如く、バッファの遅延時間の変動
によるＰＷＭ信号のパルス幅の変化を従来の技術に比べ
て大幅に小さくすることができ、半導体集積回路内で安
定したパルス幅変調回路を提供することができる。
によるＰＷＭ信号のパルス幅の変化を従来の技術に比べ
て大幅に小さくすることができ、半導体集積回路内で安
定したパルス幅変調回路を提供することができる。
【００４１】図５は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例は２
個のバッファを遅延の単位として構成した以外は本発明
の一実施例と同様の構成となっており、同一構成要素に
は同一符号を付してある。また、それら同一構成要素の
動作は本発明の一実施例と同様である。
ロック図である。図において、本発明の他の実施例は２
個のバッファを遅延の単位として構成した以外は本発明
の一実施例と同様の構成となっており、同一構成要素に
は同一符号を付してある。また、それら同一構成要素の
動作は本発明の一実施例と同様である。
【００４２】この本発明の他の実施例では、クロック遅
延回路１４が２個のバッファを遅延の単位とする１２８
個のバッファ回路ＢＵＦ1 〜ＢＵＦ128 から構成されて
いるので、クロックレベル検出回路１５を１２８個のフ
リップフロップＦＦ1 〜ＦＦ128 から、クロック遅延量
検出回路１６を１２７個の排他的論理和回路ＥＸＯＲ1
〜ＥＸＯＲ127 から、選択回路１７を１２８個のトライ
ステートバッファＴＲ1 〜ＴＲ128 から夫々構成するこ
とができる。
延回路１４が２個のバッファを遅延の単位とする１２８
個のバッファ回路ＢＵＦ1 〜ＢＵＦ128 から構成されて
いるので、クロックレベル検出回路１５を１２８個のフ
リップフロップＦＦ1 〜ＦＦ128 から、クロック遅延量
検出回路１６を１２７個の排他的論理和回路ＥＸＯＲ1
〜ＥＸＯＲ127 から、選択回路１７を１２８個のトライ
ステートバッファＴＲ1 〜ＴＲ128 から夫々構成するこ
とができる。
【００４３】よって、クロックレベル検出回路１５とク
ロック遅延量検出回路１６と選択回路１７とを夫々構成
するハードウェア量を減少させることができる。但し、
この場合、パルス幅変調のパルス幅の変化の最小幅が本
発明の一実施例に比べて粗くなってしまう。
ロック遅延量検出回路１６と選択回路１７とを夫々構成
するハードウェア量を減少させることができる。但し、
この場合、パルス幅変調のパルス幅の変化の最小幅が本
発明の一実施例に比べて粗くなってしまう。
【００４４】このように、クロックレベル検出回路３
と、クロック遅延量検出回路４と、乗算器６と、選択回
路７とを用いてバッファＢＵＦ1 〜ＢＵＦ256 の遅延量
の変動を補正することによって、ＰＷＭ信号のパルス幅
の変動を小さくすることができる。
と、クロック遅延量検出回路４と、乗算器６と、選択回
路７とを用いてバッファＢＵＦ1 〜ＢＵＦ256 の遅延量
の変動を補正することによって、ＰＷＭ信号のパルス幅
の変動を小さくすることができる。
【００４５】尚、本発明の一実施例及び他の実施例では
バッファＢＵＦ1 〜ＢＵＦ256 の遅延量を検出する手段
をクロックレベル検出回路３及びクロック遅延量検出回
路４に分割しているが、これらを一つとする手段、例え
ばフリップフロップ及び排他的論理和回路を内蔵するエ
ンコーダを用いてもよく、これに限定されない。
バッファＢＵＦ1 〜ＢＵＦ256 の遅延量を検出する手段
をクロックレベル検出回路３及びクロック遅延量検出回
路４に分割しているが、これらを一つとする手段、例え
ばフリップフロップ及び排他的論理和回路を内蔵するエ
ンコーダを用いてもよく、これに限定されない。
【００４６】
【発明の効果】以上説明したように本発明によれば、入
力したクロック信号をクロック遅延手段で遅延して得た
複数の遅延信号において前後の遅延信号でレベル変化が
生じた位置を検出してクロック遅延手段の遅延量を検出
し、この遅延量を用いてクロック遅延手段の遅延量の変
動を補正することによって、ＰＷＭ信号のパルス幅の変
動を小さくすることができるという効果がある。
力したクロック信号をクロック遅延手段で遅延して得た
複数の遅延信号において前後の遅延信号でレベル変化が
生じた位置を検出してクロック遅延手段の遅延量を検出
し、この遅延量を用いてクロック遅延手段の遅延量の変
動を補正することによって、ＰＷＭ信号のパルス幅の変
動を小さくすることができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１のクロック遅延量検出回路のエンコーダに
おける入出力関係を示す図である。
おける入出力関係を示す図である。
【図３】図１の選択回路のデコーダにおける入出力関係
を示す図である。
を示す図である。
【図４】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図５】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図６】従来例の構成を示すブロック図である。
２，１４ クロック遅延回路 ３，１５ クロックレベル検出回路 ４，１６ クロック遅延量検出回路 ５ エンコーダ ６ 乗算器 ７，１７ 選択回路 ８ デコーダ １０ パルス発生回路 １１ インバータ １２ リセット機能付フリップフロップ
Claims (2)
- 【請求項１】 ディジタルデータに基づいてパルス幅変
調信号を生成するパルス幅変調回路であって、入力した
クロック信号を遅延して複数の遅延信号を出力するクロ
ック遅延手段と、前記複数の遅延信号において前後の遅
延信号でレベル変化が生じた位置を検出して前記クロッ
ク遅延手段の遅延量を検出する検出手段と、前記ディジ
タルデータと前記検出手段で検出された遅延量との演算
を行う演算手段と、前記演算手段の演算結果に基づいて
前記クロック遅延手段からの前記複数の遅延信号のうち
一つを選択する選択手段と、前記選択手段の選択結果を
用いて前記パルス幅変調信号を生成する手段とを有する
ことを特徴とするパルス幅変調回路。 - 【請求項２】 前記複数の遅延信号各々の出力タイミン
グ時のレベルを検出するレベル検出手段を含み、前記検
出手段が前記レベル検出手段の検出結果を基に前記クロ
ック遅延手段の遅延量を検出するようにしたことを特徴
とする請求項１記載のパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35193092A JPH06177723A (ja) | 1992-12-09 | 1992-12-09 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35193092A JPH06177723A (ja) | 1992-12-09 | 1992-12-09 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177723A true JPH06177723A (ja) | 1994-06-24 |
Family
ID=18420596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35193092A Pending JPH06177723A (ja) | 1992-12-09 | 1992-12-09 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177723A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006020109A (ja) * | 2004-07-02 | 2006-01-19 | Nec Electronics Corp | パルス幅変調回路 |
| JP2006319399A (ja) * | 2005-05-10 | 2006-11-24 | Nec Electronics Corp | パルス幅変調回路及び多相クロック生成回路 |
| JP2007336271A (ja) * | 2006-06-15 | 2007-12-27 | Kawasaki Microelectronics Kk | スペクトラム拡散クロックジェネレータ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202217A (ja) * | 1989-01-31 | 1990-08-10 | Nec Corp | クロックデューティ自動調整回路 |
-
1992
- 1992-12-09 JP JP35193092A patent/JPH06177723A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202217A (ja) * | 1989-01-31 | 1990-08-10 | Nec Corp | クロックデューティ自動調整回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006020109A (ja) * | 2004-07-02 | 2006-01-19 | Nec Electronics Corp | パルス幅変調回路 |
| US7554373B2 (en) | 2004-07-02 | 2009-06-30 | Nec Electronics Corporation | Pulse width modulation circuit with multiphase clock |
| JP4563737B2 (ja) * | 2004-07-02 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | パルス幅変調回路 |
| JP2006319399A (ja) * | 2005-05-10 | 2006-11-24 | Nec Electronics Corp | パルス幅変調回路及び多相クロック生成回路 |
| US7394319B2 (en) | 2005-05-10 | 2008-07-01 | Nec Electronics Corporation | Pulse width modulation circuit and multiphase clock generation circuit |
| JP2007336271A (ja) * | 2006-06-15 | 2007-12-27 | Kawasaki Microelectronics Kk | スペクトラム拡散クロックジェネレータ |
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