JP2007336271A - スペクトラム拡散クロックジェネレータ - Google Patents
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Abstract
【解決手段】 PFD310,LPF320で生成した電圧Vcontに応じて遅延量を変化させる第1の遅延素子110_1,…,110_32で、クロックCLKINを順次に遅延させて32相のクロックCK1,…,CK32を生成し、第1のセレクタ120でクロックCKA,CKBを出力してエッジディテクタ130で粗変調クロックCKCを生成し、精変調部200で精変調クロックCLKOUTを出力する。
【選択図】 図2
Description
印加電圧に応じて遅延量を変化させる第1の遅延素子複数個が直列に接続され入力クロックをそれら複数個の第1の遅延素子で順次に遅延させることにより複数相のクロックを生成する第1の遅延回路を備え、それら複数相のクロックの中から所望のクロックを切替自在に選択して上記入力クロックが変調されてなる第1の変調クロックを生成する第1の変調部と、
印加電圧に応じて遅延量を変化させる第2の遅延素子複数個が並列に接続され上記第1の変調クロックを遅延させる第2の遅延回路を備え、それら複数個の第2の遅延素子のうちのいずれかの第2の遅延素子を選択することによりその第2の遅延素子で遅延された第2の変調クロックを生成する第2の変調部と、
遅延量調整用の電圧を生成してその電圧を上記第1の遅延回路に並ぶ複数個の第1の遅延素子と上記第2の遅延回路に並ぶ複数個の第2の遅延素子に印加する遅延量制御部とを備えたことを特徴とする。
上記第2の変調部が、上記複数個の第2の遅延素子から出力された複数のクロックのうちの所望のクロックを選択することにより上記第2の変調クロックを出力する第2のセレクタを備えたものであることが好ましい。
100 粗変調部
110 粗遅延回路
110_1,110_2,110_3,…,110_30,110_31,110_32 第1の遅延素子
120 第1のセレクタ
130 エッジディテクタ
131 第1のフリップフロップ
132 第2のフリップフロップ
133 エクスクルーシブ・オアゲート
200 精変調部
210 精遅延回路
210_1,210_2,210_3,210_4,210_5 第2の遅延素子
220 第2のセレクタ
300 遅延量制御部
310 PFD
320 LPF
400 演算回路
1000 VCDL
Claims (2)
- 印加電圧に応じて遅延量を変化させる第1の遅延素子複数個が直列に接続され入力クロックを該複数個の第1の遅延素子で順次に遅延させることにより複数相のクロックを生成する第1の遅延回路を備え、該複数相のクロックの中から所望のクロックを切替自在に選択して前記入力クロックが変調されてなる第1の変調クロックを生成する第1の変調部と、
印加電圧に応じて遅延量を変化させる第2の遅延素子複数個が並列に接続され前記第1の変調クロックを遅延させる第2の遅延回路を備え、該複数個の第2の遅延素子のうちのいずれかの第2の遅延素子を選択することにより該第2の遅延素子で遅延された第2の変調クロックを生成する第2の変調部と、
遅延量調整用の電圧を生成して該電圧を前記第1の遅延回路に並ぶ複数個の第1の遅延素子と前記第2の遅延回路に並ぶ複数個の第2の遅延素子に印加する遅延量制御部とを備えたことを特徴とするスペクトラム拡散クロックジェネレータ。 - 前記第1の変調部が、さらに、前記第1の遅延回路で生成された複数相のクロックの中から立ち上がりエッジ生成用の第1のクロックおよび立ち下がりエッジ生成用の第2のクロックを切替自在に選択する第1のセレクタと、前記第1のクロックのエッジおよび前記第2のクロックのエッジを検出して時間軸方向に変調された前記第1の変調クロックを生成するエッジディテクタとを備え、
前記第2の変調部が、前記複数個の第2の遅延素子から出力された複数のクロックのうちの所望のクロックを選択することにより前記第2の変調クロックを出力する第2のセレクタを備えたことを特徴とする請求項1記載のスペクトラム拡散クロックジェネレータ。
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