JPH05152908A - クロツク信号生成回路 - Google Patents
クロツク信号生成回路Info
- Publication number
- JPH05152908A JPH05152908A JP3309343A JP30934391A JPH05152908A JP H05152908 A JPH05152908 A JP H05152908A JP 3309343 A JP3309343 A JP 3309343A JP 30934391 A JP30934391 A JP 30934391A JP H05152908 A JPH05152908 A JP H05152908A
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- JP
- Japan
- Prior art keywords
- clock signal
- circuit
- delay
- signals
- delay circuit
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Abstract
(57)【要約】
【目的】 高調波成分が顕著に現れるクロック信号にお
いて、高調波成分を減少させ、電磁輻射などの雑音を抑
制する。 【構成】 遅延回路２に原クロック信号１を入力させ、
制御回路３によって遅延回路２の遅延時間を１パルスご
とに可変させ、遅延回路２の出力をクロック信号１１と
して利用する。
いて、高調波成分を減少させ、電磁輻射などの雑音を抑
制する。 【構成】 遅延回路２に原クロック信号１を入力させ、
制御回路３によって遅延回路２の遅延時間を１パルスご
とに可変させ、遅延回路２の出力をクロック信号１１と
して利用する。
Description
【０００１】
【産業上の利用分野】本発明は、クロック信号生成回路
に利用され、特に、高調波を減少させたクロック信号生
成回路に関する。
に利用され、特に、高調波を減少させたクロック信号生
成回路に関する。
【０００２】
【従来の技術】従来クロック信号は、水晶発振などを利
用した基準パルス発生器から生成し、このクロック信号
を半導体集積回路に入力させ回路やコンピュータの動作
の歩調を合わせるために使用されている。
用した基準パルス発生器から生成し、このクロック信号
を半導体集積回路に入力させ回路やコンピュータの動作
の歩調を合わせるために使用されている。
【０００３】図６にクロック信号の一例を示す。横軸が
時間で縦軸が電圧である。このようにクロック信号は常
に振幅、周波数およびデューティー比が一定のパルス波
となっており、半導体集積回路の内部へと供給され回路
動作の源となっている。またこのクロック信号の周波数
は、初期の半導体素子を用いたコンピュータでは１ＭＨ
ｚ程度であったが、現在のマイクロコンピュータでは１
６ＭＨｚ、３２ＭＨｚと高くなってきており、技術の進
歩とともに増加している。
時間で縦軸が電圧である。このようにクロック信号は常
に振幅、周波数およびデューティー比が一定のパルス波
となっており、半導体集積回路の内部へと供給され回路
動作の源となっている。またこのクロック信号の周波数
は、初期の半導体素子を用いたコンピュータでは１ＭＨ
ｚ程度であったが、現在のマイクロコンピュータでは１
６ＭＨｚ、３２ＭＨｚと高くなってきており、技術の進
歩とともに増加している。
【０００４】
【発明が解決しようとする課題】この従来のクロック信
号をフーリエ解析により時間領域の波形を周波数領域の
スペクトラムで表現すると、図７のように、クロック信
号の周波数ｆの正弦波（以下、基本周波数という。）
と、その奇数倍の周波数３ｆ、５ｆ、７ｆ、９ｆ、…、
の正弦波（以下、高調波という。）の和として表現され
る。なお図７においては１１ｆ以上の高調波は省略され
ている。
号をフーリエ解析により時間領域の波形を周波数領域の
スペクトラムで表現すると、図７のように、クロック信
号の周波数ｆの正弦波（以下、基本周波数という。）
と、その奇数倍の周波数３ｆ、５ｆ、７ｆ、９ｆ、…、
の正弦波（以下、高調波という。）の和として表現され
る。なお図７においては１１ｆ以上の高調波は省略され
ている。
【０００５】このように、振幅、周波数およびデューテ
ィー比が常に一定なクロック信号は、非常に狭い帯域に
エネルギーが集中しているため、電磁輻射などの雑音が
発生しやすくなる。特に、近年クロック信号の動作周波
数が１６ＭＨｚ、３２ＭＨｚと高くなっているため、そ
の奇数倍の周波数はＦＭバンドやＴＶバンドに重なるた
め、音声や画像に雑音が乗ったり、ＶＴＲやステレオの
システムに誤動作を引き起こす課題があった。
ィー比が常に一定なクロック信号は、非常に狭い帯域に
エネルギーが集中しているため、電磁輻射などの雑音が
発生しやすくなる。特に、近年クロック信号の動作周波
数が１６ＭＨｚ、３２ＭＨｚと高くなっているため、そ
の奇数倍の周波数はＦＭバンドやＴＶバンドに重なるた
め、音声や画像に雑音が乗ったり、ＶＴＲやステレオの
システムに誤動作を引き起こす課題があった。
【０００６】本発明の目的は、前記の課題を解消するこ
とにより、クロック信号に含まれる高調波成分を減少さ
せたクロック信号を生成するクロック信号生成回路を提
供することにある。
とにより、クロック信号に含まれる高調波成分を減少さ
せたクロック信号を生成するクロック信号生成回路を提
供することにある。
【０００７】
【課題を解決するための手段】本発明は、所定のパルス
列からなるクロック信号を生成するクロック信号生成回
路において、遅延時間を可変できる遅延回路と、前記遅
延回路に原クロック信号を入力させ１パルスごとにその
遅延時間を可変させ、発生させる複数の遅延クロック信
号を選択して所定のパルス列からなるクロック信号を出
力させ制御を行う制御回路とを備えたことを特徴とす
る。
列からなるクロック信号を生成するクロック信号生成回
路において、遅延時間を可変できる遅延回路と、前記遅
延回路に原クロック信号を入力させ１パルスごとにその
遅延時間を可変させ、発生させる複数の遅延クロック信
号を選択して所定のパルス列からなるクロック信号を出
力させ制御を行う制御回路とを備えたことを特徴とす
る。
【０００８】
【作用】本発明で生成される所定のクロック信号は、原
クロック信号が遅延回路に入力されて、その１パルスご
とに異なる遅延時間を与えられた複数の遅延クロック信
号とし、この複数の遅延クロック信号を選択出力するこ
とにより生成される。
クロック信号が遅延回路に入力されて、その１パルスご
とに異なる遅延時間を与えられた複数の遅延クロック信
号とし、この複数の遅延クロック信号を選択出力するこ
とにより生成される。
【０００９】このため、複数の遅延クロック信号が有す
る高調波は互いに相殺されるものが生じ、結果として、
遅延回路から出力される所定のパルス列からなるクロッ
ク信号は、入力される原クロック信号よりも高調波成分
の減少したものとなる。
る高調波は互いに相殺されるものが生じ、結果として、
遅延回路から出力される所定のパルス列からなるクロッ
ク信号は、入力される原クロック信号よりも高調波成分
の減少したものとなる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の第一実施例を示すブロック
構成図である。
構成図である。
【００１２】本第一実施例は、所定のパルス列からなる
クロック信号１１を生成し内部回路４に入力するクロッ
ク信号生成回路において、本発明の特徴とするところ
の、遅延時間を可変できる遅延回路２と、この遅延回路
２の遅延時間を可変し、入力端子１から入力される原ク
ロック信号１０の１パルスごとに異なる遅延時間を有す
る複数の遅延クロック信号を出力させそれらを組み合わ
せて所定のパルス列からなるクロック信号１１を出力さ
せる制御を行う制御回路３とを備えている。
クロック信号１１を生成し内部回路４に入力するクロッ
ク信号生成回路において、本発明の特徴とするところ
の、遅延時間を可変できる遅延回路２と、この遅延回路
２の遅延時間を可変し、入力端子１から入力される原ク
ロック信号１０の１パルスごとに異なる遅延時間を有す
る複数の遅延クロック信号を出力させそれらを組み合わ
せて所定のパルス列からなるクロック信号１１を出力さ
せる制御を行う制御回路３とを備えている。
【００１３】本第一実施例においては、遅延回路２へ入
力端子１に入力された原クロック信号１０を入力し、制
御回路３によって１パルスごとに遅延回路２の遅延時間
を変化させ、複数の遅延時間の異なる遅延クロック信号
を発生させそれらを選択組み合わせて内部回路４へクロ
ック信号１１として出力する。
力端子１に入力された原クロック信号１０を入力し、制
御回路３によって１パルスごとに遅延回路２の遅延時間
を変化させ、複数の遅延時間の異なる遅延クロック信号
を発生させそれらを選択組み合わせて内部回路４へクロ
ック信号１１として出力する。
【００１４】次に、遅延回路２の遅延時間を変化させる
方法の一例として、遅延時間の異なる遅延回路を複数設
け、制御回路３によって１パルスごとに遅延回路を任意
に選択し、その出力をクロック信号として出力する方法
が考えられる。図２はこの方法による遅延回路の一例を
示すブロック構成図で、図３はその動作を示すタイミン
グチャートである。
方法の一例として、遅延時間の異なる遅延回路を複数設
け、制御回路３によって１パルスごとに遅延回路を任意
に選択し、その出力をクロック信号として出力する方法
が考えられる。図２はこの方法による遅延回路の一例を
示すブロック構成図で、図３はその動作を示すタイミン
グチャートである。
【００１５】図２において、遅延回路２は、遅延クロッ
ク信号２１ａを出力する遅延回路（１）２１、遅延クロ
ック信号２２ａを出力する遅延回路（２）２２、遅延ク
ロック信号２３ａを出力する遅延回路（３）２３、およ
び遅延クロック信号２４ａを出力する遅延回路（４）２
４を含んでいる。
ク信号２１ａを出力する遅延回路（１）２１、遅延クロ
ック信号２２ａを出力する遅延回路（２）２２、遅延ク
ロック信号２３ａを出力する遅延回路（３）２３、およ
び遅延クロック信号２４ａを出力する遅延回路（４）２
４を含んでいる。
【００１６】そして、図３に示すように、遅延クロック
信号２１ａ、２２ａ、２３ａおよびクロック信号２４ａ
は、原クロック信号１０に対して順に大きい遅延時間が
与えられている。
信号２１ａ、２２ａ、２３ａおよびクロック信号２４ａ
は、原クロック信号１０に対して順に大きい遅延時間が
与えられている。
【００１７】制御回路３は、図３において、下欄に信号
切替順序として示すように、遅延クロック信号２４ａ、
２１ａ、２２ａ、２３ａ、２１ａ、２４ａ、２２ａ、お
よび２１ａの順に、各所定の時間にわたり、選択切り替
えて出力することにより、図示のクロック信号１１を出
力させる。
切替順序として示すように、遅延クロック信号２４ａ、
２１ａ、２２ａ、２３ａ、２１ａ、２４ａ、２２ａ、お
よび２１ａの順に、各所定の時間にわたり、選択切り替
えて出力することにより、図示のクロック信号１１を出
力させる。
【００１８】図４はこの生成されたクロック信号１１と
原クロック信号１０とをフーリエ解析を行い、その結果
の高調波を片対数グラフにプロットしたものである。な
お、図３において、０．２Ｖ以下の振幅のものは省略し
てある。
原クロック信号１０とをフーリエ解析を行い、その結果
の高調波を片対数グラフにプロットしたものである。な
お、図３において、０．２Ｖ以下の振幅のものは省略し
てある。
【００１９】ここでは、原クロック信号１０の周波数を
１６．７ＭＨｚ、デューティー比５０％として０ｎｓｅ
ｃ〜２４０ｎｓｅｃの範囲でフーリエ解析を行ってい
る。この図３より明らかに高調波の振幅のピーク値がク
ロック信号１１の方が原クロック信号１よりも減少して
いることが分かる。
１６．７ＭＨｚ、デューティー比５０％として０ｎｓｅ
ｃ〜２４０ｎｓｅｃの範囲でフーリエ解析を行ってい
る。この図３より明らかに高調波の振幅のピーク値がク
ロック信号１１の方が原クロック信号１よりも減少して
いることが分かる。
【００２０】図４は本発明の第二実施例を示すブロック
構成図で、本発明を出力バッファに限定して使用した場
合を示す。
構成図で、本発明を出力バッファに限定して使用した場
合を示す。
【００２１】ここでは、内部回路４へは原クロック信号
１を直接入力させ、出力バッファ４１〜４ｎの前段のク
ロックインバータ３１〜３ｎと、遅延回路２によって、
出力端子５１〜５ｎへ出力信号を伝達させるタイミング
を決定している。
１を直接入力させ、出力バッファ４１〜４ｎの前段のク
ロックインバータ３１〜３ｎと、遅延回路２によって、
出力端子５１〜５ｎへ出力信号を伝達させるタイミング
を決定している。
【００２２】通常、出力バッファの駆動はクロック信号
によって制御されているため、当然出力端子波形もクロ
ック信号と同様に高調波が存在する。また、出力端子は
負荷が数十ＰＦと大きいので、出力バッファの電流駆動
能力が大きく、しかも出力端子は複数本存在するため、
それぞれが同時にスイッチングをすると電源線や接地線
に雑音が観測される。
によって制御されているため、当然出力端子波形もクロ
ック信号と同様に高調波が存在する。また、出力端子は
負荷が数十ＰＦと大きいので、出力バッファの電流駆動
能力が大きく、しかも出力端子は複数本存在するため、
それぞれが同時にスイッチングをすると電源線や接地線
に雑音が観測される。
【００２３】そのため、遅延回路２の出力を、制御回路
３によって、各クロックインバータ３１〜３ｎへそれぞ
れタイミングをずらして入力させ、しかも、１パルスご
とに遅延時間を変化させることにより、高調波成分を減
少させると同時に、電源線および接地線に乗る雑音を減
少させることができる利点がある。
３によって、各クロックインバータ３１〜３ｎへそれぞ
れタイミングをずらして入力させ、しかも、１パルスご
とに遅延時間を変化させることにより、高調波成分を減
少させると同時に、電源線および接地線に乗る雑音を減
少させることができる利点がある。
【００２４】
【発明の効果】以上説明したように、本発明は、原クロ
ック信号を遅延回路に入力させ、遅延回路の遅延時間を
１パルスごとに可変させ、遅延回路の出力をクロック信
号として利用したので、クロック信号に含まれる高調波
成分を減少させ、電磁輻射による雑音を防止できる効果
がある。
ック信号を遅延回路に入力させ、遅延回路の遅延時間を
１パルスごとに可変させ、遅延回路の出力をクロック信
号として利用したので、クロック信号に含まれる高調波
成分を減少させ、電磁輻射による雑音を防止できる効果
がある。
【図１】本発明の第一実施例を示すブロック構成図。
【図２】その遅延回路の一例を示すブロック構成図。
【図３】その動作を示すタイミングチャート。
【図４】そのクロック信号をフーリエ解析させた結果の
スペクトラム図。
スペクトラム図。
【図５】本発明の第二実施例を示すブロック構成図。
【図６】クロック信号を示す波形図。
【図７】図６のクロック信号をフーリエ解析させた結果
のスペクトラム図。
のスペクトラム図。
１ 入力端子 ２ 遅延回路 ３ 制御回路 ４ 内部回路 １０ 原クロック信号 １１ クロック信号 ２１ 遅延回路（１） ２２ 遅延回路（２） ２３ 遅延回路（３） ２４ 遅延回路（４） ２１ａ〜２４ａ 遅延クロック信号 ３１〜３ｎ クロックインバータ ４１〜４ｎ 出力バッファ ５１〜５ｎ 出力端子
Claims (1)
- 【請求項１】 所定のパルス列からなるクロック信号を
生成するクロック信号生成回路において、 遅延時間を可変できる遅延回路と、 前記遅延回路に原クロック信号を入力させ１パルスごと
にその遅延時間を可変させ、発生させる複数の遅延クロ
ック信号を選択して所定のパルス列からなるクロック信
号を出力させ制御を行う制御回路とを備えたことを特徴
とするクロック信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3309343A JPH05152908A (ja) | 1991-11-25 | 1991-11-25 | クロツク信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3309343A JPH05152908A (ja) | 1991-11-25 | 1991-11-25 | クロツク信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152908A true JPH05152908A (ja) | 1993-06-18 |
Family
ID=17991868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3309343A Pending JPH05152908A (ja) | 1991-11-25 | 1991-11-25 | クロツク信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152908A (ja) |
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-
1991
- 1991-11-25 JP JP3309343A patent/JPH05152908A/ja active Pending
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