JP2008227613A - スペクトラム拡散クロックジェネレータ - Google Patents

Abstract

【課題】 ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】 入力クロックＣＬＫＩＮと出力クロックＣＬＫＯＵＴの位相を位相比較記３０で比較し、その比較結果信号ＰＯに基づいて制御回路２０で新たな遅延パターンを算出し、その新たな遅延パターンに従って１クロックパルス毎に遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数を切替信号Ｓ[０]，Ｓ[１]，Ｓ[２]，Ｓ[３]，…，Ｓ[Ｎ−２]，Ｓ[Ｎ−１]，Ｓ[Ｎ]により切り替えながら入力クロックＣＬＫＩＮを入力させて周波数変調を行なう。
【選択図】 図１

Description

本発明は、一定周波数のクロックから周波数が周期的に変動するスペクトラム拡散クロックを生成するスペクトラム拡散クロックジェネレータに関する。

近年、電子機器の益々の高速化および高密度化に伴い、その電子機器から放射される電磁波ノイズ（ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズ）も増大する傾向にある。

ここで、電磁波ノイズを抑制する手段として、スペクトラム拡散クロックジェネレータ（ＳＳＣＧ：Ｓｐｅｃｔｒｕｍ Ｓｐｒｅａｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）が知られている。スペクトラム拡散とは、水晶振動子等で生成される基本クロックの周波数を、予め定められたプロファイル（周波数変調プロファイルと称する）で周期的に変動させることをいい、スペクトラム拡散クロックジェネレータでは、この周波数拡散によって電磁波ノイズが有する周波数が分散されるため、電磁波ノイズのピークレベルを小さく抑えることができる。

スペクトラム拡散クロックジェネレータの方式としては、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いるアナログ方式によるものと、遅延回路（ディレイライン）を用いるデジタル方式によるものとがある。

ここで、デジタル方式によるスペクトラム拡散クロックジェネレータとして、遅延回路に一定周波数のクロックである原クロックを入力させ、制御回路によって遅延回路の遅延時間を１パルスごとに可変させることにより、その遅延回路から出力されるクロックの周波数を周期的に増減させる技術が提案されている（特許文献１参照）。この技術によれば、遅延回路から出力されるクロックの周波数が変動するため、電磁波ノイズが有する周波数が分散されて電磁波ノイズのピークレベルを小さく抑えることができる。
特開平０５−１５２９０８号公報

従来のデジタル方式によるスペクトラム拡散クロックジェネレータでは、遅延回路を構成する遅延セル段数は固定されており、ＰＶＴ（Ｐｒｏｃｅｓｓ（工程）／Ｖｏｌｔａｇｅ（電源電圧）／Ｔｅｍｐｅｒａｔｕｒｅ（温度））変動によって遅延セルの遅延量が変化すると、周波数変調プロファイルが変化してしまう。以下、図３を参照して説明する。

図３は、ＰＶＴ変動により周波数変調プロファイルが変化する様子を説明するための図である。

図３の横軸は、遅延回路から出力されるクロックの数を示す。また、図３の縦軸は、遅延回路から出力されるクロックの周波数が周期的に増減する度合いを表わす変調度を示す。

図３には、電磁波ノイズのピークレベルを小さく抑えるために予め設定されたＰＶＴ変動条件（Ｔｙｐｉｃａｌ条件と称する）に基づいて決定された周波数変調プロファイルＡが示されている。

ここで、ＰＶＴ変動により、遅延回路を構成する遅延セルの遅延量が、Ｔｙｐｉｃａｌ条件における遅延量よりも減少する条件（Ｆａｓｔ条件と称する）になる場合がある。その場合、変調プロファイルＡの変調度よりも小さな変調度からなる、図３に示す変調プロファイルＢになる。すると、周波数変調による電磁波ノイズの低減効果が減少するという問題が発生する。

また、これとは逆に、遅延回路を構成する遅延セルの遅延量が、Ｔｙｐｉｃａｌ条件における遅延量よりも増大する条件（Ｓｌｏｗ条件と称する）になる場合がある。その場合、変調プロファイルＡの変調度よりも大きな変調度からなる、図３に示す変調プロファイルＣになる。すると、最高動作周波数が上昇することとなり、従って回路設計上の制約が大きくなるという問題が発生する。

本発明は、上記事情に鑑み、ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができるスペクトラム拡散クロックジェネレータを提供することを目的とする。

上記目的を達成する本発明のスペクトラム拡散クロックジェネレータのうちの第１のスペクトラム拡散クロックジェネレータは、
複数の遅延セルが直列に接続されてなる遅延ラインと、
上記遅延ラインを構成する遅延セルのどの遅延セルを選択するか予め設定された遅延パターンに従って、１クロックパルス毎に遅延セル段数を切り替えながら入力クロックを入力させることにより、上記遅延ラインに、その入力クロックの周波数が変調された出力クロックを出力させる制御回路と、
上記入力クロックと上記出力クロックの位相を比較する位相比較回路とを備え、
上記制御回路は、上記位相比較回路の比較結果に基づいて上記入力クロックの１周期分の遅延値を有する遅延セル段数を算出し、かつ、新たな遅延パターンを算出し、その新たな遅延パターンに従って１クロックパルス毎に遅延セル段数を切り替えながら入力クロックを入力させるものであることを特徴とする。

本発明の第１のスペクトラム拡散クロックジェネレータは、入力クロックと出力クロックの位相を比較し、入力クロック１周期分の遅延値を有する遅延セル段数を算出し、かつ、新たな遅延パターンを算出し、その新たな遅延パターンに従って、入力パルスを構成する各クロックパルス毎に遅延セル段数を切り替えながら入力クロックを入力させることにより周波数変調を行なうものである。このため、ＰＶＴ変動によって遅延セルの遅延値が変動しても、その変動した遅延値に基づいて適切な遅延パターンが算出されて遅延セル段数が切り替えられて周波数変調が行なわれる。従って、ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができる。

ここで、上記位相比較回路は、第１のモードにおいて上記入力クロックと上記出力クロックの位相を比較するものであり、
上記制御回路は、上記第１のモードにおいて上記位相比較回路の比較結果に基づいて新たな遅延パターンを算出し、第２のモードにおいてその新たな遅延パターンに従って１クロックパルス毎に遅延セル段数を切り替えながら入力クロックを入力させるものであることが好ましい。

制御回路が、第１のモードにおいて新たな遅延パターンを算出し、第２のモードにおいてその新たな遅延パターンに従って１クロックパルス毎に遅延セル段数を切り替えながら入力クロックを入力させると、１つの制御回路で遅延パターンの算出と周波数変調とを行なうことができる。従って、回路規模を小さく抑えたまま、ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができる。

また、上記目的を達成する本発明のスペクトラム拡散クロックジェネレータのうちの第２のスペクトラム拡散クロックジェネレータは、
複数の遅延セルが直列に接続されてなる第１の遅延ラインと、
上記第１の遅延ラインを構成する遅延セルのどの遅延セルを選択するか予め設定された遅延パターンに従って、１クロックパルス毎に遅延セル段数を切り替えながら入力クロックを入力させることにより、上記第１の遅延ラインに、その入力クロックの周波数が変調された出力クロックを出力させる第１の制御回路と、
複数の遅延セルが直列に接続されてなる第２の遅延ラインと、
上記入力クロックと同一の入力クロックを上記第２の遅延ラインに入力させてその第２の遅延ラインでその入力クロックが遅延したモニタ用出力クロックを出力させる第２の制御回路と、
上記入力クロックと上記モニタ用出力クロックの位相を比較する位相比較回路とを備え、
上記第２の制御回路は、前記位相比較回路の比較結果に基づいて上記入力クロック１周期分の遅延値を有する遅延セル段数を算出し、
上記第１の制御回路は、上記入力クロック１周期分の遅延値を有する遅延セル段数から算出される更新された遅延パターンに従って、上記第１の遅延ラインに、１クロックパルス毎に、その１クロックパルスに作用させる遅延セル段数を切り替えながら入力クロックを入力させるものであることを特徴とする。

本発明の第２のスペクトラム拡散クロックジェネレータは、上記構成のため、第１の遅延ラインに備えられた遅延セルの特性と同等の特性を持つ遅延セルを第２の遅延ラインに備え、この第２の遅延ラインで入力クロックが遅延したモニタ用出力クロックを出力させ、このモニタ用出力クロックと入力クロックの位相を比較して遅延パターンを更新し、その更新された遅延パターンに従って周波数変調を行なうことができる。このようにすることにより、遅延パターンの更新と周波数変調とを同時に行なうことができ、従って定期的に遅延パターンを更新してから周波数変調を行なう必要もなく、ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができる。

本発明のスペクトラム拡散クロックジェネレータによれば、ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができる。

以下、図面を参照して本発明の実施の形態を説明する。

図１は、本発明の第１のスペクトラム拡散クロックジェネレータの一実施形態の回路構成を示す図である。

図１に示すスペクトラム拡散クロックジェネレータ１には、遅延ライン１０と、制御回路２０と、位相比較回路３０と、入力クロックＣＬＫＩＮが入力される入力ピン４０と、出力クロックＣＬＫＯＵＴが出力される出力ピン５０とが備えられている。

遅延ライン１０には、直列に接続されてなる遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎと、これら遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数を切り替えるための論理積セル１２＿０，１２＿１，１２＿２，１２＿３，…，１２＿Ｎ−２，１２＿Ｎ−１，１２＿Ｎが備えられている。遅延セル１１＿０の出力側は出力ピン５０および位相比較回路３０の一方の入力側に接続されるとともに、遅延セル１１＿Ｎの入力側は電源Ｖｄｄに接続されている。また、論理積セル１２＿０，１２＿１，１２＿２，１２＿３，…，１２＿Ｎ−２，１２＿Ｎ−１，１２＿Ｎの一方の入力側には、入力クロックＣＬＫＩＮが共通に入力されるとともに、論理積セル１２＿０，１２＿１，１２＿２，１２＿３，…，１２＿Ｎ−２，１２＿Ｎ−１，１２＿Ｎの他方の入力側には、制御回路２０からの切替信号Ｓ[０]，Ｓ[１]，Ｓ[２]，Ｓ[３]，…，Ｓ[Ｎ−２]，Ｓ[Ｎ−１]，Ｓ[Ｎ]が入力される。

制御回路２０には、入力クロックＣＬＫＩＮと、後述する位相比較回路３０からの位相比較結果信号ＰＯが入力される。この制御回路２０は、クロックパルス毎に遅延ライン１０を構成する遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎのどの位置から入力クロックＣＬＫＩＮを入力するか予め設定された時系列パターン（以下、遅延パターン）に従って、１クロックパルス毎に遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数を、切替信号Ｓ[０]，Ｓ[１]，Ｓ[２]，Ｓ[３]，…，Ｓ[Ｎ−２]，Ｓ[Ｎ−１]，Ｓ[Ｎ]により切り替えながら入力クロックＣＬＫＩＮを入力させることにより、遅延ライン１０に、入力クロックＣＬＫＩＮの周波数が変調された出力クロックＣＬＫＯＵＴを出力させる。

位相比較回路３０には、入力クロックＣＬＫＩＮと出力クロックＣＬＫＯＵＴが入力される。この位相比較回路３０は、これら入力クロックＣＬＫＩＮと出力クロックＣＬＫＯＵＴの位相を比較し、比較結果を位相比較結果信号ＰＯとして制御回路２０に出力する。制御回路２０は、位相比較回路３０からの位相比較結果信号ＰＯに基づいて位相差が最小となるよう遅延ラインを制御し、遅延ラインを１クロックでロックさせる。このようにして、入力クロック１周期分の遅延値を有する遅延セル段数を算出するとともに遅延セルを時系列に選択する新たな遅延パターンを算出し、その新たな遅延パターンに従って１クロックパルス毎に遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数を切替信号Ｓ[０]，Ｓ[１]，Ｓ[２]，Ｓ[３]，…，Ｓ[Ｎ−２]，Ｓ[Ｎ−１]，Ｓ[Ｎ]により切り替えながら入力クロックＣＬＫＩＮを入力させる。

このスペクトラム拡散クロックジェネレータ１は、入力クロックＣＬＫＩＮと出力クロックＣＬＫＯＵＴの位相を比較し、入力クロック１周期分の遅延値を有する遅延セル段数を算出し、かつ、新たな遅延パターンを算出し、その新たな遅延パターンに従って、入力パルスＣＬＫＩＮを構成する各クロックパルス毎に遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数を切り替えながら入力クロックＣＬＫＩＮを入力させることにより周波数変調を行なうものである。このため、ＰＶＴ変動によって遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの遅延値が変動しても、その変動した遅延値に基づいて適切な遅延パターンが算出されて遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数が切り替えられて周波数変調が行なわれる。例えば、Ｓｌｏｗ条件での遅延パターンが、１クロックパルス毎に切替信号Ｓ[０]、Ｓ[１]、Ｓ[４]、Ｓ[７]、…をイネーブルにするものであるとすると、例えば、Ｔｙｐｉｃａｌ条件では遅延セルの遅延量が減少するため、切替信号Ｓ[０]、Ｓ[２]、Ｓ[８]、Ｓ[１４]、…をイネーブルとするよう、遅延パターンを設定する。従って、ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができる。以下、詳細に説明する。

このスペクトラム拡散クロックジェネレータ１は、Ｃ０算出モード（本発明にいう第１のモードに相当）と、周波数変調モード（本発明にいう第２のモードに相当）を有する。ここで、Ｃ０は、入力クロックＣＬＫＩＮの１周期に相当する遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数（個数）である。

位相比較回路３０は、Ｃ０算出モードにおいて入力クロックＣＬＫＩＮと出力クロックＣＬＫＯＵＴの位相を比較する。

制御回路２０は、先ず、Ｃ０算出モードにおいて、入力クロック１周期分の遅延値を有する遅延セル段数を算出し、かつ、新たな遅延パターンを算出する。次いで、周波数変調モードにおいて、新たな遅延パターンに従って１クロックパルス毎に遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数を切替信号Ｓ[０]，Ｓ[１]，Ｓ[２]，Ｓ[３]，…，Ｓ[Ｎ−２]，Ｓ[Ｎ−１]，Ｓ[Ｎ]により切り替えながら入力クロックＣＬＫＩＮを入力させる。

上述したように、スペクトラム拡散クロックジェネレータ１は、先ず、Ｃ０算出モードにおいて、位相比較回路３０で入力クロックＣＬＫＩＮと出力クロックＣＬＫＯＵＴの位相差を検出する。次いで、この位相差が最小になるように遅延ライン１０を制御し、この遅延ライン１０を１クロックでロックさせる。さらに、ロック時により定まる遅延セル段数、即ちＣ０を算出する。

次に、周波数変調モードに移行する。この周波数モードでは、算出したＣ０を用いて制御回路２０で新たな遅延パターンを算出し、この遅延パターンに応じた切替信号Ｓ[０]，Ｓ[１]，Ｓ[２]，Ｓ[３]，…，Ｓ[Ｎ−２]，Ｓ[Ｎ−１]，Ｓ[Ｎ]を出力することにより、出力周波数を変調する。

尚、このスペクトラム拡散クロックジェネレータ１では、周波数変調モードに移行した後において、ＰＶＴ変動により遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの遅延量が変化して周波数変調に誤差が発生する場合がある。このような場合は、定期的にＣ０算出モードにしてＣ０の値を更新することにより、ＰＶＴ変動により発生する周波数変調の誤差を小さく抑えることができる。

ここで、スペクトラム拡散クロックジェネレータ１で実行される、ＰＶＴ変動によらずに目標の出力クロック周波数を得るための手順（１）〜（５）について説明する。

尚、手順（１）〜（５）の説明で用いられる用語を以下に示す。

ｎ：変調開始からのクロック数
λ（ｎ）：ｎクロック目の出力周期
ｄ（ｎ）：ｎクロック目の、遅延ラインの遅延時間増分
Ｄ（ｎ）：ｎクロック目の、遅延ラインの累積遅延
Ｃ（ｎ）：ｎクロック目の遅延セル段数（個数）
Ｍ（ｎ）：ｎクロック目の、入力クロックに対する出力クロックの変調度
λｉｎ：入力クロックの周期
ｄｃｅｌｌ：遅延セル１個の遅延時間
Ｃ０：入力クロック１周期に相当する遅延値を有する遅延セル段数
（１）パラメータを設定する。

決定するパラメータをＭ（ｎ）、求めたいパラメータをＣ（ｎ）とする。
（２）目標の変調プロファイルを設定する。

例えば、目標の変調プロファイルを以下のように設定する（図３に示すＴｙｐｉｃａｌ条件の周波数変調プロファイルＡに相当）。

変調周期：１００クロック
変調度：±１０％
変調形状：三角
この場合、Ｍ（ｎ）は以下のように計算される。

１〜２５クロック ：Ｍ（ｎ）＝１．０＋０．１×ｎ／２５
２６〜７５クロック ：Ｍ（ｎ）＝１．１−０．１×（ｎ−２５）／２５
７６〜１００クロツク：Ｍ（ｎ）＝０．９＋０．１×（ｎ−７５）／２５
（ここで設定する変調プロファイルは任意である）
（３）Ｍ（ｎ）からＤ（ｎ）を求める。

λ（ｎ）＝Ｍ（ｎ）×λｉｎ …（１＿１）
ここで、目標の変調プロファイルを、目標の累積遅延へと変換する。

ｄ（ｎ）＝λ（ｎ）−λｉｎ＝λｉｎ×［Ｍ（ｎ）−１］…（１＿２）
Ｄ（ｎ）＝Σｄ（ｋ）＝λｉｎ×Σ［Ｍ（ｋ）−１］ …（１＿３）
（４）遅延ラインを入力クロック１周期でロックさせ、遅延セル１個あたりの遅延時間を算出する。

次の関係式が成り立つ。

λｉｎ＝ｄｃｅｌｌ×Ｃ０ …（１＿４）
ｄｃｅｌｌ＝λｉｎ／Ｃ０ …（１＿５）
（５）ｎクロック目の遅延段数Ｃ（ｎ）を算出する。

Ｃ（ｎ）は次のようにして求まる。

Ｃ（ｎ）＝Ｄ（ｎ）／ｄｃｅｌｌ …（１＿６）
ここで、Ｃ（ｎ）を計算する際にλ（ｎ）ではなくＤ（ｎ）を使用することで、誤差の 蓄積を防いでいる。

（１＿３）式，（１＿５）式を用いて
Ｃ（ｎ）＝λｉｎ×Σ［Ｍ（ｋ）−１］／（λｉｎ／Ｃ０）
＝Ｃ０×Σ［Ｍ（ｋ）−１］ …（１＿７）
となり、Ｃ（ｎ）がＭ（ｎ）のみの関数として求まる。

このようにしてＣ（ｎ）を決めれば、ｎクロック目の出力クロック周期は、
λｉｎ＋ｄｃｅｌｌ×［Ｃ（ｎ）−Ｃ（ｎ−１）］
＝λｉｎ＋ｄｃｅｌｌ×Ｃ０×［Ｍ（ｎ）−１］
＝λｉｎ＋ｄｃｅｌｌ×（λｉｎ／ｄｃｅ１１）×［Ｍ（ｎ）−１］
＝λｉｎ×Ｍ（ｎ）
となって目標の出力クロック周波数となる。これはＰＶＴ変動によらないものである。

実際には、Ｃ０は整数であるので、Ｃ０に小数部分の丸め誤差が発生する。この誤差はそのまま周波数変調の誤差になってしまうので、Ｃ０の値をできるだけ大きくして、丸め誤差の割合を小さくすることが必要になる。

（１＿４）式より、Ｃ０の値を大きくするには、入力クロック周期を長くするか、遅延セルの遅延時間を小さくすればよい。もしくは、次の方法でも精度を上げることができる。Ｃ０を算出する際に遅延ラインを１周期でロックさせるのではなくＬ周期（複数周期）でロックさせ、Ｌ周期分の遅延値を有する遅延セル段数Ｃ０_Ｌを算出する。ここで（１＿７）式を計算する際に、
Ｃ０＝Ｃ０_Ｌ／Ｌ
とすれば、精度がＬ倍になる（ただし、Ｌクロック周期がロックできる遅延ラインが必要になる）。

次に、本発明の第２のスペクトラム拡散クロックジェネレータの一実施形態について説明する。

図２は、本発明の第２のスペクトラム拡散クロックジェネレータの一実施形態の回路構成を示す図である。

図２に示すスペクトラム拡散クロックジェネレータ２には、前述した遅延ライン１０（本発明にいう第１の遅延ラインに相当）と、第１の制御回路６０と、第２の遅延ライン７０と、第２の制御回路８０と、位相比較回路９０とが備えられている。

第１の制御回路６０は、クロックパルス毎に遅延ライン１０を構成する遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎのどの位置から入力クロックＣＬＫＩＮを入力するか予め設定された時系列パターン（以下、遅延パターン）に従って、１クロックパルス毎に遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数を切替信号Ｓ[０]，Ｓ[１]，Ｓ[２]，Ｓ[３]，…，Ｓ[Ｎ−２]，Ｓ[Ｎ−１]，Ｓ[Ｎ]により切り替えながら入力クロックＣＬＫＩＮを入力させることにより、遅延ライン１０に、入力クロックＣＬＫＩＮの周波数が変調された出力クロックＣＬＫＯＵＴを出力させる。

第２の遅延ライン７０には、直列に接続されてなる遅延セル７１＿０，７１＿１，７１＿２，７１＿３，…，７１＿Ｎ−２，７１＿Ｎ−１，７１＿Ｎと、これら遅延セル７１＿０，７１＿１，７１＿２，７１＿３，…，７１＿Ｎ−２，７１＿Ｎ−１，７１＿Ｎの段数を切り替えるための論理積セル７２＿０，７２＿１，７２＿２，７２＿３，…，７２＿Ｎ−２，７２＿Ｎ−１，７２＿Ｎが備えられている。ここで、遅延セル７１＿０，７１＿１，７１＿２，７１＿３，…，７１＿Ｎ−２，７１＿Ｎ−１，７１＿Ｎおよび論理積セル７２＿０，７２＿１，７２＿２，７２＿３，…，７２＿Ｎ−２，７２＿Ｎ−１，７２＿Ｎの特性は、遅延ライン１０を構成する遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎおよび論理積セル１２＿０，１２＿１，１２＿２，１２＿３，…，１２＿Ｎ−２，１２＿Ｎ−１，１２＿Ｎの特性とほぼ同じである。但し、第２の遅延ライン７０は、上述したＣ０を算出することのみが目的であるので、１クロックがロックできるだけの遅延があればよい。

また、遅延セル７１＿０の出力側は位相比較回路９０の一方の入力側に接続されるとともに、遅延セル７１＿Ｎの入力側は電源Ｖｄｄに接続されている。さらに、論理積セル７２＿０，７２＿１，７２＿２，７２＿３，…，７２＿Ｎ−２，７２＿Ｎ−１，７２＿Ｎの一方の入力側には、入力クロックＣＬＫＩＮが共通に入力されるとともに、論理積セル７２＿０，７２＿１，７２＿２，１２＿３，…，７２＿Ｎ−２，７２＿Ｎ−１，７２＿Ｎの他方の入力側には、第２の制御回路８０からの切替信号Ｔ[０]，Ｔ[１]，Ｔ[２]，Ｔ[３]，…，Ｔ[Ｎ−２]，Ｔ[Ｎ−１]，Ｔ[Ｎ]が入力される。

第２の制御回路８０には、入力クロックＣＬＫＩＮと、後述する位相比較回路９０からの位相比較結果信号ＰＯが入力される。この第２の制御回路８０は、第２の遅延ライン７０を構成する遅延セル７１＿０，７１＿１，７１＿２，７１＿３，…，７１＿Ｎ−２，７１＿Ｎ−１，７１＿Ｎの段数を、切替信号Ｔ[０]，Ｔ[１]，Ｔ[２]，Ｔ[３]，…，Ｔ[Ｎ−２]，Ｔ[Ｎ−１]，Ｔ[Ｎ]により切り替えながら入力クロックＣＬＫＩＮを入力させることにより、第２の遅延ライン７０に、入力クロックＣＬＫＩＮが遅延したモニタ用出力クロックＣＬＫＭＯを出力させる。

位相比較回路９０には、入力クロックＣＬＫＩＮとモニタ用出力クロックＣＬＫＭＯが入力される。この位相比較回路９０は、これら入力クロックＣＬＫＩＮとモニタ用出力クロックＣＬＫＭＯの位相を比較し、比較結果を位相比較結果信号ＰＯとして第２の制御回路８０に出力する。

第２の制御回路８０は、位相比較回路９０からの位相比較結果信号ＰＯに基づいて位相差が最小となるよう遅延ラインを制御して、遅延ラインを１クロックでロックさせる。このようにして、入力クロックＣＬＫＩＮ１周期分の遅延値を有するセル段数を算出しその情報（遅延セル段数情報）信号Ｃ０を第１の制御回路６０に向けて出力する。

第１の制御回路６０は、第２の制御回路８０からの信号Ｃ０から遅延パターンを算出しこの遅延パターンに従って、遅延ライン１０に、１クロックパルス毎に遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数を切替信号Ｓ[０]，Ｓ[１]，Ｓ[２]，Ｓ[３]，…，Ｓ[Ｎ−２]，Ｓ[Ｎ−１]，Ｓ[Ｎ]により切り替えながら入力クロックＣＬＫＩＮを入力させる。

このスペクトラム拡散クロックジェネレータ２は、遅延ライン１０に備えられた遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの特性と同等の特性を持つ遅延セル７１＿０，７１＿１，７１＿２，７１＿３，…，７１＿Ｎ−２，７１＿Ｎ−１，７１＿Ｎを第２の遅延ライン７０に備え、この第２の遅延ライン７０で入力クロックＣＬＫＩＮが遅延したモニタ用出力クロックＣＬＫＭＯを出力させ、このモニタ用出力クロックＣＬＫＭＯと入力クロックＣＬＫＩＮの位相を比較して入力クロックＣＬＫＩＮ１周期分の遅延値を有する遅延セル段数を算出し、第１の制御回路でこの遅延セル段数により遅延パターンを更新し、その更新された遅延パターンに従って周波数変調を行なうものである。このため、遅延パターンの更新と周波数変調とを同時に行なうことができ、従って定期的に遅延パターンを更新してから周波数変調を行なう必要もなく、ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができる。

尚、第２の制御回路８０において、算出した遅延セル段数情報信号Ｃ０から遅延パターンを算出し、これら情報を第１の制御回路に送ることも可能である。この場合、第１の制御回路は、受け取った遅延パターンに従って遅延セルを制御する。

本発明の第１のスペクトラム拡散クロックジェネレータの一実施形態の回路構成を示す図である。 本発明の第２のスペクトラム拡散クロックジェネレータの一実施形態の回路構成を示す図である。 ＰＶＴ変動により周波数変調プロファイルが変化する様子を説明するための図である。

符号の説明

１，２ スペクトラム拡散クロックジェネレータ
１０ 遅延ライン
１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎ，７１＿０，７１＿１，７１＿２，７１＿３，…，７１＿Ｎ−２，７１＿Ｎ−１，７１＿Ｎ 遅延セル
１２＿０，１２＿１，１２＿２，１２＿３，…，１２＿Ｎ−２，１２＿Ｎ−１，１２＿Ｎ，７２＿０，７２＿１，７２＿２，７２＿３，…，７２＿Ｎ−２，７２＿Ｎ−１，７２＿Ｎ 論理積セル
２０ 制御回路
３０，９０ 位相比較回路
４０ 入力ピン
５０ 出力ピン
６０ 第１の制御回路
７０ 第２の遅延ライン
８０ 第２の制御回路

Claims (3)

1. 複数の遅延セルが直列に接続されてなる遅延ラインと、
   前記遅延ラインを構成する遅延セルのどの遅延セルを選択するか予め設定された遅延パターンに従って、１クロックパルス毎に遅延セル段数を切り替えながら入力クロックを入力させることにより、前記遅延ラインに、該入力クロックの周波数が変調された出力クロックを出力させる制御回路と、
   前記入力クロックと前記出力クロックの位相を比較する位相比較回路とを備え、
   前記制御回路は、前記位相比較回路の比較結果に基づいて前記入力クロックの１周期分の遅延値を有する遅延セル段数を算出し、かつ、新たな遅延パターンを算出し、該新たな遅延パターンに従って１クロックパルス毎に遅延セル段数を切り替えながら入力クロックを入力させるものであることを特徴とするスペクトラム拡散クロックジェネレータ。
2. 前記位相比較回路は、第１のモードにおいて前記入力クロックと前記出力クロックの位相を比較するものであり、
   前記制御回路は、前記第１のモードにおいて前記位相比較回路の比較結果に基づいて新たな遅延パターンを算出し、第２のモードにおいて該新たな遅延パターンに従って１クロックパルス毎に遅延セル段数を切り替えながら入力クロックを入力させるものであることを特徴とする請求項１記載のスペクトラム拡散クロックジェネレータ。
3. 複数の遅延セルが直列に接続されてなる第１の遅延ラインと、
   前記第１の遅延ラインを構成する遅延セルのどの遅延セルを選択するか予め設定された遅延パターンに従って、１クロックパルス毎に遅延セル段数を切り替えながら入力クロックを入力させることにより、前記第１の遅延ラインに、該入力クロックの周波数が変調された出力クロックを出力させる第１の制御回路と、
   複数の遅延セルが直列に接続されてなる第２の遅延ラインと、
   前記入力クロックと同一の入力クロックを前記第２の遅延ラインに入力させて該第２の遅延ラインで該入力クロックが遅延したモニタ用出力クロックを出力させる第２の制御回路と、
   前記入力クロックと前記モニタ用出力クロックの位相を比較する位相比較回路とを備え、
   前記第２の制御回路は、前記位相比較回路の比較結果に基づいて前記入力クロック１周期分の遅延値を有する遅延セル段数を算出し、
   前記第１の制御回路は、前記入力クロック１周期分の遅延値を有する遅延セル段数から算出される更新された遅延パターンに従って、前記第１の遅延ラインに、１クロックパルス毎に遅延セル段数を切り替えながら入力クロックを入力させるものであることを特徴とするスペクトラム拡散クロックジェネレータ。

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