JP2009533931A

JP2009533931A - 位相同期回路を設定する方法およびシステム

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Publication number: JP2009533931A
Application number: JP2009504890A
Authority: JP
Inventors: ロッカーケヴィン
Original assignee: NXP BV
Current assignee: NXP BV
Priority date: 2006-04-12
Filing date: 2007-04-12
Publication date: 2009-09-17
Also published as: EP2013972A1; US8174327B2; CN101421930A; WO2007116379A1; US20090261910A1

Abstract

位相同期回路（ＰＬＬ）設定は、種々の方法および装置を用いて実行される。１つの実施例によれば、１組の所望の位相同期回路特性を満たすＰＬＬ回路について低電力設定が決定される。ＰＬＬ回路（１１０）は、第１の分周器（１１２、１１９）、フィードバック分周器（１１８）およびフラクショナル−Ｎモード（１１１）を有している。

Description

本発明は、一般に、位相同期回路に関連し、特に、複数の分周回路を有するプログラム可能な位相同期回路に関する。

位相ロックループ回路（ＰＬＬ）は、周期的な入力信号に対して一定の位相関係を有する周期的な出力信号を生成する回路である。ＰＬＬは、多くの種類の測定、マイクロプロセッサおよび通信用途に広く用いられている。ＰＬＬの設計者は、往々にして、複雑な操作上の制約を有するＰＬＬの具現化に関して大きな課題を有する。ＰＬＬ設定がリアルタイムに変化するような場合に、これは特に困難になり得る。

ＰＬＬは、一般的に、入力信号の周波数および位相を同期目的のために取得した後に、出力信号を生成させるために用いられる。最終的には、出力信号の周波数は、入力信号の周波数に同期されるが、入力信号と出力信号との間には、静的位相オフセット（別名静的オフセット誤差）が存在する。位相周波数検出器（ＰＦＤ）は、入出力信号間の位相および周波数を比較するために用いられる。ＰＦＤによって発生するパルス列は、位相誤差に比例し、チャージポンプに供給され、そのチャージポンプの出力がループフィルタで積分され、その出力が電圧制御発信機（ＶＣＯ）又は電流制御発信機（ＣＣＯ）を制御する。

VCO/CCOは、周期的な出力信号を生成する。VCO/CCOからのクロックエッジ（フィードバック・エッジと称される）が、入力信号のクロックエッジに対して遅延する場合、位相比較器はチャージポンプによって、発振器を加速させるように、制御電圧を変化させる。同様にして、フィードバック・エッジが、基準クロックに対して先行する場合、位相比較器はチャージポンプによって、発振器を減速させるように、制御電圧を変化させる。低域フィルタが、チャージポンプからの急な制御入力を平滑化するため、システムは、位相検出器が極めて小さい補正を行う状態になる。

多くの場合、ＰＬＬは、ＰＬＬ回路の種々の構成要素で使用される信号の周波数を制御するために使用される分周回路を含む。その様な周波数分周回路の１つは、基準信号と位相比較器への基準信号入力部との間のＮ分周回路（プレ分周器）である。Ｎ分周回路は、Ｎ（Ｎは整数）パルス毎に１つのパルスを送出し、Ｎは通常プログラム可能である。他の要因がなければ、Ｎ分周回路の効果は、ＰＬＬが同期する際に、基準信号がVCO/CCO出力のＮ倍になることである。

他の分周回路は、VCO/CCOと位相比較器へのフィードバック入力部との間のＭ分周回路（フィードバック分周器）である。Ｍ分周回路は、Ｍ（Ｍは整数）パルス毎に１つのパルスを送出し、Ｍは通常プログラム可能である。Ｍ分周回路による効果は、ＰＬＬが同期する際に、VCO/CCOが位相比較器における基準入力のＭ倍になることである。

他の分周回路は、VCO/CCOとＰＬＬ回路の出力との間のＰ分周回路（ポストデバイダ）である。Ｐ分周回路は、Ｐ（Ｐは整数）パルス毎に１つのパルスを送出し、Ｐは通常プログラム可能である。Ｐ分周回路による効果は、VCO/CCO出力がＰＬＬ出力のＰ倍になることである。

位相同期回路の操作についての課題の１つは、位相同期ループ設定のリアルタイム変更に伴い、種々の位相同期ループ構成要素のための最適な設定を決定することである。これら及び他の制限は、位相同期ループの具現化に対する課題を提示する。

本発明の様々な態様は、ＰＬＬ回路とともに使用され、該ＰＬＬ回路のための低電力設定を決定する方法に適用できる。第１分周器の可能な設定値の範囲から、第１分周器の設定値のサブセットを決定する。ＰＬＬ回路の所望の利得に対応する分数を、前記第１分周器の設定値のサブセットに基づいて決定する。前記分数を、前記第１分周器の設定値のサブセットとフィードバック分周器の可能な設定値の範囲とを用いて表現できるか否かについて、決定を行う。この分数を表現できる場合、この分数に基づいて、第１分周器の設定値のための１組の値と、フィードバック分周期器の設定値のための１組の値を計算する。少なくとも１つの所望のＰＬＬ回路特性に基づいて、上記複数の組の値から１組の値を選択する。

他の実施例によれば、本発明は、位相同期ループ特性を受信する入力と、ＰＬＬ設定データを提供する出力と、ＰＬＬ回路のためのＰＬＬ設定データを決定する回路配置を有する、ＰＬＬ設定システムに関する。ＰＬＬ回路は、第１分周器、フィードバック分周器およびフラクショナル−Ｎモードを有する。前記回路配置は、受信された１組のＰＬＬ回路特性を満たすＰＬＬ回路のための低電力設定を決定する。第１分周器の設定値のサブセットが、第１分周器の可能な設定値の範囲から選択される。ＰＬＬ回路の所望の利得に対応する分数が第１分周器の設定のサブセットに基づいて決定される。この分数を第１分周器の設定値のサブセットとフィードバック分周器の可能な設定値の範囲とを用いて表現できるか否か決定される。この分数を表現できる否かの決定に応じて、この分数に基づいて、第１分周器の設定値のための１組の値及びフィードバック分周器の設定値のための１組の値が計算される。所望のＰＬＬ回路特徴のうちの少なくとも１つに基づいて、これらの組の値の組から１組の値が選択される。

上記の本発明の要約は、本発明のそれぞれの実施態様又はあらゆる実施例を記載することを目的とするものではない。本発明の利点及び効果は、本発明のより完全な理解と共に、以下の詳細な説明及び特許請求の範囲を添付の図面とともに参照すると、明確に理解されよう。

本発明の様々な実施形態についての以下の詳細な説明を添付の図面と関連して考慮することで、本発明は、より完全に理解されるであろう。

本発明は、様々な変更例及び変形例が可能であるが、それらの特定の例が図面に例示され、且つ、詳述される。しかし、本発明の特定の実施態様の制限を意図するものではないことを理解されたい。むしろ、添付の特許請求の範囲により定義される、本発明の範囲内に属する全ての変更、同等の物、代案は本発明の範囲内であると意図している。

本発明は、多様な回路及び方法、例えば、電子通信、周波数多重、周波数トラッキング、信号合成、及び、アクティブ・フィードバック及び／又は制御を用いる他の用途に応用できると考えられる。本発明は、必ずしも上記用途に限定されるものではなく、上記のような環境における実施例の説明を通じて、本発明の多様な態様が最も正確に認識される。

ＰＬＬ周波数合成器は、通信およびコンピュータ・システムの重要な基礎的要素である。無線周波数（ＲＦ）トランシーバ回路内の周波数変換及びコンピュータ・システムにおけるクロック生成は、両方とも通常は正確な高性能ＰＬＬシステムを使用している。

１つの実施例に従うと、本発明の方法は、ＰＬＬ回路で使用すべき、プレ分周値（Ｎ）、ポスト分周値（Ｐ）、フィードバック分周値（Ｍ）を決定することを含む。必要に応じて、分数分周モードを示すフラクショナル−Ｎ（Ｋ）も決定される。これらの分周値は、ＰＬＬ回路の特に所望される特性、例えば、ＰＬＬ回路の電力消費又は入出力周波数にある程度依存して決定される。この方法は、少なくともいくつかの決定すべきＰＬＬ値の可能な範囲を限定することによって、分周値を決定する過程を促進する。所望のＰＬＬ機能が、Ｎ値、Ｐ値及びＭ値のみを用いて実現できない場合には、所望の機能を実現するためにＫ値が決定される。

一般的なシステムにおいて、ＰＬＬ分周値の決定は、プロセッサまたは電気回路を使用して実行される。例えば、ソフトウェアコードをプロセッサ及びメモリを用いて実行してＰＬＬ分周値を決定することができ、あるいは、電気回路を同様の機能を実行するように構成することもできる。

ＦinとＦoutの周波数の比（Ｆout／Ｆin）は、ＦinとＦoutとの間の周波数の変化を示すため、しばしば、ＰＬＬの利得と称される。一般的なＰＬＬの利得は、分周回路を用いて制御され、それぞれの分周回路はＰＬＬの内部信号の周波数を変更することができる。一般的な分周回路の回路特性は、分周回路の分周能力を特定の範囲内の整数値に制限する。このように、ＰＬＬ回路の利得は分数として表現され、その分子及び分母は整数の分周値により得ることができる。

図１に、本発明に従う、ＰＬＬシステム（１００）及びＰＬＬ分周値決定装置（１２０）を具えるシステムの簡略ブロック図を示す。ＰＬＬシステム（１００）は、ＰＬＬ回路（１１０）を具え、入力周波数Ｆinから導出される出力周波数Ｆoutを有する信号を出力する。ＰＬＬ分周値決定装置は、ＰＬＬ回路へのクロック分周入力Ｐ、Ｍ又はＮのうちの少なくとも１つの値の範囲を制限する。理想的には、前記範囲は、最適化中のＰＬＬ回路特性に最大の影響を与えるクロック分周器入力に対して制限される。

該当するＰＬＬ回路制約（１０２）がＰＬＬ分周値決定装置に提供される。１つの実施形態では、制約（１０２）は、ソフトウェアおよびプロセッサを用いて分周値の決定を実施するコンピュータに入力される。本発明に従う代替実施形態では、制約（１０２）は、分周値（位相同期ループ設定データ）を出力するように構成されている回路に入力される。入力は、ユーザによって手動で供給してもよく、また回路等からのリアルタイム入力にしもよい。出力は、ディスプレイ（例えば、モニタ又はプリントアウト）を用いて実施してもよく、また出力信号を例えばＩＩＣバス等を介してＰＬＬ回路又は装置に供給することによって実施してもよい。

そして、ＰＬＬ分周値決定装置（１２０）からの分周値が、ＰＬＬ回路（１１０）を設定するために用いられる。１つの実施態様では、ＰＬＬ回路を分周値に従うように設計することによってＰＬＬ回路を設定することができる。他の実施形態では、プログラム可能なＰＬＬ装置を使用してＰＬＬ回路を設定することができる。ＰＬＬ分周値決定装置（１２０）は分周値を人に出力し、その人がプログラム可能なＰＬＬ装置をプログラムするようにでき、また装置(１２０)がプログラム可能なＰＬＬ装置を自動的に設定することもできる。その様な１つの実施態様では、ＰＬＬ分周値決定装置（１２０）はプログラム可能なＰＬＬ装置のリアルタイム設定を行うことができる。

図１Ａは、本発明を用いて設定することができる例示的なＰＬＬ装置のブロック図を示す。図１Ａは、信号分周器（１１２、１１８及び１１９）、位相比較器（１１４）、電圧（又は電流）制御発振器（１１６）及び、フラクショナル−Ｎモード（１１１）を含んでいる。

一般に、それぞれの信号分周器は、受信した信号の周波数を整数倍数で分周し、ブロック１１２、１１８および１１９ではそれぞれＮ、Ｍ及びＰで分周する。従って、この回路の利得は、ほぼ、Ｍ／（Ｎ×Ｐ）に等しい。多くのプログラム可能なＰＬＬ装置は、Ｍ、ＮおよびＰの値を、有限の組の整数値に制限する。従って、可能な回路利得の精度は信号分周器の値の範囲により制限され、結果として、いくつかの利得は、Ｍ、Ｎ及びＰの値のみを用いて実現できる。更に、いくつかの利得は無理数を用いて示され、従って、Ｍ、Ｎ及びＰの整数値を用いて表現できない。Ｍ、Ｎ、Ｐによって表すことができない利得を近似するために、図１Ａの回路はブロック１１１に示されるようなフラクショナル−Ｎモードを実装する。このフラクショナル−Ｎモードは、複数の信号分周器のうちの１つの値を２つの整数値の間で交代させるために使用される。例えば、フラクショナル−Ｎモードは、平均的なフィードバック分周値が所望の分数値に等しくなるように、フィードバック分周器の整数値を擬似ランダムに変化させるために使用することができる。

図１Ｂは、本発明の例示的実施態様にしたがう、分周回路値を決定するための方法の実施態様を示す。１つのその様な実施態様では、ステップ１の間に、プロセッサ又は電気回路は、Ｆcco及びＦrefのユーザ制約と、ＰＬＬ設計制約方程式とを利用して、プレ分周器（Ｎ）及びポスト分周器（Ｐ）のパラメータの範囲の限界を計算する。これらの方程式は、特定のＰＬＬ設計の特性を示し、Ｐ、Ｆcco及びＦoutの間の関係、並びに、Ｎ、Ｆref及びＦinの間の関係を定める。最初にＮ及びＰについて可能な値を減らすことによって、後続のステップをより迅速に実行できる。例えば、一般的なＰＬＬは、以下の特性方程式を有するかもしれない。
Ｆout＝Ｆcco／２Ｐ
ここで、ＦoutはＰＬＬの出力周波数であり、Ｆccoは、ＰＬＬの電流制御発振器の周波数である。
Ｆref＝Ｆin／Ｎ
ここで、Ｆrefは位相周波数検出器への参照周波数入力であり、ＦinはＰＬＬに対する入力周波数である。

Ｆccoは、ＰＬＬ設計によって制限される範囲を有し、一般に、ＰＬＬの全電力消費の重要な寄与因子である。このため、低電力の用途では、Ｆccoを可能な周波数の内で最も低い値に制約することが望ましいことが時々ある。例えば、ＰＬＬ設計がＦccoを１００ＭＨｚおよび２００ＭＨｚの範囲に制限する場合、Ｆccoを１００ＭＨｚから１２５ＭＨｚの間の値に制約することによって、アルゴリズムをより低い電力のＰＬＬ設定を選択する様に駆動させることができる。同様に、低いＦrefの値は電力消費を低減させるが、Ｆrefは一般にＦccoより値が低いため、その効果は非常に少ない。ＰＬＬ同期時間はＦrefに反比例し、Ｆrefに対する制約はＰＬＬ設計パラメータの範囲内でなければならず、通常は最小許容同期時間に対応する。

これらの制約をＦcco及びＦref、並びに、所望のＦin及びＦout周波数に与えると、対応するＮ及びＰの範囲をＰＬＬ特性方程式を用いて計算することができる。

所望の周波数利得Ｆout／Ｆinは、有理数、無理数又は偽有理数であってもよい。有理数は、分子及び分母が整数である分数として表すことができる。無理数は、整数分数として表されない。偽有理数は、（許容誤差範囲内の）整数分数として近似的に表すことができる。大部分のシステムが、ある程度の周波数誤差を許容できるので、偽有理数は最適ＰＬＬ設定を決定するための有理数とみなされる。

ステップ２によって表されるように、プロセッサまたは電気回路は、所望の周波数利得に対応する既約分数を決定する。既約分数は、例えば、利得の分数近似を決定するように設計されたアルゴリズムを用いて求めることができる。１つのその様なアルゴリズムは、与えられたＸ（利得）のより正確な分数近似値を逐次計算する。各逐次分数近似値Ａ_ｋの方程式は以下の通りである。
ｋ＝２について、
Ｄ_ｋ＝integer（Ｘ）、
ｋの後続値について、
Ｄ_ｋ＝integer（１／（Ｘ−Ａ_ｋ−１））であり、
Ｔ_ｋ＝Ｄ_ｋ×Ｔ_ｋ−１＋Ｔ_ｋ−２、
Ｂ_ｋ＝Ｄ_ｋ×Ｂ_ｋ−１＋Ｂ_ｋ−２、
Ａ_ｋ＝Ｔ_ｋ／Ｂ_ｋ、
ここで、
ｋ＝２,３,４,・・・、
Ｄ_ｋ＝元の数Ｘとその前の近似値との差の逆数値の整数部分、
Ｔ_ｋ＝現在の反復近似値の分子、
Ｂ_ｋ＝現在の反復近似値の分母、
である。
反復ループは、Ｔ_０＝０、Ｂ_０＝１、Ｔ_１＝１、Ｂ_１＝０によって初期化されなければならない。反復ループは、元の数Ｘと近似値Ａ_ｋとの差が許容周波数誤差よりも小さいとき、又は、Ｔ_ｋ及びＢ_ｋの値がＮ、Ｐ及びＭに対する決められた有効範囲の値で実現するには大き過ぎるときに終了する。前者の場合、周波数利得は有理数又は偽有理数であり、アルゴリズムは最終的な整数モード設定を決定するためにステップ３へ進む。後者の場合、利得は無理数であるとみなされ、アルゴリズムはステップ４にフラクショナル−Ｎモード設定が計算されるステップ４へ移動する。

整数の分子及び分母が決定され、それらの商が所望の周波数利得に等しくなったとき、試行手順を用いて、この利得Ｘをもたらす、有効なＮ、Ｐ及びＭ値を決定する。一般的なＰＬＬのための特性利得方程式は、以下の通りである。
Ｘ＝Ｍ／（Ｎ×Ｐ）
ステップ２により、整数の分子（Ｔ）と分母（Ｂ）は、下式になる周波数利得に等しく決定される。
Ｔ／Ｂ＝Ｍ／（Ｎ×Ｐ）
Ｔ×ｍ１＝Ｍ
Ｂ×ｍ２＝Ｎ×Ｐ（このとき、ｍ１＝ｍ２＝ｍである）

これらの又は類似の方程式を用いて、プロセッサまたは電気回路は、Ｍの有効範囲並びにステップ１で決定されたＮ及びＰの調節された範囲を用いて、乗数ｍ１及びｍ２の最大値を計算する。例えば、最大分子乗数は、式ｍ１_ｍａｘ＝Ｍ_ｍａｘ／Ｔを使用して決定でき、最大分母乗数は、式ｍ２_ｍａｘ＝Ｎ_ｍａｘ×Ｐ_ｍａｘ／Ｂを用いて決定できる。乗数ｍ１_ｍａｘ及びｍ２_ｍａｘのうちで小さいほうが乗数値「ｍ」として選択される。最小の乗数値は１である。最小電力は決定された最小／最大の範囲内の最小のＰ値及び最大のｍ値によって達成されるため、連続的により大きいＰ値及び連続的により小さいｍ値を反復選択するループが実現される。これらのループは、分母方程式を用いてＮについての整数値が求められるまで、反復される。Ｎについて求められた第１の整数値を生じるｍの値は、次にＭについての値を計算するために分子方程式で用いられる。有効なＮ、Ｐ及びＭ値が計算されると、アルゴリズムは終了する。

Ｎのための整数値が、Ｍ及びＰのための値の有効な範囲内で求められない場合、又は、Ｍについて計算された値がＭの許容範囲を超えた場合、アルゴリズムはステップ４へ進み、フラクショナル−Ｎモードが呼び出される。フラクショナル−Ｎモードステップは、低電力消費を維持しながら所望の利得を達成するＮ、Ｐ、Ｍ及びＫの値を計算する。上記の利得方程式を用い、小さいＰ値及び大きいＮ値を代入することによって、Ｍの無理数値を決定することができる（即ち、Ｍｉ＝Ｘ×Ｐsmall×Ｎlarge）。
従って、フラクショナル−ＮモードのＰＬＬ設定は、
Ｎ＝Ｎlarge
Ｐ＝Ｐsmall
Ｍ＝integer（Ｍｉ）
Ｋ＝Ｍｉ−integer（Ｍｉ）
である。

上述のように、フラクショナル−Ｎモードは、平均フィードバック分周器値がＭｉの無理数値に等しくなるように、フィードバック分周器の整数値を擬似ランダムに変化させるために使用することができる。

代替実施形態では、ここに述べられる本発明のさまざまな実施態様は、プレ分周器とフィードバック分周器のみか、又は、ポスト分周器とフィードバック分周器のみを有するＰＬＬ回路を構成するために用いることができる。このプロセスは、不在の分周器の値を１に設定することによって、又は、不在の分周器の許容範囲を１に制限することによって行われる。その後上記の方法を実行して、存在する分周回路のための分周値を決定する。

上で説明され且つ図で示された実施形態は例示にすぎず、本発明を制限するものとして解釈されるべきものではない。上記説明および具体例に基づいて、当業者は、ここに示されている本発明の例示的実施形態及び応用例に厳密に従うことなく、さまざまな変形や変更を本発明に加えることができることが理解されよう。例えば、電力の減少以外の応用例を類似の方法を用いて実施することができる。加えて、１つ又は複数の上記の例示的実施態様及び実施例は、デジタル及び／又はアナログ回路及び／又はソフトウェアベースの方法を含む多様な方法により実施できる。上記の例示的実施態様及び実施例は、メモリ転送、通信、誘導制御及び周波数追跡と関連して用いられる、多様な回路、機器、システム及び方法と統合することもできる。これらの方法は、本発明の多様な例示的実施形態と関連して実施される。この様な変形や変更は、以下の請求項に記載される本発明の真の範囲から逸脱しない。

本発明の１つの実施例に従う、ＰＬＬシステムのブロック図を示す。本発明の１つの実施例に従う、ＰＬＬ回路のブロック図を示す。本発明の１つの実施例に従う、ＰＬＬ回路のための設定情報を決定する方法のフローチャートを示す。

Claims

第１分周器、フィードバック分周器及びフラクショナル−Ｎモードを有する位相同期回路と共に用い、１組の所望の位相同期回路特性を満たす前記位相同期回路のための低電力設定を決定する方法であって、
第１分周器の可能な設定値の範囲から、第１分周器の設定値のサブセットを決定するステップと、
前記位相同期回路の所望の利得に対応する分数を前記第１分周器の設定値のサブセットに基づいて決定するステップと、
前記分数を前記第１分周器の設定値のサブセットとフィードバック分周器の可能な設定値の範囲とを用いて表現可能か否かを決定するステップと、
前記分数が表現可能か否かに関する判定に応じて、前記分数に基づいて、前記第１分周器の設定値のための１組の値及び前記フィードバック分周器の設定値のための１組の値を計算するステップと、
前記所望の位相同期回路特性のうちの少なくとも１つに基づいて、前記複数の組の値から１組の値を選ぶステップと、
を備える方法。
前記位相同期回路がポスト分周器を含み、前記第１分周器がプレ分周器であることを特徴とする、請求項１に記載の方法。
ポスト分周器の可能な設定値の範囲から、ポスト分周器の設定値のサブセットを決定するステップを更に含み、
前記位相同期回路の所望の利得に対応する分数を決定する前記ステップは、前記第１分周器の設定値のサブセット及び前記ポスト分周器の設定値のサブセットに基づいて行い、
前記分数が表現可能か否かを決定する前記ステップは、前記ポスト分周器の設定値のサブセットを用いて行い、
前記プレ分周器の設定値のための１組の値を計算する前記ステップは、前記ポスト分周器の設定値のための１組の値を計算する、
ことを特徴とする、請求項２に記載の方法。
前記所望の位相同期回路特性の前記少なくとも１つが、前記位相同期回路の電力消費を含むことを特徴とする、請求項１に記載の方法。
前記分数が反復アルゴリズムを使用して決定されることを特徴とする、請求項１に記載の方法。
前記分数が表現可能であるという決定に応じて、前記分数と前記計算された複数の組の値から得られた分数との差を補償するために、フラクショナル−Ｎモード値を計算するステップを更に含むことを特徴とする、請求項１に記載の方法。
前記１組の所望の位相同期回路特性は、前記位相同期回路への入力、制御可能な発振器への入力、前記制御可能な発振器からの出力及び前記位相同期回路からの出力信号に対する制約を含むことを特徴とする、請求項１に記載の方法。
前記方法は、前記１組の所望の位相同期回路特性を受信することに応じて、リアルタイムに完了されることを特徴とする、請求項１に記載の方法。
位相同期回路設定システムであって、
位相同期回路特性を受信する入力と、
位相同期回路設定データを提供する出力と、
第１の分周器、フィードバック分周器及びフラクショナル−Ｎモードを有する位相同期回路に対して位相同期回路設定データを決定する回路配置と、
を備え、
前記回路配置は、
第１の分周器の可能な設定値の範囲から、第１分周器の設定値のサブセットを決定するステップ、
前記位相同期回路の所望の利得に対応する分数を前記第１分周器の設定値のサブセットに基づいて決定するステップ、
前記分数を前記第１分周器設定値のサブセットとフィードバック分周器の可能な設定値の範囲とを用いて表現可能か否かを決定するステップ、
前記分数が表現可能か否かに関する判定に応じて、前記分数に基づいて、前記第１分周器の設定値のための１組の値及び前記フィードバック分周器の設定値のための１組の値を計算するステップ、及び
前記所望の位相同期回路特性のうちの少なくとも１つに基づいて、前記複数の組の値から１組の値を選ぶステップ、
を実行して、受信した１組の位相同期回路特性を満たす位相同期回路のための低電力設定を決定する、
ことを特徴とする位相同期回路設定システム。
前記位相同期回路がポスト分周器を含み、前記第１分周器がプレ分周器であることを特徴とする、請求項９に記載の位相同期回路設定システム。
前記回路配置は、ポスト分周器の可能な設定値の範囲から、ポスト分周器設定値のサブセットを決定し、
前記位相同期回路の所望の利得に対応する分数を決定する前記ステップは、前記第１分周器の設定値のサブセット及び前記ポスト分周器の設定値のサブセットに基づいて行い、
前記分数が表現可能か否かを決定する前記ステップは、前記ポスト分周器の設定値のサブセットを用いて行い、
前記プレ分周器設定値のための１組の値を計算する前記ステップは、前記ポスト分周器の設定値のための１組の値を計算する、
ことを特徴とする請求項１０に記載の位相同期回路構成システム。
前記所望の位相同期回路特性の前記少なくとも１つが、前記位相同期回路の電力消費を含む、請求項９に記載の方法。
前記分数が反復アルゴリズムを使用して決定される、請求項９に記載の方法。
前記分数が表現可能であるという決定に応じて、前記分数と前記計算された複数の組の値から得られた分数との差を補償するために、フラクショナル−Ｎモード値を計算するステップを更に含むことを特徴とする、請求項９に記載の方法。
前記１組の所望の位相同期回路特性が、前記位相同期回路への入力、制御可能な発振器への入力、制御可能な発振器からの出力及び前記位相同期回路からの出力信号に対する制約を含むことを特徴とする、請求項９に記載の方法。
前記方法は、前記１組の所望の位相同期回路特性を受信することに応じて、リアルタイムに完了されることを特徴とする、請求項９に記載の方法。
前記第１の分周器、前記フィードバック分周器及び前記フラクショナル−Ｎモードを有する位相同期回路と共に用い、１組の所望の位相同期回路特性を満たす前記位相同期回路のための低電力設定を決定する回路配置であって、
前記位相同期回路特性を受信する入力手段と、
前記位相同期回路のための位相同期回路設定データを決定する手段と、
位相同期回路設定データを提供する出力手段と、
を備える、回路配置。