JP3717289B2 - 集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、供給されるクロックの位相に同期して所定の回路動作を実現する為の制御クロックを生成する回路を有する集積回路装置に関し、消費電力を抑制しつつリセット時の位相同期動作を高速化することができる制御クロック生成回路を有する集積回路装置に関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、高速化の一途をたどっている。最近では、システム側から与えられる外部クロックに同期して内部動作、データ出力、データやアドレス入力を行うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が注目されている。かかるＳＤＲＡＭにおいて特徴的な点の一つは、外部クロックに位相が同期した或いは外部クロックの位相から所定の位相差を有するタイミングでデータを出力することにある。そのために、データ出力回路を制御する為の制御クロックを生成する制御クロック生成回路を内部に設ける。
【０００３】
かかる制御クロック生成回路は、例えばディレード・ロック・ループ（ＤＬＬ）回路を有し、ダミー出力信号をレファレンスのクロックと位相比較し、クロックを遅延させる可変遅延回路の遅延量をそれらの位相が一致する様に制御する。かかる制御クロックを生成する回路例を、本出願人は、例えば平成８（１９９６）年１２月１９日に出願された特願平８−３３９９８８号で提案した。或いは、平成９（１９９７）年３月２１日に出願された特願平９−６８８０４号で提案した。
【０００４】
【発明が解決しようとする課題】
しかしながら、クロックの高速化に伴いクロックの位相比較の頻度が高くなりすぎＤＬＬ回路の消費電力の増大を招いている。そこで、上記の特願平９−６８８０４号にて低消費電力化可能な構成を提案したが、かかる構成では消費電力の低下は実現できるが、電源オンなど活性化直後のＤＬＬ回路の動作が低速であり、位相比較を継続して最終的に位相が一致するまでに所定の時間を要するという問題を招いている。
【０００５】
そこで、本発明の目的は、低消費電力で且つ動作開始時のクロックの位相同期までの時間を短縮することができる制御クロック生成回路を有する集積回路装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、供給されるクロックを分周する分周器により分周されたレファレンスクロックと、可変クロックとの位相を比較する位相比較回路が、両クロックの位相が一致したことを検出した時に位相同期検出信号を生成し、その位相同期検出信号により分周器の分周比を高くして位相比較器の動作頻度を下げる。そして、更に、非活性状態から活性状態になるリセット時に、前記位相同期検出信号をリセットして分周器の分周比をもとの低い状態にして位相比較回路の動作頻度をもとの高い状態にして、両クロックの位相同期までに要する時間を短くすることを特徴とする。
【０００７】
上記の発明によれば、活性状態で位相同期が検出されると分周器の分周比が高くされて位相比較器の動作の頻度を下げて、消費電力を抑える。そして、リセット時には、その位相同期検出信号をリセットして分周器の分周比をもとの低い状態にして位相比較動作の頻度をあげる。
【０００８】
本発明は、レファレンスクロックと可変クロックとの位相を比較する位相比較器と、供給されるクロックを分周して前記レファレンスクロックを生成する分周器とを有する集積回路装置において、
前記位相比較器は、位相比較結果に応じて位相が変化する可変クロックと前記レファレンスクロックとの位相が一致するときに位相同期検出信号を生成し、
前記分周器は、前記供給されるクロックを第１の分周比で分周し、前記位相同期検出信号に応答して該第１の分周比よりも高い第２の分周比に変更し、
非活性化状態から活性化状態に変更されるリセット時に、前記位相同期検出信号がリセットされて、前記分周器は前記第１の分周比で分周し、前記位相比較器は該リセット時に短周期での位相比較を行うことを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面を参照して説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１０】
図１は、本実施の形態例の制御クロック生成回路を有するＳＤＲＡＭの全体構成を示す図である。この例では、コラム系の回路２０がパイプライン構成される。共通のアドレス端子Ａｄｄから行アドレスとコラムアドレスとが供給されるが、外部クロックＣＬＫに同期して供給された行アドレスは、行アドレスバッファ２３に取り込まれ、増幅され、行デコーダ２４に供給される。行デコーダ２４により選択されたワード線ＷＬが駆動され、メモリセル２６が選択される。メモリセル２６のデータはビット線ＢＬ，／ＢＬの一方に出力され、他方のレファレンス電圧と共に、センスアンプ２７で増幅される。ここまでが、行アドレス側の回路の動作である。
【００１１】
その後、コラムアドレスが外部クロックＣＬＫに同期してアドレス端子Ａｄｄに供給され、コラムアドレスバッファ２８で増幅される。そのアドレス信号はコラムデコーダ２９でデコードされ、コラムゲート選択信号ＣＬによりセンスアンプ２７のうち選択されたセンスアンプがデータバス線対ＤＢ，／ＤＢに接続される。そして、データバス線対ＤＢ，／ＤＢのデータが、データバスアンプ３０で更に増幅される。コラム系の回路２０のうち、ここまでの回路が例えば初段のパイプライン回路に対応する。
【００１２】
外部クロックＣＬＫは、一旦クロック入力バッファ１で増幅されて、クロックＣＬＫ１として、内部クロック生成回路であるＤＬＬ（Delayed Lock Loop 、デレイド・ロック・ループ) 回路２２に与えられる。ＤＬＬ回路２２では、クロックＣＬＫ１と所定の位相関係を有する内部クロックＣＬＫ２が生成される。内部クロックＣＬＫ２は、パイプラインゲート１３に供給され、パイプラインゲート１３が内部クロックＣＬＫ２に同期して開かれる。
【００１３】
更に、データバスコントロール回路３１は、第二段のパイプライン回路に対応し、データバス選択等の所定の制御動作が行われる。そして、更にパイプラインゲート１５が制御クロックＣＬＫ３に同期して開かれ、データバスコントロール回路３１の出力信号が出力回路３に与えられる。そして、出力回路３から読み出しデータがデータ出力端子ＤＱに出力される。
【００１４】
内部クロックＣＬＫ１は、更に、制御クロック生成回路４０にも与えられる。制御クロック生成回路４０は、後述するＤＬＬ回路を有し、出力データのタイミングを制御する制御クロックＣＬＫ３を生成する。
【００１５】
図２は、制御クロック生成回路４０の一例のブロック図である。図２は、外部からクロックＣＬＫが供給される入力バッファ１、データ出力ＤＱを出力する出力バッファ３と、入力バッファ１から生成される内部クロックＣＬＫ１をレファレンスクロックとして与えられ、データ出力ＤＱを出力する為の制御クロックＣＬＫ３（Ｎ４）を、レファレンスクロックに位相同期して生成する制御クロック生成回路４０とを示す。制御クロックＣＬＫ３（Ｎ４）は、データ出力バッファ３内の内部ゲートに与えられても良く、または、図１で示された通り、出力バッファ３の前段のパイプラインゲート１５に供給されても良い。
【００１６】
制御クロック生成回路４０は、内部クロックＣＬＫ１を分周する分周器４を有する。分周器４の出力クロックＮ２は、位相比較器８のレファレンス入力側に与えられる。また、分周器４の出力クロックＮ２は、可変遅延回路５を経由し、更にダミーデータ出力バッファ６及びダミー入力バッファ７を経由して、位相比較器８の可変クロック入力側に与えられる。位相比較器８の位相比較結果信号Ｎ７は、遅延制御回路９に供給され、遅延制御回路９は両入力クロックＮ２とＮ６との位相が一致する様に、遅延制御信号Ｎ９を生成し、可変遅延回路５に供給する。
【００１７】
上記の位相比較器８、遅延制御回路９、可変遅延回路５、ダミーデータ出力バッファ６及びダミー入力バッファ７により、ＤＬＬ回路が構成される。そして、上記の通り、ＤＬＬ回路により、クロックＮ２及びＮ６との位相が一致する様に可変遅延回路５の遅延量が制御される。従って、ダミーデータ出力バッファ６のダミー出力Ｎ５の位相は、外部クロックＣＬＫの位相と一致する様に制御される。
【００１８】
上記の如く生成された遅延制御信号Ｎ９は、内部クロックＣＬＫ１が供給されて伝播する可変遅延回路２にも供給される。そして、その可変遅延回路２の出力クロックＮ４が、制御クロックＣＬＫ３としてデータ出力バッファ３に与えられる。可変遅延回路２は可変遅延回路５と同等の回路構成であり、同じ遅延制御信号により同じ遅延特性を有するので、データ出力ＤＱの位相は、外部クロックＣＬＫの位相に一致する。
【００１９】
図２において、図示されないが分周器４の前後または分周器４の内部に、内部クロックＣＬＫ１（Ｎ１）の位相を所定のタイミングだけずらす位相シフト回路が設けられると、データ出力ＤＱの位相は外部クロックＣＬＫより所定タイミング遅れる様に制御される。
【００２０】
さて、上記の分周器４は、高速の内部クロックＣＬＫ１をＮ分の１の周波数に分周する。そして、その分周されたクロックＮ２がレファレンスクロックとして位相比較器８に与えられる。分周することにより、位相比較器８での位相比較動作の頻度を落とすことができ、消費電力を抑えることができる。
【００２１】
位相比較器８は、両クロックの位相を比較し、レファレンスクロックＮ２に対して可変クロックＮ６の位相が進んでいるか、遅れているか、或いは一致しているかを判別する。その判別した結果、可変クロックＮ６の位相を遅らせるか、進ませるか、或いはそのままにするかを示す位相比較結果信号Ｎ７が生成される。
【００２２】
一般に、クロックイネーブル信号ＣＫＥにより活性化状態が与えられるリセット時に、外部クロックＣＬＫの位相とデータ出力ＤＱの位相とを合わせる様にまたは所定のタイミングずれを持つ様に、上記のＤＬＬ回路が動作する。そして、一旦両者の位相が一致すると、例外的な場合を除いて、両者の位相が大きくずれることはない。従って、ＤＬＬ回路が一旦ロック状態になると、その位相の一致を検出して分周器４の分周比を大きく変更し、位相比較器８の動作頻度を更に低くすることが好ましい。その結果、位相比較器８の消費電力を大きく抑えることができる。そのために、図２の例では、位相比較回路８が両入力クロックの位相の一致を検出すると位相同期検出信号ＪＳＴを分周器４に与える。
【００２３】
しかしながら、メモリが非活性状態になり、所定時間後に再度活性化状態になると、非活性状態になる前の状態での位相同期検出信号ＪＳＴが、そのまま使用され、分周器４の分周比を大きい状態に制御してしまう。ところが、非活性状態になる前の活性状態では、集積回路内の温度は高い状態にあり、その状態でロック状態であっても、再度活性化された時の温度の低い状態ではアンロック状態であることが多い。その場合、位相比較器８が保持していた位相同期検出信号ＪＳＴにより、分周器４の分周比は高いままの状態であり、位相比較器８の位相比較動作の頻度は低いままである。従って、ロック状態になるまでに長時間を要することになる。
【００２４】
図３は、本発明の実施の形態例の制御クロック生成回路のブロック図である。図２の各部に対応する部分には、同じ引用番号が与えられる。図３では、上記の図２の問題点を解決するために、制御クロック生成回路４０は、分周比制御回路１０を有する。この分周比制御回路１０は、位相比較器８からの位相同期検出信号ＪＳＴと入力バッファ１からのＤＬＬイネーブル信号ＤＬＬＥＮとを供給され、分周器４の分周比を制御する制御信号Ｎ８を生成する。分周比制御回路１０は、クロックイネーブル信号ＣＫＥに位相同期したＤＬＬイネーブル信号ＤＬＬＥＮが活性化状態にある場合は、位相比較器８からの位相同期検出信号ＪＳＴに応答して、分周器４の分周比を増加させる。また、ＤＬＬイネーブル信号ＤＬＬＥＮが非活性状態から活性化状態に変化した場合は、位相比較器８からの位相同期検出信号ＪＳＴの状態にかかわらず、分周器４の分周比を低下させる。具体的には、位相同期検出信号ＪＳＴを強制的にリセットし、そのリセット信号Ｎ８を分周器４に与える。
【００２５】
その結果、ＤＬＬイネーブル信号ＤＬＬＥＮが活性化状態にある場合は、図２と同様にＤＬＬ回路の位相同期検出信号ＪＳＴに応答して、分周器４の分周比を上げて位相比較器８の比較頻度を低下させ、消費電力を抑制することができる。そして、ＤＬＬイネーブル信号ＤＬＬＥＮが非活性状態から活性化状態に変化した場合は、非活性化される前の状態に基づく位相同期検出信号ＪＳＴにかかわらず、分周器４に与えられる制御信号Ｎ８がリセットされ、分周器４の分周比を低下させ、位相比較器８の比較動作の頻度を高くして、高速に位相同期したロック状態に推移させることができる。
【００２６】
また、図３中の破線で示される通り、位相同期検出信号ＪＳＴをチップセット端子から外部に出力することにより、前記位相同期状態をシステム側に伝えることができる。従って、システム側は、そのチップセット端子の信号を確認してから正規の入力データやアドレス信号を与えて、確実な動作制御を行うことができる。
【００２７】
次に、上記のＤＬＬ回路を構成する、可変遅延回路２、５、遅延制御回路９及び位相比較器８の具体的回路例を示す。
【００２８】
図４は、可変遅延回路の一例を示す回路図である。可変遅延回路２、５は同じ回路構成を有し、遅延制御信号ｐ１〜ｐ（ｎ）（図３中はＮ９）によりその遅延時間が選択される。この可変遅延回路は、入力端子ＩＮに印加されるクロックを所定時間遅延させて出力端子ＯＵＴに出力する。この例では、ｎ段の遅延回路となり、１段目はＮＡＮＤ711 、712 及びインバータ713 で構成され、２段目は、ＮＡＮＤ721 、722 及びインバータ723 で構成され、以下同様にして、ｎ段目はＮＡＮＤ761 、762 及び763 で構成される。
【００２９】
遅延制御信号ｐ１〜ｐ（ｎ）は、いずれか１つがＨレベルになり、他は全てＬレベルになる。そして、Ｈレベルになった遅延制御信号ｐによって対応するＮＡＮＤ711 、721 ，...761が１つだけ開かれ、入力ＩＮに印加されるクロックを通過させる。他のＬレベルの遅延制御信号ｐにより、対応する他のＮＡＮＤ711 、721 ，...761が全て閉じられる。図示される通り、遅延制御信号ｐ１がＨレベルの時はＮＡＮＤ711 が開かれ、入力端子ＩＮから、インバータ701 、ＮＡＮＤ711 、712 及びインバータ713 を経由して出力端子ＯＵＴまでの遅延経路が形成される。従って、ゲート４段の遅延を有する。
【００３０】
遅延制御信号ｐ２がＨレベルの時はＮＡＮＤ721 が開かれる。ゲート762 の入力は共にＨレベルであるので、インバータ763 の出力はＨレベル、同様にインバータ753 、743...の出力もＨレベルである。従って、ＮＡＮＤ722 も開かれた状態である。その結果、入力端子ＩＮから、インバータ701 、ゲート721 〜723 ，712 、713 を経由して出力端子ＯＵＴまでの遅延経路が形成される。従って、ゲート６段の遅延を有する。
【００３１】
以下、図４中に示された通り、Ｈレベルの遅延制御信号ｐが左に移動する度に、遅延経路のゲート数が２ゲートづつ増加する。遅延制御信号ｐ（ｎ）がＨレベルの時は、２＋２ｎ段のゲート数の遅延経路となる。
【００３２】
図５は、遅延制御回路９の回路図である。図５には、遅延制御回路の一部分が示され、説明の都合上、可変遅延回路の遅延制御信号Ｎ９の一部のｐ１〜ｐ６が示されているとする。この遅延制御回路には、位相比較器からの位相比較結果信号（Ｎ７）Ａ〜Ｄが与えられ、信号Ａ，ＢによりＨレベルの遅延制御信号ｐが右側にシフトされ、信号Ｃ、ＤによりＨレベルの遅延制御信号ｐが左側にシフトされる。
【００３３】
遅延制御回路９は、シフトレジスタ構成であり、その各段は、例えば１段目では、ＮＡＮＤゲート612 とインバータ613 からなるラッチ回路をそれぞれ有する。また、位相比較結果である検出信号Ａ〜Ｄ（図３中はＮ７）によりラッチ回路612 、613 の状態を強制的に反転させるトランジスタ614 、615 を有する。トランジスタ616 、617 は、反転の対象外の場合にトランジスタ614、615 によってはラッチ回路が反転されないようにする為に設けられる。２段目〜６段目の回路も同様の構成である。これらのトランジスタは全てＮチャネル型である。
【００３４】
今仮に、４段目の出力ｐ４がＨレベルの状態であるとする。他の出力は全てＬレベルの状態にある。各段のラッチ回路の状態は、図５にＨ、Ｌで示される通りである。即ち、１段目から３段目までは、ラッチ回路は、ＮＡＮＤ出力がＨレベルでインバータ出力がＬレベルであるのに対して、４段目から６段目では、ラッチ回路は、ＮＡＮＤ出力がＬレベルでインバータ出力がＨレベルである。従って、グランドに接続されているトランジスタは、617 、627 ，637 ，647 ，646 ，656 ，666 がそれぞれ導通状態にある。即ち、ラッチ状態の境界の両側にある４段目の回路のトランジスタ647 と３段目のトランジスタ636 が導通状態にあり、検出信号ＢまたはＣによりそのラッチ状態が反転可能な状態になっている。
【００３５】
そこで、仮に、検出信号ＣにＨレベルが与えられると、トランジスタ645 が導通し、インバータ643 の出力が強制的にＨレベルからＬレベルに駆動される。その為、ＮＡＮＤゲート642 の出力もＬレベルからＨレベルに切り換えられ、その状態がラッチされる。ＮＡＮＤゲート642 の出力がＨレベルになることで，ＮＯＲゲート641 の出力ｐ４はＬレベルになり、代わってインバータ643 の出力のＬレベルへの変化によりＮＯＲゲート651 の出力ｐ５がＨレベルに切り換えられる。その結果、Ｈレベルの遅延制御信号はｐ４からｐ５にシフトする。図６で説明した通り、Ｈレベルの遅延制御信号ｐが左側にシフトすることで、可変遅延回路の遅延経路が長くなり遅延時間は長くなるように制御される。
【００３６】
一方、仮に、検出信号ＢにＨレベルが与えられると、上記の同様の動作により、３段目のラッチ回路のＮＡＮＤゲート632 の出力がＬレベルに強制的に切り換えられ、インバータ６３３の出力はＨレベルに切り換わる。その結果、出力ｐ３がＨレベルになる。これにより、可変遅延回路２、５の遅延経路が短くなり遅延時間は短くなるように制御される。
【００３７】
更に、出力ｐ５またはｐ３がＨレベルになると、今度は、検出信号ＡまたはＤによりＨレベルの出力がそれぞれ右側または左側にシフト制御される。即ち、検出信号Ａ，ＢはＨレベルの出力を右側にシフト制御し、検出信号Ｃ、ＤはＨレベルの出力を左側にシフト制御する。更に、検出信号Ａ，Ｄは、奇数番目の出力ｐ１，ｐ３，ｐ５がＨレベルの状態の時にシフト制御し、検出信号Ｂ、Ｃは偶数番目の出力ｐ２，ｐ４，ｐ６がＨレベルの時にシフト制御する。
【００３８】
図６は、位相比較器８の回路図である。この位相比較器には、可変クロックＶａｒｉＣＬＫとレファレンスクロックＲｅｆＣＬＫのクロックの位相の関係を検出する位相検出部５１を有する。この位相検出部５１は、ＮＡＮＤゲート501 、502 及び503 、504 からなるラッチ回路を２つ有し、レファレンスクロックＲｅｆＣＬＫに対して可変クロックＶａｒｉＣＬＫの位相が、（１）一定時間以上進んでいる場合、（２）一定時間内程度の位相差の関係にある場合、及び（３）一定時間以上遅れている場合を検出する。検出出力ｎ１〜ｎ４の組み合わせにより上記３つの状態が検出される。
【００３９】
サンプリングパルス発生部５２は、ＮＡＮＤゲート505 、遅延回路506 、ＮＯＲゲート507 からなり、２つのクロックＲｅｆＣＬＫとＶａｒｉＣＬＫが共にＨレベルになる時にサンプリング信号をノードｎ９に出力する。サンプリングラッチ回路部５３は、サンプリング信号ｎ９により、検出出力ｎ１〜ｎ４をサンプリングゲート508 〜511 によりサンプリングし、ＮＡＮＤ512 、513 及び514 、515 からなるラッチ回路でラッチする。従って、サンプリング時の検出出力ｎ１〜ｎ４がノードｎ５〜ｎ８にそれぞれラッチされる。
【００４０】
２分の１分周回路５４はＪＫフリップフロップ構成であり、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになる時をＮＡＮＤゲート520 で検出し、その検出パルスｎ１０を２分の１分周して、逆相のパルス信号ｎ１１とｎ１２とを生成する。デコード部５５は、サンプリングラッチされたノードｎ５〜ｎ８の信号をデコードして、可変クロックＶａｒｉＣＬＫがレファレンスクロックＲｅｆＣＬＫより進んでいる時はダイオード536 の出力をＨレベルにし、両クロックの位相が一致している時はダイオード536 と540 の出力を共にＬレベルにし、更に可変クロックＶａｒｉＣＬＫがレファレンスクロックＲｅｆＣＬＫより遅れている時はダイオード540 の出力をＨレベルにする。出力回路部５６は、デコード部５５の出力に応じて、逆相パルス信号ｎ１１とｎ１２に応答して、検出信号Ａ〜Ｄを出力する。検出信号Ａ〜Ｄは、既に説明した通り遅延制御回路の状態を制御する。
【００４１】
また、ラッチ回路５０８と５１０の２つのノードｎ５、ｎ８を入力とするＡＮＤゲート５１６，ＮＯＲゲート５１７及びＯＲゲート５１８が設けられ、２つのノードｎ５，ｎ８が共にＨレベルの時または共にＬレベルの時に位相同期検出信号ＪＳＴが生成される。
【００４２】
図７は、図６の動作を示すタイミングチャート図である。この図では、可変クロックＶａｒｉＣＬＫがレファレンスクロックＲｅｆＣＬＫより進んでいる状態、両クロックの位相が一致している状態、そして可変クロックＶａｒｉＣＬＫがレファレンスクロックＲｅｆＣＬＫより遅れる状態を順に示している。即ち、サンプリングパルスｎ９がＳ１，Ｓ２の時は、可変クロックＶａｒｉＣＬＫが進んでいるので、それが検出され、パルスｎ１２に応答して検出信号ＣがＨレベルで出力され、またパルスｎ１１に応答して検出信号ＤがＨレベルで出力される。サンプリングパルスがＳ３の時は、位相が一致して検出信号Ａ〜Ｄは全てＬレベルとなり、位相同期検出信号ＪＳＴはＨレベルとなる。更に、サンプリングパルスＳ４，Ｓ５，Ｓ６の時は、可変クロックＶａｒｉＣＬＫが遅れているので、それが検出され、パルスｎ１１に応答して検出信号Ｂが或いはパルスｎ１２に応答して検出信号ＡがそれぞれＨレベルになる。
【００４３】
上記の動作を以下に順番に説明する。
【００４４】
［サンプリングパルスＳ１］
この期間では、可変クロックＶａｒｉＣＬＫが進んでいるので、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＬレベルの状態から、可変クロックＶａｒｉＣＬＫが先にＨレベルになり、ノードｎ２がＬレベル、ノードｎ１がＨレベルでラッチされる。ＮＡＮＤ及びインバータ500 は、可変クロックＶａｒｉＣＬＫを一定時間遅らせる遅延エレメントであり、ＮＡＮＤ503 、504 でも同様にノードｎ３＝Ｈレベル、ノードｎ４＝Ｈレベルがラッチされる。そこで、サンプリング発生部５２にて、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになるタイミングから、遅延回路506 の遅延時間分の幅を持つサンプリングパルスｎ９が生成され、位相比較部５１でのラッチ状態がサンプリングされ、ラッチ部５３でそのラッチ状態がラッチされる。即ち、ノードｎ１〜ｎ４の状態がノードｎ５〜ｎ８に転送される。
【００４５】
そして、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになるタイミングでパルスｎ１０が生成される。分周回路部５４は、ＮＡＮＤ524 、525 のラッチ回路とＮＡＮＤ528 、529 のラッチ回路とがゲート526 、527 及びゲート530 、531 で結合され、それらのゲートは、パルスｎ１０の反転、非反転パルスで開かれる。従って、パルスｎ１０が２分の１に分周される。
【００４６】
デコーダ部５５では、ノードｎ５〜ｎ８のＨ、Ｌ、Ｈ、Ｌレベルの状態により、インバータ536 の出力がＨレベルに、インバータ540 の出力がＬレベルになる。従って、パルスｎ１２に応答して、インバータ536 のＨレベルがＮＡＮＤ543 、インバータ544 を介して、検出信号ＣをＨレベルにする。検出信号ＣのＨレベルにより、シフトレジスタのＨレベルの出力は左側にシフトし、可変遅延回路の遅延経路が長くなる。その結果、可変クロックＶａｒｉＣＬＫは遅れる方向に制御される。また、ノードｎ５，ｎ８がＬ、Ｈレベルであるので、位相同期検出信号ＪＳＴはＬレベルである。
【００４７】
［サンプリングパルスＳ２］
上記の同様に、可変クロックＶａｒｉＣＬＫが進んでいることが、位相比較部５１で検出され、パルスｎ１１に応答して検出信号ＤがＨレベルになる。従って、同様に遅延制御回路の遅延制御信号Ｎ９（ｐ１〜ｐｎ）のＨレベル出力は左側に移動し、可変遅延回路の遅延経路はより長くなる。
【００４８】
［サンプリングパルスＳ３］
サンプリングパルスＳ３が出力されるタイミングでは、両クロックＶａｒｉＣＬＫとＲｅｆＣＬＫとはほとんど位相が一致する。遅延エレメント505 での遅延時間以内の位相ずれを有する場合は、可変クロックＶａｒｉＣＬＫがわずかに進んでいる時は、
ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｌ、ｎ４＝Ｈ
ｎ５＝Ｈ、ｎ６＝Ｌ、ｎ７＝Ｌ、ｎ８＝Ｈ
となる。この状態が図７に示されている。また、遅延エレメント505 での遅延時間以内の位相ずれを有する場合で、可変クロックＶａｒｉＣＬＫがわずかに遅れている時は、
ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｈ、ｎ４＝Ｌ
ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｈ、ｎ８＝Ｌ
となる。
【００４９】
いずれの場合でも、デコーダ部５５によりデコードされ、両インバータ536 、540 の出力が共にＬレベルとなり、検出出力Ａ〜ＤはすべてＬレベルとなる。その結果、遅延制御回路の状態は変化せず、可変遅延回路の遅延時間の変化しない。また、位相同期検出信号ＪＳＴはＨレベルとなる。この状態はラッチ回路５０８，５１０により保持される。
【００５０】
［サンプリングパルスＳ４，Ｓ５，Ｓ６］
この場合は、可変クロックＶａｒｉＣＬＫが遅れている。従って、位相比較部５１のラッチ状態は、
ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ
となり、その結果、サンプリングされたラッチ部５３でも、
ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｌ、ｎ８＝Ｈ
となる。この状態がデコーダ部５５でデコードされ、インバータ536 はＬレベル出力、インバータ540 はＨレベル出力になる。従って、パルスｎ１１とｎ１２に応答して、検出信号ＢとＡとがそれぞれＨレベルとなる。その結果、遅延制御回路の遅延制御信号Ｎ９のＨレベルの信号ｐが右方向にシフトし、可変遅延回路の遅延経路を短くして遅延時間を短くする。そのため、可変クロックＶａｒｉＣＬＫが進む方向に制御される。この時、位相同期検出信号ＪＳＴはＬレベルである。
【００５１】
図８は、入力バッファ１の回路図である。入力バッファ１は、外部クロックＣＬＫの入力バッファ８０と外部クロックＣＬＫが有効であることを示すクロックイネーブル信号ＣＫＥの入力バッファ８１とで構成される。この入力バッファ１は、クロックイネーブル信号ＣＫＥが非活性化状態のＬレベルの時は、外部クロックＣＬＫに応答して内部クロックＣＬＫ１を生成し、クロックイネーブル信号ＣＫＥが活性化状態のＨレベルの時は、内部クロックＣＬＫ１は生成しない。
【００５２】
図８に示される通り、外部クロックの入力バッファ８０は、Ｐ型トランジスタ３７４，３７５とＮ型トランジスタ３７６，３７７，３７８からなる差動回路３７３と、インバータ３７９〜３８２，３８４と、ＮＡＮＤゲート３８３とを有する。また、クロックイネーブル信号ＣＫＥの入力バッファ８１は、Ｐ型トランジスタ３８６，３８７とＮ型トランジスタ３８８〜３９０からなる差動回路３８５と、インバータ３９１〜３９３と、容量３９４と、トランスファーゲート３９６と、インバータ４００，４０１からなるラッチ回路３９９とを有する。
【００５３】
図９は、図８の入力バッファの動作タイミングチャート図である。図９のタイミングチャート図では、クロックイネーブル信号ＣＫＥが非活性状態のＬレベルから活性状態のＨレベルに遷移する場合を示す。外部クロックＣＬＫがＬレベルの場合、トランスファー３７６が非導通になり、インバータ３８１の出力をＬレベルにする。その結果、トランスファーゲート３９６が導通する。その時の、クロックイネーブル信号ＣＫＥの状態が、ラッチ回路３９９に保持される。クロックイネーブル信号ＣＫＥがＬレベルの時は、トランジスタ３８８が非導通となり、インバータ４００の出力はＨレベルを保持する。即ち信号ＣＳＵＺはＨレベルとなり、ＮＡＮＤゲート３８３は出力を強制的にＨレベル、内部クロックＣＬＫ１を強制的にＬレベルにする。従って、クロックイネーブル信号ＣＫＥがＬレベルの間は、内部クロックＣＬＫ１は生成されない。
【００５４】
そこで、クロックイネーブル信号ＣＫＥが活性化状態のＨレベルになると、外部クロックＣＬＫのＬレベル時にトランスファーゲート３９６が導通し、ラッチ回路３９９がクロックイネーブル信号ＣＫＥの状態をラッチする。その結果、信号ＣＳＵＺはＬレベルとなり、ＮＡＮＤゲート３８３を介して外部クロックＣＬＫに応じた内部クロックＣＬＫ１が生成される。
【００５５】
更に、信号ＣＳＵＺに応答して、インバータ４０２を介して、ＤＬＬイネーブル信号ＤＬＬＥＮが生成される。即ち、ＤＬＬイネーブル信号ＤＬＬＥＮは、クロックイネーブル信号ＣＫＥに位相同期した制御信号であり、メモリ装置自体が活性状態になると、ＤＬＬイネーブル信号ＤＬＬＥＮはＨレベルとなる。
【００５６】
図１０は、分周比制御回路１０の回路図である。また、図１１は、図１０の分周比制御回路のタイミングチャート図である。分周比制御回路１０は、インバータ８２〜８４，８７とＮＡＮＤゲート８５，８６を有し、位相比較器８が入力クロックの位相が一致しロック状態となったことを検出する位相同期検出信号ＪＳＴと、ＤＬＬイネーブル信号ＤＬＬＥＮを供給される。分周比制御回路１０は、ＤＬＬイネーブル信号ＤＬＬＥＮが活性状態（Ｈレベル）の時に位相同期検出信号ＪＳＴがＨレベルになると、分周比制御信号Ｎ８をＨレベルにする。その結果、分周器４の分周比が大きく制御される。また、分周比制御回路１０は、ＤＬＬイネーブル信号ＤＬＬＥＮが非活性状態（Ｌレベル）になった後、再度活性状態（Ｈレベル）になると、インバータ８２〜８４とＮＡＮＤゲート８５により、ノードＮ１１にワンショットパルスを生成し、位相同期検出信号ＪＳＴが入力されるＮＡＮＤゲート８６の出力Ｎ１２をＨレベルにリセットし、分周比制御信号Ｎ８を強制的にＬレベルに制御する。その結果、分周器４の分周比は強制的に小さく制御される。
【００５７】
ＤＬＬイネーブル信号ＤＬＬＥＮの活性化時に分周器４の分周比が強制的に小さくなり、位相比較器８は、高い周波数の入力クロックＮ２，Ｎ６に応答して位相比較動作を行う。そして、すぐに両入力クロックＮ２，Ｎ６の位相が一致する場合は、図１１の実線に示される通り位相同期検出信号ＪＳＴがＨレベルを維持し、分周比制御信号Ｎ８が再びＨレベルになる。また、しばらく両入力クロックＮ２、Ｎ６の位相が一致しない場合は、図１１の破線に示される通り、所定時間の間分周比制御信号Ｎ８はＬレベル状態を維持し、位相比較器８は高周波クロックに応答して位相比較動作を行う。そして、やがて入力クロックの位相の一致が検出されて位相同期検出信号ＪＳＴがＨレベルとなり、分周比制御信号Ｎ８はＨレベルとなり、分周器４の分周比は小さくなる。
【００５８】
図１２は、分周器４の回路図である。図１２に示された分周器４は、内部クロックＣＬＫ１（Ｎ１）を供給されその周波数を４分の１にする４分周器８８と、周波数を８分の１にする８分周器８９とを有する。４分周器８８は、例えばＪＫフリップフロップを２段構成にして実現され、８分周器８９はその４分周器８８を２段構成にして実現される。そして、ＮＡＮＤゲート９０、インバータ９１、ＡＮＤゲート９２を有し、分周比制御信号Ｎ８により分周比が４と８に制御される。
【００５９】
図１３は、図１２の分周器４の動作を示す波形図である。内部クロックＣＬＫ１に対して、４分周器８８は４分の１の周波数の信号Ｃ４０９を生成し、８分周器８９は８分の１の周波数の信号を生成する。そして、分周比制御信号Ｎ８がＬレベルの時は、ＮＡＮＤゲート９０の出力が強制的にＨレベルにされ、ノードＣ４１０のＨレベルにより、４分周器８８の出力Ｃ４０９はＡＮＤゲート９２を経由して分周されたクロックＮ２として出力される。即ち、分周器４の分周比は少ない。
【００６０】
また、分周比制御信号Ｎ８がＨレベルの時は、インバータ９１及びＮＡＮＤゲート９０を介して８分周器８９の８分の１の周波数のクロックが出力される。即ち、出力Ｃ４１０は内部クロックＣＬＫ１の８分の１の周波数のクロックである。そして、ＡＮＤゲート９２により出力Ｃ４０９とＣ４１０とが合成され、分周されたクロックＮ２が生成される。このクロックＮ２は、Ｈレベルのパルス幅が分周比制御信号Ｎ８がＬレベルの場合のクロックＮ２と同じであり、その周波数は内部クロックＣＬＫ１の８分の１になっている。
【００６１】
上記の通り、分周器４は、分周比制御信号Ｎ８により、内部クロックＣＬＫ１を低い分周比で分周したり高い分周比で分周したりする。そして、分周されたクロックＮ２は、図３に示される通り、位相比較器８のレファレンスクロック端子に供給される。
【００６２】
図６の位相比較器８の説明から明らかな通り、供給されるクロックＮ２の周波数が高いと、位相比較動作の頻度も高くなり、可変遅延回路２，５への遅延制御信号の変化も頻繁に行われる。それに対して、位相比較器８に供給されるクロックＮ２の周波数が低いと、位相比較動作の頻度も低くなる。従って、ＤＬＬ回路がロックした時に分周器４の分周比を高くしてクロックの周波数を下げることで、位相比較器８，遅延制御回路９及び可変遅延回路２，５の消費電力を抑えることができる。そして、メモリ装置が非活性状態の時には内部クロックが生成されずに位相比較器８の動作はストップする。しかも、メモリ装置が再度活性化（リセット）される場合は、強制的に分周器４の分周比を小さくして位相比較器８の位相比較動作の頻度を高めて、ロック状態にするまでの時間を短縮することができる。
【００６３】
図１４は、本発明の他の実施の形態例であるＰＬＬ回路を示す図である。ＰＬＬ回路は、レファレンスクロックＲｅｆＣＬＫと可変クロックＶａｒｉＣＬＫとの位相を比較する位相比較回路１０２と、その位相比較結果信号Ｎ２１から、位相差に応じた電圧Ｖを生成する積分回路１０３と、その出力電圧Ｖに応じた周波数の内部クロックｆを生成する電圧制御発振回路１０４と、その内部クロックを分周する分周器１０５とから構成される。
【００６４】
レファレンスクロックＲｅｆＣＬＫに対して可変クロックＶａｒｉＣＬＫの位相が進んでいる時は、内部クロックｆの周波数が低くなる様な入力電圧Ｖが生成され、レファレンスクロックＲｅｆＣＬＫに対して可変クロックＶａｒｉＣＬＫの位相が遅れている時は、内部クロックｆの周波数が高くなる様な入力電圧Ｖが生成されることで、レファレンスクロックＲｅｆＣＬＫに位相同期した内部クロックｆが生成される。
【００６５】
本実施の形態例では、レファレンスクロックＲｅｆＣＬＫは、外部クロックＣＬＫが供給される入力バッファ１００の出力クロックＣＬＫ１を、分周器１０１により分周することで、生成される。レファレンスクロックＲｅｆＣＬＫを低周波数にすることで、位相比較器１０２の動作頻度を下げて低消費電力にすることができる。
【００６６】
かかる実施の形態例でも、上記のＤＬＬ回路の場合と同様に、位相比較器１０２が両クロックの位相が一致した時に位相同期検出信号ＪＳＴを生成する。そして、その位相同期検出信号ＪＳＴに応答して、分周比制御回路１０６は制御信号Ｎ２０により、分周器１０１の分周比を更に上げてレファレンスクロックの周波数を落とす。また、分周比制御回路１０６は、図１０に示された回路構成を有し、入力バッファからのＰＬＬイネーブル信号ＰＬＬＥＮが非活性状態から活性状態になるリセット時に、上記位相同期検出信号ＪＳＴをリセットして、制御信号Ｎ２０により、分周器１０１の分周比を下げる。その結果、位相比較器１０２の位相比較動作の頻度が高くなり、ＰＬＬ回路のロックオンするまでの時間が短くなる。
【００６７】
【発明の効果】
以上説明した通り、本発明によれば、供給されるクロックの位相に同期して所定の回路動作を実現する為の制御クロックを生成する回路を有する集積回路装置において、制御クロック生成回路の消費電力を抑制しつつ集積回路装置のリセット時の位相同期動作を高速化することができる。
【図面の簡単な説明】
【図１】本実施の形態例の制御クロック生成回路を有するＳＤＲＡＭの全体構成を示す図である。
【図２】制御クロック生成回路の一例のブロック図である。
【図３】本発明の実施の形態例の制御クロック生成回路のブロック図である。
【図４】可変遅延回路の一例を示す回路図である。
【図５】遅延制御回路の回路図である。
【図６】位相比較器の回路図である。
【図７】図６の動作を示すタイミングチャート図である。
【図８】入力バッファの回路図である。
【図９】図８の入力バッファの動作タイミングチャート図である。
【図１０】分周比制御回路１０の回路図である。
【図１１】図１０の分周比制御回路のタイミングチャート図である。
【図１２】分周器の回路図である。
【図１３】図１２の分周器の動作を示す波形図である。
【図１４】本発明の他の実施の形態例であるＰＬＬ回路を示す図である。
【符号の説明】
１ 入力バッファ
２，５ 可変遅延回路
４ 分周器
８ 位相比較器
９ 遅延制御回路
１０ 分周比制御回路
ＣＬＫ 外部クロック
ＣＬＫ１ 内部クロック
ＪＳＴ 位相同期検出信号
Ｎ４ 制御クロック
Ｎ７ 位相比較結果信号
Ｎ９ 遅延制御信号
【発明の属する技術分野】
本発明は、供給されるクロックの位相に同期して所定の回路動作を実現する為の制御クロックを生成する回路を有する集積回路装置に関し、消費電力を抑制しつつリセット時の位相同期動作を高速化することができる制御クロック生成回路を有する集積回路装置に関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、高速化の一途をたどっている。最近では、システム側から与えられる外部クロックに同期して内部動作、データ出力、データやアドレス入力を行うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が注目されている。かかるＳＤＲＡＭにおいて特徴的な点の一つは、外部クロックに位相が同期した或いは外部クロックの位相から所定の位相差を有するタイミングでデータを出力することにある。そのために、データ出力回路を制御する為の制御クロックを生成する制御クロック生成回路を内部に設ける。
【０００３】
かかる制御クロック生成回路は、例えばディレード・ロック・ループ（ＤＬＬ）回路を有し、ダミー出力信号をレファレンスのクロックと位相比較し、クロックを遅延させる可変遅延回路の遅延量をそれらの位相が一致する様に制御する。かかる制御クロックを生成する回路例を、本出願人は、例えば平成８（１９９６）年１２月１９日に出願された特願平８−３３９９８８号で提案した。或いは、平成９（１９９７）年３月２１日に出願された特願平９−６８８０４号で提案した。
【０００４】
【発明が解決しようとする課題】
しかしながら、クロックの高速化に伴いクロックの位相比較の頻度が高くなりすぎＤＬＬ回路の消費電力の増大を招いている。そこで、上記の特願平９−６８８０４号にて低消費電力化可能な構成を提案したが、かかる構成では消費電力の低下は実現できるが、電源オンなど活性化直後のＤＬＬ回路の動作が低速であり、位相比較を継続して最終的に位相が一致するまでに所定の時間を要するという問題を招いている。
【０００５】
そこで、本発明の目的は、低消費電力で且つ動作開始時のクロックの位相同期までの時間を短縮することができる制御クロック生成回路を有する集積回路装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、供給されるクロックを分周する分周器により分周されたレファレンスクロックと、可変クロックとの位相を比較する位相比較回路が、両クロックの位相が一致したことを検出した時に位相同期検出信号を生成し、その位相同期検出信号により分周器の分周比を高くして位相比較器の動作頻度を下げる。そして、更に、非活性状態から活性状態になるリセット時に、前記位相同期検出信号をリセットして分周器の分周比をもとの低い状態にして位相比較回路の動作頻度をもとの高い状態にして、両クロックの位相同期までに要する時間を短くすることを特徴とする。
【０００７】
上記の発明によれば、活性状態で位相同期が検出されると分周器の分周比が高くされて位相比較器の動作の頻度を下げて、消費電力を抑える。そして、リセット時には、その位相同期検出信号をリセットして分周器の分周比をもとの低い状態にして位相比較動作の頻度をあげる。
【０００８】
本発明は、レファレンスクロックと可変クロックとの位相を比較する位相比較器と、供給されるクロックを分周して前記レファレンスクロックを生成する分周器とを有する集積回路装置において、
前記位相比較器は、位相比較結果に応じて位相が変化する可変クロックと前記レファレンスクロックとの位相が一致するときに位相同期検出信号を生成し、
前記分周器は、前記供給されるクロックを第１の分周比で分周し、前記位相同期検出信号に応答して該第１の分周比よりも高い第２の分周比に変更し、
非活性化状態から活性化状態に変更されるリセット時に、前記位相同期検出信号がリセットされて、前記分周器は前記第１の分周比で分周し、前記位相比較器は該リセット時に短周期での位相比較を行うことを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面を参照して説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１０】
図１は、本実施の形態例の制御クロック生成回路を有するＳＤＲＡＭの全体構成を示す図である。この例では、コラム系の回路２０がパイプライン構成される。共通のアドレス端子Ａｄｄから行アドレスとコラムアドレスとが供給されるが、外部クロックＣＬＫに同期して供給された行アドレスは、行アドレスバッファ２３に取り込まれ、増幅され、行デコーダ２４に供給される。行デコーダ２４により選択されたワード線ＷＬが駆動され、メモリセル２６が選択される。メモリセル２６のデータはビット線ＢＬ，／ＢＬの一方に出力され、他方のレファレンス電圧と共に、センスアンプ２７で増幅される。ここまでが、行アドレス側の回路の動作である。
【００１１】
その後、コラムアドレスが外部クロックＣＬＫに同期してアドレス端子Ａｄｄに供給され、コラムアドレスバッファ２８で増幅される。そのアドレス信号はコラムデコーダ２９でデコードされ、コラムゲート選択信号ＣＬによりセンスアンプ２７のうち選択されたセンスアンプがデータバス線対ＤＢ，／ＤＢに接続される。そして、データバス線対ＤＢ，／ＤＢのデータが、データバスアンプ３０で更に増幅される。コラム系の回路２０のうち、ここまでの回路が例えば初段のパイプライン回路に対応する。
【００１２】
外部クロックＣＬＫは、一旦クロック入力バッファ１で増幅されて、クロックＣＬＫ１として、内部クロック生成回路であるＤＬＬ（Delayed Lock Loop 、デレイド・ロック・ループ) 回路２２に与えられる。ＤＬＬ回路２２では、クロックＣＬＫ１と所定の位相関係を有する内部クロックＣＬＫ２が生成される。内部クロックＣＬＫ２は、パイプラインゲート１３に供給され、パイプラインゲート１３が内部クロックＣＬＫ２に同期して開かれる。
【００１３】
更に、データバスコントロール回路３１は、第二段のパイプライン回路に対応し、データバス選択等の所定の制御動作が行われる。そして、更にパイプラインゲート１５が制御クロックＣＬＫ３に同期して開かれ、データバスコントロール回路３１の出力信号が出力回路３に与えられる。そして、出力回路３から読み出しデータがデータ出力端子ＤＱに出力される。
【００１４】
内部クロックＣＬＫ１は、更に、制御クロック生成回路４０にも与えられる。制御クロック生成回路４０は、後述するＤＬＬ回路を有し、出力データのタイミングを制御する制御クロックＣＬＫ３を生成する。
【００１５】
図２は、制御クロック生成回路４０の一例のブロック図である。図２は、外部からクロックＣＬＫが供給される入力バッファ１、データ出力ＤＱを出力する出力バッファ３と、入力バッファ１から生成される内部クロックＣＬＫ１をレファレンスクロックとして与えられ、データ出力ＤＱを出力する為の制御クロックＣＬＫ３（Ｎ４）を、レファレンスクロックに位相同期して生成する制御クロック生成回路４０とを示す。制御クロックＣＬＫ３（Ｎ４）は、データ出力バッファ３内の内部ゲートに与えられても良く、または、図１で示された通り、出力バッファ３の前段のパイプラインゲート１５に供給されても良い。
【００１６】
制御クロック生成回路４０は、内部クロックＣＬＫ１を分周する分周器４を有する。分周器４の出力クロックＮ２は、位相比較器８のレファレンス入力側に与えられる。また、分周器４の出力クロックＮ２は、可変遅延回路５を経由し、更にダミーデータ出力バッファ６及びダミー入力バッファ７を経由して、位相比較器８の可変クロック入力側に与えられる。位相比較器８の位相比較結果信号Ｎ７は、遅延制御回路９に供給され、遅延制御回路９は両入力クロックＮ２とＮ６との位相が一致する様に、遅延制御信号Ｎ９を生成し、可変遅延回路５に供給する。
【００１７】
上記の位相比較器８、遅延制御回路９、可変遅延回路５、ダミーデータ出力バッファ６及びダミー入力バッファ７により、ＤＬＬ回路が構成される。そして、上記の通り、ＤＬＬ回路により、クロックＮ２及びＮ６との位相が一致する様に可変遅延回路５の遅延量が制御される。従って、ダミーデータ出力バッファ６のダミー出力Ｎ５の位相は、外部クロックＣＬＫの位相と一致する様に制御される。
【００１８】
上記の如く生成された遅延制御信号Ｎ９は、内部クロックＣＬＫ１が供給されて伝播する可変遅延回路２にも供給される。そして、その可変遅延回路２の出力クロックＮ４が、制御クロックＣＬＫ３としてデータ出力バッファ３に与えられる。可変遅延回路２は可変遅延回路５と同等の回路構成であり、同じ遅延制御信号により同じ遅延特性を有するので、データ出力ＤＱの位相は、外部クロックＣＬＫの位相に一致する。
【００１９】
図２において、図示されないが分周器４の前後または分周器４の内部に、内部クロックＣＬＫ１（Ｎ１）の位相を所定のタイミングだけずらす位相シフト回路が設けられると、データ出力ＤＱの位相は外部クロックＣＬＫより所定タイミング遅れる様に制御される。
【００２０】
さて、上記の分周器４は、高速の内部クロックＣＬＫ１をＮ分の１の周波数に分周する。そして、その分周されたクロックＮ２がレファレンスクロックとして位相比較器８に与えられる。分周することにより、位相比較器８での位相比較動作の頻度を落とすことができ、消費電力を抑えることができる。
【００２１】
位相比較器８は、両クロックの位相を比較し、レファレンスクロックＮ２に対して可変クロックＮ６の位相が進んでいるか、遅れているか、或いは一致しているかを判別する。その判別した結果、可変クロックＮ６の位相を遅らせるか、進ませるか、或いはそのままにするかを示す位相比較結果信号Ｎ７が生成される。
【００２２】
一般に、クロックイネーブル信号ＣＫＥにより活性化状態が与えられるリセット時に、外部クロックＣＬＫの位相とデータ出力ＤＱの位相とを合わせる様にまたは所定のタイミングずれを持つ様に、上記のＤＬＬ回路が動作する。そして、一旦両者の位相が一致すると、例外的な場合を除いて、両者の位相が大きくずれることはない。従って、ＤＬＬ回路が一旦ロック状態になると、その位相の一致を検出して分周器４の分周比を大きく変更し、位相比較器８の動作頻度を更に低くすることが好ましい。その結果、位相比較器８の消費電力を大きく抑えることができる。そのために、図２の例では、位相比較回路８が両入力クロックの位相の一致を検出すると位相同期検出信号ＪＳＴを分周器４に与える。
【００２３】
しかしながら、メモリが非活性状態になり、所定時間後に再度活性化状態になると、非活性状態になる前の状態での位相同期検出信号ＪＳＴが、そのまま使用され、分周器４の分周比を大きい状態に制御してしまう。ところが、非活性状態になる前の活性状態では、集積回路内の温度は高い状態にあり、その状態でロック状態であっても、再度活性化された時の温度の低い状態ではアンロック状態であることが多い。その場合、位相比較器８が保持していた位相同期検出信号ＪＳＴにより、分周器４の分周比は高いままの状態であり、位相比較器８の位相比較動作の頻度は低いままである。従って、ロック状態になるまでに長時間を要することになる。
【００２４】
図３は、本発明の実施の形態例の制御クロック生成回路のブロック図である。図２の各部に対応する部分には、同じ引用番号が与えられる。図３では、上記の図２の問題点を解決するために、制御クロック生成回路４０は、分周比制御回路１０を有する。この分周比制御回路１０は、位相比較器８からの位相同期検出信号ＪＳＴと入力バッファ１からのＤＬＬイネーブル信号ＤＬＬＥＮとを供給され、分周器４の分周比を制御する制御信号Ｎ８を生成する。分周比制御回路１０は、クロックイネーブル信号ＣＫＥに位相同期したＤＬＬイネーブル信号ＤＬＬＥＮが活性化状態にある場合は、位相比較器８からの位相同期検出信号ＪＳＴに応答して、分周器４の分周比を増加させる。また、ＤＬＬイネーブル信号ＤＬＬＥＮが非活性状態から活性化状態に変化した場合は、位相比較器８からの位相同期検出信号ＪＳＴの状態にかかわらず、分周器４の分周比を低下させる。具体的には、位相同期検出信号ＪＳＴを強制的にリセットし、そのリセット信号Ｎ８を分周器４に与える。
【００２５】
その結果、ＤＬＬイネーブル信号ＤＬＬＥＮが活性化状態にある場合は、図２と同様にＤＬＬ回路の位相同期検出信号ＪＳＴに応答して、分周器４の分周比を上げて位相比較器８の比較頻度を低下させ、消費電力を抑制することができる。そして、ＤＬＬイネーブル信号ＤＬＬＥＮが非活性状態から活性化状態に変化した場合は、非活性化される前の状態に基づく位相同期検出信号ＪＳＴにかかわらず、分周器４に与えられる制御信号Ｎ８がリセットされ、分周器４の分周比を低下させ、位相比較器８の比較動作の頻度を高くして、高速に位相同期したロック状態に推移させることができる。
【００２６】
また、図３中の破線で示される通り、位相同期検出信号ＪＳＴをチップセット端子から外部に出力することにより、前記位相同期状態をシステム側に伝えることができる。従って、システム側は、そのチップセット端子の信号を確認してから正規の入力データやアドレス信号を与えて、確実な動作制御を行うことができる。
【００２７】
次に、上記のＤＬＬ回路を構成する、可変遅延回路２、５、遅延制御回路９及び位相比較器８の具体的回路例を示す。
【００２８】
図４は、可変遅延回路の一例を示す回路図である。可変遅延回路２、５は同じ回路構成を有し、遅延制御信号ｐ１〜ｐ（ｎ）（図３中はＮ９）によりその遅延時間が選択される。この可変遅延回路は、入力端子ＩＮに印加されるクロックを所定時間遅延させて出力端子ＯＵＴに出力する。この例では、ｎ段の遅延回路となり、１段目はＮＡＮＤ711 、712 及びインバータ713 で構成され、２段目は、ＮＡＮＤ721 、722 及びインバータ723 で構成され、以下同様にして、ｎ段目はＮＡＮＤ761 、762 及び763 で構成される。
【００２９】
遅延制御信号ｐ１〜ｐ（ｎ）は、いずれか１つがＨレベルになり、他は全てＬレベルになる。そして、Ｈレベルになった遅延制御信号ｐによって対応するＮＡＮＤ711 、721 ，...761が１つだけ開かれ、入力ＩＮに印加されるクロックを通過させる。他のＬレベルの遅延制御信号ｐにより、対応する他のＮＡＮＤ711 、721 ，...761が全て閉じられる。図示される通り、遅延制御信号ｐ１がＨレベルの時はＮＡＮＤ711 が開かれ、入力端子ＩＮから、インバータ701 、ＮＡＮＤ711 、712 及びインバータ713 を経由して出力端子ＯＵＴまでの遅延経路が形成される。従って、ゲート４段の遅延を有する。
【００３０】
遅延制御信号ｐ２がＨレベルの時はＮＡＮＤ721 が開かれる。ゲート762 の入力は共にＨレベルであるので、インバータ763 の出力はＨレベル、同様にインバータ753 、743...の出力もＨレベルである。従って、ＮＡＮＤ722 も開かれた状態である。その結果、入力端子ＩＮから、インバータ701 、ゲート721 〜723 ，712 、713 を経由して出力端子ＯＵＴまでの遅延経路が形成される。従って、ゲート６段の遅延を有する。
【００３１】
以下、図４中に示された通り、Ｈレベルの遅延制御信号ｐが左に移動する度に、遅延経路のゲート数が２ゲートづつ増加する。遅延制御信号ｐ（ｎ）がＨレベルの時は、２＋２ｎ段のゲート数の遅延経路となる。
【００３２】
図５は、遅延制御回路９の回路図である。図５には、遅延制御回路の一部分が示され、説明の都合上、可変遅延回路の遅延制御信号Ｎ９の一部のｐ１〜ｐ６が示されているとする。この遅延制御回路には、位相比較器からの位相比較結果信号（Ｎ７）Ａ〜Ｄが与えられ、信号Ａ，ＢによりＨレベルの遅延制御信号ｐが右側にシフトされ、信号Ｃ、ＤによりＨレベルの遅延制御信号ｐが左側にシフトされる。
【００３３】
遅延制御回路９は、シフトレジスタ構成であり、その各段は、例えば１段目では、ＮＡＮＤゲート612 とインバータ613 からなるラッチ回路をそれぞれ有する。また、位相比較結果である検出信号Ａ〜Ｄ（図３中はＮ７）によりラッチ回路612 、613 の状態を強制的に反転させるトランジスタ614 、615 を有する。トランジスタ616 、617 は、反転の対象外の場合にトランジスタ614、615 によってはラッチ回路が反転されないようにする為に設けられる。２段目〜６段目の回路も同様の構成である。これらのトランジスタは全てＮチャネル型である。
【００３４】
今仮に、４段目の出力ｐ４がＨレベルの状態であるとする。他の出力は全てＬレベルの状態にある。各段のラッチ回路の状態は、図５にＨ、Ｌで示される通りである。即ち、１段目から３段目までは、ラッチ回路は、ＮＡＮＤ出力がＨレベルでインバータ出力がＬレベルであるのに対して、４段目から６段目では、ラッチ回路は、ＮＡＮＤ出力がＬレベルでインバータ出力がＨレベルである。従って、グランドに接続されているトランジスタは、617 、627 ，637 ，647 ，646 ，656 ，666 がそれぞれ導通状態にある。即ち、ラッチ状態の境界の両側にある４段目の回路のトランジスタ647 と３段目のトランジスタ636 が導通状態にあり、検出信号ＢまたはＣによりそのラッチ状態が反転可能な状態になっている。
【００３５】
そこで、仮に、検出信号ＣにＨレベルが与えられると、トランジスタ645 が導通し、インバータ643 の出力が強制的にＨレベルからＬレベルに駆動される。その為、ＮＡＮＤゲート642 の出力もＬレベルからＨレベルに切り換えられ、その状態がラッチされる。ＮＡＮＤゲート642 の出力がＨレベルになることで，ＮＯＲゲート641 の出力ｐ４はＬレベルになり、代わってインバータ643 の出力のＬレベルへの変化によりＮＯＲゲート651 の出力ｐ５がＨレベルに切り換えられる。その結果、Ｈレベルの遅延制御信号はｐ４からｐ５にシフトする。図６で説明した通り、Ｈレベルの遅延制御信号ｐが左側にシフトすることで、可変遅延回路の遅延経路が長くなり遅延時間は長くなるように制御される。
【００３６】
一方、仮に、検出信号ＢにＨレベルが与えられると、上記の同様の動作により、３段目のラッチ回路のＮＡＮＤゲート632 の出力がＬレベルに強制的に切り換えられ、インバータ６３３の出力はＨレベルに切り換わる。その結果、出力ｐ３がＨレベルになる。これにより、可変遅延回路２、５の遅延経路が短くなり遅延時間は短くなるように制御される。
【００３７】
更に、出力ｐ５またはｐ３がＨレベルになると、今度は、検出信号ＡまたはＤによりＨレベルの出力がそれぞれ右側または左側にシフト制御される。即ち、検出信号Ａ，ＢはＨレベルの出力を右側にシフト制御し、検出信号Ｃ、ＤはＨレベルの出力を左側にシフト制御する。更に、検出信号Ａ，Ｄは、奇数番目の出力ｐ１，ｐ３，ｐ５がＨレベルの状態の時にシフト制御し、検出信号Ｂ、Ｃは偶数番目の出力ｐ２，ｐ４，ｐ６がＨレベルの時にシフト制御する。
【００３８】
図６は、位相比較器８の回路図である。この位相比較器には、可変クロックＶａｒｉＣＬＫとレファレンスクロックＲｅｆＣＬＫのクロックの位相の関係を検出する位相検出部５１を有する。この位相検出部５１は、ＮＡＮＤゲート501 、502 及び503 、504 からなるラッチ回路を２つ有し、レファレンスクロックＲｅｆＣＬＫに対して可変クロックＶａｒｉＣＬＫの位相が、（１）一定時間以上進んでいる場合、（２）一定時間内程度の位相差の関係にある場合、及び（３）一定時間以上遅れている場合を検出する。検出出力ｎ１〜ｎ４の組み合わせにより上記３つの状態が検出される。
【００３９】
サンプリングパルス発生部５２は、ＮＡＮＤゲート505 、遅延回路506 、ＮＯＲゲート507 からなり、２つのクロックＲｅｆＣＬＫとＶａｒｉＣＬＫが共にＨレベルになる時にサンプリング信号をノードｎ９に出力する。サンプリングラッチ回路部５３は、サンプリング信号ｎ９により、検出出力ｎ１〜ｎ４をサンプリングゲート508 〜511 によりサンプリングし、ＮＡＮＤ512 、513 及び514 、515 からなるラッチ回路でラッチする。従って、サンプリング時の検出出力ｎ１〜ｎ４がノードｎ５〜ｎ８にそれぞれラッチされる。
【００４０】
２分の１分周回路５４はＪＫフリップフロップ構成であり、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになる時をＮＡＮＤゲート520 で検出し、その検出パルスｎ１０を２分の１分周して、逆相のパルス信号ｎ１１とｎ１２とを生成する。デコード部５５は、サンプリングラッチされたノードｎ５〜ｎ８の信号をデコードして、可変クロックＶａｒｉＣＬＫがレファレンスクロックＲｅｆＣＬＫより進んでいる時はダイオード536 の出力をＨレベルにし、両クロックの位相が一致している時はダイオード536 と540 の出力を共にＬレベルにし、更に可変クロックＶａｒｉＣＬＫがレファレンスクロックＲｅｆＣＬＫより遅れている時はダイオード540 の出力をＨレベルにする。出力回路部５６は、デコード部５５の出力に応じて、逆相パルス信号ｎ１１とｎ１２に応答して、検出信号Ａ〜Ｄを出力する。検出信号Ａ〜Ｄは、既に説明した通り遅延制御回路の状態を制御する。
【００４１】
また、ラッチ回路５０８と５１０の２つのノードｎ５、ｎ８を入力とするＡＮＤゲート５１６，ＮＯＲゲート５１７及びＯＲゲート５１８が設けられ、２つのノードｎ５，ｎ８が共にＨレベルの時または共にＬレベルの時に位相同期検出信号ＪＳＴが生成される。
【００４２】
図７は、図６の動作を示すタイミングチャート図である。この図では、可変クロックＶａｒｉＣＬＫがレファレンスクロックＲｅｆＣＬＫより進んでいる状態、両クロックの位相が一致している状態、そして可変クロックＶａｒｉＣＬＫがレファレンスクロックＲｅｆＣＬＫより遅れる状態を順に示している。即ち、サンプリングパルスｎ９がＳ１，Ｓ２の時は、可変クロックＶａｒｉＣＬＫが進んでいるので、それが検出され、パルスｎ１２に応答して検出信号ＣがＨレベルで出力され、またパルスｎ１１に応答して検出信号ＤがＨレベルで出力される。サンプリングパルスがＳ３の時は、位相が一致して検出信号Ａ〜Ｄは全てＬレベルとなり、位相同期検出信号ＪＳＴはＨレベルとなる。更に、サンプリングパルスＳ４，Ｓ５，Ｓ６の時は、可変クロックＶａｒｉＣＬＫが遅れているので、それが検出され、パルスｎ１１に応答して検出信号Ｂが或いはパルスｎ１２に応答して検出信号ＡがそれぞれＨレベルになる。
【００４３】
上記の動作を以下に順番に説明する。
【００４４】
［サンプリングパルスＳ１］
この期間では、可変クロックＶａｒｉＣＬＫが進んでいるので、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＬレベルの状態から、可変クロックＶａｒｉＣＬＫが先にＨレベルになり、ノードｎ２がＬレベル、ノードｎ１がＨレベルでラッチされる。ＮＡＮＤ及びインバータ500 は、可変クロックＶａｒｉＣＬＫを一定時間遅らせる遅延エレメントであり、ＮＡＮＤ503 、504 でも同様にノードｎ３＝Ｈレベル、ノードｎ４＝Ｈレベルがラッチされる。そこで、サンプリング発生部５２にて、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになるタイミングから、遅延回路506 の遅延時間分の幅を持つサンプリングパルスｎ９が生成され、位相比較部５１でのラッチ状態がサンプリングされ、ラッチ部５３でそのラッチ状態がラッチされる。即ち、ノードｎ１〜ｎ４の状態がノードｎ５〜ｎ８に転送される。
【００４５】
そして、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになるタイミングでパルスｎ１０が生成される。分周回路部５４は、ＮＡＮＤ524 、525 のラッチ回路とＮＡＮＤ528 、529 のラッチ回路とがゲート526 、527 及びゲート530 、531 で結合され、それらのゲートは、パルスｎ１０の反転、非反転パルスで開かれる。従って、パルスｎ１０が２分の１に分周される。
【００４６】
デコーダ部５５では、ノードｎ５〜ｎ８のＨ、Ｌ、Ｈ、Ｌレベルの状態により、インバータ536 の出力がＨレベルに、インバータ540 の出力がＬレベルになる。従って、パルスｎ１２に応答して、インバータ536 のＨレベルがＮＡＮＤ543 、インバータ544 を介して、検出信号ＣをＨレベルにする。検出信号ＣのＨレベルにより、シフトレジスタのＨレベルの出力は左側にシフトし、可変遅延回路の遅延経路が長くなる。その結果、可変クロックＶａｒｉＣＬＫは遅れる方向に制御される。また、ノードｎ５，ｎ８がＬ、Ｈレベルであるので、位相同期検出信号ＪＳＴはＬレベルである。
【００４７】
［サンプリングパルスＳ２］
上記の同様に、可変クロックＶａｒｉＣＬＫが進んでいることが、位相比較部５１で検出され、パルスｎ１１に応答して検出信号ＤがＨレベルになる。従って、同様に遅延制御回路の遅延制御信号Ｎ９（ｐ１〜ｐｎ）のＨレベル出力は左側に移動し、可変遅延回路の遅延経路はより長くなる。
【００４８】
［サンプリングパルスＳ３］
サンプリングパルスＳ３が出力されるタイミングでは、両クロックＶａｒｉＣＬＫとＲｅｆＣＬＫとはほとんど位相が一致する。遅延エレメント505 での遅延時間以内の位相ずれを有する場合は、可変クロックＶａｒｉＣＬＫがわずかに進んでいる時は、
ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｌ、ｎ４＝Ｈ
ｎ５＝Ｈ、ｎ６＝Ｌ、ｎ７＝Ｌ、ｎ８＝Ｈ
となる。この状態が図７に示されている。また、遅延エレメント505 での遅延時間以内の位相ずれを有する場合で、可変クロックＶａｒｉＣＬＫがわずかに遅れている時は、
ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｈ、ｎ４＝Ｌ
ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｈ、ｎ８＝Ｌ
となる。
【００４９】
いずれの場合でも、デコーダ部５５によりデコードされ、両インバータ536 、540 の出力が共にＬレベルとなり、検出出力Ａ〜ＤはすべてＬレベルとなる。その結果、遅延制御回路の状態は変化せず、可変遅延回路の遅延時間の変化しない。また、位相同期検出信号ＪＳＴはＨレベルとなる。この状態はラッチ回路５０８，５１０により保持される。
【００５０】
［サンプリングパルスＳ４，Ｓ５，Ｓ６］
この場合は、可変クロックＶａｒｉＣＬＫが遅れている。従って、位相比較部５１のラッチ状態は、
ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ
となり、その結果、サンプリングされたラッチ部５３でも、
ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｌ、ｎ８＝Ｈ
となる。この状態がデコーダ部５５でデコードされ、インバータ536 はＬレベル出力、インバータ540 はＨレベル出力になる。従って、パルスｎ１１とｎ１２に応答して、検出信号ＢとＡとがそれぞれＨレベルとなる。その結果、遅延制御回路の遅延制御信号Ｎ９のＨレベルの信号ｐが右方向にシフトし、可変遅延回路の遅延経路を短くして遅延時間を短くする。そのため、可変クロックＶａｒｉＣＬＫが進む方向に制御される。この時、位相同期検出信号ＪＳＴはＬレベルである。
【００５１】
図８は、入力バッファ１の回路図である。入力バッファ１は、外部クロックＣＬＫの入力バッファ８０と外部クロックＣＬＫが有効であることを示すクロックイネーブル信号ＣＫＥの入力バッファ８１とで構成される。この入力バッファ１は、クロックイネーブル信号ＣＫＥが非活性化状態のＬレベルの時は、外部クロックＣＬＫに応答して内部クロックＣＬＫ１を生成し、クロックイネーブル信号ＣＫＥが活性化状態のＨレベルの時は、内部クロックＣＬＫ１は生成しない。
【００５２】
図８に示される通り、外部クロックの入力バッファ８０は、Ｐ型トランジスタ３７４，３７５とＮ型トランジスタ３７６，３７７，３７８からなる差動回路３７３と、インバータ３７９〜３８２，３８４と、ＮＡＮＤゲート３８３とを有する。また、クロックイネーブル信号ＣＫＥの入力バッファ８１は、Ｐ型トランジスタ３８６，３８７とＮ型トランジスタ３８８〜３９０からなる差動回路３８５と、インバータ３９１〜３９３と、容量３９４と、トランスファーゲート３９６と、インバータ４００，４０１からなるラッチ回路３９９とを有する。
【００５３】
図９は、図８の入力バッファの動作タイミングチャート図である。図９のタイミングチャート図では、クロックイネーブル信号ＣＫＥが非活性状態のＬレベルから活性状態のＨレベルに遷移する場合を示す。外部クロックＣＬＫがＬレベルの場合、トランスファー３７６が非導通になり、インバータ３８１の出力をＬレベルにする。その結果、トランスファーゲート３９６が導通する。その時の、クロックイネーブル信号ＣＫＥの状態が、ラッチ回路３９９に保持される。クロックイネーブル信号ＣＫＥがＬレベルの時は、トランジスタ３８８が非導通となり、インバータ４００の出力はＨレベルを保持する。即ち信号ＣＳＵＺはＨレベルとなり、ＮＡＮＤゲート３８３は出力を強制的にＨレベル、内部クロックＣＬＫ１を強制的にＬレベルにする。従って、クロックイネーブル信号ＣＫＥがＬレベルの間は、内部クロックＣＬＫ１は生成されない。
【００５４】
そこで、クロックイネーブル信号ＣＫＥが活性化状態のＨレベルになると、外部クロックＣＬＫのＬレベル時にトランスファーゲート３９６が導通し、ラッチ回路３９９がクロックイネーブル信号ＣＫＥの状態をラッチする。その結果、信号ＣＳＵＺはＬレベルとなり、ＮＡＮＤゲート３８３を介して外部クロックＣＬＫに応じた内部クロックＣＬＫ１が生成される。
【００５５】
更に、信号ＣＳＵＺに応答して、インバータ４０２を介して、ＤＬＬイネーブル信号ＤＬＬＥＮが生成される。即ち、ＤＬＬイネーブル信号ＤＬＬＥＮは、クロックイネーブル信号ＣＫＥに位相同期した制御信号であり、メモリ装置自体が活性状態になると、ＤＬＬイネーブル信号ＤＬＬＥＮはＨレベルとなる。
【００５６】
図１０は、分周比制御回路１０の回路図である。また、図１１は、図１０の分周比制御回路のタイミングチャート図である。分周比制御回路１０は、インバータ８２〜８４，８７とＮＡＮＤゲート８５，８６を有し、位相比較器８が入力クロックの位相が一致しロック状態となったことを検出する位相同期検出信号ＪＳＴと、ＤＬＬイネーブル信号ＤＬＬＥＮを供給される。分周比制御回路１０は、ＤＬＬイネーブル信号ＤＬＬＥＮが活性状態（Ｈレベル）の時に位相同期検出信号ＪＳＴがＨレベルになると、分周比制御信号Ｎ８をＨレベルにする。その結果、分周器４の分周比が大きく制御される。また、分周比制御回路１０は、ＤＬＬイネーブル信号ＤＬＬＥＮが非活性状態（Ｌレベル）になった後、再度活性状態（Ｈレベル）になると、インバータ８２〜８４とＮＡＮＤゲート８５により、ノードＮ１１にワンショットパルスを生成し、位相同期検出信号ＪＳＴが入力されるＮＡＮＤゲート８６の出力Ｎ１２をＨレベルにリセットし、分周比制御信号Ｎ８を強制的にＬレベルに制御する。その結果、分周器４の分周比は強制的に小さく制御される。
【００５７】
ＤＬＬイネーブル信号ＤＬＬＥＮの活性化時に分周器４の分周比が強制的に小さくなり、位相比較器８は、高い周波数の入力クロックＮ２，Ｎ６に応答して位相比較動作を行う。そして、すぐに両入力クロックＮ２，Ｎ６の位相が一致する場合は、図１１の実線に示される通り位相同期検出信号ＪＳＴがＨレベルを維持し、分周比制御信号Ｎ８が再びＨレベルになる。また、しばらく両入力クロックＮ２、Ｎ６の位相が一致しない場合は、図１１の破線に示される通り、所定時間の間分周比制御信号Ｎ８はＬレベル状態を維持し、位相比較器８は高周波クロックに応答して位相比較動作を行う。そして、やがて入力クロックの位相の一致が検出されて位相同期検出信号ＪＳＴがＨレベルとなり、分周比制御信号Ｎ８はＨレベルとなり、分周器４の分周比は小さくなる。
【００５８】
図１２は、分周器４の回路図である。図１２に示された分周器４は、内部クロックＣＬＫ１（Ｎ１）を供給されその周波数を４分の１にする４分周器８８と、周波数を８分の１にする８分周器８９とを有する。４分周器８８は、例えばＪＫフリップフロップを２段構成にして実現され、８分周器８９はその４分周器８８を２段構成にして実現される。そして、ＮＡＮＤゲート９０、インバータ９１、ＡＮＤゲート９２を有し、分周比制御信号Ｎ８により分周比が４と８に制御される。
【００５９】
図１３は、図１２の分周器４の動作を示す波形図である。内部クロックＣＬＫ１に対して、４分周器８８は４分の１の周波数の信号Ｃ４０９を生成し、８分周器８９は８分の１の周波数の信号を生成する。そして、分周比制御信号Ｎ８がＬレベルの時は、ＮＡＮＤゲート９０の出力が強制的にＨレベルにされ、ノードＣ４１０のＨレベルにより、４分周器８８の出力Ｃ４０９はＡＮＤゲート９２を経由して分周されたクロックＮ２として出力される。即ち、分周器４の分周比は少ない。
【００６０】
また、分周比制御信号Ｎ８がＨレベルの時は、インバータ９１及びＮＡＮＤゲート９０を介して８分周器８９の８分の１の周波数のクロックが出力される。即ち、出力Ｃ４１０は内部クロックＣＬＫ１の８分の１の周波数のクロックである。そして、ＡＮＤゲート９２により出力Ｃ４０９とＣ４１０とが合成され、分周されたクロックＮ２が生成される。このクロックＮ２は、Ｈレベルのパルス幅が分周比制御信号Ｎ８がＬレベルの場合のクロックＮ２と同じであり、その周波数は内部クロックＣＬＫ１の８分の１になっている。
【００６１】
上記の通り、分周器４は、分周比制御信号Ｎ８により、内部クロックＣＬＫ１を低い分周比で分周したり高い分周比で分周したりする。そして、分周されたクロックＮ２は、図３に示される通り、位相比較器８のレファレンスクロック端子に供給される。
【００６２】
図６の位相比較器８の説明から明らかな通り、供給されるクロックＮ２の周波数が高いと、位相比較動作の頻度も高くなり、可変遅延回路２，５への遅延制御信号の変化も頻繁に行われる。それに対して、位相比較器８に供給されるクロックＮ２の周波数が低いと、位相比較動作の頻度も低くなる。従って、ＤＬＬ回路がロックした時に分周器４の分周比を高くしてクロックの周波数を下げることで、位相比較器８，遅延制御回路９及び可変遅延回路２，５の消費電力を抑えることができる。そして、メモリ装置が非活性状態の時には内部クロックが生成されずに位相比較器８の動作はストップする。しかも、メモリ装置が再度活性化（リセット）される場合は、強制的に分周器４の分周比を小さくして位相比較器８の位相比較動作の頻度を高めて、ロック状態にするまでの時間を短縮することができる。
【００６３】
図１４は、本発明の他の実施の形態例であるＰＬＬ回路を示す図である。ＰＬＬ回路は、レファレンスクロックＲｅｆＣＬＫと可変クロックＶａｒｉＣＬＫとの位相を比較する位相比較回路１０２と、その位相比較結果信号Ｎ２１から、位相差に応じた電圧Ｖを生成する積分回路１０３と、その出力電圧Ｖに応じた周波数の内部クロックｆを生成する電圧制御発振回路１０４と、その内部クロックを分周する分周器１０５とから構成される。
【００６４】
レファレンスクロックＲｅｆＣＬＫに対して可変クロックＶａｒｉＣＬＫの位相が進んでいる時は、内部クロックｆの周波数が低くなる様な入力電圧Ｖが生成され、レファレンスクロックＲｅｆＣＬＫに対して可変クロックＶａｒｉＣＬＫの位相が遅れている時は、内部クロックｆの周波数が高くなる様な入力電圧Ｖが生成されることで、レファレンスクロックＲｅｆＣＬＫに位相同期した内部クロックｆが生成される。
【００６５】
本実施の形態例では、レファレンスクロックＲｅｆＣＬＫは、外部クロックＣＬＫが供給される入力バッファ１００の出力クロックＣＬＫ１を、分周器１０１により分周することで、生成される。レファレンスクロックＲｅｆＣＬＫを低周波数にすることで、位相比較器１０２の動作頻度を下げて低消費電力にすることができる。
【００６６】
かかる実施の形態例でも、上記のＤＬＬ回路の場合と同様に、位相比較器１０２が両クロックの位相が一致した時に位相同期検出信号ＪＳＴを生成する。そして、その位相同期検出信号ＪＳＴに応答して、分周比制御回路１０６は制御信号Ｎ２０により、分周器１０１の分周比を更に上げてレファレンスクロックの周波数を落とす。また、分周比制御回路１０６は、図１０に示された回路構成を有し、入力バッファからのＰＬＬイネーブル信号ＰＬＬＥＮが非活性状態から活性状態になるリセット時に、上記位相同期検出信号ＪＳＴをリセットして、制御信号Ｎ２０により、分周器１０１の分周比を下げる。その結果、位相比較器１０２の位相比較動作の頻度が高くなり、ＰＬＬ回路のロックオンするまでの時間が短くなる。
【００６７】
【発明の効果】
以上説明した通り、本発明によれば、供給されるクロックの位相に同期して所定の回路動作を実現する為の制御クロックを生成する回路を有する集積回路装置において、制御クロック生成回路の消費電力を抑制しつつ集積回路装置のリセット時の位相同期動作を高速化することができる。
【図面の簡単な説明】
【図１】本実施の形態例の制御クロック生成回路を有するＳＤＲＡＭの全体構成を示す図である。
【図２】制御クロック生成回路の一例のブロック図である。
【図３】本発明の実施の形態例の制御クロック生成回路のブロック図である。
【図４】可変遅延回路の一例を示す回路図である。
【図５】遅延制御回路の回路図である。
【図６】位相比較器の回路図である。
【図７】図６の動作を示すタイミングチャート図である。
【図８】入力バッファの回路図である。
【図９】図８の入力バッファの動作タイミングチャート図である。
【図１０】分周比制御回路１０の回路図である。
【図１１】図１０の分周比制御回路のタイミングチャート図である。
【図１２】分周器の回路図である。
【図１３】図１２の分周器の動作を示す波形図である。
【図１４】本発明の他の実施の形態例であるＰＬＬ回路を示す図である。
【符号の説明】
１ 入力バッファ
２，５ 可変遅延回路
４ 分周器
８ 位相比較器
９ 遅延制御回路
１０ 分周比制御回路
ＣＬＫ 外部クロック
ＣＬＫ１ 内部クロック
ＪＳＴ 位相同期検出信号
Ｎ４ 制御クロック
Ｎ７ 位相比較結果信号
Ｎ９ 遅延制御信号
Claims (5)
- レファレンスクロックと可変クロックとの位相を比較する位相比較器と、供給されるクロックを分周して前記レファレンスクロックを生成する分周器とを有する集積回路装置において、
前記位相比較器は、位相比較結果に応じて位相が変化する可変クロックと前記レファレンスクロックとの位相が一致するときに位相同期検出信号を生成し、
前記分周器は、前記供給されるクロックを第１の分周比で分周し、前記位相同期検出信号に応答して該第１の分周比よりも高い第２の分周比に変更し、
非活性化状態から活性化状態に変更されるリセット時に、前記位相同期検出信号がリセットされて、前記分周器は前記第１の分周比で分周し、前記位相比較器は該リセット時に短周期での位相比較を行うことを特徴とする集積回路装置。 - 請求項１において、
更に、非活性状態の時に前記供給されるクロックを停止するクロック入力回路を有し、前記非活性状態の時に前記位相比較器の動作を停止することを特徴とする集積回路装置。 - 供給されるクロックの位相に対して所定のタイミングで制御クロックを生成する制御クロック生成回路を有する集積回路装置において、
前記制御クロック生成回路は、
前記供給されるクロックを第１の分周比で分周する分周器と、
前記分周器により分周された分周クロックをレファレンスクロックとして入力し、更に可変クロックを入力し、前記レファレンスクロックと可変クロックとの位相を比較して、位相比較結果信号を生成し、両クロックの位相が一致する時に位相同期信号を生成する位相比較器と、
前記分周クロックを遅延させる第１の可変遅延回路と、
前記第１の可変遅延回路の出力を遅延させ前記可変遅延回路クロックを生成するダミー遅延回路と、
前記供給されるクロックを遅延させ前記制御クロックを生成する第２の可変遅延回路と、
前記位相比較結果信号に応答して、前記レファレンスクロックと可変クロックの位相が一致する様に前記第１及び第２の可変遅延回路に遅延制御信号を供給する可変制御回路とを有し、
前記分周器は、前記位相同期信号に応答して前記第１の分周比よりも低い第２の分周比で分周し、非活性状態から活性状態に変更されるリセット時に前記位相同期検出信号がリセットされて、前記分周器は前記第１の分周比で分周し、前記位相比較器は該リセット時に短周期での位相比較を行うことを特徴とする集積回路装置。 - 供給されるクロックの位相に同期した内部クロックを生成するＰＬＬ回路を有する集積回路装置において、
前記ＰＬＬ回路は、
前記前記供給されるクロックを第１の分周比で分周する分周器と、
前記分周器により分周された分周クロックをレファレンスクロックとして入力し、更に前記内部クロックに対応する可変クロックを入力し、前記レファレンスクロックと可変クロックとの位相を比較して、位相比較結果信号を生成し、両クロックの位相が一致する時に位相同期信号を生成する位相比較器と、
前記位相比較結果信号に応答して前記レファレンスクロックと可変クロックとの位相差に対応する信号を生成する積分回路と、
前記位相差に対応する信号に応じた周波数の前記内部クロックを生成する発振回路とを有し、
前記分周器は、前記位相同期信号に応答して前記第１の分周比よりも低い第２の分周比で分周し、非活性状態から活性状態に変更されるリセット時に前記位相同期検出信号がリセットされて、前記分周器は前記第１の分周比で分周し、前記位相比較器は該リセット時に短周期での位相比較を行うことを特徴とする集積回路装置。 - 請求項４または５において、
更に、非活性状態の時に前記供給されるクロックを停止するクロック入力回路を有し、前記比活性状態の時に前記位相比較器の動作を停止することを特徴とする集積回路装置。
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