JP2002093167A

JP2002093167A - 半導体記憶装置

Info

Publication number: JP2002093167A
Application number: JP2000273412A
Authority: JP
Inventors: Jun Setogawa; 潤瀬戸川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-09-08
Filing date: 2000-09-08
Publication date: 2002-03-29
Also published as: US6400643B1; US20020047742A1

Abstract

(57)【要約】【課題】パワーダウンモード時においても、消費電力
を低減することが可能な半導体記憶装置を提供すること
である。【解決手段】内部クロック信号生成回路１２００は、
動作許可信号発生回路か１２０４らのパワーダウンモー
ドで間欠的に活性状態となる制御信号ＳＥＮに応じて活
性化され、外部クロック信号と遅延回路１２４０からの
出力を受けて、位相を比較する位相比較回路１２６０
と、位相比較結果を受けて、遅延量を制御するための遅
延量制御信号を生成するアドレス発生回路１２７０と、
遅延回路１２４０の出力を受けて、遅延量を制御するた
めのデコード信号を生成するアドレスデコーダ１２８０
とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、外部クロック信号に同期して動作する半
導体記憶装置に関する。

【０００２】

【従来の技術】近年のマイクロプロセッサ（以下、ＭＰ
Ｕと称す）の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）等の高速アクセスを実現するため
に、クロック信号に同期して動作する同期型ＤＲＡＭ
（シンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）等
が用いられている。

【０００３】このようなクロック信号に同期して動作す
るという構成が現われる以前のＤＲＡＭにおいては、外
部から与えられたタイミングクロックから一定の時間
（アクセスタイム）内にデータがＤＲＡＭから出力され
る構成となっていた。

【０００４】上述したようなクロック信号に同期して動
作するＳＤＲＡＭ等では、その動作が高速になり半導体
記憶装置から出力される各データのデータウィンドウが
小さくなった場合でも、クロックの活性化エッジに同期
して外部からデータを受けとるために、データの読取エ
ラーが発生しにくいという特徴がある。

【０００５】

【発明が解決しようとする課題】しかしながら、半導体
記憶装置に対しては、その使用されるシステムによって
は、より一層の高速動作が要求されている。

【０００６】このような高速化の要求に応えるために、
クロックの立上がりエッジだけでなく立下がりエッジの
両方を用いて、データ出力のタイミングをとる、いわゆ
るダブルデータレートＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ
と称す）等も実現されている。

【０００７】そして、このようなＳＲＡＭやＤＤＲ−Ｓ
ＤＲＡＭ等の動作を実現するためには、外部クロック信
号に同期した内部クロック信号を生成するために、ディ
レイロックドループ回路（以下、ＤＬＬ回路と称す）が
用いられる。

【０００８】ところが、このようなＤＬＬ回路を使用す
ると、パワーダウンモード時等の消費電力の増加が起こ
ってしまうという問題がある。

【０００９】図１２は、このような従来のＤＬＬ回路２
０００の構成を説明するための概略ブロック図である。

【００１０】ＤＬＬ回路２０００は、外部から与えられ
る外部クロック信号ｅｘｔ．ＣＬＫを受けてバッファリ
ングするための外部クロックバッファ２００２と、外部
クロックバッファ２００２からの出力を受けて、可変的
に変更かつ設定される遅延時間で、遅延した信号を内部
クロック信号ｉｎｔ．ＣＬＫとして出力するための遅延
回路２０１０と、遅延回路２０１０の出力を受けて、内
部クロック信号ｉｎｔ．ＣＬＫの位相調整のために所定
時間遅延するためのレプリカ遅延回路２０２０と、外部
クロックバッファ２００２の出力とレプリカ遅延回路２
０２０の出力とを受けて、両者の位相を比較して、それ
に応じて制御信号ＳＵＰ／ＳＤＯＷＮを出力する位相比
較器２０３０と、位相比較器２０３０からの信号ＳＵＰ
または信号ＳＤＯＷＮに応じて、レプリカ遅延回路２０
２０からの出力と外部クロックバッファ２００２からの
出力との位相が同期するように、遅延回路２０１０の遅
延量を制御するための制御信号を生成するアドレス発生
回路２０４０と、アドレス発生回路２０４０からの出力
を受けて、遅延回路２０１０の遅延量を制御するための
デコード信号を出力するアドレスデコーダ２０５０とを
含む。

【００１１】ここで、レプリカ遅延回路２０２０は、た
とえば、外部クロックバッファ２００２と同様の構成を
有する。このような構成とすれば、外部クロック信号ｅ
ｘｔ．ＣＬＫは外部クロックバッファ２００２を通過し
た後に位相比較器２０３０に与えられ、遅延回路２０１
０から出力される内部クロック信号ｉｎｔ．ＣＬＫはレ
プリカ遅延回路２０２０を通過した後に位相比較器２０
３０に与えられることになる。したがって、位相比較器
２０３０が、両者の信号の位相差を比較し、これに基づ
いて遅延回路２０１０の遅延量を、両者の位相差がなく
なるように制御すれば、基本的に外部クロック信号ｅｘ
ｔ．ＣＬＫと内部クロック信号ｉｎｔ．ＣＬＫの同期が
とれることになる。

【００１２】なお、実際には内部クロック信号ｉｎｔ．
ＣＬＫは遅延回路２０１０から出力された後、外部制御
信号や外部アドレス信号を取込むためのバッファ回路等
に与えられる。この場合、外部クロック信号ｅｘｔ．Ｃ
ＬＫの振幅レベルやその周期に対するクロック信号の活
性期間の比などが、内部クロック信号ｉｎｔ．ＣＬＫの
対応量と異なったりしているときは、その調整を行なう
ために、レプリカ遅延回路２０２０は、外部クロックバ
ッファ２００２よりもその調整分だけ遅延量を変化する
構成であってもよい。

【００１３】図１２に示したようなＤＬＬ回路を有する
ＳＤＲＡＭにおいては、ＳＤＲＡＭのパワーダウンモー
ド時（信号ＣＫＥが不活性レベル（”Ｌ”レベル）であ
る期間）にもＤＬＬ回路２０００を動作させている。

【００１４】これは、一度ＤＬＬ回路２０００の動作を
停止してしまうと、パワーダウンモードからノーマルモ
ードに復帰した後、ＤＬＬ回路２０００の遅延回路２０
１０が、外部クロック信号ｅｘｔ．ＣＬＫと内部クロッ
ク信号ｉｎｔ．ＣＬＫの位相を同期させることが可能な
状態に復帰するまでに、たとえば２００サイクル程度の
時間が必要となり、ノーマルモード復帰後すぐにデータ
の読出動作等を行なうことができなくなってしまうから
である。

【００１５】このような問題点に対応するためには、遅
延回路２０１０に与えていたデコード信号の値を、パワ
ーダウンモードに入る直前にＤＬＬ回路２０００中に保
持しておき、ノーマルモードに復帰した場合は、このデ
コード信号の値を初期値として動作を開始させるという
ことも可能である。

【００１６】しかしながら、このような構成とした場合
も、ＤＬＬ回路２０００が止まっている場合に、温度変
化や電圧変化等で、遅延回路２０１０の遅延特性が変化
してしまうと、保持していた遅延情報が意味をなさなく
なってしまう。

【００１７】この結果、ＤＬＬ回路２０００の遅延回路
２０１０が位相同期をとれる状態に復帰するためにかな
りの時間が必要となる。

【００１８】この場合に、どの程度の時間が必要になる
かは、パワーダウンモード期間中に生じた温度変化や電
圧変化等の度合いに依存するため、この所要時間を事前
に規定することはできない。したがって、パワーダウン
モードからノーマルモードに復帰した後に、直ちにデー
タ読出動作等が行なえることを保証するためには、ＤＬ
Ｌ回路をパワーダウンモード期間中も動作させているこ
とが必要となる。

【００１９】この結果、本来、ＳＤＲＡＭにとってみれ
ばパワーダウンモード期間中であるにもかかわらず、こ
の期間中に余計な消費電流が発生してしまうことにな
る。

【００２０】本発明は上記のような問題点を解決するた
めになされたものであって、その目的は、パワーダウン
モード時においても、消費電力を低減することが可能な
半導体記憶装置を提供することである。

【００２１】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、外部クロック信号に基づいて同期動作を行な
う半導体記憶装置であって、記憶データを保持するため
の記憶回路と、外部からの制御信号に応じて記憶回路と
半導体記憶装置の外部との間のデータ授受動作が休止し
ている休止期間においては、間欠的に活性状態となり、
通常動作においては常時活性状態となる内部制御信号を
生成するクロック制御信号発生回路と、内部制御信号に
応じて活性状態となり、外部クロック信号を受けて記憶
回路に対するデータ授受の動作を制御するための内部ク
ロック信号を生成する内部クロック信号生成回路とを備
える。

【００２２】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、内部クロック
信号生成回路は、外部クロック信号を受けて、可変な遅
延量で遅延して内部クロック信号を生成するための遅延
回路を含み、遅延回路は、遅延量に対応してそれぞれ活
性化され、直列に接続された複数の単位遅延素子を有
し、クロック制御信号発生回路からの内部制御信号に応
じて活性化され、外部クロック信号と遅延回路からの出
力を受けて、位相を比較する位相比較回路と、位相比較
回路の比較結果を受けて、遅延量を制御するための遅延
量制御信号を生成する遅延制御回路と、遅延回路の出力
を受けて、複数の単位遅延素子を選択的に活性化するた
めのデコード信号を生成するデコード回路とを含む。

【００２３】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、内部クロック
信号生成回路は、クロック制御信号発生回路からの内部
制御信号に応じて外部クロック信号を位相比較回路に与
える第１のゲート回路をさらに含む。

【００２４】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置の構成に加えて、内部クロック
信号生成回路は、クロック制御信号発生回路からの内部
制御信号に応じて外部クロック信号を遅延回路に与える
第２のゲート回路をさらに含む。

【００２５】請求項５記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、内部クロック
信号生成回路は、外部クロック信号を受けて、可変な遅
延量で遅延して内部クロック信号を生成するための遅延
回路を含み、遅延回路は、遅延量に対応してそれぞれ活
性化され、直列に接続された複数の単位遅延素子を有
し、外部クロック信号と遅延回路からの出力を受けて、
位相を比較する位相比較回路と、クロック制御信号発生
回路からの内部制御信号に応じて活性化され、位相比較
回路の比較結果を受けて、遅延量を制御するための遅延
量制御信号を生成する遅延制御回路と、遅延回路の出力
を受けて、複数の単位遅延素子を選択的に活性化するた
めのデコード信号を生成するデコード回路と、クロック
制御信号発生回路からの内部制御信号に応じて遅延量制
御信号をデコード回路に与えるためのゲート回路とをさ
らに含む。

【００２６】請求項６記載の半導体記憶装置は、請求項
１〜５のいずれかに記載の半導体記憶装置の構成に加え
て、クロック制御信号発生回路は、外部クロック信号を
受けて、所定の周期で分周した少なくとも２つの分周信
号を生成する分周回路と、分周信号を受けて、所定の論
理演算を行なうことにより内部制御信号を生成する論理
演算回路とを含む。

【００２７】請求項７記載の半導体記憶装置は、請求項
４〜６のいずれかに記載の半導体記憶装置の構成に加え
て、クロック制御信号発生回路は、外部クロック信号を
受けて、所定の周期で分周した複数の分周信号を生成す
る分周回路と、複数の分周信号のうちの所定の組合せを
受けて、各々が所定の論理演算を行なう複数の論理演算
回路と、外部からの制御信号による設定に応じて、複数
の論理演算回路のうちから選択した論理演算回路の出力
から内部制御信号を生成する選択回路とを含む。

【００２８】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の半導体記憶装置１０００の構成を示す
概略ブロック図である。

【００２９】以下では、半導体記憶装置１０００とし
て、ＳＤＲＡＭを例にとって説明することにする。しか
しながら、本発明はこのような場合に限定されることな
く、外部クロック信号に同期して、内部クロック信号を
生成し動作する半導体記憶装置に一般的に適用すること
が可能なものである。

【００３０】図１を参照して、ＳＤＲＡＭ１０００は、
外部から与えられるクロック信号ｅｘｔ．ＣＬＫを受け
る外部クロック信号入力端子１００２と、外部クロック
信号入力端子１００２に与えられたクロック信号をバッ
ファ処理するクロック入力バッファ１５０と、クロック
バッファ１５０の出力を受けて、内部クロック信号ｉｎ
ｔ．ＣＬＫを生成する内部クロック信号生成回路１２０
０と、外部制御信号入力端子１０１０を介して与えられ
る外部制御信号を、内部クロック信号ｉｎｔ．ＣＬＫに
応じて動作する入力バッファ１０１２〜１０２０を介し
て受けるモードデコーダ１０２２とを備える。

【００３１】内部制御信号入力端子１０１２は、クロッ
クイネーブル信号ＣＫＥと、チップセレクト信号／ＣＳ
と、行アドレスストローブ信号／ＲＡＳと、列アドレス
ストローブ信号／ＣＡＳと、書込制御信号／ＷＥと、デ
ータマスク信号ＤＭ０〜ＤＭ３が与えられる。

【００３２】信号ＣＫＥは、内部クロックの動作を制御
するための信号であり、この信号によりチップへの制御
信号等の入力を可能とすることの指示が行なわれる。し
たがって、この信号が活性化されていない状態では、制
御信号の入力が許可されずチップとして動作しないこと
になる。

【００３３】信号ＣＫＥが、不活性レベル（”Ｌ”レベ
ル）である期間中は、ＳＤＲＡＭ１０００の動作モード
は、「パワーダウンモード」であると呼ばれる。この
「パワーダウンモード」期間中には、後に説明するセル
フリフレッシュ動作を行なっている期間と、スタンバイ
状態である期間とが含まれる。

【００３４】信号／ＣＳは、コマンド信号が入力されて
いるか否かを識別するための信号であり、この信号が活
性化している状態（“Ｌ”レベル）においては、クロッ
ク信号の立上がりのエッジにおいて、他の制御信号のレ
ベルの組合せに応じてコマンドの識別が行なわれる。

【００３５】信号／ＲＡＳは、行系回路の動作を指示す
るための信号であり、信号／ＣＡＳは列系回路の動作の
活性化を指示するための信号である。信号／ＷＥは、書
込動作あるいは読出動作の識別をするための信号であ
る。

【００３６】信号ＤＭ０〜ＤＭ３は、それぞれ対応する
データ入力端子ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、Ｄ
Ｑ１６〜ＤＱ２３、ＤＱ２４〜ＤＱ３１に対するデータ
授受のマスク動作を指示する信号である。

【００３７】モードデコーダ１０２２は、これら外部制
御信号に応じて、ＳＤＲＡＭ１０００の内部回路の動作
を制御するための内部制御信号を出力する。モードデコ
ーダ１０２２は、たとえば、内部制御信号として、信号
ＲＯＷＡ、信号ＣＯＬＡ、信号ＡＣＴ、信号ＰＣ、信号
ＲＥＡＤ、信号ＷＲＩＴＥ、信号ＡＰＣおよび信号ＳＲ
を出力する。信号ＲＯＷＡは、ロウ系のアクセスが行な
われることを示す信号であり、信号ＣＯＬＡはコラム系
アクセスが行なわれることを示す信号であり、信号ＡＣ
Ｔはワード線の活性化を指示する信号である。

【００３８】信号ＰＣはプリチャージ動作を指示して、
行系の回路動作の終了を指示する信号である。信号ＲＥ
ＡＤは行系の回路に対して読出動作を指示するための信
号であり、信号ＷＲＩＴＥは列系の回路に対して書込動
作の指示をするための信号である。

【００３９】信号ＡＰＣは、オートプリチャージ動作を
指示する信号であり、オートプリチャージ動作が指定さ
れると、バーストサイクルの終了とともに、プリチャー
ジ動作が自動的に開始される。信号ＳＲはセルフリフレ
ッシュ動作を指示するための信号であり、セルフリフレ
ッシュ動作が開始されると、セルフリフレッシュタイマ
が動作し、一定時間が経過すると、ワード線を活性化さ
せて、リフレッシュ動作を開始する。

【００４０】ＳＤＲＡＭ１０００は、さらに、セルフリ
フレッシュモードが信号ＳＲにより指定されると、動作
を開始し、一定時間が経過するとワード線の活性化、す
なわちリフレッシュ動作の開始を指示するためのセルフ
リフレッシュタイマ１０５４と、セルフリフレッシュタ
イマ１０５４からの指示に従って、リフレッシュ動作を
行なうアドレスを発生するためのリフレッシュカウンタ
１０５６を含む。

【００４１】ＳＤＲＡＭ１０００は、さらに、入力信号
の“Ｈ”レベルまたは“Ｌ”レベルの判定の基準となる
信号ＶＲＥＦを受ける参照電位入力端子１０２２と、ア
ドレス信号入力端子１０３０を介して与えられるアドレ
ス信号と、上述した外部制御信号との組合せに応じて、
所定の動作モードに対する情報、たとえばバースト長に
対するデータなどを保持するモードレジスタ１０４６
と、内部クロック信号ｉｎｔ．ＣＬＫに応じて動作する
アドレス信号入力バッファ１０３２〜１０３８を介して
アドレス信号を受けて、行アドレスが入力されるタイミ
ングにおいて、入力された行アドレスを保持するロウア
ドレスラッチ１０４８と、アドレス信号Ａ０〜Ａｉを受
けて、列アドレスが入力されるタイミングにおいてこの
列アドレスを保持するコラムアドレスラッチ１０５０
と、リフレッシュアドレスカウンタ１０５６からの出力
とロウアドレスラッチ１０４８からの出力とを受けて、
通常動作においてはロウアドレスラッチ１０４８からの
出力を、セルフリフレッシュ動作中はリフレッシュアド
レスカウンタ１０５６からの出力を選択して出力するマ
ルチプレクサ１０５８と、マルチプレクサ１０５８から
の出力を受けて行アドレスをプリデコードするためのロ
ウプリデコーダ１０６２と、コラムアドレスラッチ１０
５０に保持された列アドレスを基準として、モードレジ
スタ１０４６からのバースト長のデータに応じて内部列
アドレスを生成するバーストアドレスカウンタ１０６０
と、バーストアドレスカウンタ１０６０の出力を受け
て、対応する列アドレスのプリデコードを行なうコラム
プリデコーダ１０６４と、アドレス入力端子に与えられ
るバンクアドレスＢＡ０〜ＢＡ２を、内部クロック信号
ｉｎｔ．ＣＬＫに応じて動作する入力バッファ１０４０
〜１０４４を介して受け、指定されたバンクアドレス値
を保持するバンクアドレスラッチ１０５２と、バンクア
ドレスラッチ１０５２の出力を受けて、バンクアドレス
をデコードするバンクデコーダ１０６６とを備える。

【００４２】なお、アドレス信号入力端子１０３０に与
えられるアドレス信号は、モードレジスタへの動作モー
ド情報の書込を行なう際に、その何ビットかの組合せに
よって、モードレジスタ中にデータを書込むために用い
られる。たとえば、バースト長のＢＬや、ＣＡＳレイテ
ンシＣＬの値などの設定や、後に説明する内部クロック
信号生成回路１２００の間欠動作期間などが、アドレス
信号の所定のビット数の組合せにより指定される。

【００４３】また、バンクアドレス信号ＢＡ０〜ＢＡ２
は、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいてアクセスバンクを指示する。すなわ
ち、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいて、アドレス信号入力端子１０３０に
与えられたバンクアドレス信号ＢＡ０〜ＢＡ２は、バン
クアドレスラッチ１０５２に取込まれた後、バンクデコ
ーダ１０６６によりデコードされた後に、各メモリアレ
イブロック（バンク）に伝達される。

【００４４】ＳＤＲＡＭ１０００は、さらに、それぞれ
が読出／書込動作を独立に行なうことが可能な単位であ
るバンク０〜バンク７として動作する、メモリアレイブ
ロック１１００、１１１０および１１２０と、バンクデ
コーダ１０６６からの出力およびロウプリデコーダ１０
６２からの出力に応じて、対応するバンク中の行（ワー
ド線）を選択するためのロウデコーダ１１０２、１１１
２および１１２２と、コラムプリデコーダ１０６４から
の出力に応じて対応するバンク中の列（ビット線対）を
選択するためのコラムデコーダ１１０４、１１１４およ
び１１２４と、読出動作においては選択されたバンク中
の選択されたメモリセルから読出されたデータをグロー
バルＩ／ＯバスＧ−Ｉ／Ｏに与え、書込動作において
は、バスＧ−Ｉ／Ｏにより伝達された書込データを対応
するバンクに与えるＩ／Ｏポート１１０６、１１１６お
よび１１２６と、書込動作において、外部から与えられ
た書込データを保持し、バスＧ−Ｉ／Ｏに与え、読出動
作において、バスＧ−Ｉ／Ｏにより伝達された読出デー
タを保持するデータ入出力回路１０８６と、データ入出
力回路１０８６とデータ入出力端子１０７０との間で、
入出力データＤＱ０〜ＤＱ３１のやり取りを行なうため
の双方向入出力バッファ１０７２〜１０８２とを含む。

【００４５】図２は、図１に示した内部クロック信号生
成回路１２００の構成を説明するための概略ブロック図
である。

【００４６】図２を参照して、内部クロック信号生成回
路１２００は、ＣＫＥバッファ１０１２からの信号を受
けて反転し信号ＳＥＮを出力するためのインバータ１２
０２と、信号ＳＥＮを受けて動作を活性化し、外部クロ
ックバッファ１５０から与えられる外部クロック信号を
受けて、所定周期分周した後に、制御信号ＳＣ１および
ＳＣ２をそれぞれ生成する動作許可信号発生回路１２０
４と、動作許可信号発生回路１２０４の出力の信号ＳＣ
１と、内部クロックバッファ１５０からの出力とを受け
て、信号ＳＣ１が活性である期間中、外部クロックバッ
ファ１５０の出力を通過させるＡＮＤゲート１２０８
と、外部クロックバッファ１５０からの出力と、信号Ｓ
Ｃ２とを受けて、信号ＳＣ２の活性期間中に外部クロッ
クバッファ１５０からの出力を通過させるＡＮＤゲート
１２０６と、ＡＮＤゲート１２０６の出力を受けて、所
定時間遅延し内部クロック信号ｉｎｔ．ＣＬＫとして出
力する遅延回路１２４０と、内部クロック信号ｉｎｔ．
ＣＬＫと外部クロックバッファ１５０に与えられる外部
クロック信号との位相差を所定量に調整するためのレプ
リカ遅延回路１２５０と、信号ＳＣ１の活性化に応じて
活性化され、ＡＮＤゲート回路１２０８の出力とレプリ
カ遅延回路１２５０の出力とを受けて、両者の位相を比
較するための位相比較器１２６０と、位相比較器１２６
０の出力信号ＳＵＰおよび信号ＳＤＯＷＮを受けて、遅
延回路１２４０に対する遅延制御信号を生成するアドレ
ス発生回路１２７０と、アドレス発生回路１２７０の出
力を受けて、遅延回路１２４０の遅延量を制御するため
のデコード信号を生成するアドレスデコーダ１２８０と
を含む。

【００４７】図３は、図２に示した遅延回路１２４０の
構成を説明するための概略ブロック図である。

【００４８】図３を参照して、遅延回路１２４０は、入
力端子ＳＩＮと、内部クロック信号ｉｎｔ．ＣＬＫを出
力する出力端子ＳＯＵＴと、単位遅延素子Ｕ０〜Ｕ１５
とを備える。単位遅延素子Ｕ０〜Ｕ１５の各々は、第１
入力端子ＴＡと第２入力端子ＴＢと、出力端子ＴＣと、
制御端子ＴＤとを含む。単位遅延素子Ｕ０〜Ｕ１５の制
御端子ＴＤは、アドレスデコーダ１２８０から与えられ
るデコード信号をそれぞれ受けるディレイ選択端子ＳＥ
Ｌ０〜ＳＥＬ１５とそれぞれ接続されている。

【００４９】信号入力端子ＳＩＮは、単位遅延素子Ｕ０
〜Ｕ１５の各々の第１入力端子ＳＴＡとを共通に接続さ
れる。

【００５０】単位遅延素子Ｕ１５の第２入力端子ＴＢは
接地される。単位遅延素子Ｕ１５の出力端子ＴＣは、次
段の図示しない単位遅延素子の第２入力端子ＴＢと接続
される。

【００５１】以下、順次同様の接続がなされ、単位遅延
素子Ｕ４の出力端子ＴＣは、単位遅延素子Ｕ３の第２入
力端子ＴＢと接続される。すなわち、単位遅延素子Ｕ１
５〜Ｕ０は、直列に接続され、単位遅延素子Ｕ０の出力
端子ＴＣがディレイラインの出力端子ＳＯＵＴと接続さ
れる。

【００５２】アドレスデコーダ１２８０から出力される
デコード信号に応じて、ディレイ選択端子ＳＥＬ０〜Ｓ
ＥＬ１５のうち、所定個数のディレイ選択端子ＳＥＬ０
〜ＳＥＬｉに与えられるデコード信号が活性状態とされ
る。これに応じて、制御端子ＴＤに与えられる信号が活
性状態となった単位遅延素子については、入力端子ＴＢ
に与えられた信号が端子ＴＣに出力される経路が選択さ
れる。

【００５３】したがって、信号ＳＥＬｉ＋１が与えられ
る単位遅延素子Ｕｉ＋１に入力端子ＳＩＮから与えられ
た信号は、単位遅延素子Ｕｉ＋１の端子ＴＣから出力さ
れ、以下、順次単位遅延素子Ｕｉ〜Ｕ０を伝達して、出
力端子ＳＯＵＴから出力される。各単位遅延素子によ
り、順次単位時間ｔｄずつ信号が遅延される。

【００５４】以上の動作により、ディレイ選択信号に応
じたディレイ選択端子の選択によって、ディレイライン
の遅延時間を単位遅延時間ｔｄずつ段階的に変化させる
ことが可能となる。

【００５５】図４は、図２に示した動作許可信号発生回
路１２０４の構成を説明するための概略ブロック図であ
る。

【００５６】分周回路１２９０は、外部クロックバッフ
ァ回路からの出力を受けて、２³周期だけ分周した信号
φ３と、さらに信号φ３を分周して外部クロック信号ｅ
ｘｔ．ＣＬＫに対して２⁴周期分だけ分周した分周信号
φ４Ｄとを生成する。

【００５７】ＮＡＮＤ回路１２９２は、信号ＳＥＮと信
号φ３とを受けて、制御信号ＳＣ１を生成する。ＮＡＮ
Ｄ回路１２９４は、信号ＳＥＮと信号φ４Ｄとを受け
て、制御信号ＳＣ２を生成する。

【００５８】ここで、動作許可信号発生回路１２０４
は、クロックイネーブル信号ＣＫＥが“Ｌ”レベルであ
る期間のみ動作し、信号ＣＫＥが“Ｈ”レベルである期
間は、その出力信号ＳＣ１およびＳＣ２ともに“Ｈ”レ
ベルに固定されている。

【００５９】以上のような構成により、ディレイロック
トループ回路によって、内部クロック信号ｉｎｔ．ＣＬ
Ｋを生成する内部クロック信号生成回路１２００の消費
電力を、パワーダウンモード中においては抑制しつつ、
かつパワーダウンモード期間中の温度変化や電圧変化に
よって、遅延回路１２４０に対する制御量が変化した場
合でも、パワーダウンモードからノーマルモードに復帰
直後に、所望の内部クロック信号ｉｎｔ．ＣＬＫを生成
させることが可能となる。

【００６０】図５は、図２に示した内部クロック信号生
成回路１２００の動作を説明するためのタイミングチャ
ートである。

【００６１】上述した通り、外部クロックバッファ１５
０から出力される外部クロック信号ｅｘｔ．ＣＬＫが、
動作許可信号発生回路１２０４に与えられて、動作許可
信号発生回路内で２³周期だけ分周され信号φ３が生成
され、さらに信号φ３が分周されて、外部クロック信号
ｅｘｔ．ＣＬＫに対して、２⁴周期分だけ分周された分
周信号φ４Ｄが生成される。

【００６２】この３分周された信号φ３を反転した信号
が信号ＳＣ１として出力され、信号φ４Ｄを反転した信
号が制御信号ＳＣ２として出力されている。

【００６３】したがって、信号ＳＣ２の活性化（“Ｈ”
レベル）の期間内に、信号ＳＣ１の活性期間（“Ｈ”レ
ベル）の期間が含まれる構成となっている。

【００６４】そして、信号ＳＣ２の活性期間の間だけ、
ＡＮＤゲート回路１２０６を介して、遅延回路１２４０
に外部クロック信号が供給される。

【００６５】一方、位相比較器１２６０は、信号ＳＣ１
が活性である期間のみ活性化され、かつ、位相比較器１
２６０には、この信号ＳＣ１が活性である期間のみＡＮ
Ｄゲート回路１２０８を介して外部クロック信号が外部
クロックバッファ１５０から供給される。

【００６６】したがって、パワーダウンモード（ＣＫＥ
＝“Ｌ”レベル）に入ると、位相比較器１２６０はその
動作を停止する。

【００６７】これに応じて、アドレス発生回路１２７０
およびアドレスデコーダ１２８０もその動作を停止す
る。このとき、アドレスデコーダ１２８０は、遅延回路
１２４０のいずれの段数までの単位遅延素子を活性状態
とするかということに関するデコード信号のデータを保
持したまま停止状態となる。このような動作を行なうた
めに、アドレスデコーダ１２８０には、たとえばラッチ
回路（図示せず）が各デコード信号出力に対応して設け
られているものとする。

【００６８】その後、パワーダウンモード（ＣＫＥ＝
“Ｌ”レベル）である期間中は、図５に示すとおり、信
号ＳＣ１および信号ＳＣ２が間欠的に活性状態となる。

【００６９】すなわち、内部クロック信号生成回路１２
００は、この信号ＳＣ１と信号ＳＣ２の活性期間中にお
いてのみ動作することとなる。このため、パワーダウン
モード期間中において、内部クロック信号生成回路１２
００は、外部の温度変化や電圧変化による遅延量の変化
に追随して、アドレスデコーダ１２８０から遅延回路１
２４０に対して与えられるデコード信号の更新を行な
う。

【００７０】つまり、パワーダウンモードからノーマル
モードに復帰後、数サイクル程度の時間で、正確な遅延
量で遅延回路１２４０が動作することにより、所望の内
部クロック信号ｉｎｔ．ＣＬＫが遅延回路１２４０から
生成されることになる。

【００７１】したがって、パワーダウンモードからノー
マルモードの復帰後短い期間でリード動作等を可能とす
る。

【００７２】なお、以上の説明では、動作許可信号発生
回路１２０４は、信号ＣＫＥが不活性状態である期間
（パワーダウンモード）中は、活性状態であるものとし
たが、動作許可信号発生回路１２０４が、パワーダウン
モード期間中のスタンバイ状態においては、活性状態と
なるという構成にすることも可能である。

【００７３】［実施の形態２］図６は、本発明の実施の
形態２の内部クロック信号生成回路１３００の構成を説
明するための概略ブロック図であり、実施の形態１の図
２と対比される図である。

【００７４】図６に示した実施の形態２の内部クロック
信号生成回路１３００の構成が実施の形態１の内部クロ
ック信号生成回路１２００の構成と異なる点は以下のと
おりである。

【００７５】すなわち、内部クロック信号生成回路１３
００においては、動作許可信号発生回路１２０４の代わ
りに動作許可信号発生回路１２１４が設けられる。動作
許可信号発生回路１２１４は、ＣＫＥバッファ１０１２
の出力を反転するインバータ１２０２の出力信号ＳＥＮ
に応じて活性化され、外部クロックバッファ１５０から
の外部クロック信号ｅｘｔ．ＣＬＫを受けて、後に説明
するように、所定周期だけ分周することで、制御信号Ｓ
Ｃを生成する。外部クロックバッファ１５０からの出力
は、直接、遅延回路１２４０に与えられる。

【００７６】一方、外部クロックバッファ１５０からの
出力は、制御信号ＳＣを一方入力ノードに受け、外部ク
ロックバッファの出力を他方入力ノードに受けるＡＮＤ
回路１２０８を介して、位相比較器１２６０に与えられ
る。位相比較器１２６０は、制御信号ＳＣに応じて活性
化される。

【００７７】その他の点は、図２に示した内部クロック
信号生成回路１２００の構成と同様であるので、同一部
分には同一符号を付してその説明は繰返さない。

【００７８】なお、レプリカ遅延回路１２５０は、外部
クロックバッファ１５０およびＡＮＤ回路１２０８より
生じる位相遅れを補償するように、その遅延量が設定さ
れているものとする。

【００７９】図７は、図６に示した動作許可信号発生回
路１２１４の構成を説明するための概略ブロック図であ
る。

【００８０】分周回路１２９０は、外部クロックバッフ
ァ回路からの出力を受けて、２³周期だけ分周した信号
φ３と、さらに信号φ３を分周して外部クロック信号ｅ
ｘｔ．ＣＬＫに対して２⁴周期分だけ分周した分周信号
φ４とを生成する。

【００８１】３入力論理ゲート回路１２９６は、信号Ｓ
ＥＮと信号φ３と信号φ４の反転信号とを受けて否定論
理積演算した結果を出力する。

【００８２】ＮＡＮＤ回路１２９８は、論理ゲート回路
１２９６の出力と信号ＳＥＮとを受けて、制御信号ＳＣ
を生成する。

【００８３】ここで、動作許可信号発生回路１２１４
は、クロックイネーブル信号ＣＫＥが“Ｌ”レベルであ
る期間のみ動作し、信号ＣＫＥが“Ｈ”レベルである期
間は、その出力信号ＳＣは“Ｈ”レベルに固定されてい
る。

【００８４】以上のような構成により、ディレイロック
トループ回路によって、内部クロック信号ｉｎｔ．ＣＬ
Ｋを生成する内部クロック信号生成回路１３００の消費
電力を、パワーダウンモード中においては抑制しつつ、
かつパワーダウンモード期間中の温度変化や電圧変化に
よって、遅延回路１２４０に対する制御量が変化した場
合でも、パワーダウンモードからノーマルモードに復帰
直後に、所望の内部クロック信号ｉｎｔ．ＣＬＫを生成
させることが可能となる。

【００８５】図８は、図６に示した動作許可信号発生回
路１２１４の動作を説明するためのタイミングチャート
である。

【００８６】外部クロックバッファ１５０から与えられ
る外部クロック信号ｅｘｔ．ＣＬＫを２³周期だけ分周
することで信号φ３が生成され、さらにφ３を分周する
ことで外部クロック信号ｅｘｔ．ＣＬＫを２⁴周期で分
周したことに相当する信号φ４が生成される。信号φ３
が”Ｌ”レベルであって、かつ信号φ４が”Ｈ”レベル
である期間のみ活性状態となる制御信号ＳＣが、動作許
可信号発生回路１２１４から出力される。

【００８７】すなわち、動作許可信号発生回路１２１４
から発生された信号ＳＣにより、信号ＳＣの活性期間
（“Ｈ”レベルの期間）の間だけ、位相比較器１２６０
が活性化されるとともに、位相比較器１２６０に対して
外部クロック信号ｅｘｔ．ＣＬＫの供給が行なわれる。
位相比較器１２６０が停止すると、位相比較器に付随す
るアドレス発生回路１２７０およびアドレスデコーダ１
２８０も動作を停止する。アドレスデコーダ１２８０
は、動作停止直前のデコード信号レベルを保持してい
る。

【００８８】また、動作許可信号発生回路１２１４は、
信号ＣＫＥが“Ｌ”レベルの期間のみ動作し、信号ＣＫ
Ｅが“Ｈ”レベルである期間は、信号ＳＣは“Ｈ”レベ
ル固定となっている。

【００８９】以上のような構成によっても、パワーダウ
ンモード期間中の消費電力を低減しつつ、このパワーダ
ウンモード期間中に生じた温度変化や電圧変化を吸収し
て、ノーマルモード復帰後短い期間で所望の内部クロッ
ク信号ｉｎｔ．ＣＬＫを生成することが可能となる。

【００９０】なお、実施の形態２でも、動作許可信号発
生回路１２１４は、信号ＣＫＥが不活性状態である期間
（パワーダウンモード）中は、活性状態であるものとし
たが、動作許可信号発生回路１２１４が、パワーダウン
モード期間中のスタンバイ状態においては、活性状態と
なるという構成にすることも可能である。

【００９１】［実施の形態３］図９は、本発明の実施の
形態３の内部クロック信号生成回路１４００の構成を説
明するための概略ブロック図である。

【００９２】内部クロック信号生成回路１４００の構成
が、図２に示した実施の形態１の内部クロック信号生成
回路１２００の構成と異なる点は以下のとおりである。

【００９３】まず、外部クロックバッファ１５０から出
力される外部クロック信号ｅｘｔ．ＣＬＫは遅延回路１
２４０および位相比較器１２６０に直接与えられる。

【００９４】また、内部クロック信号生成回路１４００
においては、動作許可信号発生回路１２０４の代わりに
動作許可信号発生回路１２２４が設けられる。動作許可
信号発生回路１２２４は、ＣＫＥバッファ１０１２から
出力される信号を受けて反転するインバータ１２０２の
出力信号に応じて活性化され、図８に示すのと同様に、
信号φ３が“Ｌ”レベルであって、信号φ４が“Ｈ”レ
ベルの期間のみ活性状態となる信号ＳＣを生成する。

【００９５】アドレス発生回路１２７０は、この信号Ｓ
Ｃによって活性化され、信号ＳＣの活性期間のみ動作す
る。一方、アドレス発生回路１２７０からの出力は、Ａ
ＮＤゲート回路１２１０の一方入力ノードに与えられ、
ＡＮＤゲート回路１２１０の他方入力ノードには、信号
ＳＣが与えられる。ＡＮＤゲート回路１２１０の出力
が、アドレスデコーダ１２８０に与えられる。

【００９６】したがって、信号ＳＣが活性状態である期
間のみ、アドレス発生回路１２７０からの出力は、アド
レスデコーダ１２８０に与えられる。

【００９７】なお、図９においては、アドレス発生回路
１２７０から出力される信号の１ビット分の信号のみを
代表的に取出して示しており、内部クロック信号生成回
路１４００の実際の構成においては、アドレス発生回路
１２７０からは複数ビットの信号が並列的に出力され、
その各々のビットに対応する信号が、ＡＮＤ回路１２１
０に相当するゲート回路を介してアドレスデコーダ１２
８０に与えられるものとする。

【００９８】すなわち、実施の形態３の内部クロック信
号生成回路１４００においては、動作許可信号発生回路
１２２４により発生された信号ＳＣを用い、信号ＳＣが
活性期間のみアドレス発生回路１２７０を活性化すると
ともに、アドレスデコーダ１２８０へのアドレス信号の
供給を行なっている。

【００９９】動作許可信号発生回路１２２４は、信号Ｃ
ＫＥが“Ｌ”レベルである期間のみ動作し、信号ＣＫＥ
が“Ｈ”レベルである期間は、信号ＳＣは“Ｈ”レベル
固定となっている。

【０１００】以上のような構成によっても、パワーダウ
ンモード期間中の消費電力を抑制しつつ、このパワーダ
ウンモード期間中に生じた温度変化や電圧変化の影響を
吸収して、パワーダウンモードからノーマルモードへの
復帰後比較的短い時間で、所望の内部クロック信号ｉｎ
ｔ．ＣＬＫを生成することが可能となる。

【０１０１】なお、実施の形態３でも、動作許可信号発
生回路１２２４は、信号ＣＫＥが不活性状態である期間
（パワーダウンモード）中は、活性状態であるものとし
たが、動作許可信号発生回路１２２４が、パワーダウン
モード期間中のスタンバイ状態においては、活性状態と
なるという構成にすることも可能である。

【０１０２】［実施の形態４］図１０は、図６または図
９に示した内部クロック信号生成回路１３００または１
４００において、動作許可信号発生回路１２１４または
１２２４の他の構成の動作許可信号発生回路１２３４の
構成を説明するための概略ブロック図である。

【０１０３】動作許可信号発生回路１２３４は、外部ク
ロックバッファ１５０からの外部クロック信号ｅｘｔ．
ＣＬＫを受けて、２¹〜２ⁿ（ｎ：自然数）だけ分周した
信号φ１〜φｎを生成する分周クロック生成回路１５０
２と、分周クロック生成回路１５０２からの出力をそれ
ぞれ受けて、所定の演算処理によりデコード結果を出力
するデコーダ１５１０．１〜１５１０．ｎと、外部から
与えられるアドレス信号Ａ０〜Ａｉの所定の組合せに応
じて出力が設定されるレジスタ１０４６からの出力をそ
れぞれ一方入力ノードに、デコーダ１５１０．１〜１５
１０．ｎの出力を、それぞれ他方入力ノードに受けるＮ
ＡＮＤ回路１５２０．１〜１５２０．ｎと、ＮＡＮＤ回
路１５２０．１〜１５２０．ｎの出力をそれぞれ入力ノ
ードに、ＣＫＥバッファ１０１２の出力を反転するイン
バータ１２０２の出力信号ＳＥＮをさらに入力ノードに
受けて、信号ＳＣを出力する（ｎ＋１）入力ＮＡＮＤ回
路１５３０とを含む。

【０１０４】デコード回路１５１０．１〜１５１０．ｎ
の行なうデコード処理は、信号φ１〜φｎの組合せによ
り、信号ＳＣを間欠的に活性状態とできる論理演算であ
ればよい。たとえば、一例として、信号φ３と信号φ４
Ｄとの否定論理和演算を行なうこととしてもよい。

【０１０５】図１１は、図１０に示した動作許可信号発
生回路１２３４の動作を説明するためのタイミングチャ
ートである。

【０１０６】時刻ｔ１において、信号ｅｘｔ．ＣＫＥが
“Ｈ”レベルとなることに応じて、信号ＳＥＮは“Ｈ”
レベルとなる。これに応じて、分周クロック生成回路１
５０２が活性状態となって、外部クロック信号ｅｘｔ．
ＣＬＫを２¹周期分周した信号φ１、２²周期分周した信
号φ２、２³周期分周した信号φ３、２⁴周期分周した信
号φ４と、２⁴周期分周し、かつ信号φ４とは異なるタ
イミングで活性状態となる信号φ４Ｄとを生成する。

【０１０７】信号φ１の非活性化エッジ（“Ｈ”レベル
から“Ｌ”レベルへの遷移）に応じて信号φ２は活性化
し、信号φ２の非活性化エッジに応じて信号φ３は活性
化し、信号φ３の非活性化エッジに応じて信号φ４が活
性化する。

【０１０８】一方、信号φ３の活性化エッジ（“Ｌ”レ
ベルから“Ｈ”レベルへの変化）に応じて活性化し、外
部クロック信号を２⁴周期分周した信号として、信号φ
４ｄが生成されている。

【０１０９】デコーダ１５１０．１は、たとえば、φ３
とφ４Ｄとを受けて、否定論理和演算を行なって、出力
を行なうデコーダであるものとすると、時刻ｔ２におい
て、信号φ３および信号φ４ｄが活性状態となるのに応
じて、デコーダ１５１０．１の出力レベルは“Ｌ”レベ
ルとなる。

【０１１０】一方、時刻ｔ３においては、信号φ３およ
びφ４Ｄが、ともに“Ｌ”レベルとなるのに応じて、デ
コーダ１５１０．１の出力レベルは“Ｈ”レベルへと変
化する。

【０１１１】時刻ｔ４においては、再び、信号φ４Ｄが
“Ｈ”レベルとなるのに応じて、デコーダ１５１０．１
の出力レベルは“Ｌ”レベルとなる。

【０１１２】時刻ｔ５においては、信号ｅｘｔ．ＣＫＥ
が“Ｈ”レベルとなるのに応じて、信号ＳＥＮは“Ｌ”
レベルとなる。一方で、時刻ｔ５においては、信号φ３
および信号φ４Ｄがともに“Ｌ”レベルとなるのに応じ
て、デコーダ１５１０．１の出力レベルは“Ｈ”レベル
となる。

【０１１３】したがって、時刻ｔ５以降は、ＮＡＮＤ回
路１５３０から出力される信号ＳＣのレベルは、デコー
ダ１５１０．１〜１５１０．ｎの出力レベルにかかわら
ず、“Ｈ”レベル固定となる。

【０１１４】デコーダ１５１０．２〜１５１０．ｎにつ
いても、それぞれ分周クロックφ１〜φｎをそれぞれ受
けて、所定の論理演算により、間欠的に“Ｈ”レベルと
なる信号が生成されるものとする。

【０１１５】以上のような構成とすることにより、使用
状況に最適な間欠パルスを、外部から入力するアドレス
信号Ａ０〜Ａｉの組合せにより、レジスタ１０４６の値
を設定することによって、選択することが可能となる。

【０１１６】したがって、パワーダウンモード時におけ
る消費電力を最適な値に抑制しつつ、外部温度や電源電
圧の変化を吸収して、パワーダウンモードからノーマル
モードに復帰後の比較的短い時間で、所望の内部クロッ
ク信号ｉｎｔ．ＣＬＫを生成することが可能となる。

【０１１７】たとえば、外部温度の変動が比較的大きな
使用環境下においては、間欠的に内部クロック信号生成
回路を動作させる期間を多くし、比較的外部温度が安定
している使用条件下では、間欠的に動作する動作期間を
少なくするように設定することが可能である。

【０１１８】しかも、このような間欠的に動作する動作
期間の設定は、半導体記憶装置の搭載されるチップが、
パッケージにアセンブリされて封止された後において
も、このチップ外部から設定することが可能である。

【０１１９】また、実施の形態１における動作許可信号
発生回路１２０４においても、制御信号ＳＣ１と制御信
号ＳＣ２のそれぞれに対応して、図１０に示すような構
成を設けることにより、信号ＳＣ１と信号ＳＣ２が間欠
的に活性となる期間をそれぞれ外部からの設定に応じて
変更することも可能である。

【０１２０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１２１】

【発明の効果】請求項１〜７記載の半導体記憶装置にお
いては、休止期間から通常動作に復帰後、短い期間で、
内部クロック信号生成回路が、所望の内部クロック信号
を生成することがことになる。したがって、休止期間か
ら通常動作への復帰後、短い期間でデータの読出動作等
を行なうことが可能である。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置１０
００の構成を示す概略ブロック図である。

【図２】図１に示した内部クロック信号生成回路１２
００の構成を説明するための概略ブロック図である。

【図３】図２に示した遅延回路１２４０の構成を説明
するための概略ブロック図である。

【図４】図２に示した動作許可信号発生回路１２０４
の構成を説明するための概略ブロック図である。

【図５】図２に示した内部クロック信号生成回路１２
００の動作を説明するためのタイミングチャートであ
る。

【図６】本発明の実施の形態２の内部クロック信号生
成回路１３００の構成を説明するための概略ブロック図
である。

【図７】図６に示した動作許可信号発生回路１２１４
の構成を説明するための概略ブロック図である。

【図８】図６に示した動作許可信号発生回路１２１４
の動作を説明するためのタイミングチャートである。

【図９】本発明の実施の形態３の内部クロック信号生
成回路１４００の構成を説明するための概略ブロック図
である。

【図１０】動作許可信号発生回路１２３４の構成を説
明するための概略ブロック図である。

【図１１】図１０に示した動作許可信号発生回路１２
３４の動作を説明するためのタイミングチャートであ
る。

【図１２】従来のＤＬＬ回路２０００の構成を説明す
るための概略ブロック図である。

【符号の説明】

１５０クロック入力バッファ、１００２クロック入
力端子、１０１０外部制御信号入力端子群、１０１２
〜１０２１制御信号入力バッファ、１０２２モードデ
コーダ、１０３０アドレス信号入力端子群、１０３２
〜１０４４入力バッファ、１０４６モードレジスタ、
１０４８ロウアドレスラッチ、１０５０コラムアド
レスラッチ、１０５２バンクアドレスラッチ、１０５
４セルフリフレッシュタイマ、１０５６リフレッシュ
アドレスカウンタ、１０５８マルチプレクサ、１０６
０バーストアドレスカウンタ、１０６２ロウプリデ
コーダ、１０６４コラムプリデコーダ、１０６６バ
ンクデコーダ、１０７０データ入出力端子、１０７２
〜１０８２入出力バッファ回路、１０８６データ入出
力回路、１１００，１１１０，１１２０メモリアレイ
ブロック、１１０２，１１１２，１１２２ロウデコー
ダ、１１０４，１１１４，１１２４コラムデコーダ、１
１０６Ｉ／Ｏポート、１０００半導体記憶装置、１
２００，１３００，１４００内部クロック信号生成回
路、１２０２インバータ、１２０４，１２１４，１２
２４，１２３４動作許可信号発生回路、１２０６，１
２０８ＡＮＤ回路、１２４０遅延回路、１２５０
レプリカ遅延回路、１２６０位相比較回路、１２７０
アドレス発生回路、１２８０アドレスデコーダ。

Claims

【特許請求の範囲】

【請求項１】外部クロック信号に基づいて同期動作を
行なう半導体記憶装置であって、記憶データを保持するための記憶回路と、外部からの制御信号に応じて前記記憶回路と前記半導体
記憶装置の外部との間のデータ授受動作が休止している
休止期間においては、間欠的に活性状態となり、通常動
作においては常時活性状態となる内部制御信号を生成す
るクロック制御信号発生回路と、前記内部制御信号に応じて活性状態となり、前記外部ク
ロック信号を受けて前記記憶回路に対するデータ授受の
動作を制御するための内部クロック信号を生成する内部
クロック信号生成回路とを備える、半導体記憶装置。
【請求項２】前記内部クロック信号生成回路は、前記外部クロック信号を受けて、可変な遅延量で遅延し
て前記内部クロック信号を生成するための遅延回路を含
み、前記遅延回路は、前記遅延量に対応してそれぞれ活性化
され、直列に接続された複数の単位遅延素子を有し、前記クロック制御信号発生回路からの前記内部制御信号
に応じて活性化され、前記外部クロック信号と前記遅延
回路からの出力を受けて、位相を比較する位相比較回路
と、前記位相比較回路の比較結果を受けて、前記遅延量を制
御するための遅延量制御信号を生成する遅延制御回路
と、前記遅延回路の出力を受けて、前記複数の単位遅延素子
を選択的に活性化するためのデコード信号を生成するデ
コード回路とを含む、請求項１記載の半導体記憶装置。
【請求項３】前記内部クロック信号生成回路は、前記クロック制御信号発生回路からの内部制御信号に応
じて前記外部クロック信号を前記位相比較回路に与える
第１のゲート回路をさらに含む、請求項２記載の半導体
記憶装置。
【請求項４】前記内部クロック信号生成回路は、前記クロック制御信号発生回路からの内部制御信号に応
じて前記外部クロック信号を前記遅延回路に与える第２
のゲート回路をさらに含む、請求項３記載の半導体記憶
装置。
【請求項５】前記内部クロック信号生成回路は、前記外部クロック信号を受けて、可変な遅延量で遅延し
て前記内部クロック信号を生成するための遅延回路を含
み、前記遅延回路は、前記遅延量に対応してそれぞれ活性化
され、直列に接続された複数の単位遅延素子を有し、前記外部クロック信号と前記遅延回路からの出力を受け
て、位相を比較する位相比較回路と、前記クロック制御信号発生回路からの内部制御信号に応
じて活性化され、前記位相比較回路の比較結果を受け
て、前記遅延量を制御するための遅延量制御信号を生成
する遅延制御回路と、前記遅延回路の出力を受けて、前記複数の単位遅延素子
を選択的に活性化するためのデコード信号を生成するデ
コード回路と、前記クロック制御信号発生回路からの内部制御信号に応
じて前記遅延量制御信号を前記デコード回路に与えるた
めのゲート回路とをさらに含む、請求項１記載の半導体
記憶装置。
【請求項６】前記クロック制御信号発生回路は、前記外部クロック信号を受けて、所定の周期で分周した
少なくとも２つの分周信号を生成する分周回路と、前記分周信号を受けて、所定の論理演算を行なうことに
より前記内部制御信号を生成する論理演算回路とを含
む、請求項１〜５のいずれかに記載の半導体記憶装置。
【請求項７】前記クロック制御信号発生回路は、前記外部クロック信号を受けて、所定の周期で分周した
複数の分周信号を生成する分周回路と、前記複数の分周信号のうちの所定の組合せを受けて、各
々が所定の論理演算を行なう複数の論理演算回路と、外部からの制御信号による設定に応じて、前記複数の論
理演算回路のうちから選択した論理演算回路の出力から
前記内部制御信号を生成する選択回路とを含む、請求項
４〜６のいずれかに記載の半導体記憶装置。