JP4034923B2 - 半導体記憶装置の動作制御方法および半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の動作モードを備えた半導体記憶装置の動作制御方法および複数の動作モードを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、DRAM等の半導体記憶装置では、同一のアドレス端子から異なるアドレス信号を２回に分けて受けることで、端子数を低減している。このようにアドレス信号を多重化して受ける半導体記憶装置では、記憶容量が大きいにもかかわらず、小型のパッケージに収容することが可能である。
【０００３】
アドレス信号を多重化して受ける別の半導体記憶装置として、SDRAM（synchronous DRAM）が知られている。SDRAMでは、クロック信号に同期して入出力インタフェース回路を高速に動作させ、データの書き込み・読み出しを高速に行うことを可能にしている。
SDRAMは、同一のワード線に接続された複数のメモリセルに対しては、高速に書き込み動作および読み出し動作を行うことができる。一方、異なるワード線に接続されたメモリセルに対しては、従来のDRAMと同様のタイミングでワード線の再選択を行わなくてはならない。このため、ランダムアクセス時には、DRAMと同程度のアクセス時間しか得られない。
【０００４】
また、SDRAMでは、コマンドの入力を１回行うことで動作モードが決められ、決められた動作モードが実行される。このため、チップセレクト信号/CS、行アドレスストローブ信号/RAS、列アドレスストローブ信号/CAS、ライトイネーブル信号/WE、クロックイネーブル信号CKEといった多数のコマンド入力用の端子が必要である。また、各コマンドの入力順序が決められていないため、チップ内部ではビット線のプリチャージ動作を行うタイミングを生成することができない。従って、ビット線のプリチャージ動作を行うためには、チップの外部からプリチャージコマンドを与える必要がある。
【０００５】
一方、近時、ランダムアクセス時に、動作サイクルを大幅に短縮し、高速にデータの書き込み動作および読み出し動作を行うことができるDRAMとして、FCRAM（Fast Cycle RAM）が開発されている。
FCRAMでは、内部動作を３ステージに分け、それぞれのステージは、自己完結型に動作する。このため、データの入出力部だけでなく、アドレス等の取り込み動作、およびメモリコア部の動作についてもパイプライン処理を行うことできる。パイプライン処理により動作サイクルの短縮が図られている。また、FCRAMでは、アクセス時間の高速化を最優先にしているため、アドレス端子が非多重にされ、アドレス信号を、コマンドの入力と同時に一括して入力する仕様にされている。そして、コマンドの入力を１回行うことで動作モードが決められ、決められた動作モードが実行される。
【０００６】
【発明が解決しようとする課題】
ところで、上述したSDRAMでは、コマンド入力用の端子数が多いという問題があった。コマンド入力用の端子数が多いと、コマンドの入力を行う外付け回路の制御が複雑になる。
また、上述したFCRAMでは、アドレスを非多重としているため、同一の記憶容量を有するDRAM、SDRAMに比べて端子数が多くなるという問題があった。端子数が多くなることで、アドレスパッド、およびアドレス入力回路等が多数必要になり、チップサイズが大きくなるという問題があった。また、端子数が多くなる結果、パッケージサイズが大きくなるおそれがあった。特に、現在主流となりつつあるCSP（Chip Size Package）の場合には、プリント基板との接続用のボールが二次元的に配列されるため、端子数によっては、パッケージサイズが端子数に依存して大きくなるおそれがあった。
【０００７】
本発明の目的は、コマンドの入力に必要な端子数、およびアドレス入力に必要な端子数を低減することにある。
本発明の別の目的は、端子数を低減し、チップサイズおよびパッケージサイズの大型化を防止することにある。
本発明の別の目的は、端子数の低減によっても、高速な動作サイクルを維持することにある。
【０００８】
本発明の別の目的は、高速な動作サイクルを維持するために、特に、信号を高速に取り込むことにある。
【０００９】
【課題を解決するための手段】
図１は、本発明の基本原理を示すフローチャートである。
【００１０】
本発明の半導体記憶装置の動作制御方法では、所定の端子から供給される信号をコマンドとして複数回に分けて取り込み、各回の前記コマンドに基づいて動作モードを順次絞り込んでいき、絞り込んだ動作モードにしたがい内部回路が制御される。動作モードの決定に必要な情報を複数回に分けて取り込み、動作モードを絞り込んでいくため、コマンドの入力の必要な端子数が低減される。特に、コマンドの入力に専用の端子を設けている場合には、入力パッド、入力回路等の回路が不要になり、チップサイズが低減される。例えば、２本の端子で、コマンドを２回または３回に分けて取り込んだ場合、それぞれ、４種類または８種類の動作モードを識別できる。端子数が低減されるため、端子数の制約によりパッケージサイズが大型化することが防止される。
【００１１】
本発明の半導体記憶装置の動作制御方法では、コマンドの入力が２回に分けて行われる。最初のコマンドの入力で、複数の動作モードの絞り込りが行われる。このとき、絞り込んだ動作モードのうち、所定の動作モードの実行に必要な回路の一部を動作する制御を行う。そして、２番目のコマンドの入力で動作モードを決定し、この動作モードが、所定の動作モードのときに、残りの回路を動作する制御を行う。最初のコマンドの入力時に、予め、所定の動作モードの一部を実行するため、コマンドの入力を２回に分けた場合にも、アクセス時間の高速化が可能になる。
【００１２】
本発明の半導体記憶装置の動作制御方法では、最初のコマンドの入力時に、書き込み動作モードと読み出し動作モードとを区別する。すなわち、最初のコマンドの入力により絞り込まれた動作モードの中に、書き込み動作モードと読み出し動作モードとの両方が含まれることはない。そして、最初のコマンドの入力時に、書き込み動作モードと読み出し動作モードとに共通する回路の動作を開始する。予め、書き込み動作と読み出し動作とに必要な回路の動作を開始することで、アクセス時間が高速化される。
【００１４】
図２は、本発明の基本原理を示すブロック図である。
本発明の半導体記憶装置は、コマンド制御回路３９、４１を備えている。コマンド制御回路３１、４１は、所定の端子から供給される信号をコマンドとして複数回に分けて取り込み、各回の前記コマンドに基づいて動作モードを順次絞り込んでいき、絞り込んだ動作モードにしたがい内部回路を制御する。動作モードの決定に必要な情報を複数回に分けて取り込み、動作モードを絞り込んでいくため、コマンドの入力の必要な端子数が低減される。特に、コマンドの入力に専用の端子を設けている場合には、入力パッド、入力回路等の回路が不要になり、チップサイズが低減される。端子数が低減されるため、端子数の制約によりパッケージサイズが大型化することが防止される。
【００１５】
本発明の半導体記憶装置では、コマンド制御回路３９、４１は、所定の端子から供給される信号をコマンドとして２回に分けて取り込む。コマンド制御回路３９、４１は、最初のコマンドの入力時に動作モードを絞り込み、絞り込んだ動作モードのうち所定の動作モードの実行に必要な回路の一部を動作する制御を行う。コマンド制御回路３９、４１は、２番目のコマンドの入力時に動作モードを決定し、決定した動作モードが前記所定の動作モードであるときに、残りの回路を動作する制御を行う。
【００１６】
動作モードの決定に必要な情報を複数回に分けて取り込むため、コマンドの入力の必要な端子数が低減される。特に、コマンドの入力に専用の端子を設けている場合には、入力パッド、入力回路等の回路が不要になり、チップサイズが低減される。端子数が低減されるため、端子数の制約によりパッケージサイズが大型化することが防止される。最初のコマンドの入力時に、予め、所定の動作モードの一部を実行するため、コマンドの入力を２回に分けた場合にも、アクセス時間の高速化が可能になる。
【００１７】
本発明の半導体記憶装置では、コマンド制御回路は、複数の取込回路を備えている。各取込回路は、複数回に分けて供給される前記信号を各回毎にそれぞれ取り込む。すなわち、信号の供給されるタイミングに応じて、それぞれ異なる取込回路が動作し、内部回路が制御される。このため、複雑なコマンド体系を有する半導体記憶装置においても、コマンド制御回路を容易に設計できる。この結果、設計の検証も容易になる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて詳細に説明する。
図３は、本発明の半導体記憶装置の動作制御方法の第１の実施形態、および本発明の半導体記憶装置の第１の実施形態における状態遷移図を示している。
【００２０】
この実施形態の半導体記憶装置は、内部回路を３ステージに分けて、それぞれをパイプライン動作させる機能を有したDRAMとして形成されている。
DRAMは、６つの動作モードと、３つの動作状態とを有している。動作モードには、低消費電力モード、モードレジスタ設定モード、読み出し動作モード、書き込み動作モード、オートリフレッシュモード、セルフリフレッシュモードがある。動作状態には、待機状態、活性状態R、活性状態Wがある。
【００２１】
各動作モードおよび各動作状態への移行は、RDAコマンド、WRAコマンド、DESLコマンド、MRSコマンド、LALコマンド、REFコマンド、SELFNコマンド、SELFXコマンド、PDEXコマンド、およびPDENコマンドを、それぞれ受けたときに行われる。矢印は、移行する方向を示している。
RDAコマンド、WRAコマンド、DESLコマンド、MRSコマンド、LALコマンド、REFコマンドは、後述するチップセレクト信号/CS、ファンクション信号FNにより決まるコマンドである。これ等のコマンドのうち、太い実線で示したRDAコマンド、WRAコマンド、DESLコマンドは、第１コマンドと称され、待機状態から受け付け可能なコマンドである。太い破線で示したMRSコマンド、LALコマンド、REFコマンドは、第２コマンドと称され、活性状態Rまたは活性状態Wのときに受け付け可能なコマンドである。すなわち、第２コマンドは、第１コマンドを受けた後に受け付け可能なコマンドである。したがって、読み出し動作モード、書き込み動作モード、モードレジスタ設定モード、オートリフレッシュモードへの移行は、第１コマンドを受けた後、さらに第２コマンドを受けることで行われる。なお、活性状態Rは、第２コマンドにより読み出し動作モードに移行する可能性のある状態である。活性状態Wは、第２コマンドにより書き込み動作モードに移行する可能性のある状態である。
【００２２】
細い実線で示したSELFNコマンド、SELFXコマンド、PDENコマンド、PDEXコマンドは、後述するパワーダウン信号PDの高レベルまたは低レベルにより決まるコマンドである。すなわち、オートリフレッシュモード時に、パワーダウン信号PDが低レベルにされると、制御はセルフリフレッシュモードに移行する（SELFNコマンド）。セルフリフレッシュモード時に、パワーダウン信号PDが高レベルにされると、制御は待機状態に移行する（SELFXコマンド）。待機状態時に、パワーダウン信号PDが低レベルにされると、制御は低消費電力モードに移行する（PDENコマンド）。低消費電力モード時に、パワーダウン信号PDが高レベルにされると、制御は待機状態に移行する（PDEXコマンド）。
【００２３】
なお、細い破線は、動作モードを実行した後、待機状態に自動復帰することを示している。読み出し動作、書き込み動作、モードレジスタの設定、オートリフレッシュ動作が行われた後、制御は自動的に待機状態に移行する。
【表１】
表１は、第１コマンドを受け付けるための信号の状態を示している。表において、記号「L-H」は低レベルから高レベル時の変化を示し、記号「H」は高レベル状態を示し、記号「L」は低レベルを示し、記号「X」は任意の高レベルまたは低レベルを示し、記号「BA」は所定のバンクアドレスを示し、記号「UA」は所定の上位アドレスを示している。
【００２４】
DESLコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが高レベルの時に行われる。チップの状態は、DESLコマンドの受けることで、再び待機状態になる。すなわち、DESLコマンドは、チップの非選択状態を保持するコマンドである。
【００２５】
RDAコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが低レベル、ファンクション信号FNが高レベルの時に行われる。RDAコマンドの受け付けと同時に、バンクアドレス信号BA1、BA0がバンクアドレスとして、アドレス信号A14-A0が上位アドレス（例えば、行アドレス）として取り込まれる。チップの状態は、RDAコマンドの受け付けにより活性状態Rになる。
【００２６】
WRAコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが低レベル、ファンクション信号FNが低レベルの時に行われる。WRAコマンドの受け付けと同時に、バンクアドレス信号BA1、BA0がバンクアドレスとして、アドレス信号A14-A0が上位アドレス（例えば、行アドレス）として取り込まれる。チップの状態は、WRAコマンドの受け付けにより活性状態Wになる。
【表２】
表２は、第２コマンドを受け付けるための信号の状態を示している。表において、記号「V」、「WBL0」、「WBL1」は所定の高レベルまたは低レベルを示し、記号「LA」は所定の下位アドレスを示している。
LALコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが高レベルの時に行われる。LALコマンドの受け付けと同時に、バンクアドレス信号BA1、BA0がバンクアドレスとして、アドレス信号A14がWBL0ビットとして、アドレス信号A13がWBL1ビットとして、アドレス信号A12-A0が下位アドレス（例えば、列アドレス）として取り込まれる。チップの制御は、活性状態RでLALコマンドを受け付けたときには、読み出し動作モードに移行し、読み出し動作を実行する。チップの制御は、活性状態WでLALコマンドを受け付けたときには、書き込み動作モードに移行し、書き込み動作を実行する。すなわち、既に取り込んだコマンド（RDAコマンドまたはWRAコマンド）に基づいて、新たに取り込んだLALコマンドから動作モードが絞り込まれる。換言すれば、動作モードは、LALコマンドだけでは決まらない。
【００２７】
MRSコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが低レベルの時に行われる。MRSコマンドの受け付けと同時に、バンクアドレス信号BA1、BA0およびアドレス信号A14-A13の低レベルが取り込まれ、アドレス信号A12-A0から所定の値が取り込まれる。アドレス信号A12-A0の値は、後述するモードレジスタ４９の設定に使用される。
【００２８】
REFコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが低レベルの時に行われる。REFコマンドを受けてチップの制御はオートリフレッシュモードに移行し、オートリフレッシュ動作を実行する。
LALコマンド、書き込み動作または読み出し動作のための共通のコマンドであり、書き込み動作を実行するか読み出し動作を実行するかは、第１コマンドに依存する。また、MRSコマンド、REFコマンドの受け付けは、いずれもチップセレクト信号/CSが低レベルのときに行われる。
【００２９】
このため、本発明のDRAMは、チップセレクト信号/CS、ファンクション信号FNのみをコマンド信号とすることで、読み出し動作、書き込み動作、モードレジスタ設定、オートリフレッシュを行うことが可能である。また、読み出し動作、書き込み動作に際には、例えば/WE等の読み書き端子は不要である。
【表３】
表３は、表２に示したLALコマンドを受ける際に設定するWBL0ビット、WBL1ビットの詳細を示している。WBL0ビット、WBL1ビットは、後述する書き込み動作時の書き込みデータ数の設定を行うビットである。バースト長は、１回の書き込み動作または読み出し動作で入出力可能なデータ信号数である。
【００３０】
バースト長BLが「２」の場合、WBL0ビットが低レベルの時には、全データの書き込み動作が行われる。WBL0ビットが高レベルの時には、最初のデータのみ書き込み動作が行われる。
バースト長BLが「４」の場合、WBL0ビットが高レベル、WBL1ビットが低レベルの時には、全データの書き込み動作が行われる。WBL0ビットが低レベル、WBL1ビットが高レベルの時には、最初の２データのみ書き込み動作が行われる。WBL0ビット、WBL1ビットがともに高レベルの時には、最初のデータのみ書き込み動作が行われる。
【００３１】
バースト長BLが「８」の場合、WBL0ビット、WBL1ビットがともに低レベルの時には、全データの書き込み動作が行われる。WBL0ビットが高レベル、WBL1ビットが低レベルの時には、最初の４データのみ書き込み動作が行われる。WBL0ビットが低レベル、WBL1ビットが高レベルの時には、最初の２データのみ書き込み動作が行われる。WBL0ビット、WBL1ビットがともに高レベルの時には、最初のデータのみ書き込み動作が行われる。
【００３２】
設定された書き込みデータ数の書き込み動作を完了した後に、制御は直ちに書き込み動作モードから待機状態に移行する。このため、不要な書き込み動作を行うことが防止され、書き込みサイクルに要する時間が低減される。
【表４】
表４は、低消費電力モード、セルフリフレッシュモードにおける信号の状態を示している。
【００３３】
低消費電力モードへの移行は、待機状態において、チップセレクト信号/CSが高レベルの状態で、パワーダウン信号PDが高レベルから低レベルに変化したときに行われる（PDENコマンド）。低消費電力モードへの移行中は、パワーダウン信号PDの低レベルを維持することで、低消費電力モードの状態が保持される。すなわち、後述するように、パワーダウン信号PDを受け付ける入力バッファ以外は非活性化される。低消費電力モードからの解除は、チップセレクト信号/CSが高レベルの状態で、パワーダウン信号PDが低レベルから高レベルに変化したときに行われる（PDEXコマンド）。
【００３４】
セルフリフレッシュモードへの移行は、オートリフレッシュモードにおいて、チップセレクト信号/CSが低レベルの状態で、パワーダウン信号PDが高レベルから低レベルに変化したときに行われる（SELFNコマンド）。セルフリフレッシュモードへの移行中は、パワーダウン信号PDの低レベルを維持することで、セルフリフレッシュモード状態が保持される。すなわち、セルフリフレッシュ動作が連続して行われる。セルフリフレッシュモードからの解除は、チップセレクト信号/CSが高レベルの状態で、パワーダウン信号PDが低レベルから高レベルに変化したときに行われる（SELFXコマンド）。
【００３５】
図４は、本発明が適用されたDRAMの全体構成を示している。
DRAMは、デコード部２１、４つのメモリ動作部２３、および入出力部２５で構成されている。デコード部２１は第１ステージに対応する制御を行うブロックである。メモリ動作部２３は第２ステージに対応する制御を行うブロックである。入出力部２５は第３ステージに対応する制御を行うブロックである。これ等３つのブロックは、それぞれ独立してパイプライン動作する機能を有している。各メモリ動作部２３は、メモリコア部２７を備えている。
【００３６】
デコード部２１には、クロック端子CLK、パワーダウン端子PD、チップセレクト端子/CS、ファンクション端子FN、バンクアドレス端子BA1、BA0、およびアドレス端子A14-A0を介して、それぞれ外部からクロック信号CLK、パワーダウン信号PD、チップセレクト信号/CS、ファンクション信号FN、バンクアドレス信号BA1、BA0、およびアドレス信号A14-A0が供給されている。デコード部２１は、活性化信号ACT、バンクアドレス信号B-ADD、内部クロック信号CLKIN、制御信号CNT1、およびモード制御信号MDを出力している。
【００３７】
各メモリ動作部２３には、活性化信号ACT、バンクアドレス信号B-ADDが供給されている。各メモリ動作部２３は、制御信号CNT2、プリデコード信号PDECC、読み出しデータ信号RDATAを入出力部２５に出力し、入出力部２５から書き込みデータ信号WDATAを受けている。
入出力部２５には、データ入出力端子DQ15-DQ0を介して、外部からデータ入出力信号DQ15-DQ0が供給されている。入出力部２５には、デコード部２１から制御信号CNT1、内部クロック信号CLKIN、モード制御信号MDが供給されている。
【００３８】
なお、図中の太い矢印は、複数本からなる信号線を示している。また、以降の説明を分かりやすくするため、例えば、「クロック信号CLK」を「CLK信号」、「チップセレクト信号/CS」を「/CS信号」というように、各信号名を略して表すことがある。
図５は、図４に示したデコード部２１の詳細を示している。デコード部２１は、主にコマンドおよびアドレスの入力、デコードを行うブロックである。デコード部２１は各信号をデコード後に、自動的にリセットされ、次のコマンド、アドレス信号を受け付ける状態になる。
【００３９】
デコード部２１は、クロックバッファ２９、制御信号バッファ３１、パワーダウン信号ラッチ３３、行アドレスバッファ３５、列アドレスバッファ３７、コマンドデコーダ３９、コマンドラッチ４１、リフレッシュカウンタ４３、行アドレスラッチ４５、列アドレスラッチ４７、モードレジスタ４９、およびモード制御回路５１を備えている。
【００４０】
クロックバッファ２９は、クロック信号CLKを受け、内部クロック信号CLKINを出力している。制御信号バッファ３１は、内部クロック信号CLKINに同期して、チップセレクト信号/CS、ファンクション信号FNを取り込み、取り込んだ信号を、それぞれ内部信号CINとしてコマンドデコーダ３９に出力している。パワーダウン信号ラッチ３３は、内部クロック信号CLKINに同期して、パワーダウン信号PDを取り込み、取り込んだ信号を内部パワーダウン信号PDINとしてコマンドデコーダ３９に出力している。行アドレスバッファ３５は、内部クロック信号CLKINに同期して、バンクアドレス信号BA1-BA0、アドレス信号A14-A0を取り込み、取り込んだ信号を内部行アドレス信号ADRINとして行アドレスラッチ４５およびモードレジスタ４９に出力する回路である。列アドレスバッファ３７は、内部クロック信号CLKINに同期して、アドレス信号A8-A0を取り込み、取り込んだ信号を内部列アドレス信号ADCINとして列アドレスラッチ４７およびモードレジスタ４９に出力する回路である。行アドレスバッファ３５および列アドレスバッファ３７に供給されている所定の制御信号CNT1は、低消費電力モード時に行アドレスバッファ３５および列アドレスバッファ３７を非活性化制御するための信号である。
【００４１】
コマンドデコーダ３９は、内部クロック信号CLKIN、内部信号CIN、および内部パワーダウン信号PDINを受けてコマンドを解読し、他の回路を制御する制御信号CNT1およびメモリ動作部２３を制御する活性化信号ACTを生成する回路である。制御信号CNT1は、複数本からなり、それぞれの信号が各回路を制御している。また、コマンドデコーダ３９は、取り込んだ第１コマンドの内容をコマンド信号CMD1を介してコマンドラッチ４１に出力している。コマンドデコーダ３９は、コマンドラッチ４１にラッチされた第１コマンドの内容をコマンド信号CMD2を介して受けている。コマンドラッチ４１は、第１コマンドの内容をラッチする機能を有しており、チップが図３に示した活性状態R、活性状態Wのいずれの状態にあるかを記憶する回路である。
【００４２】
リフレッシュカウンタ４３は、所定の制御信号CNT1を受け、動作モードが、オートリフレッシュモードまたはセルフリフレッシュモードのときに、内部で生成したリフレッシュアドレスADREFを出力する回路である。
行アドレスラッチ４５は、内部行アドレス信号ADRINまたはリフレッシュアドレスADREFを、バンクアドレスB-ADDとして出力する回路である。列アドレスラッチ４７は、内部列アドレス信号ADCINまたはリフレッシュアドレスADREFを、バンクアドレスB-ADDとして出力する回路である。
【００４３】
モードレジスタ４９は、チップの状態を設定するレジスタである。モードレジスタ４９は、内部行アドレス信号ADRIN、内部列アドレス信号ADCIN、所定の制御信号CNT1を受け、モード設定信号MSETを出力している。
モード制御回路５１は、モードレジスタ４９に設定された内容（後述するデータレイテンシDL、バーストタイプ、バースト長BL）をモード設定信号MSETを介して受け、モード制御信号MDを出力する回路である。
【００４４】
図６は、モードレジスタ４９の各ビット内容を示している。モードレジスタ４９は、バンクアドレス信号BA1、BA0、アドレス信号A12-A0に対応する１５ビットで構成されている。バンクアドレス信号BA1、BA0、およびアドレス信号A12-A7に対応する８ビットは、常に低レベルを書き込む仕様になっている。アドレス信号A6-A4に対応する３ビットは、データ信号の入出力タイミングを決めるデータレイテンシDLを「２」または「３」に設定するビットである。アドレス信号A3に対応するビットは、データ信号の入出力順序であるバーストタイプBTを「シーケンシャル」または「インタリーブ」に設定するビットである。アドレス信号A2-A0に対応する３ビットは、バースト長BLを「２」、「４」、「８」のいずれかに設定するビットである。
【００４５】
図７は、メモリ動作部２３の詳細を示している。メモリ動作部２３は、RASジェネレータ５３、プリチャージジェネレータ５５、第１制御回路５７、プリデコーダ５９ａ、５９ｂ、ブロックデコーダ６１、ワードデコーダ６３、１/4デコーダ６５、BLTデコーダ６７、センスアンプジェネレータ６９、コラムデコーダ７１、第２制御回路７３、およびリード/ライトバッファ７５を備えている。
【００４６】
RASジェネレータ５３は、活性化信号ACTを受け、プリチャージ制御信号PREおよびワード線選択信号RASZを第１制御回路５７に出力する回路である。また、RASジェネレータ５３は、ワード線選択信号RASZとほぼ同一のタイミングの制御信号P1をプリチャージジェネレータ５５に出力し、制御信号P2をプリチャージジェネレータ５５から受けている。プリチャージジェネレータ５５は、制御信号P1を受けた後、所定の時間後に制御信号P2を出力する回路である。
【００４７】
第１制御回路５７は、プリチャージ制御信号PREとワード線選択信号RASZを受け、制御信号CNT2を出力する回路である。制御信号CNT2は、複数本からなり、それぞれ、ワードデコーダ６３、１/4デコーダ６５、BLTデコーダ６７、プリデコーダ５９ａ、５９ｂ、センスアンプジェネレータ６９、コラムデコーダ７１、第２制御回路７３、および入出力部２５に供給されている。制御信号CNT2は、入出力部２５には、２本供給されている。
【００４８】
プリデコーダ５９ａは、所定の制御信号CNT2およびバンクアドレスB-ADDを受け、プリデコード信号PDECRおよびプリデコード信号PDECBを出力する回路である。プリデコーダ５９ｂは、所定の制御信号CNT2およびバンクアドレスB-ADDを受け、プリデコード信号PDECCを出力する回路である。
ブロックデコーダ６１は、プリデコーダ５９ａからのプリデコード信号PDECBを受けてデコード信号DECBを出力する回路である。
【００４９】
ワードデコーダ６３は、所定の制御信号CNT2、デコード信号DECB、プリデコード信号PDECRを受け、主ワード線デコード信号WDECをメモリコア部２７に出力する回路である。
１/4デコーダ６５は、所定の制御信号CNT2およびプリデコード信号PDECR、PDECCを受け、副ワード線デコード信号1/4DECをメモリコア部２７に出力する回路である。副ワード線デコード信号1/4DECは、選択された主ワード線から分岐する４本の副ワード線のいずれかを選択するための信号である。
【００５０】
BLTデコーダ６７は、所定の制御信号CNT2、デコード信号DECB、およびプリデコード信号PDECRを受け、ビット線トランスファデコード信号BLTをメモリコア部２７に出力する回路である。
センスアンプジェネレータ６９は、所定の制御信号CNT2、デコード信号DECB、およびプリデコード信号PDECR、PDECCを受け、センスアンプ活性化信号MW、SWをメモリコア部２７に出力する回路である。
【００５１】
コラムデコーダ７１は、所定の制御信号CNT2、プリデコード信号PDECCを受け、コラム選択線（図示せず）を選択するコラム線選択信号CLをメモリコア部２７に出力する回路である。コラムデコーダ７１は、図８に示すように、複数のデコード回路７１ａから構成されている。各デコード回路７１ａは、インバータを介して縦続接続されたNANDゲート７１ｂ、７１ｃと複数のインバータとを備えている。入力側のNANDゲート７１ｂには、プリデコード信号PDECC(a)、PDECC(b)、PDECC(c)が供給されている。出力側のNANDゲート７１ｃには、NANDゲート７１ｂから出力される論理と、制御信号CNT2とが供給されている。
【００５２】
また、図７に示した第２制御回路７３は、所定の制御信号CNT2およびプリデコード信号PDECCを受け、リード/ライトバッファ７５を制御する制御信号CNT3を出力する回路である。
リード/ライトバッファ７５は、制御信号CNT3の制御を受け、書き込み動作時に、入出力部２５から送られる書き込みデータ信号WDATAをメモリコア部２７に転送し、読み出し動作時に、メモリコア部２７から出力されるデータを読み出しデータ信号RDATAとして入出力部２５に転送する回路である。
【００５３】
図９は、メモリコア部２７の概要を示している。メモリコア部２７には、主ワードデコーダ２７ａ、1/4ワードセレクタ２７ｂ、副ワード線ドライバ２７ｃ、副ワードデコーダ２７ｄ、センスアンプ２７ｅ、およびメモリセルMCが、それぞれ複数配置されている。
主ワードデコーダ２７ａは、主ワード線デコード信号WDECを受けて、所定の主ワード線MWLを選択する回路である。1/4ワードセレクタ２７ｃ、副ワード線ドライバ２７ｂ、副ワードデコーダ２７ｄは、副ワード線デコード信号1/4DECを受けて、所定の副ワード線SWLを選択する回路である。主ワード線MWLおよび副ワード線SWLの選択により、例えば、１回の読み出し動作時に、太線で示した主ワード線MWLおよび副ワード線SWLが選択される。選択された主ワード線MWLおよび副ワード線SWLに接続されたメモリセルMCからデータが出力される。
【００５４】
センスアンプ２７ｅは、例えば、読み出し動作時に、メモリセルから出力されるデータを増幅し出力するとともに、増幅したデータをメモリセルに再書き込みする回路である。
図１０は、入出力部２５の詳細を示している。入出力部２５は、読み出し動作用のデータコンバータ７７、書き込み動作用のデータコンバータ７９、データ出力バッファ８１、データ入力バッファ８３、および書き込みデータ長制御回路８５を備えている。
【００５５】
データコンバータ７７は、図７のリード/ライトバッファ７５から供給される読み出しデータ信号RDATAを並列直列変換し、変換された出力データDOUTをデータ出力バッファ８１に出力する回路である。データコンバータ７９は、データ入力バッファ８３から供給される入力データDINを直列並列変換し、変換された書き込みデータ信号WDATAを図７のリード/ライトバッファ７５に出力する回路である。データコンバータ７７、７９には、それぞれ所定の制御信号CNT1、所定の制御信号CNT2、プリデコード信号PDECC、データレイテンシDLの情報を有するモード制御信号MD、および内部クロック信号CLKINが供給されている。
【００５６】
書き込みデータ長制御回路８５は、所定の制御信号CNT1を受け、書き込み動作時のデータ長を制御する制御信号CNT3をデータコンバータ７９に出力する回路である。書き込みデータ長は、書き込み動作時のLALコマンドの入力時に、アドレス端子A14-A13から供給されるWBL0、WBL1ビットにより指定される（表３参照）。
以下、上述したDRAMの動作の一例として、読み出し動作について説明する。
【００５７】
読み出し動作は、図３に示したように、RDAコマンド（第１コマンド）により、チップを待機状態から活性状態Rにした後、さらにLALコマンド（第２コマンド）によりチップを読み出し動作モードにすることで行われる。
図１１は、読み出し動作時の主要な信号のタイミングを示している。
先ず、図５の制御信号バッファ３１は、CLK信号の立ち上がりエッジに同期して第１コマンドの取り込みを行う（図１１(a)）。コマンドデコーダ３９は、制御信号バッファ３１が取り込んだ内部信号CINを受け、ACT信号を所定の期間高レベルにする（図１１(b)）。
【００５８】
図５の行アドレスバッファ３５は、第１コマンドの取り込みと同時に、BA1-BA0信号およびA14-A0信号からアドレスを取り込む。行アドレスラッチ４５は、行アドレスバッファ３５が出力する内部行アドレス信号ADRINをバンクアドレスB-ADDとして出力する（図１１(c)）。
RDAコマンドにより、チップの状態は活性状態Rになる。活性状態Rから書き込み動作モードに移行することはないため、この時点で、読み出し動作と書き込み動作との区別がされる。すなわち、最初のコマンドの取り込みにより、動作モードが絞り込まれる。
【００５９】
図７のRASジェネレータ５３は、ACT信号を受けて、ワード線選択信号RASZを所定の期間高レベルにし、プリチャージ制御信号PREを低レベルにする（図１１(d)）。この後、ビット線のプリチャージ動作が停止される。さらに、第２コマンドの入力を待たずに所定の主ワード線MWLおよび副ワード線SWLが選択される。第１コマンドを取り込んだ状態で、第２ステージの制御、すなわち、メモリ動作部２３が動作する。
【００６０】
また、この時点で、コラムデコーダ７１は、図８に示したように、プリデコード信号PDECC(a)、PDECC(b)、PDECC(c)を受ける前に、NANDゲート７１ｃで制御信号CNT2を受ける。このため、コラムデコーダ７１は、プリデコード信号PDECC(a)、PDECC(b)、PDECC(c)の待ち状態になり動作が高速化される。
図５の制御信号バッファ３１は、第１コマンドを取り込んだ次のCLK信号の立ち上がりエッジで、第２コマンドの取り込みを行う（図１１(e)）。このため、第２コマンドの入力時に得られる情報が、第１コマンドの入力後から短時間で制御に反映される。この結果、コマンドの入力を２回に分けて行ったときに、第２コマンドに対応する制御の遅れを最小限にすることが可能になる。ここまでの制御は、WRAコマンドの場合にも共通して行われる。
【００６１】
コマンドデコーダ３９は、内部信号CINを受け、入力されたコマンドがLALコマンドであることを解読する。LALコマンドにより、チップの状態は読み出し動作モードになる。すなわち、２回のコマンドの入力により動作モードが決定される。２回のコマンドの入力により、順次動作モードを絞り込むため、コマンドの入力の必要な端子数が低減される。
【００６２】
列アドレスバッファ３７は、第２コマンドの取り込みと同時に、A8-A0信号からアドレスを取り込む。列アドレスラッチ４７は、列アドレスバッファ３７が出力する内部列アドレス信号ADCINをバンクアドレスB-ADDとして出力する（図１１(f)）。読み出し動作に必要なアドレスを２回に分けて取り込むため、アドレス端子の数が大幅に低減される。この結果、アドレスパッド、アドレス入力回路等が低減され、チップサイズが低減される。端子数が低減されるため、パッケージサイズが端子数の制約により大型化することが防止される。
【００６３】
なお、第１コマンドを受けた後、メモリ動作部２３は動作を続けている。選択された副ワード線SWLに接続されたメモリセルMCからビット線（図示せず）に読み出しデータが出力される（図１１(g)）。
図７のBLTデコーダ６７は、CNT2信号および所定のアドレスを受けて、BLT信号を低レベルにする（図１１(h)）。センスアンプジェネレータ６９は、CNT2信号および所定のアドレスを受けて、センスアンプ活性化信号MW、SWを高レベルにする（図１１(j)）。
【００６４】
センスアンプ活性化信号MW、SWの高レベルにより、センスアンプは活性化され（図１１の「ACTV」）、ビット線の信号レベルを増幅する（図１１(k)）。
コラムデコーダ７１は、CNT2信号およびプリデコード信号PDECCを受けて、コラム線選択信号CLを高レベルにする（図１１(l)）。CL信号の高レベルにより、メモリコア部２７からリード/ライトバッファ７５にデータ信号DATAが出力される（図１１(m)）。
【００６５】
リード/ライトバッファ７５は、データ信号DATAを読み出しデータ信号RDATAとして、図１０のデータコンバータ７７に出力する。データコンバータ７７は、読み出しデータ信号RDATAを並列直列変換し、データ出力バッファ８１を介して、データ入出力信号DQ15-DQ0として出力する（図１１(n)）。
【００６６】
また、図７のRASジェネレータ５３は、プリチャージジェネレータ５５からの出力信号P2を受けて、PRE信号を高レベルにする（図１１(o)）。第１制御回路５７は、PRE信号の低レベルを受けて、BLTデコーダ６７およびセンスアンプジェネレータ６９に制御信号CNT2を出力する。BLTデコーダ６７は、BLT信号を高レベルにし、センスアンプからのデータの出力を停止する（図１１(p)）。センスアンプジェネレータ６９は、MW信号、SW信号を低レベルにして（図１１(q)）、センスアンプを非活性化する（図１１の「RESET」）。
【００６７】
さらに、最初の第１コマンドの取り込みから４クロック目に、次の読み出しサイクルの第１コマンドの取り込みが行われる。コマンドの入力を受けてACT信号は所定の期間高レベルになる（図１１(r)）。ACT信号の高レベルにより、PRE信号が低レベルになり、ビット線のプリチャージ動作が行われる（図１１(s)）。すなわち、プリチャージ動作は、次サイクルの第１コマンドに合わせてチップ内部で自動的に行われる。
【００６８】
このとき、メモリ動作部２３、および入出力部２５では、最初の読み出しサイクルの読み出し動作が行われている。デコード部２１、メモリ動作部２３、および入出力部２５は、それぞれ独立して動作することができるため、このようなパイプライン動作が可能になる。この後、４クロック毎に次の読み出しサイクルの第１コマンドの取り込みが行われる。
【００６９】
なお、図１１に示したタイミング図では、４つのバンクのうち１つについての動作を示している。実際には、２クロックおきに２つのバンクを交互にアクセスすることで、読み出しデータが各クロックに同期して間断なく出力される。
次に、書き込み動作について説明する。
書き込み動作では、第２コマンドでのアドレスの取り込みまでは、上述した読み出し動作とほぼ同一の動作が行われる。
【００７０】
先ず、図３に示したように、待機状態中に第１コマンドとしてWRAコマンドを受けると、チップの状態は活性状態Wになる。このとき、同時に上位の書き込みアドレス（BA1-BA0、A14-A0）が取り込まれる。
この後、第２コマンドとしてLALコマンドを取り込むと、制御は書き込み動作モードに移行する。同時に、下位の書き込みアドレス（A8-A0）、書き込みデータ長（WBL0、WBL1）が取り込まれる。また、CLK信号に同期して、書き込みデータ（DQ15-DQ0）が連続して取り込まれる。
【００７１】
取り込み回数は、モードレジスタに設定されたバースト長を最大値とする。実際の取り込み回数は、第２コマンドと同時に取り込んだ書き込みデータ長の情報に従って行われる。例えば、バースト長が「４」のときに、書き込みデータ長として取り込んだWBL0、WBL1がそれぞれ低レベル、高レベルのときには、表３に示したように、取り込み回数が２回になる。第２コマンドと同時に取り込んだ書き込みデータ長に基づいて、書き込みデータ長制御回路８５により、取り込み回数の制御が直接行われるため、複数のデータを連続的に取り込む場合に、複雑な制御を行うことなく書き込みデータ長の制御が行われる。書き込みデータ長の制御は、入出力部２５の制御のみで行えるため、第２コマンドの入力時に情報を取り込むことで、余裕をもって書き込み動作に連動した制御が行われる。
【００７２】
連続して取り込んだ書き込みデータは、図１０に示したデータ入力バッファ８３を介して、順次データコンバータ７９に供給される。データコンバータ７９は、取り込んだデータを直列並列変換する。また、データコンバータ７９は、変換されたデータを書き込みデータWDATAとしてメモリ動作部２３に出力する。メモリ動作部２３は所定のメモリセルにデータを書き込む動作を行う。
【００７３】
ここで、入出力部２５およびメモリ動作部２３は、設定された取り込み回数だけ動作する。動作後、書き込み動作モードが終了し、制御は待機状態に移行する。すなわち、書き込みが不要なデータ（指定されたデータ長より長い部分）については、書き込み制御を行わないため、書き込み動作の制御時間が節約される。この結果、次のサイクルの第１コマンドの入力時期が早められる。
【００７４】
次に、モードレジスタ設定モードについて説明する。
モードレジスタ設定モードへの移行は、活性状態R時に、第２コマンドとしてMRSコマンドを受けることで行われる。モードレジスタ設定モードに移行する際には、MRSコマンドの取り込みと同時に、BA0-BA1信号、A14-A0信号からモードレジスタに設定する内容を取り込む。内部動作を伴わないモードレジスタ設定モードでは、第２コマンドの入力を受けてから制御を開始しても、所定の期間内に制御を完了することが可能である。第１コマンドの入力時に、モードレジスタに設定する内容を取り込まなくてよいため、第２コマンドの入力まで、設定内容を保持する必要がなく、制御回路が複雑になることが防止される。
【００７５】
次に、オートリフレッシュモードについて説明する。
オートリフレッシュモードへの移行は、活性状態W時に、第２コマンドとしてREFコマンドを受けることで行われる。オートリフレッシュモードでは、外部に対してデータの入出力を行う必要がないため、第２コマンドの入力を受けてから制御を開始しても、所定の期間内に制御を完了することが可能である。
【００７６】
チップは、REFコマンドを受けると、第１コマンドの入力により選択されていた主ワード線MWL、副ワード線SWLを非選択にする制御を行う。この後、チップは、図５のリフレッシュカウンタ４３が生成するアドレスに対応する主ワード線MWL、副ワード線SWLを選択する制御を行う。このため、リフレッシュ動作が確実に行われる。
【００７７】
次に、セルフリフレッシュモードについて説明する。
セルフリフレッシュモードへの移行は、オートリフレッシュモード時に、PD信号が低レベルにされることで行われる。すなわち、コマンドの入力とは別にPD信号の監視を行うことで、オートリフレッシュモード中にセルフリフレッシュモードに移行することが可能になる。
【００７８】
オートリフレッシュとセルフリフレッシュとの違いは、リフレッシュタイミングを外部から与えるか、自ら生成するかだけである。リフレッシュカウンタ４３の制御およびリフレッシュ動作の制御は同一である。このため、セルフリフレッシュモードへの移行を、オートリフレッシュモードから連続的に行うようにすることで、移行の制御が円滑かつ短時間に行われる。
【００７９】
次に、低消費電力モードについて説明する。
低消費電力モードへの移行は、待機状態時に、PD信号が低レベルにされることで行われる。すなわち、コマンドの入力とは別にPD信号の監視を行うことで、待機状態中に低消費電力モードに移行することが可能になる。低消費電力モードは、アクセス動作に直接関係がなくチップの状態の一つである。この低消費電力モードへの移行の制御が、待機状態時にPD信号を受けることで行われるため、使い勝手が向上される。
【００８０】
以上、この実施形態の半導体記憶装置の動作制御方法および半導体記憶装置では、動作モードの決定に必要な情報を２回に分けて取り込んだ。このため、コマンドの入力の必要な端子数を低減することができる。本実施形態では、待機状態、読み出し動作モード、書き込み動作モード、モードレジスタ設定モード、オートリフレッシュモードの５つのモードを、チップセレクト信号/CS、ファンクション信号FNで制御することができる。なお、コマンドの入力に専用の端子を設けている場合には、端子数を低減することができる。このため、入力パッド、入力回路等の回路を低減し、チップサイズを低減することができる。端子数が低減されるため、端子数の制約によりパッケージサイズが大型化することを防止できる。
【００８１】
第１コマンドの入力で、動作モードの絞り込りを行い、かつ、書き込み動作モードと読み出し動作モードとを区別した。そして、第１コマンドの入力後に、書き込み動作モードと読み出し動作モードとに共通する回路の動作を開始した。したがって、予め、書き込み動作と読み出し動作とに必要な回路の動作を開始することができ、アクセス時間を高速にすることができる。
【００８２】
第１コマンドの入力時に、書き込み動作または読み出し動作に必要なアドレスの一部を取り込み、第２コマンドの入力により決定した動作モードが、書き込み動作モードまたは読み出し動作モードのときに、書き込み動作または読み出し動作に必要な残りのアドレスを取り込んだ。このため、書き込み動作または読み出し動作に必要なアドレスを２回に分けて取り込むことができ、アドレス端子の数を大幅に低減することができる。この結果、アドレスパッド、アドレス入力回路等が低減され、チップサイズが低減される。端子数が低減されるため、パッケージサイズが端子数の制約により大型化することを防止できる。
【００８３】
活性状態W時に、第２コマンドとしてREFコマンドを受けたときに、オートリフレッシュモードに移行する制御を行った。オートリフレッシュモードでは、外部に対してデータの入出力を行う必要がないため、第２コマンドの入力を受けてから制御を開始しても、所定の期間内に制御を完了することができる。
活性状態R時に、第２コマンドとしてMRSコマンドを受けたときに、モードレジスタ設定モードに移行する制御を行った。内部動作を伴わないモードレジスタ設定モードでは、第２コマンドの入力を受けてから制御を開始しても、所定の期間内に制御が完了することができる。
【００８４】
また、第１コマンドの入力時に、モードレジスタ４９に設定する内容を取り込み、取り込んだ内容を保持する必要がないため、制御回路が複雑になることを防止できる。
コマンドの入力とは別にPD信号の監視を行うことで、動作モードの移行を制御した。このため、例えば、オートリフレッシュモード中にセルフリフレッシュモードに移行することができ、待機状態中に低消費電力モードに移行することができる。
【００８５】
オートリフレッシュモード時に、PD信号の低レベルを受けたときに、セルフリフレッシュモードに移行する制御を行った。このため、セルフリフレッシュモードへの移行を、オートリフレッシュモードから連続的に行うことができ、移行の制御を円滑かつ短時間に行うことができる。
待機状態中に、PD信号の高レベルを受けたときに、待機状態を保持する制御を行った。このため、PD信号が低レベルを監視することで、待機状態中に、コマンドの入力を行うことなく別の動作モードに移行することができる。
【００８６】
待機状態時に、PD信号の低レベルを受けたときに、低消費電力モードに移行する制御を行った。このため、アクセス動作に直接関係のない低消費電力モードへの移行を容易に行うことができ、使い勝手を向上することができる。
第１コマンドの取り込みと同時に、主ワード線MWL、副ワード線SWLの選択に必要なアドレスを取り込んだ。このため、第１コマンドを取り込んだ後、第２コマンドの入力を待たずにメモリ動作部２３を動作し、所定の主ワード線MWLおよび副ワード線SWLを選択することができる。したがって、読み出し動作時には、第１コマンドの取り込みだけで、予め、所定のメモリセルに記憶されているデータをビット線に取り出すことができ、アクセス時間を高速にすることができる。書き込み動作においても、第１コマンドの取り込みだけで、予め、書き込みが予想されるメモリセルとビット線とを接続しておくことができ、アクセス時間を高速にすることができる。
【００８７】
オートリフレッシュモードに移行するときに、第１コマンドの入力により選択されていた主ワード線MWL、副ワード線SWLを非選択にし、リフレッシュカウンタ４３が生成するアドレスに対応する主ワード線MWL、副ワード線SWLを選択した。このため、確実にリフレッシュ動作を行うことができる。
制御信号バッファ３１は、第１コマンドを取り込んだ次のCLK信号の立ち上がりエッジで、第２コマンドの取り込みを行った。このため、第２コマンドの入力時に得られる情報を、第１コマンドの入力後から短時間で制御に反映することができる。この結果、コマンドの入力を２回に分けて行ったときに、第２コマンドに対応する制御の遅れを最小限にすることができる。
【００８８】
第１コマンドを取り込んだ後、コラムデコーダ７１は、第２コマンドの入力により生成されるプリデコード信号PDECCを受ける前に、制御信号CNT2を受け、NANDゲート７１ｃを活性化した。このため、コラムデコーダ７１の動作を高速にすることができる。
書き込みデータ長制御回路８５により、書き込みデータ長に対応する取り込み回数の制御をデータの書き込み時に直接行った。このため、複数のデータを連続的に取り込む場合に、複雑な制御を行うこと必要な書き込みデータのみを取り込むことができる。書き込みデータのデータ長の制御は、入出力部２５のみで行うことができるため、第２コマンドの入力時に情報を取り込むだけで、確実に制御を行うことができる。
【００８９】
なお、図１２は、メモリ動作部２３の別の構成例を示している。
このメモリ動作部２３は、書き込みバッファ８７と、書き込みアドレスバッファ８９ａ、８９ｂとを備えている。他の回路は、図７に示したものと同一である。書き込みバッファ８７は、書き込みデータWDATAを受け、所定の制御信号CNT2にしたがい取り込んだデータを一時保持するとともに、リード/ライトバッファ７５に出力する回路である。書き込みアドレスバッファ８９ａ、８９ｂは、所定の制御信号CNT2を受け、プリデコーダ５９ａ、５９ｂを制御し、プリデコーダ５９ａ、５９ｂに供給されるバンクアドレスB-ADDを一時保持する回路である。
【００９０】
図１２に示したメモリ動作部２３では、前回の書き込み動作モード時に取り込んだ書き込みデータおよび書き込みアドレスを使用して、書き込み動作を行うことができる。この場合には、書き込み動作時に、前回取り込んだ書き込みアドレスおよび書き込みデータを使用して、書き込み動作を開始することができ、書き込みサイクルを早く終了することができる。このため、書き込み動作の後に読み出し動作を行う場合にも、読み出しサイクルの回路動作を早く開始することができる。
【００９１】
図１３は、本発明の半導体記憶装置の第２の実施形態を示している。第１の実施形態と同一の回路・信号については、同一の符号を付し、これら回路・信号については、詳細な説明を省略する。
この実施形態では、デコード部９１が第１の実施形態と相違している。その他の構成は、第１の実施形態と同一である。
【００９２】
デコード部９１は、クロックバッファ２９、取込制御回路９２、制御信号バッファ３１ａ、パワーダウン信号ラッチ３３、行アドレスバッファ３５ａ、列アドレスバッファ３７ａ、コマンドデコーダ９３、リフレッシュカウンタ４３、行アドレスラッチ４５、列アドレスラッチ４７、モードレジスタ４９、およびモード制御回路５１を備えている。
【００９３】
制御信号バッファ３１ａ、行アドレスバッファ３５ａ、および列アドレスバッファ３７ａは、第１の実施形態と異なり、内部クロック信号CLKINに非同期で各信号を受け取る回路である。取込制御回路９２は、内部クロック信号CLKINおよびコマンドデコーダ９３からのフィードバック信号FBを受け、取込制御信号ACON1、ACON2を出力している。コマンドデコーダ９３は、内部クロック信号CLKIN、取込制御信号ACON1、ACON2、内部信号CIN、内部パワーダウン信号PDIN、および内部行アドレス信号ADRIN0を受けてコマンドを解読し、他の回路を制御する制御信号CNT1および活性化信号ACT1、ACT2を出力している。上記以外の回路構成およびそれらの接続関係は、第１の実施形態と同一である。
【００９４】
図１４は、制御信号バッファ３１ａ、行アドレスバッファ３５ａ、およびコマンドデコーダ９３の詳細を示している。
制御信号バッファ３１ａおよび行アドレスバッファ３５ａは、信号をそれぞれ受ける複数の入力回路３１ｂ、３５ｂを有している。入力回路３１ｂ、３５ｂから出力される内部信号CINおよび内部行アドレス信号ADRIN0は、コマンドデコーダ９３の活性化信号ACT1、ACT2にそれぞれ対応する取込回路９４ａ、取込回路９４ｂに出力されている。
【００９５】
コマンドデコーダ９３は、活性化信号ACT1に対応する３つの取込回路９４ａおよびデコード回路９５ａと、活性化信号ACT2に対応する３つの取込回路９４ｂおよびデコード回路９５ｂとを有している。各取込回路９４ａは、取込制御信号ACON1の活性化時に活性化され、内部クロック信号CLKINに同期して内部信号CINまたは内部行アドレス信号ADRIN0を取り込み、取り込んだ信号をデコード回路９５ａに出力している。各取込回路９４ｂは、取込制御信号ACON2の活性化時に活性化され、内部クロック信号CLKINに同期して内部信号CINまたは内部行アドレス信号ADRIN0を取り込み、取り込んだ信号をデコード回路９５ｂに出力している。デコード回路９５ａ、９５ｂは、デコード結果を、活性化信号ACT1、ACT2として出力している。デコード回路９５ａは、フィードバック信号FBを取込制御回路９２に出力している。
【００９６】
この実施形態の半導体記憶装置では、まず、非動作時に、取込制御回路９２は、フィードバック信号FBの非活性化を受け、取込制御信号ACON1を活性化し、取込制御信号ACON2を非活性化している。
そして、最初のコマンドの入力時に、コマンドデコーダ９３は、取込制御信号ACON1の活性化を受け、取込回路９４ａを活性化し、デコード結果を活性化信号ACT1として所定の回路に出力する。このとき、取込回路９４ｂは非活性化されている。すなわち、最初のコマンドに対応するチップセレクト信号/CS、ファンクション信号FN、および行アドレス信号A0は、デコード回路９５ａによりデコードされる。デコード回路９５ａは、活性化信号ACT1の出力とほぼ同じタイミングでフィードバック信号FBを活性化する。
【００９７】
取込制御回路９２は、フィードバック信号FBの活性化を受け、取り込み制御信号ACON2を活性化し、取込制御信号ACON1を非活性化する。コマンドデコーダ９３は、取込制御信号ACON2の活性化を受け、取込回路９４ｂを活性化し、デコード結果を活性化信号ACT2として所定の回路に出力する。このとき、取込回路９４ａは非活性化されている。すなわち、次のコマンドに対応するチップセレクト信号/CS、ファンクション信号FN、および行アドレス信号A0は、デコード回路９５ｂによりデコードされる。取込回路９４ａ、９４ｂは、内部クロック信号CLKINのタイミングの異なるエッジに同期して、それぞれ信号を取り込む。
【００９８】
この実施形態では、活性化信号ACT1、ACT2に応じて、取込回路９３ａ、９３ｂ、およびデコード回路９３ｃ、９３ｄをそれぞれ別に構成することで、複雑なコマンド体系を有する半導体記憶装置においても、コマンド制御回路を容易に設計できる。この結果、設計の検証も容易になる。
同一のクロック信号により信号を直接取り込めるため、取込制御が高速になる。この結果、内部回路を動作を早く開始でき、アクセス時間を短縮できる。
コマンドの切り替えを、クロック信号により制御せず、よりチップ内部の取込部で行うため、高い周波数で動作する半導体記憶装置のコマンド切り替えにも容易に対応できる。
【００９９】
また、取込回路９４ａ、９４ｂの共通のトリガ信号である内部クロック信号CLKINは、外部からクロックバッファ２９を介して直接供給されている。クロックバッファ２９は、他の制御信号で制御されていないため、クロック信号CLKに対する内部クロック信号CLKINの遅れは最小限になる。この結果、取込回路９４ａ、９４ｂの取込制御が高速にでき、コマンドデコーダ９３および内部回路を動作を早く開始できる。したがって、アクセス時間を短縮できる。
【０１００】
図１５は、本発明の半導体記憶装置の第３の実施形態におけるデコード部の詳細を示している。第１および第２の実施形態と同一の回路・信号については、同一の符号を付し、これら回路・信号については、詳細な説明を省略する。
この実施形態では、クロックバッファ９６およびコマンドデコーダ９７が第２の実施形態と相違している。その他の構成は、第２の実施形態と同一である。
【０１０１】
クロックバッファ９６は、外部からクロック信号CLKを受け、受けたクロック信号CLKを、フィードバック信号FBの活性化時に取込信号ACLK1として出力し、フィードバック信号FBの非活性化時に取込信号ACLK2として出力している。取込信号ACLK1は、フィードバック信号FBの非活性化時には出力されない。同様に、取込信号ACLK2は、フィードバック信号FBの活性化時には出力されない。
【０１０２】
コマンドデコーダ９７は、取込信号ACLK1を受ける３つの取込回路９８ａおよびデコード回路９５ａと、活性化信号ACT2に対応し、取込信号ACLK2を受ける３つの取込回路９８ｂおよびデコード回路９５ｂとを有している。取込回路９８ａおよびデコード回路９５ａは、活性化信号ACT1に対応して形成され、取込回路９８ｂおよびデコード回路９５ｂは、活性化信号ACT2に対応して形成されている。各取込回路９８ａは、取込信号ACLK1に同期して内部信号CINまたは内部行アドレス信号ADRIN0を取り込み、取り込んだ信号をデコード回路９５ａに出力している。各取込回路９８ｂは、取込信号ACLK2に同期して内部信号CINまたは内部行アドレス信号ADRIN0を取り込み、取り込んだ信号をデコード回路９５ｂに出力している。デコード回路９５ａ、９５ｂは、第２の実施形態と同一である。
【０１０３】
この実施形態では、活性化信号ACT1、ACT2に対応する取込回路９８ａ、９８ｂが、それぞれ異なる取込信号ACLK1、ACLK2に同期して信号を取り込む。各取込信号ACLK1、ACLK2は、それぞれ信号を取り込む取込回路９８ａ、９８ｂにのみ供給されており、これらの配線の負荷（寄生容量）は、最小限にされている。
すなわち、この実施形態では、取込回路９８ａ、９８ｂの数が多い場合に、信号を取り込むクロック信号を複数に分けることで、各クロック信号の配線の負荷（寄生容量）を低減することができる。特に、コマンドの入力端子の数が多い場合に有効である。
【０１０４】
次に、本発明の半導体記憶装置の動作制御方法の第２の実施形態および半導体記憶装置の第４の実施形態を説明する。上述した実施形態と同一の回路・信号については、同一の符号を付し、これら回路・信号については、詳細な説明を省略する。
【０１０５】
この実施形態の半導体記憶装置は、内部回路を３ステージに分けて、それぞれをパイプライン動作させる機能を有したFCRAMとして形成されている。このFCRAMの状態遷移図は、図３と同一である。すなわち、FCRAMは、第１コマンドとしてRDAコマンドを受けたときに活性状態Ｒに移行し、第１コマンドとしてWRAコマンドを受けたときに活性状態Ｗに移行する。FCRAMは、活性状態Ｒにおいて、第２コマンドとしてLALコマンドおよびMRSコマンドを受けたときに、それぞれ、読み出し動作モード、モードレジスタ設定モードに移行する。FCRAMは、活性状態Ｗにおいて、第２コマンドとしてLALコマンドおよびREFコマンドを受けたときに、それぞれ、書き込み動作モード、オートリフレッシュモードに移行する。
【０１０６】
図１６は、本発明が適用されたFCRAMの全体構成を示している。
FCRAMは、デコード部１００、メモリ制御部１０２、４つのメモリ動作部１０４、および入出力部１０６で構成されている。メモリ動作部１０４は、一般に“バンク”とも称され、それぞれ第１の実施形態と同一のメモリコア部２７を有している。図中の太い矢印は、複数本からなる信号線を示している。
【０１０７】
デコード部１００は、クロック信号CLK、コマンド信号CMD、行アドレス信号RAD、列アドレス信号CADを受け、RDAコマンド、WRAコマンド、LALコマンド、REFコマンド、MRSコマンドにそれぞれ対応する活性化信号RDACT、WRACT、LALACT、REFACT、MRACT、および内部行アドレス信号IRAD、内部列アドレス信号ICADをメモリ制御部１０２に出力している。メモリ制御部１０２は、デコード部１００からの信号を受け、活性化信号ACT2および内部行アドレス信号IRAD2、内部列アドレス信号ICAD2をメモリ動作部１０４に出力している。また、メモリ制御部１０２は、出力禁止信号IODISを入出力部１０６に出力している。入出力部１０６は、チップの外部に対してデータ入出力信号DQを入出力し、メモリ動作部１０４に対してデータ信号DATAを入出力している。
【０１０８】
図１７は、デコード部１００および入出力部１０６の詳細を示している。
デコード部１００は、クロックバッファ９６、コマンドラッチ１０８、第１コマンド検出部１１０、第２コマンド検出部１１２、行アドレスバッファ１１４、列アドレスバッファ１１６、行アドレスラッチ１１８、列アドレスラッチ１２０を備えている。入出力部１０６は、入出力データバッファ１２２および入出力データラッチ１２４を備えている。
【０１０９】
クロックバッファ９６は、図１５と同一の回路である。クロックバッファ９６は、フィードバック信号FBにより制御され、最初のコマンドの入力時に取込信号ACLK1を出力し、２番目のコマンドの入力時に取込信号ACLK2を出力する。コマンドラッチ１０８は、コマンド信号CMDを受け、受けた信号を内部コマンド信号ICMDとして出力している。
【０１１０】
第１コマンド検出部１１０は、読み出しコマンド検出部１１０ａおよび書き込みコマンド検出部１１０ｂを備えている。読み出しコマンド検出部１１０ａは、取込信号ACLK1に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がRDAコマンドのときに活性化信号RDACTを活性化する。書き込みコマンド検出部検出部１１０ｂは、取込信号ACLK1に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がWDAコマンドのときに活性化信号WRACTを活性化する。
【０１１１】
第２コマンド検出部１１２は、動作コマンド検出部１１２ａ、リフレッシュコマンド検出部１１２ｂ、モードレジスタコマンド検出部１１２ｃを備えている。動作コマンド検出部１１２ａは、取込信号ACLK2に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がLALコマンドのときに活性化信号LALACTを活性化する。リフレッシュコマンド検出部１１２ｂは、取込信号ACLK2に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がREFコマンドのときに活性化信号REFACTを活性化する。モードレジスタコマンド検出部１１２ｃは、取込信号ACLK2に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がMRSコマンドのときに活性化信号MRACTを活性化する。
【０１１２】
行アドレスバッファ１１４は、行アドレス信号RADを受け、受けた信号を行アドレスラッチ１１８に出力している。行アドレスラッチ１１８は、取込信号ACLK1に同期してアドレス信号を取り込み、取り込んだ信号を内部行アドレス信号IRADとして出力している。列アドレスバッファ１１６は、列アドレス信号CADを受け、受けた信号を列アドレスラッチ１２０に出力している。列アドレスラッチ１２０は、取込信号ACLK2に同期してアドレス信号を取り込み、取り込んだ信号を内部列アドレス信号ICADとして出力している。
【０１１３】
入出力データバッファ１２２は、チップの外部に対してデータ入出力信号DQを入出力するとともに、これ等信号を入出力データラッチ１２４に対して入出力している。入出力データラッチ１２４は、入出力データバッファ１２２から供給される直列のデータ信号を並列データに変換し、メモリ動作部１０４から供給される並列のデータ信号DATAを直列データに変換する機能を有している。入出力データラッチ１２４は、出力禁止信号IODISを受けたときに、データ信号の入出力データバッファ１２２への出力を停止する。
【０１１４】
図１８は、メモリ制御部１０２およびメモリ動作部１０４の詳細を示している。
メモリ制御部１０２は、RASジェネレータ１２６、リフレッシュ制御回路１２８、リフレッシュカウンタ４３、モードレジスタ１３０およびその制御回路１３２、行アドレススイッチ１３４、列アドレススイッチ１３６、データスイッチ１３８を備えている。メモリ動作部１０４は、第１制御回路１４０、ブロックデコーダ１４２、行アドレスラッチ１４４、列アドレスラッチ１４６、プリデコーダ１４８、プリデコーダ１５０、第２制御回路１５２、リード／ライトバッファ１５４、ワードデコーダ６３、1/4デコーダ６５、BLTデコーダ６７、センスアンプジェネレータ６９、コラムデコーダ７１、およびメモリコア部２７を備えている。
【０１１５】
RASジェネレータ１２６は、活性化信号RDACT、WRACT、LALACTを受け、制御信号をリフレッシュ制御回路１２８、リフレッシュカウンタ４３、モードレジスタ１３０、制御回路１３２、および後述する第１制御回路１４０にそれぞれ出力している。RASジェネレータ１２６は、図７に示したRASジェネレータ５３と同様の機能を有している。
【０１１６】
リフレッシュ制御回路１２８は、RASジェネレータ１２６からの制御信号および活性化信号REFACTを受け、制御信号をRASジェネレータ１２６に出力している。すなわち、活性化信号REFACTが活性化されたとき（オートリフレッシュモード時）に、リフレッシュ制御回路１２８は、RASジェネレータ１２６を制御する。リフレッシュカウンタ４３は、RASジェネレータ１２６からの制御信号を受けてカウントアップし、カウンタの値であるリフレッシュアドレスREFADDを出力している。
【０１１７】
モードレジスタ１３０、制御回路１３２は、RASジェネレータ１２６からの制御信号および活性化信号MRACTを受け、活性化信号MRACTの活性化時に、出力禁止信号IODISを出力している。モードレジスタ１３０は、図示しないデータ信号線に接続されており、モードレジスタ１３０は、データ信号線を介して供給されるデータ信号により設定される。
【０１１８】
行アドレススイッチ１３４は、内部行アドレス信号IRADまたはリフレッシュアドレスREFADDのいずれかを行アドレスラッチ１４４に出力している。列アドレススイッチ１３６は、内部列アドレス信号ICADを受け、受けた信号を列アドレスラッチ１４６に出力している。また、行アドレススイッチ１３４および列アドレススイッチ１３６のスイッチ動作により、アドレス信号は、４つのメモリ動作部１０４のいずれかに供給される。
【０１１９】
データスイッチ１３８は、データ信号（DATA）を４つのメモリ動作部１０４のいずれかに対して入出力する回路である。
第１制御回路１４０は、RASジェネレータ１２６からの制御信号を受け、ワードデコーダ６３等を制御する回路である。第１制御回路１４０は、図７に示した第１制御回路５７と同様の機能を有している。
行アドレスラッチ１４４および列アドレスラッチ１４６は、メモリ動作部１０４毎にアドレス信号をラッチする回路である。
【０１２０】
ブロックデコーダ１４２、プリデコーダ１４８、１５０、第２制御回路１５２、およびリード／ライトバッファ１５４は、図７に示したブロックデコーダ６１、プリデコーダ５９ａ、５９ｂ、第２制御回路７３、およびリード／ライトバッファ７５と同一の機能を有している。ワードデコーダ６３、1/4デコーダ６５、BLTデコーダ６７、センスアンプジェネレータ６９、コラムデコーダ７１、およびメモリコア部２７は、図７と同一である。
【０１２１】
図１９は、読み出し動作時の主要な信号のタイミングを示している。なお、図１１と同一の動作は、説明を省略する。この例では、読み出し動作とモードレジスタの設定とが交互に実行される。
【０１２２】
まず、図１７のコマンドラッチ１０８は、第１コマンドとしてRDAコマンドを取り込む。第１コマンドの取り込みに同期して、行アドレス信号RADが取り込まれる。RDAコマンドは、内部コマンド信号ICMDとして第１コマンド検出部１１０、第２コマンド検出部１１２に供給される。ここで、第１コマンドの取り込み時、取込信号ACLK1が出力され、取込信号ACLK2は出力されない。このため、第２コマンド検出部１１２が内部コマンド信号ICMDを取り込むことはない。
【０１２３】
第１コマンド検出部１１０の読み出しコマンド検出部１１０ａおよび書き込みコマンド検出部１１０ｂは、取込信号ACLK1に同期して内部コマンド信号ICMD（RDAコマンド）を取り込む。読み出しコマンド検出部１１０ａは、RDAコマンドが供給されたことを検出し、活性化信号RDACTを活性化する（図１９(a)）。書き込みコマンド検出部１１０ａは、WDAコマンドが供給されたことを検出できないため、活性化信号WRACTの非活性化状態を保持する。この後、メモリ制御部１０２およびメモリ動作部１０４は、活性化信号RDACTを受けて、図１１と同様に動作する。すなわち、最初のコマンドが供給されることにより、ワード線選択信号RASZが活性化され、プリチャージ制御信号PREが非活性化される。
【０１２４】
次に、コマンドラッチ１０８は、第２コマンドとしてLALコマンドを取り込む。第１コマンドの取り込みに同期して、列アドレス信号CADが取り込まれる。LALコマンドは、内部コマンド信号ICMDとして第１コマンド検出部１１０、第２コマンド検出部１１２に供給される。ここで、第２コマンドの取り込み時、取込信号ACLK2が出力され、取込信号ACLK1は出力されない。このため、第１コマンド検出部１１０が内部コマンド信号ICMDを取り込むことはない。
【０１２５】
第２コマンド検出部１１２の動作コマンド検出部１１２ａ、リフレッシュコマンド検出部１１２ｂ、およびモードレジスタコマンド検出部１１２ｃは、取込信号ACLK2に同期して内部コマンド信号ICMD（LALコマンド）を取り込む。動作コマンド検出部１１２ａは、LALコマンドが供給されたことを検出し、活性化信号LALACTを活性化する（図１９(b)）。リフレッシュコマンド検出部１１２ｂおよびモードレジスタコマンド検出部１１２ｃは、REFコマンドおよびMRSコマンドが供給されたことを検出できないため、活性化信号REFACTおよび活性化信号MRACTの非活性化状態を保持する。この後、メモリ制御部１０２およびメモリ動作部１０４は、図１１と同様に動作し、読み出し動作が実行される。
【０１２６】
さらに、最初の第１コマンド取り込みから４クロック目に、コマンドラッチ１０８は、第１コマンドとしてRDAコマンドを取り込む。第１コマンドの取り込み後の動作は、上述した動作と同じである。
【０１２７】
次に、コマンドラッチ１０８は、第２コマンドとしてMRSコマンドを取り込む。第２コマンド検出部１１２のモードレジスタコマンド検出部１１２ｃは、取込信号ACLK2に同期して内部コマンド信号ICMD（MRSコマンド）を取り込み、活性化信号MRACTを活性化する（図１９(c)）。図１８の制御回路１３２は、活性化信号MRACTを受け、出力禁止信号IODISを非活性化する（波形は図示せず）。図１７の入出力データラッチ１２４は、出力禁止信号IODISを受け、非活性化される。この結果、モードレジスタ設定モード時に、データ信号が外部に出力されることが防止される（図１９(d)）。この後、図示しないデータ線を介してモードレジスタの各ビットが設定される。
【０１２８】
図２０は、書き込み動作時の主要な信号のタイミングを示している。なお、図１９と同一の動作は、説明を省略する。この例では、書き込み動作とオートリフレッシュ動作とが交互に実行される。
【０１２９】
まず、図１７のコマンドラッチ１０８は、第１コマンドとしてWRAコマンドを取り込む。第１コマンドの取り込みに同期して、行アドレス信号RADが取り込まれる。第１コマンド検出部１１０の書き込みコマンド検出部１１０ｂは、取込信号ACLK1に同期して内部コマンド信号ICMD（WRAコマンド）を取り込み、活性化信号WRACTを活性化する（図２０(a)）。
【０１３０】
次に、コマンドラッチ１０８は、第２コマンドとしてLALコマンドを取り込む。第２コマンド検出部１１２の動作コマンド検出部１１２ａは、取込信号ACLK2に同期して内部コマンド信号ICMD（LALコマンド）を取り込み、活性化信号LALACTを活性化する（図２０(b)）。また、第２コマンドの取り込むクロック信号CLKの立ち上がりエッジ、およびその後のクロック信号CLKのエッジに同期して、書き込み信号が取り込まれる。そして、メモリ制御部１０２およびメモリ動作部１０４が動作し、書き込み動作が実行される。
【０１３１】
さらに、最初の第１コマンド取り込みから４クロック目に、コマンドラッチ１０８は、第１コマンドとしてWRAコマンドを取り込む。第１コマンドの取り込み後の動作は、上述した動作と同じである。次に、コマンドラッチ１０８は、第２コマンドとしてREFコマンドを取り込む。第２コマンド検出部１１２のリフレッシュコマンド検出部１１２ｂは、取込信号ACLK2に同期して内部コマンド信号ICMD（REFコマンド）を取り込み、活性化信号REFACTを活性化する（図２０(c)）。活性化信号REFACTの活性化により、オートリフレッシュ動作が実行される。また、活性化信号REFACTの活性化を受けてコラム選択信号CLの活性化が禁止され、不正なデータの書き込みが防止される。
【０１３２】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。特に、本発明は、内部回路を複数のステージに分け、各ステージをパイプライン処理することで読み出し動作および書き込み動作を実行するFCRAM等に適用することで、顕著な効果を得ることができる。
【０１３３】
図２１は、本発明の半導体記憶装置の動作制御方法の第３の実施形態および半導体記憶装置の第５の実施形態を示している。上述した実施形態と同一の回路・信号については、同一の符号を付し、これら回路・信号については、詳細な説明を省略する。
【０１３４】
この実施形態では、メモリ制御部１５８およびメモリ動作部１６０が図１６と相違している。その他の構成は、図１６と同一である。また、この実施形態のFCRAMは、データバス使用効率を向上するために、書き込みコマンドに対応して供給される書き込みデータを次の書き込みコマンドの供給時にメモリセルに書き込む“ディレイドライト”または“レイトライト”と称する機能を有している。
【０１３５】
図２２は、メモリ制御部１５８およびメモリ動作部１６０の詳細を示している。
メモリ制御部１５８は、図１８と異なるリフレッシュ制御回路１６２を備えている。メモリ動作部１６０は、図１８と異なるリード／ライトバッファ１６４を備えている。また、メモリ動作部１６０は、新たにI/Oスイッチ１６６および書き込みデータバッファ１６８を備えている。なお、特に図示してないが、メモリ動作部１６０は、書き込みアドレスを保持する書き込みアドレスバッファを有している。
【０１３６】
リフレッシュ制御回路１６２は、RASジェネレータ１２６からの制御信号、活性化信号REFACT、および書き込みデータバッファ１６８からの書き込みデータ有効信号WENを受け、制御信号をRASジェネレータ１２６に出力し、データバッファ１６８に書込制御信号WCONを出力している。
【０１３７】
書き込みデータ有効信号WENは、書き込みデータバッファ１６８に有効な書き込みデータDBUFが存在するときに、その情報（高レベル）をリフレッシュ制御回路１６２に伝達するための信号である。後述するように、リフレッシュ制御回路１６２は、書き込みデータ有効信号WENが高レベルの期間にリフレッシュコマンドREFを受けたとき、リフレッシュ動作を実行しない。リフレッシュ制御回路１６２は、書き込みデータ有効信号WENが低レベルの期間にリフレッシュコマンドREFを受けたときのみ、リフレッシュ動作を実行する。
【０１３８】
書込制御信号WCONは、リフレッシュコマンドREFを受けたときに出力される信号である。後述するように、書き込みデータバッファ１６８は、有効な書き込みデータDBUFが存在する状態で、書き込み制御信号WCONを受けたときのみ、このデータDBUFをリード／ライトバッファ１６４に出力する。そして、書き込み動作が実行される。
【０１３９】
I/Oスイッチ１６６は、読み出し動作時に、メモリコア部２７から読み出されるデータまたは書き込みデータバッファ１６８に保持されているデータDBUFのいずれかをデータスイッチ１３８に伝達する回路である。すなわち、書き込み動作により、書き込みデータおよび書き込みアドレスが書き込みデータバッファ１６８および図示しない書き込みアドレスバッファに保持された直後に、同一のアドレスに対して読み出し動作が実行された場合、書き込みデータバッファ１６８に保持されているデータDBUFが、I/Oスイッチ１６６およびデータスイッチ１３８を介して読み出しデータとして外部に出力される。
【０１４０】
図２３は、書き込み動作時の主要な信号のタイミングを示している。なお、図２０と同一の動作は、説明を省略する。この例では、書き込み動作およびオートリフレッシュ動作が実行された後、書き込み動作が連続して実行される。
最初の書き込み動作時に、書き込みデータバッファ１６８に保持されている有効な書き込みデータDBUFがメモリコア部２７に書き込まれる（図２３(a)）。また、書き込みデータバッファ１６８は、新たに供給された書き込み用のデータ入出力信号DQを取り込む（図２３(b)）。なお、リフレッシュ制御回路１６２は、有効な書き込みデータDBUFを保持しているため、高レベルの書き込みデータ有効信号WENを出力している（図２３(c)）。
【０１４１】
次に、WRAコマンドおよびREFコマンドが供給される（図２３(d)）。リフレッシュ制御回路１６２は、活性化信号REFACTおよび高レベルの書き込みデータ有効信号WENを受け、書き込み制御信号WCONを出力する（波形は図示せず）。書き込みデータバッファ１６８は、書き込み制御信号WCONを受け、保持しているデータDBUFをリード／ライトバッファ１６４に出力する。すなわち、書き込みデータバッファ１６８に有効なデータDBUFが存在する場合、FCRAMは、REFコマンドを受けたときに、まず書き込み動作を実行する。
【０１４２】
また、書き込みデータバッファ１６８は、書き込みデータ有効信号WENを低レベルにする（図２３(e)）。この後、活性化信号REFACTを受けてRASZが活性化し、リフレッシュ動作が実行される（図２３(f)）。図中、ビット線に波形に示した“Ｗ”は書き込み動作を示し、“REF”はリフレッシュ動作を示している。また、“（REF）”は、ワード線選択信号RASZの活性化によりワード線が選択され、自動的にリフレッシュ動作が実行されることを示している。
【０１４３】
次に、WRAコマンドおよびLALコマンドが供給される。このとき、書き込みデータバッファ１６８は、有効な書き込みデータを保持していないため（書き込みデータ有効信号WEN＝低レベル）、メモリコア部２７への書き込み動作は実行されない。すなわち、コラム線選択信号CLは、低レベルに保持される（図２３(g)）。また、書き込みデータバッファ１６８は、外部から供給された書き込み用のデータ入出力信号DQを取り込み（図２３(h)）、高レベルのWENを出力する（図２３(i)）。
さらに、WRAコマンドおよびLALコマンドが供給され、書き込み動作が実行される。
【０１４４】
図２４は、書き込み動作時の主要な信号のタイミングの別の例を示している。なお、図２３と同一の動作は、説明を省略する。この例では、書き込み動作の後、オートリフレッシュ動作が連続して２回実行され、さらに書き込み動作が実行される。最初の書き込み動作および最初のリフレッシュ動作は、図２３と同一である。
【０１４５】
次に、WRAコマンドおよびREFコマンドが供給される（図２４(a)）。このとき、書き込みデータバッファ１６８は、有効なデータを保持していないため、低レベルの書き込みデータ有効信号WENを出力している（図２４(b)）。このため、リフレッシュ制御回路１６２は、活性化信号REFACTおよび低レベルの書き込みデータ有効信号WENを受け、リフレッシュ動作を実行する。また、リフレッシュ制御回路１６２は、前回のリフレッシュ動作時に、書き込み制御信号WCONを非活性化している（波形は図示せず）。この結果、書き込みデータバッファ１６８は、非活性化された書き込み制御信号WCONを受けるため、書き込みデータバッファ１６８に保持されている無効な書き込みデータDBUFは、出力されない（図２４(c)）。
【０１４６】
この後、WRAコマンドおよびLALコマンドが供給され、書き込み動作が実行される。
【０１４７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ディレイドライト機能を有するFCRAMにも、容易に本発明を適用できる。
さらに、２番目のコマンドの入力により決定した動作モードが、オートリフレッシュモードのとき、書き込みデータバッファ１６８に有効なデータが存在する場合には、まず、書き込み動作を実行し、その後、リフレッシュ動作を実行した。このため、最初のコマンドの入力により動作を開始した回路を利用して、効率よく書き込み動作ができる。
【０１４８】
なお、上述した第１の実施形態では、書き込みデータ用のデータコンバータ７９を制御する書き込みデータ長制御回路８５を設け、書き込みデータのデータ長を制御した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。
例えば、読み出し動作用のデータコンバータ７７を制御する読み出しデータ長制御回路を設け、読み出しデータのデータ長を制御してもよい。この場合には、第２コマンドの入力時に決定した動作モードが、読み出し動作モードのときに、所定の端子に供給されている信号が、読み出しデータのデータ長を指定する情報として取り込まれる。そして、取り込んだ情報に基づいて、直接、読み出しデータ長の制御が行われる。このため、複数のデータを連続的に出力する場合に、複雑な制御を行うことなく出力データ長を変更することができる。また、読み出しが不要なデータ（指定されたデータ長より長い部分）については、出力制御を行う必要がないため、読み出し動作の制御時間が節約される。この結果、次のサイクルの最初のコマンドの入力時期を早めることができる。
【０１４９】
また、第２コマンドの入力時に決定した動作モードが、書き込み動作モードのときに、所定の端子に供給されている信号を、連続して供給される書き込みデータの一部を無効にするマスク情報として取り込み、取り込んだマスク情報に基づいて、書き込みデータの一部をマスクする制御を行ってもよい。この場合には、第２コマンドの入力時に決定した動作モードが、書き込み動作モードのときに、所定の端子に供給されている信号が、連続して供給される書き込みデータの一部を無効にするマスク情報として取り込まれる。そして、取り込んだマスク情報に基づいて、書き込みデータの一部をマスクする制御が行われる。マスク情報を専用の端子で制御するためには、書き込み動作に合わせて、その都度専用の端子から情報を取り込まなくてはならず、制御が複雑になる。第２コマンドの入力時にマスク情報を取り込むことで、複雑な制御を行うことなくマスク制御を行うことができる。
【０１５０】
書き込みデータのマスク制御と同様に、読み出しデータのマスク制御を行ってもよい。
また、上述した実施形態では、本発明をDRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、SRAM、フラッシュメモリ等の半導体記憶装置に適用しても、同様の効果を得ることができる。
【０１５１】
以上の実施形態において説明した発明を整理して以下の項を開示する。
（１）請求項１記載の半導体記憶装置の動作制御方法において、動作モードに、動作状態の設定を行うモードレジスタ設定モードと、メモリセルに記憶されたデータを保持するデータ保持モードとのいずれかを少なくとも含み、２番目のコマンド（第２コマンド）の入力により決定した動作モードが、前記モードレジスタ設定モードまたは前記データ保持モードのときに、これ等動作モードに移行する制御を行うことを特徴とする。
【０１５２】
この半導体記憶装置の動作制御方法では、内部動作を伴わないモードレジスタ設定モードでは、２番目のコマンドの入力を受けてから制御を開始しても、所定の期間内に制御が完了することが可能になる。同様に、データ保持モードでは、外部に対してデータの入出力を行う必要がないため、２番目のコマンドの入力を受けてから制御を開始しても、所定の期間内に制御が完了することが可能になる。
【０１５３】
（２）上記（１）の半導体記憶装置の動作制御方法において、２番目のコマンドの入力により決定した動作モードが、前記モードレジスタ設定モードのときに、アドレス端子に供給されている信号を、モードレジスタの各ビットを設定する情報として取り込むことを特徴とする。
この半導体記憶装置の動作制御方法では、最初のコマンド（第１コマンド）の入力時に、アドレス端子に供給されている信号をモードレジスタを設定する情報として取り込まなくてよいため、２番目のコマンドの入力まで、その情報を保持する必要がなく、制御回路が複雑になることが防止される。
【０１５４】
（３）上記（１）の半導体記憶装置の動作制御方法において、２番目のコマンドの入力により決定した動作モードが、前記データ保持モードのときに、その後、所定の端子に供給される信号が所定のレベルになったことを受けて、第２待機モードに移行する制御を行うことを特徴とする。
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力により決定した動作モードが、データ保持モードのときに、データ保持モードに移行する制御が行われる。その後、データ保持モード中に、所定の端子に供給される信号が所定のレベルにされると、第２待機モードに移行する制御が行われる。コマンドの入力とは別に所定の端子の信号の監視とを行うことで、特定の動作モード中に、別の動作モードに移行することが可能なる。
【０１５５】
（４）上記（３）の半導体記憶装置の動作制御方法において、前記データ保持モードは、所定のアドレスを生成し、メモリセルに記憶されたデータのリフレッシュ動作を行うオートリフレッシュモードであり、前記第２待機モードは、所定のアドレスを順次に生成し、メモリセルに記憶されたデータのリフレッシュ動作を間隔をおいて連続して行うセルフリフレッシュモードであることを特徴とする。
【０１５６】
この半導体記憶装置の動作制御方法では、オートリフレッシュモード中に、所定の端子に供給される信号が所定のレベルにされると、セルフリフレッシュモードに移行する制御が行われる。オートリフレッシュとセルフリフレッシュとの違いは、リフレッシュタイミングを外部から与えるか、自ら生成するかだけである。リフレッシュカウンタの制御およびリフレッシュ動作の制御は同一である。このため、セルフリフレッシュモードへの移行を、オートリフレッシュモードから連続的に行うことで、移行の制御が円滑かつ短時間に行われる。
【０１５７】
（５）請求項１記載の半導体記憶装置の動作制御方法において、所定の端子に供給される信号により、最初のコマンドの入力の取り込みを禁止する制御を行い、最初のコマンドの入力の取り込みが禁止状態のときに、所定の端子に供給される信号が所定のレベルになったことを受けて、第１待機モードに移行する制御を行うことを特徴とする。
【０１５８】
この半導体記憶装置の動作制御方法では、所定の端子に供給される信号により、最初のコマンドの入力の取り込みが禁止され、チップは待機状態になる。待機状態のときに、所定の端子に供給される信号が所定のレベルにされると、第１待機モードに移行する制御が行われる。最初のコマンドの入力を禁止して待機状態を作り、所定の端子の信号の監視とを行うことで、待機状態中に、コマンドの入力を行うことなく別の動作モードに移行することが可能なる。
【０１５９】
（６）上記（５）の半導体記憶装置の動作制御方法において、前記第１待機モードは、所定の入力回路を非活性化する低消費電力モードであることを特徴とする。
この半導体記憶装置の動作制御方法では、チップが待機状態のときに、所定の端子に供給される信号が所定のレベルにされると、低消費電力モードに移行する制御が行われる。低消費電力モードは、アクセス動作に直接関係がなくチップの状態の一つである。この低消費電力モードへの移行の制御が、端子に所定の信号を与えることで行われるため、使い勝手が向上される。
【０１６０】
（７）請求項１記載の半導体記憶装置の動作制御方法において、最初のコマンドの入力時に取り込んだアドレスに対応するワード線を選択する制御を行うことを特徴とする。
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力を待たずに、ワード線を選択する制御が行われるため、アクセス時間が高速化される。
【０１６１】
（８）上記（７）の半導体記憶装置の動作制御方法において、動作モードに、所定のアドレスを生成しメモリセルに記憶されたデータのリフレッシュ動作を行うオートリフレッシュモードを含み、２番目のコマンドの入力時に決定した動作モードが、オートリフレッシュモードのときに、最初のコマンドの入力時に取り込んだアドレスに対応するワード線を非選択する制御を行い、内部で生成した前記所定のアドレスに対応するワード線を選択する制御を行うことを特徴とする。
【０１６２】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、オートリフレッシュモードのときに、最初のコマンドの入力時に取り込んだアドレスに対応するワード線が非選択される。次に、内部で生成したリフレッシュアドレスに対応するワード線が選択される。このため、ワード線を選択し直すことで、確実にリフレッシュ動作が行われる。
【０１６３】
（９）上記（７）の半導体記憶装置の動作制御方法において、前記ワード線は、主ワード線と該主ワード線から分岐された副ワード線とで構成され、最初のコマンドの入力時に取り込むアドレスにより、少なくとも副ワード線を特定し、選択する制御を行うことを特徴とする。
この半導体記憶装置の動作制御方法では、最初のコマンドの入力時に取り込むアドレスにより、少なくとも副ワード線が特定され、選択される。このため、最初のコマンドの入力後に、２番目のコマンドを待たずに所定のメモリセルのアクセスに必要な回路を動作させることが可能になる。したがって、アクセス時間が高速化される。
【０１６４】
（１０）請求項１記載の半導体記憶装置の動作制御方法において、各コマンドの入力の取り込みをクロックに同期して行うとともに、２番目のコマンドの入力の取り込みを、最初のコマンドの入力の半クロック後または１クロック後に行うことを特徴とする。
この半導体記憶装置の動作制御方法では、最初のコマンドの入力および２番目のコマンドの入力の取り込みは、クロックに同期して行われる。２番目のコマンドの入力の取り込みは、最初のコマンドの入力の半クロック後または１クロック後に行われる。このため、２番目のコマンドの入力時に得られる情報が、最初のコマンドの入力後から短時間で制御に反映される。この結果、コマンドの入力を２回に分けて行ったときに、２番目のコマンドに対応する制御の遅れを最小限にすることが可能になる。
【０１６５】
（１１）請求項１記載の半導体記憶装置の動作制御方法において、最初のコマンドの入力時にコラムデコーダの活性化を開始し、２番目のコマンドの入力時に取り込んだアドレスを使用して、コラム選択線の選択を行うことを特徴とする。
この半導体記憶装置の動作制御方法では、最初のコマンドの入力時に、先ずコラムデコーダ７の活性化が開始される。２番目のコマンドの入力時に決定した動作モードが書き込み動作モードまたは読み出し動作モードのときに、取り込んだアドレスを使用してコラム選択線の選択が行われる。コラム選択線を選択するアドレスが決まる前に、予めコラムデコーダを活性化されるため、アクセス時間が高速化される。
【０１６６】
（１２）請求項１記載の半導体記憶装置の動作制御方法において、２番目のコマンドの入力時に決定した動作モードが、前記書き込み動作モードのときに、所定の端子に供給されている信号を、書き込みデータのデータ長を指定する情報として取り込み、取り込んだ情報に基づいて、書き込みデータ長の制御を行うことを特徴とする。
【０１６７】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、書き込み動作モードのときに、所定の端子に供給されている信号が、書き込みデータのデータ長を指定する情報として取り込まれる。そして、取り込んだ情報に基づいて、直接、書き込みデータ長の制御が行われる。このため、書き込み動作時に、入出力端子から複数のデータを連続的に取り込む場合に、複雑な制御を行うことなく取り込むデータ長を変更することが可能なる。また、書き込みが不要なデータ（指定されたデータ長より長い部分）については、書き込み制御を行う必要がないため、書き込み動作の制御時間が節約される。この結果、次のサイクルの最初のコマンドの入力時期が早められる。書き込みデータのデータ長の変更は、入出力回路の制御のみで行えるため、２番目のコマンドの入力時に情報を取り込むことで、確実に制御が行われる。
【０１６８】
（１３）請求項１記載の半導体記憶装置の動作制御方法において、２番目のコマンドの入力時に決定した動作モードが、前記書き込み動作モードのときに、所定の端子に供給されている信号を、連続して供給される書き込みデータの一部を無効にするマスク情報として取り込み、取り込んだマスク情報に基づいて、書き込みデータの一部をマスクする制御を行うことを特徴とする。
【０１６９】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、書き込み動作モードのときに、所定の端子に供給されている信号が、連続して供給される書き込みデータの一部を無効にするマスク情報として取り込まれる。そして、取り込んだマスク情報に基づいて、書き込みデータの一部をマスクする制御が行われる。マスク情報を専用の端子で制御するためには、書き込み動作に合わせて、その都度専用の端子から情報を取り込まなくてはならず、制御が複雑になる。２番目のコマンドの入力時にマスク情報を取り込むことで、複雑な制御を行うことなくマスク制御が行われる。
【０１７０】
（１４）請求項１記載の半導体記憶装置の動作制御方法において、２番目のコマンドの入力時に決定した動作モードが、前記読み出し動作モードのときに、所定の端子に供給されている信号を、読み出しデータのデータ長を指定する情報として取り込み、取り込んだ情報に基づいて、読み出しデータ長の制御を行うことを特徴とする。
【０１７１】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、読み出し動作モードのときに、所定の端子に供給されている信号が、読み出しデータのデータ長を指定する情報として取り込まれる。そして、取り込んだ情報に基づいて、直接、読み出しデータ長の制御が行われる。このため、読み出し動作時に、入出力端子から複数のデータを連続的に出力する場合に、複雑な制御を行うことなく出力するデータ長を変更することが可能なる。また、読み出しが不要なデータ（指定されたデータ長より長い部分）については、出力制御を行う必要がないため、読み出し動作の制御時間が節約される。この結果、次のサイクルの最初のコマンドの入力時期が早められる。読み出しデータのデータ長の変更は、入出力回路の制御のみで行えるため、２番目のコマンドの入力時に情報を取り込むことで、確実に制御が行われる。
【０１７２】
（１５）請求項１記載の半導体記憶装置の動作制御方法において、２番目のコマンドの入力時に決定した動作モードが、前記読み出し動作モードのときに、所定の端子に供給されている信号を、連続して出力される読み出しデータの一部を無効にするマスク情報として取り込み、取り込んだマスク情報に基づいて、読み出しデータの一部をマスクする制御を行うことを特徴とする。
【０１７３】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、読み出し動作モードのときに、所定の端子に供給されている信号が、連続して出力される読み出しデータの一部を無効にするマスク情報として取り込まれる。そして、取り込んだマスク情報に基づいて、読み出しデータの一部をマスクする制御が行われる。マスク情報を専用の端子で制御するためには、読み出し動作に合わせて、その都度専用の端子から情報を取り込まなくてはならず、制御が複雑になる。２番目のコマンドの入力時にマスク情報を取り込むことで、複雑な制御を行うことなくマスク制御が行われる。
【０１７４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１７５】
【発明の効果】
本発明の半導体記憶装置の動作制御方法では、コマンドの入力に必要な端子数を低減することができる。コマンドの入力に専用の端子を設けている場合には、チップサイズを低減することができる。端子数の制約によりパッケージサイズが大型化することを防止することができる。
【０１７６】
本発明の半導体記憶装置の動作制御方法では、コマンドの入力を２回に分けた場合にもアクセス時間を高速化することができる。
【０１７７】
本発明の半導体記憶装置では、コマンドの入力に必要な端子数を低減することができる。コマンドの入力に専用の端子を設けている場合には、チップサイズを低減することができる。端子数の制約によりパッケージサイズが大型化することを防止することができる。
本発明の半導体記憶装置では、コマンドの入力に必要な端子数を低減することができる。コマンドの入力に専用の端子を設けている場合には、チップサイズを低減することができる。端子数の制約によりパッケージサイズが大型化することを防止することができる。コマンドの入力を２回に分けた場合にもアクセス時間を高速化することができる。
【０１７８】
本発明の半導体記憶装置では、複雑なコマンド体系を有する半導体記憶装置においても、コマンド制御回路を容易に設計できる。この結果、設計の検証を容易にできる。
【図面の簡単な説明】
【図１】 本発明の基本原理を示すフローチャートである。
【図２】 本発明の基本原理を示すブロック図である。
【図３】本発明の半導体記憶装置の動作制御方法および半導体記憶装置の第１の実施形態を示す状態遷移図である。
【図４】本発明の半導体記憶装置の動作制御方法および半導体記憶装置の第１の実施形態におけるチップの全体構成図である。
【図５】図４のデコード部の詳細を示すブロック図である。
【図６】図５のモードレジスタの詳細を示す説明図である。
【図７】図４のメモリ動作部の詳細を示すブロック図である。
【図８】図７のコラムデコーダの詳細を示す回路図である。
【図９】図７のメモリコア部の詳細を示すブロック図である。
【図１０】図４の入出力部の詳細を示すブロック図である。
【図１１】本発明の半導体記憶装置の動作制御方法および半導体記憶装置の第１の実施形態における読み出し動作を示すタイミング図である。
【図１２】メモリ動作部の別の構成例を示すブロック図である。
【図１３】本発明の半導体記憶装置の第２の実施形態を示すブロック図である。
【図１４】バッファおよびコマンドデコーダの詳細を示すブロック図である。
【図１５】本発明の半導体記憶装置の第３の実施形態を示すブロック図である。
【図１６】本発明の半導体記憶装置の動作制御方法の第２の実施形態および半導体記憶装置の第４の実施形態におけるチップの全体構成図である。
【図１７】図１６のデコード部および入出力部の詳細を示すブロック図である。
【図１８】図１６のメモリ制御部およびメモリ動作部の詳細を示すブロック図である。
【図１９】図１６の半導体記憶装置の読み出し動作を示すタイミング図である。
【図２０】図１６の半導体記憶装置の書き込み動作を示すタイミング図である。
【図２１】本発明の半導体記憶装置の動作制御方法の第３の実施形態および半導体記憶装置の第５の実施形態におけるチップの全体構成図である。
【図２２】図２１のメモリ制御部およびメモリ動作部の詳細を示すブロック図である。
【図２３】図２１の半導体記憶装置の読み出し動作を示すタイミング図である。
【図２４】図２１の半導体記憶装置の書き込み動作を示すタイミング図である。
【符号の説明】
２１ デコード部
２３ メモリ動作部
２５ 入出力部
２７ メモリコア部
２７ａ 主ワードデコーダ
２７ｂ 1/4ワードセレクタ
２７ｃ 副ワード線ドライバ
２７ｄ 副ワードデコーダ
２７ｅ センスアンプ
２９ クロックバッファ
３１、３１ａ 制御信号バッファ
３３ パワーダウン信号ラッチ
３５、３５ａ 行アドレスバッファ
３７ 列アドレスバッファ
３９ コマンドデコーダ
４１ コマンドラッチ
４３ リフレッシュカウンタ
４５ 行アドレスラッチ
４７ 列アドレスラッチ
４９ モードレジスタ
５１ モード制御回路
５３ RASジェネレータ
５５ プリチャージジェネレータ
５７ 第１制御回路
５９ａ、５９ｂ プリデコーダ
６１ ブロックデコーダ
６３ ワードデコーダ
６５ １/4デコーダ
６７ BLTデコーダ
６９ センスアンプジェネレータ
７１ コラムデコーダ
７３ 第２制御回路
７５ リード/ライトバッファ
７７、７９ データコンバータ
８１ データ出力バッファ
８３ データ入力バッファ
８５ 書き込みデータ長制御回路
８７ 書き込みバッファ
８９ａ、８９ｂ 書き込みアドレスバッファ
９１ デコード部
９２ 取込制御回路
９３ コマンドデコーダ
９４ａ、９４ｂ 取込回路
９５ａ、９５ｂ デコード回路
９６ クロックバッファ
９７ コマンドデコーダ
９８ａ、９８ｂ 取込回路
１００ デコード部
１０２ メモリ制御部
１０４ メモリ動作部
１０６ 入出力部
１０８ コマンドラッチ
１１０ 第１コマンド検出部
１１０ａ 読み出しコマンド検出部
１１０ｂ 書き込みコマンド検出部
１１２ 第２コマンド検出部
１１２ａ 動作コマンド検出部
１１２ｂ リフレッシュコマンド検出部
１１２ｃ モードレジスタコマンド検出部
１１４ 行アドレスバッファ
１１６ 列アドレスバッファ
１１８ 行アドレスラッチ
１２０ 列アドレスラッチ
１２２ 入出力データバッファ
１２４ 入出力データラッチ
１２６ RASジェネレータ
１２８ リフレッシュ制御回路
１３０ モードレジスタ
１３２ 制御回路
１３４ 行アドレススイッチ
１３６ 列アドレススイッチ
１３８ データスイッチ
１４０ 第１制御回路
１４２ ブロックデコーダ
１４４ 行アドレスラッチ
１４６ 列アドレスラッチ
１４８ プリデコーダ
１５０ プリデコーダ
１５２ 第２制御回路
１５４ リード／ライトバッファ
１５８ メモリ制御部
１６０ メモリ動作部
１６２ リフレッシュ制御回路
１６４ リード／ライトバッファ
１６６ I/Oスイッチ
１６８ 書き込みデータバッファ
A14-A0 アドレス信号、アドレス
ACLK1、ACLK2 取込信号
ACON1、ACON2 取込制御信号
BA1、BA0 バンクアドレス信号、バンクアドレス端子
CLK クロック信号、クロック端子
/CS チップセレクト信号、チップセレクト端子
DBUF 書き込みデータ
DQ15-DQ0、DQ データ入出力信号、データ入出力端子
FB フィードバック信号
FN ファンクション信号、ファンクション端子
ICAD 内部列アドレス信号
ICMD 内部コマンド信号
IRAD 内部行アドレス信号
IODIS 出力禁止信号
MC メモリセル
PD パワーダウン信号、パワーダウン端子
RDACT、WRACT、LALACT、REFACT、MRACT 活性化信号
WCON 書込制御信号
WEN 書き込みデータ有効信号
【発明の属する技術分野】
本発明は、複数の動作モードを備えた半導体記憶装置の動作制御方法および複数の動作モードを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、DRAM等の半導体記憶装置では、同一のアドレス端子から異なるアドレス信号を２回に分けて受けることで、端子数を低減している。このようにアドレス信号を多重化して受ける半導体記憶装置では、記憶容量が大きいにもかかわらず、小型のパッケージに収容することが可能である。
【０００３】
アドレス信号を多重化して受ける別の半導体記憶装置として、SDRAM（synchronous DRAM）が知られている。SDRAMでは、クロック信号に同期して入出力インタフェース回路を高速に動作させ、データの書き込み・読み出しを高速に行うことを可能にしている。
SDRAMは、同一のワード線に接続された複数のメモリセルに対しては、高速に書き込み動作および読み出し動作を行うことができる。一方、異なるワード線に接続されたメモリセルに対しては、従来のDRAMと同様のタイミングでワード線の再選択を行わなくてはならない。このため、ランダムアクセス時には、DRAMと同程度のアクセス時間しか得られない。
【０００４】
また、SDRAMでは、コマンドの入力を１回行うことで動作モードが決められ、決められた動作モードが実行される。このため、チップセレクト信号/CS、行アドレスストローブ信号/RAS、列アドレスストローブ信号/CAS、ライトイネーブル信号/WE、クロックイネーブル信号CKEといった多数のコマンド入力用の端子が必要である。また、各コマンドの入力順序が決められていないため、チップ内部ではビット線のプリチャージ動作を行うタイミングを生成することができない。従って、ビット線のプリチャージ動作を行うためには、チップの外部からプリチャージコマンドを与える必要がある。
【０００５】
一方、近時、ランダムアクセス時に、動作サイクルを大幅に短縮し、高速にデータの書き込み動作および読み出し動作を行うことができるDRAMとして、FCRAM（Fast Cycle RAM）が開発されている。
FCRAMでは、内部動作を３ステージに分け、それぞれのステージは、自己完結型に動作する。このため、データの入出力部だけでなく、アドレス等の取り込み動作、およびメモリコア部の動作についてもパイプライン処理を行うことできる。パイプライン処理により動作サイクルの短縮が図られている。また、FCRAMでは、アクセス時間の高速化を最優先にしているため、アドレス端子が非多重にされ、アドレス信号を、コマンドの入力と同時に一括して入力する仕様にされている。そして、コマンドの入力を１回行うことで動作モードが決められ、決められた動作モードが実行される。
【０００６】
【発明が解決しようとする課題】
ところで、上述したSDRAMでは、コマンド入力用の端子数が多いという問題があった。コマンド入力用の端子数が多いと、コマンドの入力を行う外付け回路の制御が複雑になる。
また、上述したFCRAMでは、アドレスを非多重としているため、同一の記憶容量を有するDRAM、SDRAMに比べて端子数が多くなるという問題があった。端子数が多くなることで、アドレスパッド、およびアドレス入力回路等が多数必要になり、チップサイズが大きくなるという問題があった。また、端子数が多くなる結果、パッケージサイズが大きくなるおそれがあった。特に、現在主流となりつつあるCSP（Chip Size Package）の場合には、プリント基板との接続用のボールが二次元的に配列されるため、端子数によっては、パッケージサイズが端子数に依存して大きくなるおそれがあった。
【０００７】
本発明の目的は、コマンドの入力に必要な端子数、およびアドレス入力に必要な端子数を低減することにある。
本発明の別の目的は、端子数を低減し、チップサイズおよびパッケージサイズの大型化を防止することにある。
本発明の別の目的は、端子数の低減によっても、高速な動作サイクルを維持することにある。
【０００８】
本発明の別の目的は、高速な動作サイクルを維持するために、特に、信号を高速に取り込むことにある。
【０００９】
【課題を解決するための手段】
図１は、本発明の基本原理を示すフローチャートである。
【００１０】
本発明の半導体記憶装置の動作制御方法では、所定の端子から供給される信号をコマンドとして複数回に分けて取り込み、各回の前記コマンドに基づいて動作モードを順次絞り込んでいき、絞り込んだ動作モードにしたがい内部回路が制御される。動作モードの決定に必要な情報を複数回に分けて取り込み、動作モードを絞り込んでいくため、コマンドの入力の必要な端子数が低減される。特に、コマンドの入力に専用の端子を設けている場合には、入力パッド、入力回路等の回路が不要になり、チップサイズが低減される。例えば、２本の端子で、コマンドを２回または３回に分けて取り込んだ場合、それぞれ、４種類または８種類の動作モードを識別できる。端子数が低減されるため、端子数の制約によりパッケージサイズが大型化することが防止される。
【００１１】
本発明の半導体記憶装置の動作制御方法では、コマンドの入力が２回に分けて行われる。最初のコマンドの入力で、複数の動作モードの絞り込りが行われる。このとき、絞り込んだ動作モードのうち、所定の動作モードの実行に必要な回路の一部を動作する制御を行う。そして、２番目のコマンドの入力で動作モードを決定し、この動作モードが、所定の動作モードのときに、残りの回路を動作する制御を行う。最初のコマンドの入力時に、予め、所定の動作モードの一部を実行するため、コマンドの入力を２回に分けた場合にも、アクセス時間の高速化が可能になる。
【００１２】
本発明の半導体記憶装置の動作制御方法では、最初のコマンドの入力時に、書き込み動作モードと読み出し動作モードとを区別する。すなわち、最初のコマンドの入力により絞り込まれた動作モードの中に、書き込み動作モードと読み出し動作モードとの両方が含まれることはない。そして、最初のコマンドの入力時に、書き込み動作モードと読み出し動作モードとに共通する回路の動作を開始する。予め、書き込み動作と読み出し動作とに必要な回路の動作を開始することで、アクセス時間が高速化される。
【００１４】
図２は、本発明の基本原理を示すブロック図である。
本発明の半導体記憶装置は、コマンド制御回路３９、４１を備えている。コマンド制御回路３１、４１は、所定の端子から供給される信号をコマンドとして複数回に分けて取り込み、各回の前記コマンドに基づいて動作モードを順次絞り込んでいき、絞り込んだ動作モードにしたがい内部回路を制御する。動作モードの決定に必要な情報を複数回に分けて取り込み、動作モードを絞り込んでいくため、コマンドの入力の必要な端子数が低減される。特に、コマンドの入力に専用の端子を設けている場合には、入力パッド、入力回路等の回路が不要になり、チップサイズが低減される。端子数が低減されるため、端子数の制約によりパッケージサイズが大型化することが防止される。
【００１５】
本発明の半導体記憶装置では、コマンド制御回路３９、４１は、所定の端子から供給される信号をコマンドとして２回に分けて取り込む。コマンド制御回路３９、４１は、最初のコマンドの入力時に動作モードを絞り込み、絞り込んだ動作モードのうち所定の動作モードの実行に必要な回路の一部を動作する制御を行う。コマンド制御回路３９、４１は、２番目のコマンドの入力時に動作モードを決定し、決定した動作モードが前記所定の動作モードであるときに、残りの回路を動作する制御を行う。
【００１６】
動作モードの決定に必要な情報を複数回に分けて取り込むため、コマンドの入力の必要な端子数が低減される。特に、コマンドの入力に専用の端子を設けている場合には、入力パッド、入力回路等の回路が不要になり、チップサイズが低減される。端子数が低減されるため、端子数の制約によりパッケージサイズが大型化することが防止される。最初のコマンドの入力時に、予め、所定の動作モードの一部を実行するため、コマンドの入力を２回に分けた場合にも、アクセス時間の高速化が可能になる。
【００１７】
本発明の半導体記憶装置では、コマンド制御回路は、複数の取込回路を備えている。各取込回路は、複数回に分けて供給される前記信号を各回毎にそれぞれ取り込む。すなわち、信号の供給されるタイミングに応じて、それぞれ異なる取込回路が動作し、内部回路が制御される。このため、複雑なコマンド体系を有する半導体記憶装置においても、コマンド制御回路を容易に設計できる。この結果、設計の検証も容易になる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて詳細に説明する。
図３は、本発明の半導体記憶装置の動作制御方法の第１の実施形態、および本発明の半導体記憶装置の第１の実施形態における状態遷移図を示している。
【００２０】
この実施形態の半導体記憶装置は、内部回路を３ステージに分けて、それぞれをパイプライン動作させる機能を有したDRAMとして形成されている。
DRAMは、６つの動作モードと、３つの動作状態とを有している。動作モードには、低消費電力モード、モードレジスタ設定モード、読み出し動作モード、書き込み動作モード、オートリフレッシュモード、セルフリフレッシュモードがある。動作状態には、待機状態、活性状態R、活性状態Wがある。
【００２１】
各動作モードおよび各動作状態への移行は、RDAコマンド、WRAコマンド、DESLコマンド、MRSコマンド、LALコマンド、REFコマンド、SELFNコマンド、SELFXコマンド、PDEXコマンド、およびPDENコマンドを、それぞれ受けたときに行われる。矢印は、移行する方向を示している。
RDAコマンド、WRAコマンド、DESLコマンド、MRSコマンド、LALコマンド、REFコマンドは、後述するチップセレクト信号/CS、ファンクション信号FNにより決まるコマンドである。これ等のコマンドのうち、太い実線で示したRDAコマンド、WRAコマンド、DESLコマンドは、第１コマンドと称され、待機状態から受け付け可能なコマンドである。太い破線で示したMRSコマンド、LALコマンド、REFコマンドは、第２コマンドと称され、活性状態Rまたは活性状態Wのときに受け付け可能なコマンドである。すなわち、第２コマンドは、第１コマンドを受けた後に受け付け可能なコマンドである。したがって、読み出し動作モード、書き込み動作モード、モードレジスタ設定モード、オートリフレッシュモードへの移行は、第１コマンドを受けた後、さらに第２コマンドを受けることで行われる。なお、活性状態Rは、第２コマンドにより読み出し動作モードに移行する可能性のある状態である。活性状態Wは、第２コマンドにより書き込み動作モードに移行する可能性のある状態である。
【００２２】
細い実線で示したSELFNコマンド、SELFXコマンド、PDENコマンド、PDEXコマンドは、後述するパワーダウン信号PDの高レベルまたは低レベルにより決まるコマンドである。すなわち、オートリフレッシュモード時に、パワーダウン信号PDが低レベルにされると、制御はセルフリフレッシュモードに移行する（SELFNコマンド）。セルフリフレッシュモード時に、パワーダウン信号PDが高レベルにされると、制御は待機状態に移行する（SELFXコマンド）。待機状態時に、パワーダウン信号PDが低レベルにされると、制御は低消費電力モードに移行する（PDENコマンド）。低消費電力モード時に、パワーダウン信号PDが高レベルにされると、制御は待機状態に移行する（PDEXコマンド）。
【００２３】
なお、細い破線は、動作モードを実行した後、待機状態に自動復帰することを示している。読み出し動作、書き込み動作、モードレジスタの設定、オートリフレッシュ動作が行われた後、制御は自動的に待機状態に移行する。
【表１】
【００２４】
DESLコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが高レベルの時に行われる。チップの状態は、DESLコマンドの受けることで、再び待機状態になる。すなわち、DESLコマンドは、チップの非選択状態を保持するコマンドである。
【００２５】
RDAコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが低レベル、ファンクション信号FNが高レベルの時に行われる。RDAコマンドの受け付けと同時に、バンクアドレス信号BA1、BA0がバンクアドレスとして、アドレス信号A14-A0が上位アドレス（例えば、行アドレス）として取り込まれる。チップの状態は、RDAコマンドの受け付けにより活性状態Rになる。
【００２６】
WRAコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが低レベル、ファンクション信号FNが低レベルの時に行われる。WRAコマンドの受け付けと同時に、バンクアドレス信号BA1、BA0がバンクアドレスとして、アドレス信号A14-A0が上位アドレス（例えば、行アドレス）として取り込まれる。チップの状態は、WRAコマンドの受け付けにより活性状態Wになる。
【表２】
LALコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが高レベルの時に行われる。LALコマンドの受け付けと同時に、バンクアドレス信号BA1、BA0がバンクアドレスとして、アドレス信号A14がWBL0ビットとして、アドレス信号A13がWBL1ビットとして、アドレス信号A12-A0が下位アドレス（例えば、列アドレス）として取り込まれる。チップの制御は、活性状態RでLALコマンドを受け付けたときには、読み出し動作モードに移行し、読み出し動作を実行する。チップの制御は、活性状態WでLALコマンドを受け付けたときには、書き込み動作モードに移行し、書き込み動作を実行する。すなわち、既に取り込んだコマンド（RDAコマンドまたはWRAコマンド）に基づいて、新たに取り込んだLALコマンドから動作モードが絞り込まれる。換言すれば、動作モードは、LALコマンドだけでは決まらない。
【００２７】
MRSコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが低レベルの時に行われる。MRSコマンドの受け付けと同時に、バンクアドレス信号BA1、BA0およびアドレス信号A14-A13の低レベルが取り込まれ、アドレス信号A12-A0から所定の値が取り込まれる。アドレス信号A12-A0の値は、後述するモードレジスタ４９の設定に使用される。
【００２８】
REFコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが低レベルの時に行われる。REFコマンドを受けてチップの制御はオートリフレッシュモードに移行し、オートリフレッシュ動作を実行する。
LALコマンド、書き込み動作または読み出し動作のための共通のコマンドであり、書き込み動作を実行するか読み出し動作を実行するかは、第１コマンドに依存する。また、MRSコマンド、REFコマンドの受け付けは、いずれもチップセレクト信号/CSが低レベルのときに行われる。
【００２９】
このため、本発明のDRAMは、チップセレクト信号/CS、ファンクション信号FNのみをコマンド信号とすることで、読み出し動作、書き込み動作、モードレジスタ設定、オートリフレッシュを行うことが可能である。また、読み出し動作、書き込み動作に際には、例えば/WE等の読み書き端子は不要である。
【表３】
【００３０】
バースト長BLが「２」の場合、WBL0ビットが低レベルの時には、全データの書き込み動作が行われる。WBL0ビットが高レベルの時には、最初のデータのみ書き込み動作が行われる。
バースト長BLが「４」の場合、WBL0ビットが高レベル、WBL1ビットが低レベルの時には、全データの書き込み動作が行われる。WBL0ビットが低レベル、WBL1ビットが高レベルの時には、最初の２データのみ書き込み動作が行われる。WBL0ビット、WBL1ビットがともに高レベルの時には、最初のデータのみ書き込み動作が行われる。
【００３１】
バースト長BLが「８」の場合、WBL0ビット、WBL1ビットがともに低レベルの時には、全データの書き込み動作が行われる。WBL0ビットが高レベル、WBL1ビットが低レベルの時には、最初の４データのみ書き込み動作が行われる。WBL0ビットが低レベル、WBL1ビットが高レベルの時には、最初の２データのみ書き込み動作が行われる。WBL0ビット、WBL1ビットがともに高レベルの時には、最初のデータのみ書き込み動作が行われる。
【００３２】
設定された書き込みデータ数の書き込み動作を完了した後に、制御は直ちに書き込み動作モードから待機状態に移行する。このため、不要な書き込み動作を行うことが防止され、書き込みサイクルに要する時間が低減される。
【表４】
【００３３】
低消費電力モードへの移行は、待機状態において、チップセレクト信号/CSが高レベルの状態で、パワーダウン信号PDが高レベルから低レベルに変化したときに行われる（PDENコマンド）。低消費電力モードへの移行中は、パワーダウン信号PDの低レベルを維持することで、低消費電力モードの状態が保持される。すなわち、後述するように、パワーダウン信号PDを受け付ける入力バッファ以外は非活性化される。低消費電力モードからの解除は、チップセレクト信号/CSが高レベルの状態で、パワーダウン信号PDが低レベルから高レベルに変化したときに行われる（PDEXコマンド）。
【００３４】
セルフリフレッシュモードへの移行は、オートリフレッシュモードにおいて、チップセレクト信号/CSが低レベルの状態で、パワーダウン信号PDが高レベルから低レベルに変化したときに行われる（SELFNコマンド）。セルフリフレッシュモードへの移行中は、パワーダウン信号PDの低レベルを維持することで、セルフリフレッシュモード状態が保持される。すなわち、セルフリフレッシュ動作が連続して行われる。セルフリフレッシュモードからの解除は、チップセレクト信号/CSが高レベルの状態で、パワーダウン信号PDが低レベルから高レベルに変化したときに行われる（SELFXコマンド）。
【００３５】
図４は、本発明が適用されたDRAMの全体構成を示している。
DRAMは、デコード部２１、４つのメモリ動作部２３、および入出力部２５で構成されている。デコード部２１は第１ステージに対応する制御を行うブロックである。メモリ動作部２３は第２ステージに対応する制御を行うブロックである。入出力部２５は第３ステージに対応する制御を行うブロックである。これ等３つのブロックは、それぞれ独立してパイプライン動作する機能を有している。各メモリ動作部２３は、メモリコア部２７を備えている。
【００３６】
デコード部２１には、クロック端子CLK、パワーダウン端子PD、チップセレクト端子/CS、ファンクション端子FN、バンクアドレス端子BA1、BA0、およびアドレス端子A14-A0を介して、それぞれ外部からクロック信号CLK、パワーダウン信号PD、チップセレクト信号/CS、ファンクション信号FN、バンクアドレス信号BA1、BA0、およびアドレス信号A14-A0が供給されている。デコード部２１は、活性化信号ACT、バンクアドレス信号B-ADD、内部クロック信号CLKIN、制御信号CNT1、およびモード制御信号MDを出力している。
【００３７】
各メモリ動作部２３には、活性化信号ACT、バンクアドレス信号B-ADDが供給されている。各メモリ動作部２３は、制御信号CNT2、プリデコード信号PDECC、読み出しデータ信号RDATAを入出力部２５に出力し、入出力部２５から書き込みデータ信号WDATAを受けている。
入出力部２５には、データ入出力端子DQ15-DQ0を介して、外部からデータ入出力信号DQ15-DQ0が供給されている。入出力部２５には、デコード部２１から制御信号CNT1、内部クロック信号CLKIN、モード制御信号MDが供給されている。
【００３８】
なお、図中の太い矢印は、複数本からなる信号線を示している。また、以降の説明を分かりやすくするため、例えば、「クロック信号CLK」を「CLK信号」、「チップセレクト信号/CS」を「/CS信号」というように、各信号名を略して表すことがある。
図５は、図４に示したデコード部２１の詳細を示している。デコード部２１は、主にコマンドおよびアドレスの入力、デコードを行うブロックである。デコード部２１は各信号をデコード後に、自動的にリセットされ、次のコマンド、アドレス信号を受け付ける状態になる。
【００３９】
デコード部２１は、クロックバッファ２９、制御信号バッファ３１、パワーダウン信号ラッチ３３、行アドレスバッファ３５、列アドレスバッファ３７、コマンドデコーダ３９、コマンドラッチ４１、リフレッシュカウンタ４３、行アドレスラッチ４５、列アドレスラッチ４７、モードレジスタ４９、およびモード制御回路５１を備えている。
【００４０】
クロックバッファ２９は、クロック信号CLKを受け、内部クロック信号CLKINを出力している。制御信号バッファ３１は、内部クロック信号CLKINに同期して、チップセレクト信号/CS、ファンクション信号FNを取り込み、取り込んだ信号を、それぞれ内部信号CINとしてコマンドデコーダ３９に出力している。パワーダウン信号ラッチ３３は、内部クロック信号CLKINに同期して、パワーダウン信号PDを取り込み、取り込んだ信号を内部パワーダウン信号PDINとしてコマンドデコーダ３９に出力している。行アドレスバッファ３５は、内部クロック信号CLKINに同期して、バンクアドレス信号BA1-BA0、アドレス信号A14-A0を取り込み、取り込んだ信号を内部行アドレス信号ADRINとして行アドレスラッチ４５およびモードレジスタ４９に出力する回路である。列アドレスバッファ３７は、内部クロック信号CLKINに同期して、アドレス信号A8-A0を取り込み、取り込んだ信号を内部列アドレス信号ADCINとして列アドレスラッチ４７およびモードレジスタ４９に出力する回路である。行アドレスバッファ３５および列アドレスバッファ３７に供給されている所定の制御信号CNT1は、低消費電力モード時に行アドレスバッファ３５および列アドレスバッファ３７を非活性化制御するための信号である。
【００４１】
コマンドデコーダ３９は、内部クロック信号CLKIN、内部信号CIN、および内部パワーダウン信号PDINを受けてコマンドを解読し、他の回路を制御する制御信号CNT1およびメモリ動作部２３を制御する活性化信号ACTを生成する回路である。制御信号CNT1は、複数本からなり、それぞれの信号が各回路を制御している。また、コマンドデコーダ３９は、取り込んだ第１コマンドの内容をコマンド信号CMD1を介してコマンドラッチ４１に出力している。コマンドデコーダ３９は、コマンドラッチ４１にラッチされた第１コマンドの内容をコマンド信号CMD2を介して受けている。コマンドラッチ４１は、第１コマンドの内容をラッチする機能を有しており、チップが図３に示した活性状態R、活性状態Wのいずれの状態にあるかを記憶する回路である。
【００４２】
リフレッシュカウンタ４３は、所定の制御信号CNT1を受け、動作モードが、オートリフレッシュモードまたはセルフリフレッシュモードのときに、内部で生成したリフレッシュアドレスADREFを出力する回路である。
行アドレスラッチ４５は、内部行アドレス信号ADRINまたはリフレッシュアドレスADREFを、バンクアドレスB-ADDとして出力する回路である。列アドレスラッチ４７は、内部列アドレス信号ADCINまたはリフレッシュアドレスADREFを、バンクアドレスB-ADDとして出力する回路である。
【００４３】
モードレジスタ４９は、チップの状態を設定するレジスタである。モードレジスタ４９は、内部行アドレス信号ADRIN、内部列アドレス信号ADCIN、所定の制御信号CNT1を受け、モード設定信号MSETを出力している。
モード制御回路５１は、モードレジスタ４９に設定された内容（後述するデータレイテンシDL、バーストタイプ、バースト長BL）をモード設定信号MSETを介して受け、モード制御信号MDを出力する回路である。
【００４４】
図６は、モードレジスタ４９の各ビット内容を示している。モードレジスタ４９は、バンクアドレス信号BA1、BA0、アドレス信号A12-A0に対応する１５ビットで構成されている。バンクアドレス信号BA1、BA0、およびアドレス信号A12-A7に対応する８ビットは、常に低レベルを書き込む仕様になっている。アドレス信号A6-A4に対応する３ビットは、データ信号の入出力タイミングを決めるデータレイテンシDLを「２」または「３」に設定するビットである。アドレス信号A3に対応するビットは、データ信号の入出力順序であるバーストタイプBTを「シーケンシャル」または「インタリーブ」に設定するビットである。アドレス信号A2-A0に対応する３ビットは、バースト長BLを「２」、「４」、「８」のいずれかに設定するビットである。
【００４５】
図７は、メモリ動作部２３の詳細を示している。メモリ動作部２３は、RASジェネレータ５３、プリチャージジェネレータ５５、第１制御回路５７、プリデコーダ５９ａ、５９ｂ、ブロックデコーダ６１、ワードデコーダ６３、１/4デコーダ６５、BLTデコーダ６７、センスアンプジェネレータ６９、コラムデコーダ７１、第２制御回路７３、およびリード/ライトバッファ７５を備えている。
【００４６】
RASジェネレータ５３は、活性化信号ACTを受け、プリチャージ制御信号PREおよびワード線選択信号RASZを第１制御回路５７に出力する回路である。また、RASジェネレータ５３は、ワード線選択信号RASZとほぼ同一のタイミングの制御信号P1をプリチャージジェネレータ５５に出力し、制御信号P2をプリチャージジェネレータ５５から受けている。プリチャージジェネレータ５５は、制御信号P1を受けた後、所定の時間後に制御信号P2を出力する回路である。
【００４７】
第１制御回路５７は、プリチャージ制御信号PREとワード線選択信号RASZを受け、制御信号CNT2を出力する回路である。制御信号CNT2は、複数本からなり、それぞれ、ワードデコーダ６３、１/4デコーダ６５、BLTデコーダ６７、プリデコーダ５９ａ、５９ｂ、センスアンプジェネレータ６９、コラムデコーダ７１、第２制御回路７３、および入出力部２５に供給されている。制御信号CNT2は、入出力部２５には、２本供給されている。
【００４８】
プリデコーダ５９ａは、所定の制御信号CNT2およびバンクアドレスB-ADDを受け、プリデコード信号PDECRおよびプリデコード信号PDECBを出力する回路である。プリデコーダ５９ｂは、所定の制御信号CNT2およびバンクアドレスB-ADDを受け、プリデコード信号PDECCを出力する回路である。
ブロックデコーダ６１は、プリデコーダ５９ａからのプリデコード信号PDECBを受けてデコード信号DECBを出力する回路である。
【００４９】
ワードデコーダ６３は、所定の制御信号CNT2、デコード信号DECB、プリデコード信号PDECRを受け、主ワード線デコード信号WDECをメモリコア部２７に出力する回路である。
１/4デコーダ６５は、所定の制御信号CNT2およびプリデコード信号PDECR、PDECCを受け、副ワード線デコード信号1/4DECをメモリコア部２７に出力する回路である。副ワード線デコード信号1/4DECは、選択された主ワード線から分岐する４本の副ワード線のいずれかを選択するための信号である。
【００５０】
BLTデコーダ６７は、所定の制御信号CNT2、デコード信号DECB、およびプリデコード信号PDECRを受け、ビット線トランスファデコード信号BLTをメモリコア部２７に出力する回路である。
センスアンプジェネレータ６９は、所定の制御信号CNT2、デコード信号DECB、およびプリデコード信号PDECR、PDECCを受け、センスアンプ活性化信号MW、SWをメモリコア部２７に出力する回路である。
【００５１】
コラムデコーダ７１は、所定の制御信号CNT2、プリデコード信号PDECCを受け、コラム選択線（図示せず）を選択するコラム線選択信号CLをメモリコア部２７に出力する回路である。コラムデコーダ７１は、図８に示すように、複数のデコード回路７１ａから構成されている。各デコード回路７１ａは、インバータを介して縦続接続されたNANDゲート７１ｂ、７１ｃと複数のインバータとを備えている。入力側のNANDゲート７１ｂには、プリデコード信号PDECC(a)、PDECC(b)、PDECC(c)が供給されている。出力側のNANDゲート７１ｃには、NANDゲート７１ｂから出力される論理と、制御信号CNT2とが供給されている。
【００５２】
また、図７に示した第２制御回路７３は、所定の制御信号CNT2およびプリデコード信号PDECCを受け、リード/ライトバッファ７５を制御する制御信号CNT3を出力する回路である。
リード/ライトバッファ７５は、制御信号CNT3の制御を受け、書き込み動作時に、入出力部２５から送られる書き込みデータ信号WDATAをメモリコア部２７に転送し、読み出し動作時に、メモリコア部２７から出力されるデータを読み出しデータ信号RDATAとして入出力部２５に転送する回路である。
【００５３】
図９は、メモリコア部２７の概要を示している。メモリコア部２７には、主ワードデコーダ２７ａ、1/4ワードセレクタ２７ｂ、副ワード線ドライバ２７ｃ、副ワードデコーダ２７ｄ、センスアンプ２７ｅ、およびメモリセルMCが、それぞれ複数配置されている。
主ワードデコーダ２７ａは、主ワード線デコード信号WDECを受けて、所定の主ワード線MWLを選択する回路である。1/4ワードセレクタ２７ｃ、副ワード線ドライバ２７ｂ、副ワードデコーダ２７ｄは、副ワード線デコード信号1/4DECを受けて、所定の副ワード線SWLを選択する回路である。主ワード線MWLおよび副ワード線SWLの選択により、例えば、１回の読み出し動作時に、太線で示した主ワード線MWLおよび副ワード線SWLが選択される。選択された主ワード線MWLおよび副ワード線SWLに接続されたメモリセルMCからデータが出力される。
【００５４】
センスアンプ２７ｅは、例えば、読み出し動作時に、メモリセルから出力されるデータを増幅し出力するとともに、増幅したデータをメモリセルに再書き込みする回路である。
図１０は、入出力部２５の詳細を示している。入出力部２５は、読み出し動作用のデータコンバータ７７、書き込み動作用のデータコンバータ７９、データ出力バッファ８１、データ入力バッファ８３、および書き込みデータ長制御回路８５を備えている。
【００５５】
データコンバータ７７は、図７のリード/ライトバッファ７５から供給される読み出しデータ信号RDATAを並列直列変換し、変換された出力データDOUTをデータ出力バッファ８１に出力する回路である。データコンバータ７９は、データ入力バッファ８３から供給される入力データDINを直列並列変換し、変換された書き込みデータ信号WDATAを図７のリード/ライトバッファ７５に出力する回路である。データコンバータ７７、７９には、それぞれ所定の制御信号CNT1、所定の制御信号CNT2、プリデコード信号PDECC、データレイテンシDLの情報を有するモード制御信号MD、および内部クロック信号CLKINが供給されている。
【００５６】
書き込みデータ長制御回路８５は、所定の制御信号CNT1を受け、書き込み動作時のデータ長を制御する制御信号CNT3をデータコンバータ７９に出力する回路である。書き込みデータ長は、書き込み動作時のLALコマンドの入力時に、アドレス端子A14-A13から供給されるWBL0、WBL1ビットにより指定される（表３参照）。
以下、上述したDRAMの動作の一例として、読み出し動作について説明する。
【００５７】
読み出し動作は、図３に示したように、RDAコマンド（第１コマンド）により、チップを待機状態から活性状態Rにした後、さらにLALコマンド（第２コマンド）によりチップを読み出し動作モードにすることで行われる。
図１１は、読み出し動作時の主要な信号のタイミングを示している。
先ず、図５の制御信号バッファ３１は、CLK信号の立ち上がりエッジに同期して第１コマンドの取り込みを行う（図１１(a)）。コマンドデコーダ３９は、制御信号バッファ３１が取り込んだ内部信号CINを受け、ACT信号を所定の期間高レベルにする（図１１(b)）。
【００５８】
図５の行アドレスバッファ３５は、第１コマンドの取り込みと同時に、BA1-BA0信号およびA14-A0信号からアドレスを取り込む。行アドレスラッチ４５は、行アドレスバッファ３５が出力する内部行アドレス信号ADRINをバンクアドレスB-ADDとして出力する（図１１(c)）。
RDAコマンドにより、チップの状態は活性状態Rになる。活性状態Rから書き込み動作モードに移行することはないため、この時点で、読み出し動作と書き込み動作との区別がされる。すなわち、最初のコマンドの取り込みにより、動作モードが絞り込まれる。
【００５９】
図７のRASジェネレータ５３は、ACT信号を受けて、ワード線選択信号RASZを所定の期間高レベルにし、プリチャージ制御信号PREを低レベルにする（図１１(d)）。この後、ビット線のプリチャージ動作が停止される。さらに、第２コマンドの入力を待たずに所定の主ワード線MWLおよび副ワード線SWLが選択される。第１コマンドを取り込んだ状態で、第２ステージの制御、すなわち、メモリ動作部２３が動作する。
【００６０】
また、この時点で、コラムデコーダ７１は、図８に示したように、プリデコード信号PDECC(a)、PDECC(b)、PDECC(c)を受ける前に、NANDゲート７１ｃで制御信号CNT2を受ける。このため、コラムデコーダ７１は、プリデコード信号PDECC(a)、PDECC(b)、PDECC(c)の待ち状態になり動作が高速化される。
図５の制御信号バッファ３１は、第１コマンドを取り込んだ次のCLK信号の立ち上がりエッジで、第２コマンドの取り込みを行う（図１１(e)）。このため、第２コマンドの入力時に得られる情報が、第１コマンドの入力後から短時間で制御に反映される。この結果、コマンドの入力を２回に分けて行ったときに、第２コマンドに対応する制御の遅れを最小限にすることが可能になる。ここまでの制御は、WRAコマンドの場合にも共通して行われる。
【００６１】
コマンドデコーダ３９は、内部信号CINを受け、入力されたコマンドがLALコマンドであることを解読する。LALコマンドにより、チップの状態は読み出し動作モードになる。すなわち、２回のコマンドの入力により動作モードが決定される。２回のコマンドの入力により、順次動作モードを絞り込むため、コマンドの入力の必要な端子数が低減される。
【００６２】
列アドレスバッファ３７は、第２コマンドの取り込みと同時に、A8-A0信号からアドレスを取り込む。列アドレスラッチ４７は、列アドレスバッファ３７が出力する内部列アドレス信号ADCINをバンクアドレスB-ADDとして出力する（図１１(f)）。読み出し動作に必要なアドレスを２回に分けて取り込むため、アドレス端子の数が大幅に低減される。この結果、アドレスパッド、アドレス入力回路等が低減され、チップサイズが低減される。端子数が低減されるため、パッケージサイズが端子数の制約により大型化することが防止される。
【００６３】
なお、第１コマンドを受けた後、メモリ動作部２３は動作を続けている。選択された副ワード線SWLに接続されたメモリセルMCからビット線（図示せず）に読み出しデータが出力される（図１１(g)）。
図７のBLTデコーダ６７は、CNT2信号および所定のアドレスを受けて、BLT信号を低レベルにする（図１１(h)）。センスアンプジェネレータ６９は、CNT2信号および所定のアドレスを受けて、センスアンプ活性化信号MW、SWを高レベルにする（図１１(j)）。
【００６４】
センスアンプ活性化信号MW、SWの高レベルにより、センスアンプは活性化され（図１１の「ACTV」）、ビット線の信号レベルを増幅する（図１１(k)）。
コラムデコーダ７１は、CNT2信号およびプリデコード信号PDECCを受けて、コラム線選択信号CLを高レベルにする（図１１(l)）。CL信号の高レベルにより、メモリコア部２７からリード/ライトバッファ７５にデータ信号DATAが出力される（図１１(m)）。
【００６５】
リード/ライトバッファ７５は、データ信号DATAを読み出しデータ信号RDATAとして、図１０のデータコンバータ７７に出力する。データコンバータ７７は、読み出しデータ信号RDATAを並列直列変換し、データ出力バッファ８１を介して、データ入出力信号DQ15-DQ0として出力する（図１１(n)）。
【００６６】
また、図７のRASジェネレータ５３は、プリチャージジェネレータ５５からの出力信号P2を受けて、PRE信号を高レベルにする（図１１(o)）。第１制御回路５７は、PRE信号の低レベルを受けて、BLTデコーダ６７およびセンスアンプジェネレータ６９に制御信号CNT2を出力する。BLTデコーダ６７は、BLT信号を高レベルにし、センスアンプからのデータの出力を停止する（図１１(p)）。センスアンプジェネレータ６９は、MW信号、SW信号を低レベルにして（図１１(q)）、センスアンプを非活性化する（図１１の「RESET」）。
【００６７】
さらに、最初の第１コマンドの取り込みから４クロック目に、次の読み出しサイクルの第１コマンドの取り込みが行われる。コマンドの入力を受けてACT信号は所定の期間高レベルになる（図１１(r)）。ACT信号の高レベルにより、PRE信号が低レベルになり、ビット線のプリチャージ動作が行われる（図１１(s)）。すなわち、プリチャージ動作は、次サイクルの第１コマンドに合わせてチップ内部で自動的に行われる。
【００６８】
このとき、メモリ動作部２３、および入出力部２５では、最初の読み出しサイクルの読み出し動作が行われている。デコード部２１、メモリ動作部２３、および入出力部２５は、それぞれ独立して動作することができるため、このようなパイプライン動作が可能になる。この後、４クロック毎に次の読み出しサイクルの第１コマンドの取り込みが行われる。
【００６９】
なお、図１１に示したタイミング図では、４つのバンクのうち１つについての動作を示している。実際には、２クロックおきに２つのバンクを交互にアクセスすることで、読み出しデータが各クロックに同期して間断なく出力される。
次に、書き込み動作について説明する。
書き込み動作では、第２コマンドでのアドレスの取り込みまでは、上述した読み出し動作とほぼ同一の動作が行われる。
【００７０】
先ず、図３に示したように、待機状態中に第１コマンドとしてWRAコマンドを受けると、チップの状態は活性状態Wになる。このとき、同時に上位の書き込みアドレス（BA1-BA0、A14-A0）が取り込まれる。
この後、第２コマンドとしてLALコマンドを取り込むと、制御は書き込み動作モードに移行する。同時に、下位の書き込みアドレス（A8-A0）、書き込みデータ長（WBL0、WBL1）が取り込まれる。また、CLK信号に同期して、書き込みデータ（DQ15-DQ0）が連続して取り込まれる。
【００７１】
取り込み回数は、モードレジスタに設定されたバースト長を最大値とする。実際の取り込み回数は、第２コマンドと同時に取り込んだ書き込みデータ長の情報に従って行われる。例えば、バースト長が「４」のときに、書き込みデータ長として取り込んだWBL0、WBL1がそれぞれ低レベル、高レベルのときには、表３に示したように、取り込み回数が２回になる。第２コマンドと同時に取り込んだ書き込みデータ長に基づいて、書き込みデータ長制御回路８５により、取り込み回数の制御が直接行われるため、複数のデータを連続的に取り込む場合に、複雑な制御を行うことなく書き込みデータ長の制御が行われる。書き込みデータ長の制御は、入出力部２５の制御のみで行えるため、第２コマンドの入力時に情報を取り込むことで、余裕をもって書き込み動作に連動した制御が行われる。
【００７２】
連続して取り込んだ書き込みデータは、図１０に示したデータ入力バッファ８３を介して、順次データコンバータ７９に供給される。データコンバータ７９は、取り込んだデータを直列並列変換する。また、データコンバータ７９は、変換されたデータを書き込みデータWDATAとしてメモリ動作部２３に出力する。メモリ動作部２３は所定のメモリセルにデータを書き込む動作を行う。
【００７３】
ここで、入出力部２５およびメモリ動作部２３は、設定された取り込み回数だけ動作する。動作後、書き込み動作モードが終了し、制御は待機状態に移行する。すなわち、書き込みが不要なデータ（指定されたデータ長より長い部分）については、書き込み制御を行わないため、書き込み動作の制御時間が節約される。この結果、次のサイクルの第１コマンドの入力時期が早められる。
【００７４】
次に、モードレジスタ設定モードについて説明する。
モードレジスタ設定モードへの移行は、活性状態R時に、第２コマンドとしてMRSコマンドを受けることで行われる。モードレジスタ設定モードに移行する際には、MRSコマンドの取り込みと同時に、BA0-BA1信号、A14-A0信号からモードレジスタに設定する内容を取り込む。内部動作を伴わないモードレジスタ設定モードでは、第２コマンドの入力を受けてから制御を開始しても、所定の期間内に制御を完了することが可能である。第１コマンドの入力時に、モードレジスタに設定する内容を取り込まなくてよいため、第２コマンドの入力まで、設定内容を保持する必要がなく、制御回路が複雑になることが防止される。
【００７５】
次に、オートリフレッシュモードについて説明する。
オートリフレッシュモードへの移行は、活性状態W時に、第２コマンドとしてREFコマンドを受けることで行われる。オートリフレッシュモードでは、外部に対してデータの入出力を行う必要がないため、第２コマンドの入力を受けてから制御を開始しても、所定の期間内に制御を完了することが可能である。
【００７６】
チップは、REFコマンドを受けると、第１コマンドの入力により選択されていた主ワード線MWL、副ワード線SWLを非選択にする制御を行う。この後、チップは、図５のリフレッシュカウンタ４３が生成するアドレスに対応する主ワード線MWL、副ワード線SWLを選択する制御を行う。このため、リフレッシュ動作が確実に行われる。
【００７７】
次に、セルフリフレッシュモードについて説明する。
セルフリフレッシュモードへの移行は、オートリフレッシュモード時に、PD信号が低レベルにされることで行われる。すなわち、コマンドの入力とは別にPD信号の監視を行うことで、オートリフレッシュモード中にセルフリフレッシュモードに移行することが可能になる。
【００７８】
オートリフレッシュとセルフリフレッシュとの違いは、リフレッシュタイミングを外部から与えるか、自ら生成するかだけである。リフレッシュカウンタ４３の制御およびリフレッシュ動作の制御は同一である。このため、セルフリフレッシュモードへの移行を、オートリフレッシュモードから連続的に行うようにすることで、移行の制御が円滑かつ短時間に行われる。
【００７９】
次に、低消費電力モードについて説明する。
低消費電力モードへの移行は、待機状態時に、PD信号が低レベルにされることで行われる。すなわち、コマンドの入力とは別にPD信号の監視を行うことで、待機状態中に低消費電力モードに移行することが可能になる。低消費電力モードは、アクセス動作に直接関係がなくチップの状態の一つである。この低消費電力モードへの移行の制御が、待機状態時にPD信号を受けることで行われるため、使い勝手が向上される。
【００８０】
以上、この実施形態の半導体記憶装置の動作制御方法および半導体記憶装置では、動作モードの決定に必要な情報を２回に分けて取り込んだ。このため、コマンドの入力の必要な端子数を低減することができる。本実施形態では、待機状態、読み出し動作モード、書き込み動作モード、モードレジスタ設定モード、オートリフレッシュモードの５つのモードを、チップセレクト信号/CS、ファンクション信号FNで制御することができる。なお、コマンドの入力に専用の端子を設けている場合には、端子数を低減することができる。このため、入力パッド、入力回路等の回路を低減し、チップサイズを低減することができる。端子数が低減されるため、端子数の制約によりパッケージサイズが大型化することを防止できる。
【００８１】
第１コマンドの入力で、動作モードの絞り込りを行い、かつ、書き込み動作モードと読み出し動作モードとを区別した。そして、第１コマンドの入力後に、書き込み動作モードと読み出し動作モードとに共通する回路の動作を開始した。したがって、予め、書き込み動作と読み出し動作とに必要な回路の動作を開始することができ、アクセス時間を高速にすることができる。
【００８２】
第１コマンドの入力時に、書き込み動作または読み出し動作に必要なアドレスの一部を取り込み、第２コマンドの入力により決定した動作モードが、書き込み動作モードまたは読み出し動作モードのときに、書き込み動作または読み出し動作に必要な残りのアドレスを取り込んだ。このため、書き込み動作または読み出し動作に必要なアドレスを２回に分けて取り込むことができ、アドレス端子の数を大幅に低減することができる。この結果、アドレスパッド、アドレス入力回路等が低減され、チップサイズが低減される。端子数が低減されるため、パッケージサイズが端子数の制約により大型化することを防止できる。
【００８３】
活性状態W時に、第２コマンドとしてREFコマンドを受けたときに、オートリフレッシュモードに移行する制御を行った。オートリフレッシュモードでは、外部に対してデータの入出力を行う必要がないため、第２コマンドの入力を受けてから制御を開始しても、所定の期間内に制御を完了することができる。
活性状態R時に、第２コマンドとしてMRSコマンドを受けたときに、モードレジスタ設定モードに移行する制御を行った。内部動作を伴わないモードレジスタ設定モードでは、第２コマンドの入力を受けてから制御を開始しても、所定の期間内に制御が完了することができる。
【００８４】
また、第１コマンドの入力時に、モードレジスタ４９に設定する内容を取り込み、取り込んだ内容を保持する必要がないため、制御回路が複雑になることを防止できる。
コマンドの入力とは別にPD信号の監視を行うことで、動作モードの移行を制御した。このため、例えば、オートリフレッシュモード中にセルフリフレッシュモードに移行することができ、待機状態中に低消費電力モードに移行することができる。
【００８５】
オートリフレッシュモード時に、PD信号の低レベルを受けたときに、セルフリフレッシュモードに移行する制御を行った。このため、セルフリフレッシュモードへの移行を、オートリフレッシュモードから連続的に行うことができ、移行の制御を円滑かつ短時間に行うことができる。
待機状態中に、PD信号の高レベルを受けたときに、待機状態を保持する制御を行った。このため、PD信号が低レベルを監視することで、待機状態中に、コマンドの入力を行うことなく別の動作モードに移行することができる。
【００８６】
待機状態時に、PD信号の低レベルを受けたときに、低消費電力モードに移行する制御を行った。このため、アクセス動作に直接関係のない低消費電力モードへの移行を容易に行うことができ、使い勝手を向上することができる。
第１コマンドの取り込みと同時に、主ワード線MWL、副ワード線SWLの選択に必要なアドレスを取り込んだ。このため、第１コマンドを取り込んだ後、第２コマンドの入力を待たずにメモリ動作部２３を動作し、所定の主ワード線MWLおよび副ワード線SWLを選択することができる。したがって、読み出し動作時には、第１コマンドの取り込みだけで、予め、所定のメモリセルに記憶されているデータをビット線に取り出すことができ、アクセス時間を高速にすることができる。書き込み動作においても、第１コマンドの取り込みだけで、予め、書き込みが予想されるメモリセルとビット線とを接続しておくことができ、アクセス時間を高速にすることができる。
【００８７】
オートリフレッシュモードに移行するときに、第１コマンドの入力により選択されていた主ワード線MWL、副ワード線SWLを非選択にし、リフレッシュカウンタ４３が生成するアドレスに対応する主ワード線MWL、副ワード線SWLを選択した。このため、確実にリフレッシュ動作を行うことができる。
制御信号バッファ３１は、第１コマンドを取り込んだ次のCLK信号の立ち上がりエッジで、第２コマンドの取り込みを行った。このため、第２コマンドの入力時に得られる情報を、第１コマンドの入力後から短時間で制御に反映することができる。この結果、コマンドの入力を２回に分けて行ったときに、第２コマンドに対応する制御の遅れを最小限にすることができる。
【００８８】
第１コマンドを取り込んだ後、コラムデコーダ７１は、第２コマンドの入力により生成されるプリデコード信号PDECCを受ける前に、制御信号CNT2を受け、NANDゲート７１ｃを活性化した。このため、コラムデコーダ７１の動作を高速にすることができる。
書き込みデータ長制御回路８５により、書き込みデータ長に対応する取り込み回数の制御をデータの書き込み時に直接行った。このため、複数のデータを連続的に取り込む場合に、複雑な制御を行うこと必要な書き込みデータのみを取り込むことができる。書き込みデータのデータ長の制御は、入出力部２５のみで行うことができるため、第２コマンドの入力時に情報を取り込むだけで、確実に制御を行うことができる。
【００８９】
なお、図１２は、メモリ動作部２３の別の構成例を示している。
このメモリ動作部２３は、書き込みバッファ８７と、書き込みアドレスバッファ８９ａ、８９ｂとを備えている。他の回路は、図７に示したものと同一である。書き込みバッファ８７は、書き込みデータWDATAを受け、所定の制御信号CNT2にしたがい取り込んだデータを一時保持するとともに、リード/ライトバッファ７５に出力する回路である。書き込みアドレスバッファ８９ａ、８９ｂは、所定の制御信号CNT2を受け、プリデコーダ５９ａ、５９ｂを制御し、プリデコーダ５９ａ、５９ｂに供給されるバンクアドレスB-ADDを一時保持する回路である。
【００９０】
図１２に示したメモリ動作部２３では、前回の書き込み動作モード時に取り込んだ書き込みデータおよび書き込みアドレスを使用して、書き込み動作を行うことができる。この場合には、書き込み動作時に、前回取り込んだ書き込みアドレスおよび書き込みデータを使用して、書き込み動作を開始することができ、書き込みサイクルを早く終了することができる。このため、書き込み動作の後に読み出し動作を行う場合にも、読み出しサイクルの回路動作を早く開始することができる。
【００９１】
図１３は、本発明の半導体記憶装置の第２の実施形態を示している。第１の実施形態と同一の回路・信号については、同一の符号を付し、これら回路・信号については、詳細な説明を省略する。
この実施形態では、デコード部９１が第１の実施形態と相違している。その他の構成は、第１の実施形態と同一である。
【００９２】
デコード部９１は、クロックバッファ２９、取込制御回路９２、制御信号バッファ３１ａ、パワーダウン信号ラッチ３３、行アドレスバッファ３５ａ、列アドレスバッファ３７ａ、コマンドデコーダ９３、リフレッシュカウンタ４３、行アドレスラッチ４５、列アドレスラッチ４７、モードレジスタ４９、およびモード制御回路５１を備えている。
【００９３】
制御信号バッファ３１ａ、行アドレスバッファ３５ａ、および列アドレスバッファ３７ａは、第１の実施形態と異なり、内部クロック信号CLKINに非同期で各信号を受け取る回路である。取込制御回路９２は、内部クロック信号CLKINおよびコマンドデコーダ９３からのフィードバック信号FBを受け、取込制御信号ACON1、ACON2を出力している。コマンドデコーダ９３は、内部クロック信号CLKIN、取込制御信号ACON1、ACON2、内部信号CIN、内部パワーダウン信号PDIN、および内部行アドレス信号ADRIN0を受けてコマンドを解読し、他の回路を制御する制御信号CNT1および活性化信号ACT1、ACT2を出力している。上記以外の回路構成およびそれらの接続関係は、第１の実施形態と同一である。
【００９４】
図１４は、制御信号バッファ３１ａ、行アドレスバッファ３５ａ、およびコマンドデコーダ９３の詳細を示している。
制御信号バッファ３１ａおよび行アドレスバッファ３５ａは、信号をそれぞれ受ける複数の入力回路３１ｂ、３５ｂを有している。入力回路３１ｂ、３５ｂから出力される内部信号CINおよび内部行アドレス信号ADRIN0は、コマンドデコーダ９３の活性化信号ACT1、ACT2にそれぞれ対応する取込回路９４ａ、取込回路９４ｂに出力されている。
【００９５】
コマンドデコーダ９３は、活性化信号ACT1に対応する３つの取込回路９４ａおよびデコード回路９５ａと、活性化信号ACT2に対応する３つの取込回路９４ｂおよびデコード回路９５ｂとを有している。各取込回路９４ａは、取込制御信号ACON1の活性化時に活性化され、内部クロック信号CLKINに同期して内部信号CINまたは内部行アドレス信号ADRIN0を取り込み、取り込んだ信号をデコード回路９５ａに出力している。各取込回路９４ｂは、取込制御信号ACON2の活性化時に活性化され、内部クロック信号CLKINに同期して内部信号CINまたは内部行アドレス信号ADRIN0を取り込み、取り込んだ信号をデコード回路９５ｂに出力している。デコード回路９５ａ、９５ｂは、デコード結果を、活性化信号ACT1、ACT2として出力している。デコード回路９５ａは、フィードバック信号FBを取込制御回路９２に出力している。
【００９６】
この実施形態の半導体記憶装置では、まず、非動作時に、取込制御回路９２は、フィードバック信号FBの非活性化を受け、取込制御信号ACON1を活性化し、取込制御信号ACON2を非活性化している。
そして、最初のコマンドの入力時に、コマンドデコーダ９３は、取込制御信号ACON1の活性化を受け、取込回路９４ａを活性化し、デコード結果を活性化信号ACT1として所定の回路に出力する。このとき、取込回路９４ｂは非活性化されている。すなわち、最初のコマンドに対応するチップセレクト信号/CS、ファンクション信号FN、および行アドレス信号A0は、デコード回路９５ａによりデコードされる。デコード回路９５ａは、活性化信号ACT1の出力とほぼ同じタイミングでフィードバック信号FBを活性化する。
【００９７】
取込制御回路９２は、フィードバック信号FBの活性化を受け、取り込み制御信号ACON2を活性化し、取込制御信号ACON1を非活性化する。コマンドデコーダ９３は、取込制御信号ACON2の活性化を受け、取込回路９４ｂを活性化し、デコード結果を活性化信号ACT2として所定の回路に出力する。このとき、取込回路９４ａは非活性化されている。すなわち、次のコマンドに対応するチップセレクト信号/CS、ファンクション信号FN、および行アドレス信号A0は、デコード回路９５ｂによりデコードされる。取込回路９４ａ、９４ｂは、内部クロック信号CLKINのタイミングの異なるエッジに同期して、それぞれ信号を取り込む。
【００９８】
この実施形態では、活性化信号ACT1、ACT2に応じて、取込回路９３ａ、９３ｂ、およびデコード回路９３ｃ、９３ｄをそれぞれ別に構成することで、複雑なコマンド体系を有する半導体記憶装置においても、コマンド制御回路を容易に設計できる。この結果、設計の検証も容易になる。
同一のクロック信号により信号を直接取り込めるため、取込制御が高速になる。この結果、内部回路を動作を早く開始でき、アクセス時間を短縮できる。
コマンドの切り替えを、クロック信号により制御せず、よりチップ内部の取込部で行うため、高い周波数で動作する半導体記憶装置のコマンド切り替えにも容易に対応できる。
【００９９】
また、取込回路９４ａ、９４ｂの共通のトリガ信号である内部クロック信号CLKINは、外部からクロックバッファ２９を介して直接供給されている。クロックバッファ２９は、他の制御信号で制御されていないため、クロック信号CLKに対する内部クロック信号CLKINの遅れは最小限になる。この結果、取込回路９４ａ、９４ｂの取込制御が高速にでき、コマンドデコーダ９３および内部回路を動作を早く開始できる。したがって、アクセス時間を短縮できる。
【０１００】
図１５は、本発明の半導体記憶装置の第３の実施形態におけるデコード部の詳細を示している。第１および第２の実施形態と同一の回路・信号については、同一の符号を付し、これら回路・信号については、詳細な説明を省略する。
この実施形態では、クロックバッファ９６およびコマンドデコーダ９７が第２の実施形態と相違している。その他の構成は、第２の実施形態と同一である。
【０１０１】
クロックバッファ９６は、外部からクロック信号CLKを受け、受けたクロック信号CLKを、フィードバック信号FBの活性化時に取込信号ACLK1として出力し、フィードバック信号FBの非活性化時に取込信号ACLK2として出力している。取込信号ACLK1は、フィードバック信号FBの非活性化時には出力されない。同様に、取込信号ACLK2は、フィードバック信号FBの活性化時には出力されない。
【０１０２】
コマンドデコーダ９７は、取込信号ACLK1を受ける３つの取込回路９８ａおよびデコード回路９５ａと、活性化信号ACT2に対応し、取込信号ACLK2を受ける３つの取込回路９８ｂおよびデコード回路９５ｂとを有している。取込回路９８ａおよびデコード回路９５ａは、活性化信号ACT1に対応して形成され、取込回路９８ｂおよびデコード回路９５ｂは、活性化信号ACT2に対応して形成されている。各取込回路９８ａは、取込信号ACLK1に同期して内部信号CINまたは内部行アドレス信号ADRIN0を取り込み、取り込んだ信号をデコード回路９５ａに出力している。各取込回路９８ｂは、取込信号ACLK2に同期して内部信号CINまたは内部行アドレス信号ADRIN0を取り込み、取り込んだ信号をデコード回路９５ｂに出力している。デコード回路９５ａ、９５ｂは、第２の実施形態と同一である。
【０１０３】
この実施形態では、活性化信号ACT1、ACT2に対応する取込回路９８ａ、９８ｂが、それぞれ異なる取込信号ACLK1、ACLK2に同期して信号を取り込む。各取込信号ACLK1、ACLK2は、それぞれ信号を取り込む取込回路９８ａ、９８ｂにのみ供給されており、これらの配線の負荷（寄生容量）は、最小限にされている。
すなわち、この実施形態では、取込回路９８ａ、９８ｂの数が多い場合に、信号を取り込むクロック信号を複数に分けることで、各クロック信号の配線の負荷（寄生容量）を低減することができる。特に、コマンドの入力端子の数が多い場合に有効である。
【０１０４】
次に、本発明の半導体記憶装置の動作制御方法の第２の実施形態および半導体記憶装置の第４の実施形態を説明する。上述した実施形態と同一の回路・信号については、同一の符号を付し、これら回路・信号については、詳細な説明を省略する。
【０１０５】
この実施形態の半導体記憶装置は、内部回路を３ステージに分けて、それぞれをパイプライン動作させる機能を有したFCRAMとして形成されている。このFCRAMの状態遷移図は、図３と同一である。すなわち、FCRAMは、第１コマンドとしてRDAコマンドを受けたときに活性状態Ｒに移行し、第１コマンドとしてWRAコマンドを受けたときに活性状態Ｗに移行する。FCRAMは、活性状態Ｒにおいて、第２コマンドとしてLALコマンドおよびMRSコマンドを受けたときに、それぞれ、読み出し動作モード、モードレジスタ設定モードに移行する。FCRAMは、活性状態Ｗにおいて、第２コマンドとしてLALコマンドおよびREFコマンドを受けたときに、それぞれ、書き込み動作モード、オートリフレッシュモードに移行する。
【０１０６】
図１６は、本発明が適用されたFCRAMの全体構成を示している。
FCRAMは、デコード部１００、メモリ制御部１０２、４つのメモリ動作部１０４、および入出力部１０６で構成されている。メモリ動作部１０４は、一般に“バンク”とも称され、それぞれ第１の実施形態と同一のメモリコア部２７を有している。図中の太い矢印は、複数本からなる信号線を示している。
【０１０７】
デコード部１００は、クロック信号CLK、コマンド信号CMD、行アドレス信号RAD、列アドレス信号CADを受け、RDAコマンド、WRAコマンド、LALコマンド、REFコマンド、MRSコマンドにそれぞれ対応する活性化信号RDACT、WRACT、LALACT、REFACT、MRACT、および内部行アドレス信号IRAD、内部列アドレス信号ICADをメモリ制御部１０２に出力している。メモリ制御部１０２は、デコード部１００からの信号を受け、活性化信号ACT2および内部行アドレス信号IRAD2、内部列アドレス信号ICAD2をメモリ動作部１０４に出力している。また、メモリ制御部１０２は、出力禁止信号IODISを入出力部１０６に出力している。入出力部１０６は、チップの外部に対してデータ入出力信号DQを入出力し、メモリ動作部１０４に対してデータ信号DATAを入出力している。
【０１０８】
図１７は、デコード部１００および入出力部１０６の詳細を示している。
デコード部１００は、クロックバッファ９６、コマンドラッチ１０８、第１コマンド検出部１１０、第２コマンド検出部１１２、行アドレスバッファ１１４、列アドレスバッファ１１６、行アドレスラッチ１１８、列アドレスラッチ１２０を備えている。入出力部１０６は、入出力データバッファ１２２および入出力データラッチ１２４を備えている。
【０１０９】
クロックバッファ９６は、図１５と同一の回路である。クロックバッファ９６は、フィードバック信号FBにより制御され、最初のコマンドの入力時に取込信号ACLK1を出力し、２番目のコマンドの入力時に取込信号ACLK2を出力する。コマンドラッチ１０８は、コマンド信号CMDを受け、受けた信号を内部コマンド信号ICMDとして出力している。
【０１１０】
第１コマンド検出部１１０は、読み出しコマンド検出部１１０ａおよび書き込みコマンド検出部１１０ｂを備えている。読み出しコマンド検出部１１０ａは、取込信号ACLK1に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がRDAコマンドのときに活性化信号RDACTを活性化する。書き込みコマンド検出部検出部１１０ｂは、取込信号ACLK1に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がWDAコマンドのときに活性化信号WRACTを活性化する。
【０１１１】
第２コマンド検出部１１２は、動作コマンド検出部１１２ａ、リフレッシュコマンド検出部１１２ｂ、モードレジスタコマンド検出部１１２ｃを備えている。動作コマンド検出部１１２ａは、取込信号ACLK2に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がLALコマンドのときに活性化信号LALACTを活性化する。リフレッシュコマンド検出部１１２ｂは、取込信号ACLK2に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がREFコマンドのときに活性化信号REFACTを活性化する。モードレジスタコマンド検出部１１２ｃは、取込信号ACLK2に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がMRSコマンドのときに活性化信号MRACTを活性化する。
【０１１２】
行アドレスバッファ１１４は、行アドレス信号RADを受け、受けた信号を行アドレスラッチ１１８に出力している。行アドレスラッチ１１８は、取込信号ACLK1に同期してアドレス信号を取り込み、取り込んだ信号を内部行アドレス信号IRADとして出力している。列アドレスバッファ１１６は、列アドレス信号CADを受け、受けた信号を列アドレスラッチ１２０に出力している。列アドレスラッチ１２０は、取込信号ACLK2に同期してアドレス信号を取り込み、取り込んだ信号を内部列アドレス信号ICADとして出力している。
【０１１３】
入出力データバッファ１２２は、チップの外部に対してデータ入出力信号DQを入出力するとともに、これ等信号を入出力データラッチ１２４に対して入出力している。入出力データラッチ１２４は、入出力データバッファ１２２から供給される直列のデータ信号を並列データに変換し、メモリ動作部１０４から供給される並列のデータ信号DATAを直列データに変換する機能を有している。入出力データラッチ１２４は、出力禁止信号IODISを受けたときに、データ信号の入出力データバッファ１２２への出力を停止する。
【０１１４】
図１８は、メモリ制御部１０２およびメモリ動作部１０４の詳細を示している。
メモリ制御部１０２は、RASジェネレータ１２６、リフレッシュ制御回路１２８、リフレッシュカウンタ４３、モードレジスタ１３０およびその制御回路１３２、行アドレススイッチ１３４、列アドレススイッチ１３６、データスイッチ１３８を備えている。メモリ動作部１０４は、第１制御回路１４０、ブロックデコーダ１４２、行アドレスラッチ１４４、列アドレスラッチ１４６、プリデコーダ１４８、プリデコーダ１５０、第２制御回路１５２、リード／ライトバッファ１５４、ワードデコーダ６３、1/4デコーダ６５、BLTデコーダ６７、センスアンプジェネレータ６９、コラムデコーダ７１、およびメモリコア部２７を備えている。
【０１１５】
RASジェネレータ１２６は、活性化信号RDACT、WRACT、LALACTを受け、制御信号をリフレッシュ制御回路１２８、リフレッシュカウンタ４３、モードレジスタ１３０、制御回路１３２、および後述する第１制御回路１４０にそれぞれ出力している。RASジェネレータ１２６は、図７に示したRASジェネレータ５３と同様の機能を有している。
【０１１６】
リフレッシュ制御回路１２８は、RASジェネレータ１２６からの制御信号および活性化信号REFACTを受け、制御信号をRASジェネレータ１２６に出力している。すなわち、活性化信号REFACTが活性化されたとき（オートリフレッシュモード時）に、リフレッシュ制御回路１２８は、RASジェネレータ１２６を制御する。リフレッシュカウンタ４３は、RASジェネレータ１２６からの制御信号を受けてカウントアップし、カウンタの値であるリフレッシュアドレスREFADDを出力している。
【０１１７】
モードレジスタ１３０、制御回路１３２は、RASジェネレータ１２６からの制御信号および活性化信号MRACTを受け、活性化信号MRACTの活性化時に、出力禁止信号IODISを出力している。モードレジスタ１３０は、図示しないデータ信号線に接続されており、モードレジスタ１３０は、データ信号線を介して供給されるデータ信号により設定される。
【０１１８】
行アドレススイッチ１３４は、内部行アドレス信号IRADまたはリフレッシュアドレスREFADDのいずれかを行アドレスラッチ１４４に出力している。列アドレススイッチ１３６は、内部列アドレス信号ICADを受け、受けた信号を列アドレスラッチ１４６に出力している。また、行アドレススイッチ１３４および列アドレススイッチ１３６のスイッチ動作により、アドレス信号は、４つのメモリ動作部１０４のいずれかに供給される。
【０１１９】
データスイッチ１３８は、データ信号（DATA）を４つのメモリ動作部１０４のいずれかに対して入出力する回路である。
第１制御回路１４０は、RASジェネレータ１２６からの制御信号を受け、ワードデコーダ６３等を制御する回路である。第１制御回路１４０は、図７に示した第１制御回路５７と同様の機能を有している。
行アドレスラッチ１４４および列アドレスラッチ１４６は、メモリ動作部１０４毎にアドレス信号をラッチする回路である。
【０１２０】
ブロックデコーダ１４２、プリデコーダ１４８、１５０、第２制御回路１５２、およびリード／ライトバッファ１５４は、図７に示したブロックデコーダ６１、プリデコーダ５９ａ、５９ｂ、第２制御回路７３、およびリード／ライトバッファ７５と同一の機能を有している。ワードデコーダ６３、1/4デコーダ６５、BLTデコーダ６７、センスアンプジェネレータ６９、コラムデコーダ７１、およびメモリコア部２７は、図７と同一である。
【０１２１】
図１９は、読み出し動作時の主要な信号のタイミングを示している。なお、図１１と同一の動作は、説明を省略する。この例では、読み出し動作とモードレジスタの設定とが交互に実行される。
【０１２２】
まず、図１７のコマンドラッチ１０８は、第１コマンドとしてRDAコマンドを取り込む。第１コマンドの取り込みに同期して、行アドレス信号RADが取り込まれる。RDAコマンドは、内部コマンド信号ICMDとして第１コマンド検出部１１０、第２コマンド検出部１１２に供給される。ここで、第１コマンドの取り込み時、取込信号ACLK1が出力され、取込信号ACLK2は出力されない。このため、第２コマンド検出部１１２が内部コマンド信号ICMDを取り込むことはない。
【０１２３】
第１コマンド検出部１１０の読み出しコマンド検出部１１０ａおよび書き込みコマンド検出部１１０ｂは、取込信号ACLK1に同期して内部コマンド信号ICMD（RDAコマンド）を取り込む。読み出しコマンド検出部１１０ａは、RDAコマンドが供給されたことを検出し、活性化信号RDACTを活性化する（図１９(a)）。書き込みコマンド検出部１１０ａは、WDAコマンドが供給されたことを検出できないため、活性化信号WRACTの非活性化状態を保持する。この後、メモリ制御部１０２およびメモリ動作部１０４は、活性化信号RDACTを受けて、図１１と同様に動作する。すなわち、最初のコマンドが供給されることにより、ワード線選択信号RASZが活性化され、プリチャージ制御信号PREが非活性化される。
【０１２４】
次に、コマンドラッチ１０８は、第２コマンドとしてLALコマンドを取り込む。第１コマンドの取り込みに同期して、列アドレス信号CADが取り込まれる。LALコマンドは、内部コマンド信号ICMDとして第１コマンド検出部１１０、第２コマンド検出部１１２に供給される。ここで、第２コマンドの取り込み時、取込信号ACLK2が出力され、取込信号ACLK1は出力されない。このため、第１コマンド検出部１１０が内部コマンド信号ICMDを取り込むことはない。
【０１２５】
第２コマンド検出部１１２の動作コマンド検出部１１２ａ、リフレッシュコマンド検出部１１２ｂ、およびモードレジスタコマンド検出部１１２ｃは、取込信号ACLK2に同期して内部コマンド信号ICMD（LALコマンド）を取り込む。動作コマンド検出部１１２ａは、LALコマンドが供給されたことを検出し、活性化信号LALACTを活性化する（図１９(b)）。リフレッシュコマンド検出部１１２ｂおよびモードレジスタコマンド検出部１１２ｃは、REFコマンドおよびMRSコマンドが供給されたことを検出できないため、活性化信号REFACTおよび活性化信号MRACTの非活性化状態を保持する。この後、メモリ制御部１０２およびメモリ動作部１０４は、図１１と同様に動作し、読み出し動作が実行される。
【０１２６】
さらに、最初の第１コマンド取り込みから４クロック目に、コマンドラッチ１０８は、第１コマンドとしてRDAコマンドを取り込む。第１コマンドの取り込み後の動作は、上述した動作と同じである。
【０１２７】
次に、コマンドラッチ１０８は、第２コマンドとしてMRSコマンドを取り込む。第２コマンド検出部１１２のモードレジスタコマンド検出部１１２ｃは、取込信号ACLK2に同期して内部コマンド信号ICMD（MRSコマンド）を取り込み、活性化信号MRACTを活性化する（図１９(c)）。図１８の制御回路１３２は、活性化信号MRACTを受け、出力禁止信号IODISを非活性化する（波形は図示せず）。図１７の入出力データラッチ１２４は、出力禁止信号IODISを受け、非活性化される。この結果、モードレジスタ設定モード時に、データ信号が外部に出力されることが防止される（図１９(d)）。この後、図示しないデータ線を介してモードレジスタの各ビットが設定される。
【０１２８】
図２０は、書き込み動作時の主要な信号のタイミングを示している。なお、図１９と同一の動作は、説明を省略する。この例では、書き込み動作とオートリフレッシュ動作とが交互に実行される。
【０１２９】
まず、図１７のコマンドラッチ１０８は、第１コマンドとしてWRAコマンドを取り込む。第１コマンドの取り込みに同期して、行アドレス信号RADが取り込まれる。第１コマンド検出部１１０の書き込みコマンド検出部１１０ｂは、取込信号ACLK1に同期して内部コマンド信号ICMD（WRAコマンド）を取り込み、活性化信号WRACTを活性化する（図２０(a)）。
【０１３０】
次に、コマンドラッチ１０８は、第２コマンドとしてLALコマンドを取り込む。第２コマンド検出部１１２の動作コマンド検出部１１２ａは、取込信号ACLK2に同期して内部コマンド信号ICMD（LALコマンド）を取り込み、活性化信号LALACTを活性化する（図２０(b)）。また、第２コマンドの取り込むクロック信号CLKの立ち上がりエッジ、およびその後のクロック信号CLKのエッジに同期して、書き込み信号が取り込まれる。そして、メモリ制御部１０２およびメモリ動作部１０４が動作し、書き込み動作が実行される。
【０１３１】
さらに、最初の第１コマンド取り込みから４クロック目に、コマンドラッチ１０８は、第１コマンドとしてWRAコマンドを取り込む。第１コマンドの取り込み後の動作は、上述した動作と同じである。次に、コマンドラッチ１０８は、第２コマンドとしてREFコマンドを取り込む。第２コマンド検出部１１２のリフレッシュコマンド検出部１１２ｂは、取込信号ACLK2に同期して内部コマンド信号ICMD（REFコマンド）を取り込み、活性化信号REFACTを活性化する（図２０(c)）。活性化信号REFACTの活性化により、オートリフレッシュ動作が実行される。また、活性化信号REFACTの活性化を受けてコラム選択信号CLの活性化が禁止され、不正なデータの書き込みが防止される。
【０１３２】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。特に、本発明は、内部回路を複数のステージに分け、各ステージをパイプライン処理することで読み出し動作および書き込み動作を実行するFCRAM等に適用することで、顕著な効果を得ることができる。
【０１３３】
図２１は、本発明の半導体記憶装置の動作制御方法の第３の実施形態および半導体記憶装置の第５の実施形態を示している。上述した実施形態と同一の回路・信号については、同一の符号を付し、これら回路・信号については、詳細な説明を省略する。
【０１３４】
この実施形態では、メモリ制御部１５８およびメモリ動作部１６０が図１６と相違している。その他の構成は、図１６と同一である。また、この実施形態のFCRAMは、データバス使用効率を向上するために、書き込みコマンドに対応して供給される書き込みデータを次の書き込みコマンドの供給時にメモリセルに書き込む“ディレイドライト”または“レイトライト”と称する機能を有している。
【０１３５】
図２２は、メモリ制御部１５８およびメモリ動作部１６０の詳細を示している。
メモリ制御部１５８は、図１８と異なるリフレッシュ制御回路１６２を備えている。メモリ動作部１６０は、図１８と異なるリード／ライトバッファ１６４を備えている。また、メモリ動作部１６０は、新たにI/Oスイッチ１６６および書き込みデータバッファ１６８を備えている。なお、特に図示してないが、メモリ動作部１６０は、書き込みアドレスを保持する書き込みアドレスバッファを有している。
【０１３６】
リフレッシュ制御回路１６２は、RASジェネレータ１２６からの制御信号、活性化信号REFACT、および書き込みデータバッファ１６８からの書き込みデータ有効信号WENを受け、制御信号をRASジェネレータ１２６に出力し、データバッファ１６８に書込制御信号WCONを出力している。
【０１３７】
書き込みデータ有効信号WENは、書き込みデータバッファ１６８に有効な書き込みデータDBUFが存在するときに、その情報（高レベル）をリフレッシュ制御回路１６２に伝達するための信号である。後述するように、リフレッシュ制御回路１６２は、書き込みデータ有効信号WENが高レベルの期間にリフレッシュコマンドREFを受けたとき、リフレッシュ動作を実行しない。リフレッシュ制御回路１６２は、書き込みデータ有効信号WENが低レベルの期間にリフレッシュコマンドREFを受けたときのみ、リフレッシュ動作を実行する。
【０１３８】
書込制御信号WCONは、リフレッシュコマンドREFを受けたときに出力される信号である。後述するように、書き込みデータバッファ１６８は、有効な書き込みデータDBUFが存在する状態で、書き込み制御信号WCONを受けたときのみ、このデータDBUFをリード／ライトバッファ１６４に出力する。そして、書き込み動作が実行される。
【０１３９】
I/Oスイッチ１６６は、読み出し動作時に、メモリコア部２７から読み出されるデータまたは書き込みデータバッファ１６８に保持されているデータDBUFのいずれかをデータスイッチ１３８に伝達する回路である。すなわち、書き込み動作により、書き込みデータおよび書き込みアドレスが書き込みデータバッファ１６８および図示しない書き込みアドレスバッファに保持された直後に、同一のアドレスに対して読み出し動作が実行された場合、書き込みデータバッファ１６８に保持されているデータDBUFが、I/Oスイッチ１６６およびデータスイッチ１３８を介して読み出しデータとして外部に出力される。
【０１４０】
図２３は、書き込み動作時の主要な信号のタイミングを示している。なお、図２０と同一の動作は、説明を省略する。この例では、書き込み動作およびオートリフレッシュ動作が実行された後、書き込み動作が連続して実行される。
最初の書き込み動作時に、書き込みデータバッファ１６８に保持されている有効な書き込みデータDBUFがメモリコア部２７に書き込まれる（図２３(a)）。また、書き込みデータバッファ１６８は、新たに供給された書き込み用のデータ入出力信号DQを取り込む（図２３(b)）。なお、リフレッシュ制御回路１６２は、有効な書き込みデータDBUFを保持しているため、高レベルの書き込みデータ有効信号WENを出力している（図２３(c)）。
【０１４１】
次に、WRAコマンドおよびREFコマンドが供給される（図２３(d)）。リフレッシュ制御回路１６２は、活性化信号REFACTおよび高レベルの書き込みデータ有効信号WENを受け、書き込み制御信号WCONを出力する（波形は図示せず）。書き込みデータバッファ１６８は、書き込み制御信号WCONを受け、保持しているデータDBUFをリード／ライトバッファ１６４に出力する。すなわち、書き込みデータバッファ１６８に有効なデータDBUFが存在する場合、FCRAMは、REFコマンドを受けたときに、まず書き込み動作を実行する。
【０１４２】
また、書き込みデータバッファ１６８は、書き込みデータ有効信号WENを低レベルにする（図２３(e)）。この後、活性化信号REFACTを受けてRASZが活性化し、リフレッシュ動作が実行される（図２３(f)）。図中、ビット線に波形に示した“Ｗ”は書き込み動作を示し、“REF”はリフレッシュ動作を示している。また、“（REF）”は、ワード線選択信号RASZの活性化によりワード線が選択され、自動的にリフレッシュ動作が実行されることを示している。
【０１４３】
次に、WRAコマンドおよびLALコマンドが供給される。このとき、書き込みデータバッファ１６８は、有効な書き込みデータを保持していないため（書き込みデータ有効信号WEN＝低レベル）、メモリコア部２７への書き込み動作は実行されない。すなわち、コラム線選択信号CLは、低レベルに保持される（図２３(g)）。また、書き込みデータバッファ１６８は、外部から供給された書き込み用のデータ入出力信号DQを取り込み（図２３(h)）、高レベルのWENを出力する（図２３(i)）。
さらに、WRAコマンドおよびLALコマンドが供給され、書き込み動作が実行される。
【０１４４】
図２４は、書き込み動作時の主要な信号のタイミングの別の例を示している。なお、図２３と同一の動作は、説明を省略する。この例では、書き込み動作の後、オートリフレッシュ動作が連続して２回実行され、さらに書き込み動作が実行される。最初の書き込み動作および最初のリフレッシュ動作は、図２３と同一である。
【０１４５】
次に、WRAコマンドおよびREFコマンドが供給される（図２４(a)）。このとき、書き込みデータバッファ１６８は、有効なデータを保持していないため、低レベルの書き込みデータ有効信号WENを出力している（図２４(b)）。このため、リフレッシュ制御回路１６２は、活性化信号REFACTおよび低レベルの書き込みデータ有効信号WENを受け、リフレッシュ動作を実行する。また、リフレッシュ制御回路１６２は、前回のリフレッシュ動作時に、書き込み制御信号WCONを非活性化している（波形は図示せず）。この結果、書き込みデータバッファ１６８は、非活性化された書き込み制御信号WCONを受けるため、書き込みデータバッファ１６８に保持されている無効な書き込みデータDBUFは、出力されない（図２４(c)）。
【０１４６】
この後、WRAコマンドおよびLALコマンドが供給され、書き込み動作が実行される。
【０１４７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ディレイドライト機能を有するFCRAMにも、容易に本発明を適用できる。
さらに、２番目のコマンドの入力により決定した動作モードが、オートリフレッシュモードのとき、書き込みデータバッファ１６８に有効なデータが存在する場合には、まず、書き込み動作を実行し、その後、リフレッシュ動作を実行した。このため、最初のコマンドの入力により動作を開始した回路を利用して、効率よく書き込み動作ができる。
【０１４８】
なお、上述した第１の実施形態では、書き込みデータ用のデータコンバータ７９を制御する書き込みデータ長制御回路８５を設け、書き込みデータのデータ長を制御した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。
例えば、読み出し動作用のデータコンバータ７７を制御する読み出しデータ長制御回路を設け、読み出しデータのデータ長を制御してもよい。この場合には、第２コマンドの入力時に決定した動作モードが、読み出し動作モードのときに、所定の端子に供給されている信号が、読み出しデータのデータ長を指定する情報として取り込まれる。そして、取り込んだ情報に基づいて、直接、読み出しデータ長の制御が行われる。このため、複数のデータを連続的に出力する場合に、複雑な制御を行うことなく出力データ長を変更することができる。また、読み出しが不要なデータ（指定されたデータ長より長い部分）については、出力制御を行う必要がないため、読み出し動作の制御時間が節約される。この結果、次のサイクルの最初のコマンドの入力時期を早めることができる。
【０１４９】
また、第２コマンドの入力時に決定した動作モードが、書き込み動作モードのときに、所定の端子に供給されている信号を、連続して供給される書き込みデータの一部を無効にするマスク情報として取り込み、取り込んだマスク情報に基づいて、書き込みデータの一部をマスクする制御を行ってもよい。この場合には、第２コマンドの入力時に決定した動作モードが、書き込み動作モードのときに、所定の端子に供給されている信号が、連続して供給される書き込みデータの一部を無効にするマスク情報として取り込まれる。そして、取り込んだマスク情報に基づいて、書き込みデータの一部をマスクする制御が行われる。マスク情報を専用の端子で制御するためには、書き込み動作に合わせて、その都度専用の端子から情報を取り込まなくてはならず、制御が複雑になる。第２コマンドの入力時にマスク情報を取り込むことで、複雑な制御を行うことなくマスク制御を行うことができる。
【０１５０】
書き込みデータのマスク制御と同様に、読み出しデータのマスク制御を行ってもよい。
また、上述した実施形態では、本発明をDRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、SRAM、フラッシュメモリ等の半導体記憶装置に適用しても、同様の効果を得ることができる。
【０１５１】
以上の実施形態において説明した発明を整理して以下の項を開示する。
（１）請求項１記載の半導体記憶装置の動作制御方法において、動作モードに、動作状態の設定を行うモードレジスタ設定モードと、メモリセルに記憶されたデータを保持するデータ保持モードとのいずれかを少なくとも含み、２番目のコマンド（第２コマンド）の入力により決定した動作モードが、前記モードレジスタ設定モードまたは前記データ保持モードのときに、これ等動作モードに移行する制御を行うことを特徴とする。
【０１５２】
この半導体記憶装置の動作制御方法では、内部動作を伴わないモードレジスタ設定モードでは、２番目のコマンドの入力を受けてから制御を開始しても、所定の期間内に制御が完了することが可能になる。同様に、データ保持モードでは、外部に対してデータの入出力を行う必要がないため、２番目のコマンドの入力を受けてから制御を開始しても、所定の期間内に制御が完了することが可能になる。
【０１５３】
（２）上記（１）の半導体記憶装置の動作制御方法において、２番目のコマンドの入力により決定した動作モードが、前記モードレジスタ設定モードのときに、アドレス端子に供給されている信号を、モードレジスタの各ビットを設定する情報として取り込むことを特徴とする。
この半導体記憶装置の動作制御方法では、最初のコマンド（第１コマンド）の入力時に、アドレス端子に供給されている信号をモードレジスタを設定する情報として取り込まなくてよいため、２番目のコマンドの入力まで、その情報を保持する必要がなく、制御回路が複雑になることが防止される。
【０１５４】
（３）上記（１）の半導体記憶装置の動作制御方法において、２番目のコマンドの入力により決定した動作モードが、前記データ保持モードのときに、その後、所定の端子に供給される信号が所定のレベルになったことを受けて、第２待機モードに移行する制御を行うことを特徴とする。
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力により決定した動作モードが、データ保持モードのときに、データ保持モードに移行する制御が行われる。その後、データ保持モード中に、所定の端子に供給される信号が所定のレベルにされると、第２待機モードに移行する制御が行われる。コマンドの入力とは別に所定の端子の信号の監視とを行うことで、特定の動作モード中に、別の動作モードに移行することが可能なる。
【０１５５】
（４）上記（３）の半導体記憶装置の動作制御方法において、前記データ保持モードは、所定のアドレスを生成し、メモリセルに記憶されたデータのリフレッシュ動作を行うオートリフレッシュモードであり、前記第２待機モードは、所定のアドレスを順次に生成し、メモリセルに記憶されたデータのリフレッシュ動作を間隔をおいて連続して行うセルフリフレッシュモードであることを特徴とする。
【０１５６】
この半導体記憶装置の動作制御方法では、オートリフレッシュモード中に、所定の端子に供給される信号が所定のレベルにされると、セルフリフレッシュモードに移行する制御が行われる。オートリフレッシュとセルフリフレッシュとの違いは、リフレッシュタイミングを外部から与えるか、自ら生成するかだけである。リフレッシュカウンタの制御およびリフレッシュ動作の制御は同一である。このため、セルフリフレッシュモードへの移行を、オートリフレッシュモードから連続的に行うことで、移行の制御が円滑かつ短時間に行われる。
【０１５７】
（５）請求項１記載の半導体記憶装置の動作制御方法において、所定の端子に供給される信号により、最初のコマンドの入力の取り込みを禁止する制御を行い、最初のコマンドの入力の取り込みが禁止状態のときに、所定の端子に供給される信号が所定のレベルになったことを受けて、第１待機モードに移行する制御を行うことを特徴とする。
【０１５８】
この半導体記憶装置の動作制御方法では、所定の端子に供給される信号により、最初のコマンドの入力の取り込みが禁止され、チップは待機状態になる。待機状態のときに、所定の端子に供給される信号が所定のレベルにされると、第１待機モードに移行する制御が行われる。最初のコマンドの入力を禁止して待機状態を作り、所定の端子の信号の監視とを行うことで、待機状態中に、コマンドの入力を行うことなく別の動作モードに移行することが可能なる。
【０１５９】
（６）上記（５）の半導体記憶装置の動作制御方法において、前記第１待機モードは、所定の入力回路を非活性化する低消費電力モードであることを特徴とする。
この半導体記憶装置の動作制御方法では、チップが待機状態のときに、所定の端子に供給される信号が所定のレベルにされると、低消費電力モードに移行する制御が行われる。低消費電力モードは、アクセス動作に直接関係がなくチップの状態の一つである。この低消費電力モードへの移行の制御が、端子に所定の信号を与えることで行われるため、使い勝手が向上される。
【０１６０】
（７）請求項１記載の半導体記憶装置の動作制御方法において、最初のコマンドの入力時に取り込んだアドレスに対応するワード線を選択する制御を行うことを特徴とする。
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力を待たずに、ワード線を選択する制御が行われるため、アクセス時間が高速化される。
【０１６１】
（８）上記（７）の半導体記憶装置の動作制御方法において、動作モードに、所定のアドレスを生成しメモリセルに記憶されたデータのリフレッシュ動作を行うオートリフレッシュモードを含み、２番目のコマンドの入力時に決定した動作モードが、オートリフレッシュモードのときに、最初のコマンドの入力時に取り込んだアドレスに対応するワード線を非選択する制御を行い、内部で生成した前記所定のアドレスに対応するワード線を選択する制御を行うことを特徴とする。
【０１６２】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、オートリフレッシュモードのときに、最初のコマンドの入力時に取り込んだアドレスに対応するワード線が非選択される。次に、内部で生成したリフレッシュアドレスに対応するワード線が選択される。このため、ワード線を選択し直すことで、確実にリフレッシュ動作が行われる。
【０１６３】
（９）上記（７）の半導体記憶装置の動作制御方法において、前記ワード線は、主ワード線と該主ワード線から分岐された副ワード線とで構成され、最初のコマンドの入力時に取り込むアドレスにより、少なくとも副ワード線を特定し、選択する制御を行うことを特徴とする。
この半導体記憶装置の動作制御方法では、最初のコマンドの入力時に取り込むアドレスにより、少なくとも副ワード線が特定され、選択される。このため、最初のコマンドの入力後に、２番目のコマンドを待たずに所定のメモリセルのアクセスに必要な回路を動作させることが可能になる。したがって、アクセス時間が高速化される。
【０１６４】
（１０）請求項１記載の半導体記憶装置の動作制御方法において、各コマンドの入力の取り込みをクロックに同期して行うとともに、２番目のコマンドの入力の取り込みを、最初のコマンドの入力の半クロック後または１クロック後に行うことを特徴とする。
この半導体記憶装置の動作制御方法では、最初のコマンドの入力および２番目のコマンドの入力の取り込みは、クロックに同期して行われる。２番目のコマンドの入力の取り込みは、最初のコマンドの入力の半クロック後または１クロック後に行われる。このため、２番目のコマンドの入力時に得られる情報が、最初のコマンドの入力後から短時間で制御に反映される。この結果、コマンドの入力を２回に分けて行ったときに、２番目のコマンドに対応する制御の遅れを最小限にすることが可能になる。
【０１６５】
（１１）請求項１記載の半導体記憶装置の動作制御方法において、最初のコマンドの入力時にコラムデコーダの活性化を開始し、２番目のコマンドの入力時に取り込んだアドレスを使用して、コラム選択線の選択を行うことを特徴とする。
この半導体記憶装置の動作制御方法では、最初のコマンドの入力時に、先ずコラムデコーダ７の活性化が開始される。２番目のコマンドの入力時に決定した動作モードが書き込み動作モードまたは読み出し動作モードのときに、取り込んだアドレスを使用してコラム選択線の選択が行われる。コラム選択線を選択するアドレスが決まる前に、予めコラムデコーダを活性化されるため、アクセス時間が高速化される。
【０１６６】
（１２）請求項１記載の半導体記憶装置の動作制御方法において、２番目のコマンドの入力時に決定した動作モードが、前記書き込み動作モードのときに、所定の端子に供給されている信号を、書き込みデータのデータ長を指定する情報として取り込み、取り込んだ情報に基づいて、書き込みデータ長の制御を行うことを特徴とする。
【０１６７】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、書き込み動作モードのときに、所定の端子に供給されている信号が、書き込みデータのデータ長を指定する情報として取り込まれる。そして、取り込んだ情報に基づいて、直接、書き込みデータ長の制御が行われる。このため、書き込み動作時に、入出力端子から複数のデータを連続的に取り込む場合に、複雑な制御を行うことなく取り込むデータ長を変更することが可能なる。また、書き込みが不要なデータ（指定されたデータ長より長い部分）については、書き込み制御を行う必要がないため、書き込み動作の制御時間が節約される。この結果、次のサイクルの最初のコマンドの入力時期が早められる。書き込みデータのデータ長の変更は、入出力回路の制御のみで行えるため、２番目のコマンドの入力時に情報を取り込むことで、確実に制御が行われる。
【０１６８】
（１３）請求項１記載の半導体記憶装置の動作制御方法において、２番目のコマンドの入力時に決定した動作モードが、前記書き込み動作モードのときに、所定の端子に供給されている信号を、連続して供給される書き込みデータの一部を無効にするマスク情報として取り込み、取り込んだマスク情報に基づいて、書き込みデータの一部をマスクする制御を行うことを特徴とする。
【０１６９】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、書き込み動作モードのときに、所定の端子に供給されている信号が、連続して供給される書き込みデータの一部を無効にするマスク情報として取り込まれる。そして、取り込んだマスク情報に基づいて、書き込みデータの一部をマスクする制御が行われる。マスク情報を専用の端子で制御するためには、書き込み動作に合わせて、その都度専用の端子から情報を取り込まなくてはならず、制御が複雑になる。２番目のコマンドの入力時にマスク情報を取り込むことで、複雑な制御を行うことなくマスク制御が行われる。
【０１７０】
（１４）請求項１記載の半導体記憶装置の動作制御方法において、２番目のコマンドの入力時に決定した動作モードが、前記読み出し動作モードのときに、所定の端子に供給されている信号を、読み出しデータのデータ長を指定する情報として取り込み、取り込んだ情報に基づいて、読み出しデータ長の制御を行うことを特徴とする。
【０１７１】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、読み出し動作モードのときに、所定の端子に供給されている信号が、読み出しデータのデータ長を指定する情報として取り込まれる。そして、取り込んだ情報に基づいて、直接、読み出しデータ長の制御が行われる。このため、読み出し動作時に、入出力端子から複数のデータを連続的に出力する場合に、複雑な制御を行うことなく出力するデータ長を変更することが可能なる。また、読み出しが不要なデータ（指定されたデータ長より長い部分）については、出力制御を行う必要がないため、読み出し動作の制御時間が節約される。この結果、次のサイクルの最初のコマンドの入力時期が早められる。読み出しデータのデータ長の変更は、入出力回路の制御のみで行えるため、２番目のコマンドの入力時に情報を取り込むことで、確実に制御が行われる。
【０１７２】
（１５）請求項１記載の半導体記憶装置の動作制御方法において、２番目のコマンドの入力時に決定した動作モードが、前記読み出し動作モードのときに、所定の端子に供給されている信号を、連続して出力される読み出しデータの一部を無効にするマスク情報として取り込み、取り込んだマスク情報に基づいて、読み出しデータの一部をマスクする制御を行うことを特徴とする。
【０１７３】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、読み出し動作モードのときに、所定の端子に供給されている信号が、連続して出力される読み出しデータの一部を無効にするマスク情報として取り込まれる。そして、取り込んだマスク情報に基づいて、読み出しデータの一部をマスクする制御が行われる。マスク情報を専用の端子で制御するためには、読み出し動作に合わせて、その都度専用の端子から情報を取り込まなくてはならず、制御が複雑になる。２番目のコマンドの入力時にマスク情報を取り込むことで、複雑な制御を行うことなくマスク制御が行われる。
【０１７４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１７５】
【発明の効果】
本発明の半導体記憶装置の動作制御方法では、コマンドの入力に必要な端子数を低減することができる。コマンドの入力に専用の端子を設けている場合には、チップサイズを低減することができる。端子数の制約によりパッケージサイズが大型化することを防止することができる。
【０１７６】
本発明の半導体記憶装置の動作制御方法では、コマンドの入力を２回に分けた場合にもアクセス時間を高速化することができる。
【０１７７】
本発明の半導体記憶装置では、コマンドの入力に必要な端子数を低減することができる。コマンドの入力に専用の端子を設けている場合には、チップサイズを低減することができる。端子数の制約によりパッケージサイズが大型化することを防止することができる。
本発明の半導体記憶装置では、コマンドの入力に必要な端子数を低減することができる。コマンドの入力に専用の端子を設けている場合には、チップサイズを低減することができる。端子数の制約によりパッケージサイズが大型化することを防止することができる。コマンドの入力を２回に分けた場合にもアクセス時間を高速化することができる。
【０１７８】
本発明の半導体記憶装置では、複雑なコマンド体系を有する半導体記憶装置においても、コマンド制御回路を容易に設計できる。この結果、設計の検証を容易にできる。
【図面の簡単な説明】
【図１】 本発明の基本原理を示すフローチャートである。
【図２】 本発明の基本原理を示すブロック図である。
【図３】本発明の半導体記憶装置の動作制御方法および半導体記憶装置の第１の実施形態を示す状態遷移図である。
【図４】本発明の半導体記憶装置の動作制御方法および半導体記憶装置の第１の実施形態におけるチップの全体構成図である。
【図５】図４のデコード部の詳細を示すブロック図である。
【図６】図５のモードレジスタの詳細を示す説明図である。
【図７】図４のメモリ動作部の詳細を示すブロック図である。
【図８】図７のコラムデコーダの詳細を示す回路図である。
【図９】図７のメモリコア部の詳細を示すブロック図である。
【図１０】図４の入出力部の詳細を示すブロック図である。
【図１１】本発明の半導体記憶装置の動作制御方法および半導体記憶装置の第１の実施形態における読み出し動作を示すタイミング図である。
【図１２】メモリ動作部の別の構成例を示すブロック図である。
【図１３】本発明の半導体記憶装置の第２の実施形態を示すブロック図である。
【図１４】バッファおよびコマンドデコーダの詳細を示すブロック図である。
【図１５】本発明の半導体記憶装置の第３の実施形態を示すブロック図である。
【図１６】本発明の半導体記憶装置の動作制御方法の第２の実施形態および半導体記憶装置の第４の実施形態におけるチップの全体構成図である。
【図１７】図１６のデコード部および入出力部の詳細を示すブロック図である。
【図１８】図１６のメモリ制御部およびメモリ動作部の詳細を示すブロック図である。
【図１９】図１６の半導体記憶装置の読み出し動作を示すタイミング図である。
【図２０】図１６の半導体記憶装置の書き込み動作を示すタイミング図である。
【図２１】本発明の半導体記憶装置の動作制御方法の第３の実施形態および半導体記憶装置の第５の実施形態におけるチップの全体構成図である。
【図２２】図２１のメモリ制御部およびメモリ動作部の詳細を示すブロック図である。
【図２３】図２１の半導体記憶装置の読み出し動作を示すタイミング図である。
【図２４】図２１の半導体記憶装置の書き込み動作を示すタイミング図である。
【符号の説明】
２１ デコード部
２３ メモリ動作部
２５ 入出力部
２７ メモリコア部
２７ａ 主ワードデコーダ
２７ｂ 1/4ワードセレクタ
２７ｃ 副ワード線ドライバ
２７ｄ 副ワードデコーダ
２７ｅ センスアンプ
２９ クロックバッファ
３１、３１ａ 制御信号バッファ
３３ パワーダウン信号ラッチ
３５、３５ａ 行アドレスバッファ
３７ 列アドレスバッファ
３９ コマンドデコーダ
４１ コマンドラッチ
４３ リフレッシュカウンタ
４５ 行アドレスラッチ
４７ 列アドレスラッチ
４９ モードレジスタ
５１ モード制御回路
５３ RASジェネレータ
５５ プリチャージジェネレータ
５７ 第１制御回路
５９ａ、５９ｂ プリデコーダ
６１ ブロックデコーダ
６３ ワードデコーダ
６５ １/4デコーダ
６７ BLTデコーダ
６９ センスアンプジェネレータ
７１ コラムデコーダ
７３ 第２制御回路
７５ リード/ライトバッファ
７７、７９ データコンバータ
８１ データ出力バッファ
８３ データ入力バッファ
８５ 書き込みデータ長制御回路
８７ 書き込みバッファ
８９ａ、８９ｂ 書き込みアドレスバッファ
９１ デコード部
９２ 取込制御回路
９３ コマンドデコーダ
９４ａ、９４ｂ 取込回路
９５ａ、９５ｂ デコード回路
９６ クロックバッファ
９７ コマンドデコーダ
９８ａ、９８ｂ 取込回路
１００ デコード部
１０２ メモリ制御部
１０４ メモリ動作部
１０６ 入出力部
１０８ コマンドラッチ
１１０ 第１コマンド検出部
１１０ａ 読み出しコマンド検出部
１１０ｂ 書き込みコマンド検出部
１１２ 第２コマンド検出部
１１２ａ 動作コマンド検出部
１１２ｂ リフレッシュコマンド検出部
１１２ｃ モードレジスタコマンド検出部
１１４ 行アドレスバッファ
１１６ 列アドレスバッファ
１１８ 行アドレスラッチ
１２０ 列アドレスラッチ
１２２ 入出力データバッファ
１２４ 入出力データラッチ
１２６ RASジェネレータ
１２８ リフレッシュ制御回路
１３０ モードレジスタ
１３２ 制御回路
１３４ 行アドレススイッチ
１３６ 列アドレススイッチ
１３８ データスイッチ
１４０ 第１制御回路
１４２ ブロックデコーダ
１４４ 行アドレスラッチ
１４６ 列アドレスラッチ
１４８ プリデコーダ
１５０ プリデコーダ
１５２ 第２制御回路
１５４ リード／ライトバッファ
１５８ メモリ制御部
１６０ メモリ動作部
１６２ リフレッシュ制御回路
１６４ リード／ライトバッファ
１６６ I/Oスイッチ
１６８ 書き込みデータバッファ
A14-A0 アドレス信号、アドレス
ACLK1、ACLK2 取込信号
ACON1、ACON2 取込制御信号
BA1、BA0 バンクアドレス信号、バンクアドレス端子
CLK クロック信号、クロック端子
/CS チップセレクト信号、チップセレクト端子
DBUF 書き込みデータ
DQ15-DQ0、DQ データ入出力信号、データ入出力端子
FB フィードバック信号
FN ファンクション信号、ファンクション端子
ICAD 内部列アドレス信号
ICMD 内部コマンド信号
IRAD 内部行アドレス信号
IODIS 出力禁止信号
MC メモリセル
PD パワーダウン信号、パワーダウン端子
RDACT、WRACT、LALACT、REFACT、MRACT 活性化信号
WCON 書込制御信号
WEN 書き込みデータ有効信号
Claims (10)
- 内部回路を制御する複数の動作モードを備えた半導体記憶装置の動作制御方法において、
前記動作モードの１つを選択するために複数のコマンドを順次取り込み、動作モードを絞り込んでいき、
順次供給されるコマンドのうち第１コマンドに応じて、書き込み動作モードと読み出し動作モードとを区別し、前記書き込み動作モードと前記読み出し動作モードとに共通する回路の動作を第１動作の一部として開始し、
順次供給されるコマンドのうち第１コマンドに続く第２コマンドが前記第１動作を必要とするとき、前記第１動作を継続し、
第２コマンドが前記第１動作の継続を必要としないとき、第２コマンドに応答して前記第１動作を停止し、
前記継続を必要としない第２コマンドが第２動作を必要とするとき、前記第２動作は第２コマンドにより開始されることを特徴とする半導体記憶装置の動作制御方法。 - 内部回路を制御する複数の動作モードを備えた半導体記憶装置の動作制御方法において、
前記動作モードの１つを選択するために複数のコマンドを順次取り込み、動作モードを絞り込んでいき、
順次供給されるコマンドのうち第１コマンドである書き込みコマンドまたは読み出しコマンドに応じて、書き込み動作モードに移行可能な活性状態または読み出し動作モードに移行可能な活性状態を記憶し、前記書き込み動作モードと前記読み出し動作モードとに共通する回路の動作を第１動作である書き込み動作または読み出し動作の一部として開始し、
順次供給されるコマンドのうち第１コマンドに続く第２コマンドが前記第１動作を必要とするとき、前記第１動作を継続し、
第２コマンドが前記第１動作の継続を必要としないとき、第２コマンドに応答して前記第１動作を停止し、
前記継続を必要としない第２コマンドが第２動作を必要とするとき、前記第２動作は第２コマンドにより開始されることを特徴とする半導体記憶装置の動作制御方法。 - 請求項１または請求項２記載の半導体記憶装置の動作制御方法において、
前記動作モードに、モードレジスタの設定を行うモードレジスタ設定モードを含み、第２コマンドにより決定した前記動作モードが、前記モードレジスタ設定モードのときに、前記第１動作を終了し、前記第２動作としてモードレジスタに情報を設定することを特徴とする半導体記憶装置の動作制御方法。 - 請求項１または請求項２記載の半導体記憶装置の動作制御方法において、
第１コマンドを取り込む前の待機状態中に、所定の端子に供給される信号が所定のレベルになったことを受けて、第１待機モードに移行する制御を行うことを特徴とする半導体記憶装置の動作制御方法。 - 請求項１または請求項２記載の半導体記憶装置の動作制御方法において、
前記各コマンドの取り込みをクロックに同期して行うとともに、第２コマンドの取り込みを、第１コマンドの取り込みから半クロック後または１クロック後に行うことを特徴とする半導体記憶装置の動作制御方法。 - 内部回路を制御する複数の動作モードを備えた半導体記憶装置において、
所定の端子から供給される信号をコマンドとして複数回に分けて取り込み、
順次供給されるコマンドのうち第１コマンドに応じて、書き込み動作モードと読み出し動作モードとを区別し、前記書き込み動作モードと前記読み出し動作モードとに共通する回路の動作を第１動作の一部として開始し、
順次供給されるコマンドのうち第１コマンドに続く第２コマンドが前記第１動作を必要とするとき、前記第１動作を継続し、
第２コマンドが前記第１動作の継続を少なくとも必要としないとき、第２コマンドに応答して前記第１動作を停止し、
継続を必要としない第２コマンドが第２動作を必要とするとき、前記第２動作は第２コマンドにより開始される制御回路を備えたことを特徴とする半導体記憶装置。 - 請求項６記載の半導体記憶装置において、
前記制御回路は、コマンド制御回路を備え、
前記コマンド制御回路は、複数回に分けて供給される前記信号を各回毎にそれぞれ取り込む複数の取込回路を備えたことを特徴とする半導体記憶装置。 - 請求項１または請求項２記載の半導体記憶装置の動作制御方法において、
前記動作モードは、メモリセルのデータを保持するデータ保持モードを含んでいることを特徴とする半導体記憶装置の動作制御方法。 - 請求項８記載の半導体記憶装置の動作制御方法において、
第２コマンドの入力により決定した前記動作モードが、前記データ保持モードのときに、その後、所定の端子に供給される信号が所定のレベルになったことを受けて、第２待機モードに移行する制御を行うことを特徴とする半導体記憶装置の動作制御方法。 - 書き込み動作モードと読み出し動作モードを有する半導体記憶装置の動作制御方法であって、
書き込みコマンドまたは読み出しコマンドを第１コマンドまたは第２コマンドとして受信し、その後第３コマンドを受信し、
第１コマンドおよび第３コマンドの組み合わせに応じて前記書き込み動作モードを選択し、
第２コマンドおよび第３コマンドの組み合わせに応じて前記読み出し動作モードを選択することを特徴とする半導体記憶装置の動作制御方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000076045A JP4034923B2 (ja) | 1999-05-07 | 2000-03-17 | 半導体記憶装置の動作制御方法および半導体記憶装置 |
| US09/562,739 US6629224B1 (en) | 1999-05-07 | 2000-05-01 | Method for operating a semiconductor memory device having a plurality of operating modes for controlling an internal circuit |
| TW089108332A TW454337B (en) | 1999-05-07 | 2000-05-02 | Method for operating semiconductor memory device and semiconductor memory device |
| KR1020000024083A KR100617334B1 (ko) | 1999-05-07 | 2000-05-04 | 반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치 |
| EP00303775A EP1050882B1 (en) | 1999-05-07 | 2000-05-05 | Methods for operating semiconductor memory devices and semiconductor memory devices |
| DE60004124T DE60004124T2 (de) | 1999-05-07 | 2000-05-05 | Halbleiterspeicheranordnungen und ihre Betriebsverfahren |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12671699 | 1999-05-07 | ||
| JP11-126716 | 1999-05-07 | ||
| JP2000076045A JP4034923B2 (ja) | 1999-05-07 | 2000-03-17 | 半導体記憶装置の動作制御方法および半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001028190A JP2001028190A (ja) | 2001-01-30 |
| JP4034923B2 true JP4034923B2 (ja) | 2008-01-16 |
Family
ID=26462846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000076045A Expired - Fee Related JP4034923B2 (ja) | 1999-05-07 | 2000-03-17 | 半導体記憶装置の動作制御方法および半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6629224B1 (ja) |
| EP (1) | EP1050882B1 (ja) |
| JP (1) | JP4034923B2 (ja) |
| KR (1) | KR100617334B1 (ja) |
| DE (1) | DE60004124T2 (ja) |
| TW (1) | TW454337B (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035153A (ja) * | 1999-07-23 | 2001-02-09 | Fujitsu Ltd | 半導体記憶装置 |
| JP2002245778A (ja) * | 2001-02-16 | 2002-08-30 | Fujitsu Ltd | 半導体装置 |
| US7003643B1 (en) | 2001-04-16 | 2006-02-21 | Micron Technology, Inc. | Burst counter controller and method in a memory device operable in a 2-bit prefetch mode |
| JP2002352576A (ja) * | 2001-05-24 | 2002-12-06 | Nec Corp | 半導体記憶装置 |
| JP2002358231A (ja) * | 2001-05-31 | 2002-12-13 | Fujitsu Ltd | メモリ制御システム |
| JP4731730B2 (ja) | 2001-06-04 | 2011-07-27 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4768163B2 (ja) * | 2001-08-03 | 2011-09-07 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| CN100452237C (zh) * | 2002-01-11 | 2009-01-14 | 海力士半导体有限公司 | 数据存取的方法和存储器件 |
| US6671212B2 (en) * | 2002-02-08 | 2003-12-30 | Ati Technologies Inc. | Method and apparatus for data inversion in memory device |
| US6728150B2 (en) | 2002-02-11 | 2004-04-27 | Micron Technology, Inc. | Method and apparatus for supplementary command bus |
| JP3792602B2 (ja) * | 2002-05-29 | 2006-07-05 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| JP4077295B2 (ja) * | 2002-10-23 | 2008-04-16 | 株式会社東芝 | 同期型半導体記憶装置及びその動作方法 |
| US7042777B2 (en) * | 2004-01-28 | 2006-05-09 | Infineon Technologies Ag | Memory device with non-variable write latency |
| JP4615896B2 (ja) * | 2004-05-25 | 2011-01-19 | 富士通セミコンダクター株式会社 | 半導体記憶装置および該半導体記憶装置の制御方法 |
| JP2006059046A (ja) | 2004-08-19 | 2006-03-02 | Nec Computertechno Ltd | メモリの制御方式およびメモリ制御回路 |
| CN101111900B (zh) * | 2005-01-27 | 2011-02-16 | 斯班逊有限公司 | 半导体装置、地址分配方法 |
| US7757061B2 (en) * | 2005-05-03 | 2010-07-13 | Micron Technology, Inc. | System and method for decoding commands based on command signals and operating state |
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| JP4267006B2 (ja) * | 2006-07-24 | 2009-05-27 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| JP2008097663A (ja) | 2006-10-06 | 2008-04-24 | Sony Corp | 半導体記憶装置 |
| US7405992B2 (en) * | 2006-10-25 | 2008-07-29 | Qimonda North America Corp. | Method and apparatus for communicating command and address signals |
| KR100909965B1 (ko) * | 2007-05-23 | 2009-07-29 | 삼성전자주식회사 | 버스를 공유하는 휘발성 메모리 및 불휘발성 메모리를구비하는 반도체 메모리 시스템 및 불휘발성 메모리의 동작제어 방법 |
| US20090021995A1 (en) * | 2007-07-19 | 2009-01-22 | Jong-Hoon Oh | Early Write Method and Apparatus |
| JP2012038377A (ja) * | 2010-08-05 | 2012-02-23 | Elpida Memory Inc | 半導体装置及びその試験方法 |
| US8775725B2 (en) * | 2010-12-06 | 2014-07-08 | Intel Corporation | Memory device refresh commands on the fly |
| KR101198141B1 (ko) * | 2010-12-21 | 2012-11-12 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR101915073B1 (ko) | 2011-12-20 | 2018-11-06 | 인텔 코포레이션 | 2-레벨 메모리 계층구조에서 메모리측 캐쉬의 동적인 부분적 전원 차단 |
| KR101980162B1 (ko) * | 2012-06-28 | 2019-08-28 | 에스케이하이닉스 주식회사 | 메모리 |
| US9740485B2 (en) | 2012-10-26 | 2017-08-22 | Micron Technology, Inc. | Apparatuses and methods for memory operations having variable latencies |
| US9754648B2 (en) | 2012-10-26 | 2017-09-05 | Micron Technology, Inc. | Apparatuses and methods for memory operations having variable latencies |
| US9734097B2 (en) * | 2013-03-15 | 2017-08-15 | Micron Technology, Inc. | Apparatuses and methods for variable latency memory operations |
| US9563565B2 (en) | 2013-08-14 | 2017-02-07 | Micron Technology, Inc. | Apparatuses and methods for providing data from a buffer |
| US9727493B2 (en) | 2013-08-14 | 2017-08-08 | Micron Technology, Inc. | Apparatuses and methods for providing data to a configurable storage area |
| US10365835B2 (en) | 2014-05-28 | 2019-07-30 | Micron Technology, Inc. | Apparatuses and methods for performing write count threshold wear leveling operations |
| KR102561095B1 (ko) * | 2016-04-14 | 2023-07-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 동작 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053990A (en) | 1988-02-17 | 1991-10-01 | Intel Corporation | Program/erase selection for flash memory |
| US5749086A (en) | 1996-02-29 | 1998-05-05 | Micron Technology, Inc. | Simplified clocked DRAM with a fast command input |
| JP4017248B2 (ja) * | 1998-04-10 | 2007-12-05 | 株式会社日立製作所 | 半導体装置 |
| JP4226686B2 (ja) * | 1998-05-07 | 2009-02-18 | 株式会社東芝 | 半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ |
| US6295231B1 (en) * | 1998-07-17 | 2001-09-25 | Kabushiki Kaisha Toshiba | High-speed cycle clock-synchronous memory device |
| JP4260247B2 (ja) * | 1998-09-02 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2000100156A (ja) * | 1998-09-25 | 2000-04-07 | Fujitsu Ltd | 半導体記憶装置のセル情報書き込み方法及び半導体記憶装置 |
| JP2000163961A (ja) * | 1998-11-26 | 2000-06-16 | Mitsubishi Electric Corp | 同期型半導体集積回路装置 |
| JP2002093167A (ja) * | 2000-09-08 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2000
- 2000-03-17 JP JP2000076045A patent/JP4034923B2/ja not_active Expired - Fee Related
- 2000-05-01 US US09/562,739 patent/US6629224B1/en not_active Expired - Lifetime
- 2000-05-02 TW TW089108332A patent/TW454337B/zh not_active IP Right Cessation
- 2000-05-04 KR KR1020000024083A patent/KR100617334B1/ko not_active IP Right Cessation
- 2000-05-05 DE DE60004124T patent/DE60004124T2/de not_active Expired - Lifetime
- 2000-05-05 EP EP00303775A patent/EP1050882B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1050882B1 (en) | 2003-07-30 |
| TW454337B (en) | 2001-09-11 |
| DE60004124T2 (de) | 2004-03-11 |
| KR100617334B1 (ko) | 2006-08-31 |
| DE60004124D1 (de) | 2003-09-04 |
| JP2001028190A (ja) | 2001-01-30 |
| US6629224B1 (en) | 2003-09-30 |
| KR20010020813A (ko) | 2001-03-15 |
| EP1050882A2 (en) | 2000-11-08 |
| EP1050882A3 (en) | 2001-08-16 |
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| US20040085850A1 (en) | Semiconductor memory capable of performing high-speed processing |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060810 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061016 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070918 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071023 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071026 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |