JP4034923B2 - Semiconductor memory device operation control method and semiconductor memory device - Google Patents

Description

表１は、第１コマンドを受け付けるための信号の状態を示している。表において、記号「L-H」は低レベルから高レベル時の変化を示し、記号「H」は高レベル状態を示し、記号「L」は低レベルを示し、記号「X」は任意の高レベルまたは低レベルを示し、記号「BA」は所定のバンクアドレスを示し、記号「UA」は所定の上位アドレスを示している。
【００２４】
DESLコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが高レベルの時に行われる。チップの状態は、DESLコマンドの受けることで、再び待機状態になる。すなわち、DESLコマンドは、チップの非選択状態を保持するコマンドである。
【００２５】
RDAコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが低レベル、ファンクション信号FNが高レベルの時に行われる。RDAコマンドの受け付けと同時に、バンクアドレス信号BA1、BA0がバンクアドレスとして、アドレス信号A14-A0が上位アドレス（例えば、行アドレス）として取り込まれる。チップの状態は、RDAコマンドの受け付けにより活性状態Rになる。
【００２６】
WRAコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが低レベル、ファンクション信号FNが低レベルの時に行われる。WRAコマンドの受け付けと同時に、バンクアドレス信号BA1、BA0がバンクアドレスとして、アドレス信号A14-A0が上位アドレス（例えば、行アドレス）として取り込まれる。チップの状態は、WRAコマンドの受け付けにより活性状態Wになる。
【表２】

表２は、第２コマンドを受け付けるための信号の状態を示している。表において、記号「V」、「WBL0」、「WBL1」は所定の高レベルまたは低レベルを示し、記号「LA」は所定の下位アドレスを示している。
LALコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが高レベルの時に行われる。LALコマンドの受け付けと同時に、バンクアドレス信号BA1、BA0がバンクアドレスとして、アドレス信号A14がWBL0ビットとして、アドレス信号A13がWBL1ビットとして、アドレス信号A12-A0が下位アドレス（例えば、列アドレス）として取り込まれる。チップの制御は、活性状態RでLALコマンドを受け付けたときには、読み出し動作モードに移行し、読み出し動作を実行する。チップの制御は、活性状態WでLALコマンドを受け付けたときには、書き込み動作モードに移行し、書き込み動作を実行する。すなわち、既に取り込んだコマンド（RDAコマンドまたはWRAコマンド）に基づいて、新たに取り込んだLALコマンドから動作モードが絞り込まれる。換言すれば、動作モードは、LALコマンドだけでは決まらない。
【００２７】
MRSコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが低レベルの時に行われる。MRSコマンドの受け付けと同時に、バンクアドレス信号BA1、BA0およびアドレス信号A14-A13の低レベルが取り込まれ、アドレス信号A12-A0から所定の値が取り込まれる。アドレス信号A12-A0の値は、後述するモードレジスタ４９の設定に使用される。
【００２８】
REFコマンドの受け付けは、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが低レベルの時に行われる。REFコマンドを受けてチップの制御はオートリフレッシュモードに移行し、オートリフレッシュ動作を実行する。
LALコマンド、書き込み動作または読み出し動作のための共通のコマンドであり、書き込み動作を実行するか読み出し動作を実行するかは、第１コマンドに依存する。また、MRSコマンド、REFコマンドの受け付けは、いずれもチップセレクト信号/CSが低レベルのときに行われる。
【００２９】
このため、本発明のDRAMは、チップセレクト信号/CS、ファンクション信号FNのみをコマンド信号とすることで、読み出し動作、書き込み動作、モードレジスタ設定、オートリフレッシュを行うことが可能である。また、読み出し動作、書き込み動作に際には、例えば/WE等の読み書き端子は不要である。
【表３】

表３は、表２に示したLALコマンドを受ける際に設定するWBL0ビット、WBL1ビットの詳細を示している。WBL0ビット、WBL1ビットは、後述する書き込み動作時の書き込みデータ数の設定を行うビットである。バースト長は、１回の書き込み動作または読み出し動作で入出力可能なデータ信号数である。
【００３０】
バースト長BLが「２」の場合、WBL0ビットが低レベルの時には、全データの書き込み動作が行われる。WBL0ビットが高レベルの時には、最初のデータのみ書き込み動作が行われる。
バースト長BLが「４」の場合、WBL0ビットが高レベル、WBL1ビットが低レベルの時には、全データの書き込み動作が行われる。WBL0ビットが低レベル、WBL1ビットが高レベルの時には、最初の２データのみ書き込み動作が行われる。WBL0ビット、WBL1ビットがともに高レベルの時には、最初のデータのみ書き込み動作が行われる。
【００３１】
バースト長BLが「８」の場合、WBL0ビット、WBL1ビットがともに低レベルの時には、全データの書き込み動作が行われる。WBL0ビットが高レベル、WBL1ビットが低レベルの時には、最初の４データのみ書き込み動作が行われる。WBL0ビットが低レベル、WBL1ビットが高レベルの時には、最初の２データのみ書き込み動作が行われる。WBL0ビット、WBL1ビットがともに高レベルの時には、最初のデータのみ書き込み動作が行われる。
【００３２】
設定された書き込みデータ数の書き込み動作を完了した後に、制御は直ちに書き込み動作モードから待機状態に移行する。このため、不要な書き込み動作を行うことが防止され、書き込みサイクルに要する時間が低減される。
【表４】

表４は、低消費電力モード、セルフリフレッシュモードにおける信号の状態を示している。
【００３３】
低消費電力モードへの移行は、待機状態において、チップセレクト信号/CSが高レベルの状態で、パワーダウン信号PDが高レベルから低レベルに変化したときに行われる（PDENコマンド）。低消費電力モードへの移行中は、パワーダウン信号PDの低レベルを維持することで、低消費電力モードの状態が保持される。すなわち、後述するように、パワーダウン信号PDを受け付ける入力バッファ以外は非活性化される。低消費電力モードからの解除は、チップセレクト信号/CSが高レベルの状態で、パワーダウン信号PDが低レベルから高レベルに変化したときに行われる（PDEXコマンド）。
【００３４】
セルフリフレッシュモードへの移行は、オートリフレッシュモードにおいて、チップセレクト信号/CSが低レベルの状態で、パワーダウン信号PDが高レベルから低レベルに変化したときに行われる（SELFNコマンド）。セルフリフレッシュモードへの移行中は、パワーダウン信号PDの低レベルを維持することで、セルフリフレッシュモード状態が保持される。すなわち、セルフリフレッシュ動作が連続して行われる。セルフリフレッシュモードからの解除は、チップセレクト信号/CSが高レベルの状態で、パワーダウン信号PDが低レベルから高レベルに変化したときに行われる（SELFXコマンド）。
【００３５】
図４は、本発明が適用されたDRAMの全体構成を示している。
DRAMは、デコード部２１、４つのメモリ動作部２３、および入出力部２５で構成されている。デコード部２１は第１ステージに対応する制御を行うブロックである。メモリ動作部２３は第２ステージに対応する制御を行うブロックである。入出力部２５は第３ステージに対応する制御を行うブロックである。これ等３つのブロックは、それぞれ独立してパイプライン動作する機能を有している。各メモリ動作部２３は、メモリコア部２７を備えている。
【００３６】
デコード部２１には、クロック端子CLK、パワーダウン端子PD、チップセレクト端子/CS、ファンクション端子FN、バンクアドレス端子BA1、BA0、およびアドレス端子A14-A0を介して、それぞれ外部からクロック信号CLK、パワーダウン信号PD、チップセレクト信号/CS、ファンクション信号FN、バンクアドレス信号BA1、BA0、およびアドレス信号A14-A0が供給されている。デコード部２１は、活性化信号ACT、バンクアドレス信号B-ADD、内部クロック信号CLKIN、制御信号CNT1、およびモード制御信号MDを出力している。
【００３７】
各メモリ動作部２３には、活性化信号ACT、バンクアドレス信号B-ADDが供給されている。各メモリ動作部２３は、制御信号CNT2、プリデコード信号PDECC、読み出しデータ信号RDATAを入出力部２５に出力し、入出力部２５から書き込みデータ信号WDATAを受けている。
入出力部２５には、データ入出力端子DQ15-DQ0を介して、外部からデータ入出力信号DQ15-DQ0が供給されている。入出力部２５には、デコード部２１から制御信号CNT1、内部クロック信号CLKIN、モード制御信号MDが供給されている。
【００３８】
なお、図中の太い矢印は、複数本からなる信号線を示している。また、以降の説明を分かりやすくするため、例えば、「クロック信号CLK」を「CLK信号」、「チップセレクト信号/CS」を「/CS信号」というように、各信号名を略して表すことがある。
図５は、図４に示したデコード部２１の詳細を示している。デコード部２１は、主にコマンドおよびアドレスの入力、デコードを行うブロックである。デコード部２１は各信号をデコード後に、自動的にリセットされ、次のコマンド、アドレス信号を受け付ける状態になる。
【００３９】
デコード部２１は、クロックバッファ２９、制御信号バッファ３１、パワーダウン信号ラッチ３３、行アドレスバッファ３５、列アドレスバッファ３７、コマンドデコーダ３９、コマンドラッチ４１、リフレッシュカウンタ４３、行アドレスラッチ４５、列アドレスラッチ４７、モードレジスタ４９、およびモード制御回路５１を備えている。
【００４０】
クロックバッファ２９は、クロック信号CLKを受け、内部クロック信号CLKINを出力している。制御信号バッファ３１は、内部クロック信号CLKINに同期して、チップセレクト信号/CS、ファンクション信号FNを取り込み、取り込んだ信号を、それぞれ内部信号CINとしてコマンドデコーダ３９に出力している。パワーダウン信号ラッチ３３は、内部クロック信号CLKINに同期して、パワーダウン信号PDを取り込み、取り込んだ信号を内部パワーダウン信号PDINとしてコマンドデコーダ３９に出力している。行アドレスバッファ３５は、内部クロック信号CLKINに同期して、バンクアドレス信号BA1-BA0、アドレス信号A14-A0を取り込み、取り込んだ信号を内部行アドレス信号ADRINとして行アドレスラッチ４５およびモードレジスタ４９に出力する回路である。列アドレスバッファ３７は、内部クロック信号CLKINに同期して、アドレス信号A8-A0を取り込み、取り込んだ信号を内部列アドレス信号ADCINとして列アドレスラッチ４７およびモードレジスタ４９に出力する回路である。行アドレスバッファ３５および列アドレスバッファ３７に供給されている所定の制御信号CNT1は、低消費電力モード時に行アドレスバッファ３５および列アドレスバッファ３７を非活性化制御するための信号である。
【００４１】
コマンドデコーダ３９は、内部クロック信号CLKIN、内部信号CIN、および内部パワーダウン信号PDINを受けてコマンドを解読し、他の回路を制御する制御信号CNT1およびメモリ動作部２３を制御する活性化信号ACTを生成する回路である。制御信号CNT1は、複数本からなり、それぞれの信号が各回路を制御している。また、コマンドデコーダ３９は、取り込んだ第１コマンドの内容をコマンド信号CMD1を介してコマンドラッチ４１に出力している。コマンドデコーダ３９は、コマンドラッチ４１にラッチされた第１コマンドの内容をコマンド信号CMD2を介して受けている。コマンドラッチ４１は、第１コマンドの内容をラッチする機能を有しており、チップが図３に示した活性状態R、活性状態Wのいずれの状態にあるかを記憶する回路である。
【００４２】
リフレッシュカウンタ４３は、所定の制御信号CNT1を受け、動作モードが、オートリフレッシュモードまたはセルフリフレッシュモードのときに、内部で生成したリフレッシュアドレスADREFを出力する回路である。
行アドレスラッチ４５は、内部行アドレス信号ADRINまたはリフレッシュアドレスADREFを、バンクアドレスB-ADDとして出力する回路である。列アドレスラッチ４７は、内部列アドレス信号ADCINまたはリフレッシュアドレスADREFを、バンクアドレスB-ADDとして出力する回路である。
【００４３】
モードレジスタ４９は、チップの状態を設定するレジスタである。モードレジスタ４９は、内部行アドレス信号ADRIN、内部列アドレス信号ADCIN、所定の制御信号CNT1を受け、モード設定信号MSETを出力している。
モード制御回路５１は、モードレジスタ４９に設定された内容（後述するデータレイテンシDL、バーストタイプ、バースト長BL）をモード設定信号MSETを介して受け、モード制御信号MDを出力する回路である。
【００４４】
図６は、モードレジスタ４９の各ビット内容を示している。モードレジスタ４９は、バンクアドレス信号BA1、BA0、アドレス信号A12-A0に対応する１５ビットで構成されている。バンクアドレス信号BA1、BA0、およびアドレス信号A12-A7に対応する８ビットは、常に低レベルを書き込む仕様になっている。アドレス信号A6-A4に対応する３ビットは、データ信号の入出力タイミングを決めるデータレイテンシDLを「２」または「３」に設定するビットである。アドレス信号A3に対応するビットは、データ信号の入出力順序であるバーストタイプBTを「シーケンシャル」または「インタリーブ」に設定するビットである。アドレス信号A2-A0に対応する３ビットは、バースト長BLを「２」、「４」、「８」のいずれかに設定するビットである。
【００４５】
図７は、メモリ動作部２３の詳細を示している。メモリ動作部２３は、RASジェネレータ５３、プリチャージジェネレータ５５、第１制御回路５７、プリデコーダ５９ａ、５９ｂ、ブロックデコーダ６１、ワードデコーダ６３、１/4デコーダ６５、BLTデコーダ６７、センスアンプジェネレータ６９、コラムデコーダ７１、第２制御回路７３、およびリード/ライトバッファ７５を備えている。
【００４６】
RASジェネレータ５３は、活性化信号ACTを受け、プリチャージ制御信号PREおよびワード線選択信号RASZを第１制御回路５７に出力する回路である。また、RASジェネレータ５３は、ワード線選択信号RASZとほぼ同一のタイミングの制御信号P1をプリチャージジェネレータ５５に出力し、制御信号P2をプリチャージジェネレータ５５から受けている。プリチャージジェネレータ５５は、制御信号P1を受けた後、所定の時間後に制御信号P2を出力する回路である。
【００４７】
第１制御回路５７は、プリチャージ制御信号PREとワード線選択信号RASZを受け、制御信号CNT2を出力する回路である。制御信号CNT2は、複数本からなり、それぞれ、ワードデコーダ６３、１/4デコーダ６５、BLTデコーダ６７、プリデコーダ５９ａ、５９ｂ、センスアンプジェネレータ６９、コラムデコーダ７１、第２制御回路７３、および入出力部２５に供給されている。制御信号CNT2は、入出力部２５には、２本供給されている。
【００４８】
プリデコーダ５９ａは、所定の制御信号CNT2およびバンクアドレスB-ADDを受け、プリデコード信号PDECRおよびプリデコード信号PDECBを出力する回路である。プリデコーダ５９ｂは、所定の制御信号CNT2およびバンクアドレスB-ADDを受け、プリデコード信号PDECCを出力する回路である。
ブロックデコーダ６１は、プリデコーダ５９ａからのプリデコード信号PDECBを受けてデコード信号DECBを出力する回路である。
【００４９】
ワードデコーダ６３は、所定の制御信号CNT2、デコード信号DECB、プリデコード信号PDECRを受け、主ワード線デコード信号WDECをメモリコア部２７に出力する回路である。
１/4デコーダ６５は、所定の制御信号CNT2およびプリデコード信号PDECR、PDECCを受け、副ワード線デコード信号1/4DECをメモリコア部２７に出力する回路である。副ワード線デコード信号1/4DECは、選択された主ワード線から分岐する４本の副ワード線のいずれかを選択するための信号である。
【００５０】
BLTデコーダ６７は、所定の制御信号CNT2、デコード信号DECB、およびプリデコード信号PDECRを受け、ビット線トランスファデコード信号BLTをメモリコア部２７に出力する回路である。
センスアンプジェネレータ６９は、所定の制御信号CNT2、デコード信号DECB、およびプリデコード信号PDECR、PDECCを受け、センスアンプ活性化信号MW、SWをメモリコア部２７に出力する回路である。
【００５１】
コラムデコーダ７１は、所定の制御信号CNT2、プリデコード信号PDECCを受け、コラム選択線（図示せず）を選択するコラム線選択信号CLをメモリコア部２７に出力する回路である。コラムデコーダ７１は、図８に示すように、複数のデコード回路７１ａから構成されている。各デコード回路７１ａは、インバータを介して縦続接続されたNANDゲート７１ｂ、７１ｃと複数のインバータとを備えている。入力側のNANDゲート７１ｂには、プリデコード信号PDECC(a)、PDECC(b)、PDECC(c)が供給されている。出力側のNANDゲート７１ｃには、NANDゲート７１ｂから出力される論理と、制御信号CNT2とが供給されている。
【００５２】
また、図７に示した第２制御回路７３は、所定の制御信号CNT2およびプリデコード信号PDECCを受け、リード/ライトバッファ７５を制御する制御信号CNT3を出力する回路である。
リード/ライトバッファ７５は、制御信号CNT3の制御を受け、書き込み動作時に、入出力部２５から送られる書き込みデータ信号WDATAをメモリコア部２７に転送し、読み出し動作時に、メモリコア部２７から出力されるデータを読み出しデータ信号RDATAとして入出力部２５に転送する回路である。
【００５３】
図９は、メモリコア部２７の概要を示している。メモリコア部２７には、主ワードデコーダ２７ａ、1/4ワードセレクタ２７ｂ、副ワード線ドライバ２７ｃ、副ワードデコーダ２７ｄ、センスアンプ２７ｅ、およびメモリセルMCが、それぞれ複数配置されている。
主ワードデコーダ２７ａは、主ワード線デコード信号WDECを受けて、所定の主ワード線MWLを選択する回路である。1/4ワードセレクタ２７ｃ、副ワード線ドライバ２７ｂ、副ワードデコーダ２７ｄは、副ワード線デコード信号1/4DECを受けて、所定の副ワード線SWLを選択する回路である。主ワード線MWLおよび副ワード線SWLの選択により、例えば、１回の読み出し動作時に、太線で示した主ワード線MWLおよび副ワード線SWLが選択される。選択された主ワード線MWLおよび副ワード線SWLに接続されたメモリセルMCからデータが出力される。
【００５４】
センスアンプ２７ｅは、例えば、読み出し動作時に、メモリセルから出力されるデータを増幅し出力するとともに、増幅したデータをメモリセルに再書き込みする回路である。
図１０は、入出力部２５の詳細を示している。入出力部２５は、読み出し動作用のデータコンバータ７７、書き込み動作用のデータコンバータ７９、データ出力バッファ８１、データ入力バッファ８３、および書き込みデータ長制御回路８５を備えている。
【００５５】
データコンバータ７７は、図７のリード/ライトバッファ７５から供給される読み出しデータ信号RDATAを並列直列変換し、変換された出力データDOUTをデータ出力バッファ８１に出力する回路である。データコンバータ７９は、データ入力バッファ８３から供給される入力データDINを直列並列変換し、変換された書き込みデータ信号WDATAを図７のリード/ライトバッファ７５に出力する回路である。データコンバータ７７、７９には、それぞれ所定の制御信号CNT1、所定の制御信号CNT2、プリデコード信号PDECC、データレイテンシDLの情報を有するモード制御信号MD、および内部クロック信号CLKINが供給されている。
【００５６】
書き込みデータ長制御回路８５は、所定の制御信号CNT1を受け、書き込み動作時のデータ長を制御する制御信号CNT3をデータコンバータ７９に出力する回路である。書き込みデータ長は、書き込み動作時のLALコマンドの入力時に、アドレス端子A14-A13から供給されるWBL0、WBL1ビットにより指定される（表３参照）。
以下、上述したDRAMの動作の一例として、読み出し動作について説明する。
【００５７】
読み出し動作は、図３に示したように、RDAコマンド（第１コマンド）により、チップを待機状態から活性状態Rにした後、さらにLALコマンド（第２コマンド）によりチップを読み出し動作モードにすることで行われる。
図１１は、読み出し動作時の主要な信号のタイミングを示している。
先ず、図５の制御信号バッファ３１は、CLK信号の立ち上がりエッジに同期して第１コマンドの取り込みを行う（図１１(a)）。コマンドデコーダ３９は、制御信号バッファ３１が取り込んだ内部信号CINを受け、ACT信号を所定の期間高レベルにする（図１１(b)）。
【００５８】
図５の行アドレスバッファ３５は、第１コマンドの取り込みと同時に、BA1-BA0信号およびA14-A0信号からアドレスを取り込む。行アドレスラッチ４５は、行アドレスバッファ３５が出力する内部行アドレス信号ADRINをバンクアドレスB-ADDとして出力する（図１１(c)）。
RDAコマンドにより、チップの状態は活性状態Rになる。活性状態Rから書き込み動作モードに移行することはないため、この時点で、読み出し動作と書き込み動作との区別がされる。すなわち、最初のコマンドの取り込みにより、動作モードが絞り込まれる。
【００５９】
図７のRASジェネレータ５３は、ACT信号を受けて、ワード線選択信号RASZを所定の期間高レベルにし、プリチャージ制御信号PREを低レベルにする（図１１(d)）。この後、ビット線のプリチャージ動作が停止される。さらに、第２コマンドの入力を待たずに所定の主ワード線MWLおよび副ワード線SWLが選択される。第１コマンドを取り込んだ状態で、第２ステージの制御、すなわち、メモリ動作部２３が動作する。
【００６０】
また、この時点で、コラムデコーダ７１は、図８に示したように、プリデコード信号PDECC(a)、PDECC(b)、PDECC(c)を受ける前に、NANDゲート７１ｃで制御信号CNT2を受ける。このため、コラムデコーダ７１は、プリデコード信号PDECC(a)、PDECC(b)、PDECC(c)の待ち状態になり動作が高速化される。
図５の制御信号バッファ３１は、第１コマンドを取り込んだ次のCLK信号の立ち上がりエッジで、第２コマンドの取り込みを行う（図１１(e)）。このため、第２コマンドの入力時に得られる情報が、第１コマンドの入力後から短時間で制御に反映される。この結果、コマンドの入力を２回に分けて行ったときに、第２コマンドに対応する制御の遅れを最小限にすることが可能になる。ここまでの制御は、WRAコマンドの場合にも共通して行われる。
【００６１】
コマンドデコーダ３９は、内部信号CINを受け、入力されたコマンドがLALコマンドであることを解読する。LALコマンドにより、チップの状態は読み出し動作モードになる。すなわち、２回のコマンドの入力により動作モードが決定される。２回のコマンドの入力により、順次動作モードを絞り込むため、コマンドの入力の必要な端子数が低減される。
【００６２】
列アドレスバッファ３７は、第２コマンドの取り込みと同時に、A8-A0信号からアドレスを取り込む。列アドレスラッチ４７は、列アドレスバッファ３７が出力する内部列アドレス信号ADCINをバンクアドレスB-ADDとして出力する（図１１(f)）。読み出し動作に必要なアドレスを２回に分けて取り込むため、アドレス端子の数が大幅に低減される。この結果、アドレスパッド、アドレス入力回路等が低減され、チップサイズが低減される。端子数が低減されるため、パッケージサイズが端子数の制約により大型化することが防止される。
【００６３】
なお、第１コマンドを受けた後、メモリ動作部２３は動作を続けている。選択された副ワード線SWLに接続されたメモリセルMCからビット線（図示せず）に読み出しデータが出力される（図１１(g)）。
図７のBLTデコーダ６７は、CNT2信号および所定のアドレスを受けて、BLT信号を低レベルにする（図１１(h)）。センスアンプジェネレータ６９は、CNT2信号および所定のアドレスを受けて、センスアンプ活性化信号MW、SWを高レベルにする（図１１(j)）。
【００６４】
センスアンプ活性化信号MW、SWの高レベルにより、センスアンプは活性化され（図１１の「ACTV」）、ビット線の信号レベルを増幅する（図１１(k)）。
コラムデコーダ７１は、CNT2信号およびプリデコード信号PDECCを受けて、コラム線選択信号CLを高レベルにする（図１１(l)）。CL信号の高レベルにより、メモリコア部２７からリード/ライトバッファ７５にデータ信号DATAが出力される（図１１(m)）。
【００６５】
リード/ライトバッファ７５は、データ信号DATAを読み出しデータ信号RDATAとして、図１０のデータコンバータ７７に出力する。データコンバータ７７は、読み出しデータ信号RDATAを並列直列変換し、データ出力バッファ８１を介して、データ入出力信号DQ15-DQ0として出力する（図１１(n)）。
【００６６】
また、図７のRASジェネレータ５３は、プリチャージジェネレータ５５からの出力信号P2を受けて、PRE信号を高レベルにする（図１１(o)）。第１制御回路５７は、PRE信号の低レベルを受けて、BLTデコーダ６７およびセンスアンプジェネレータ６９に制御信号CNT2を出力する。BLTデコーダ６７は、BLT信号を高レベルにし、センスアンプからのデータの出力を停止する（図１１(p)）。センスアンプジェネレータ６９は、MW信号、SW信号を低レベルにして（図１１(q)）、センスアンプを非活性化する（図１１の「RESET」）。
【００６７】
さらに、最初の第１コマンドの取り込みから４クロック目に、次の読み出しサイクルの第１コマンドの取り込みが行われる。コマンドの入力を受けてACT信号は所定の期間高レベルになる（図１１(r)）。ACT信号の高レベルにより、PRE信号が低レベルになり、ビット線のプリチャージ動作が行われる（図１１(s)）。すなわち、プリチャージ動作は、次サイクルの第１コマンドに合わせてチップ内部で自動的に行われる。
【００６８】
このとき、メモリ動作部２３、および入出力部２５では、最初の読み出しサイクルの読み出し動作が行われている。デコード部２１、メモリ動作部２３、および入出力部２５は、それぞれ独立して動作することができるため、このようなパイプライン動作が可能になる。この後、４クロック毎に次の読み出しサイクルの第１コマンドの取り込みが行われる。
【００６９】
なお、図１１に示したタイミング図では、４つのバンクのうち１つについての動作を示している。実際には、２クロックおきに２つのバンクを交互にアクセスすることで、読み出しデータが各クロックに同期して間断なく出力される。
次に、書き込み動作について説明する。
書き込み動作では、第２コマンドでのアドレスの取り込みまでは、上述した読み出し動作とほぼ同一の動作が行われる。
【００７０】
先ず、図３に示したように、待機状態中に第１コマンドとしてWRAコマンドを受けると、チップの状態は活性状態Wになる。このとき、同時に上位の書き込みアドレス（BA1-BA0、A14-A0）が取り込まれる。
この後、第２コマンドとしてLALコマンドを取り込むと、制御は書き込み動作モードに移行する。同時に、下位の書き込みアドレス（A8-A0）、書き込みデータ長（WBL0、WBL1）が取り込まれる。また、CLK信号に同期して、書き込みデータ（DQ15-DQ0）が連続して取り込まれる。
【００７１】
取り込み回数は、モードレジスタに設定されたバースト長を最大値とする。実際の取り込み回数は、第２コマンドと同時に取り込んだ書き込みデータ長の情報に従って行われる。例えば、バースト長が「４」のときに、書き込みデータ長として取り込んだWBL0、WBL1がそれぞれ低レベル、高レベルのときには、表３に示したように、取り込み回数が２回になる。第２コマンドと同時に取り込んだ書き込みデータ長に基づいて、書き込みデータ長制御回路８５により、取り込み回数の制御が直接行われるため、複数のデータを連続的に取り込む場合に、複雑な制御を行うことなく書き込みデータ長の制御が行われる。書き込みデータ長の制御は、入出力部２５の制御のみで行えるため、第２コマンドの入力時に情報を取り込むことで、余裕をもって書き込み動作に連動した制御が行われる。
【００７２】
連続して取り込んだ書き込みデータは、図１０に示したデータ入力バッファ８３を介して、順次データコンバータ７９に供給される。データコンバータ７９は、取り込んだデータを直列並列変換する。また、データコンバータ７９は、変換されたデータを書き込みデータWDATAとしてメモリ動作部２３に出力する。メモリ動作部２３は所定のメモリセルにデータを書き込む動作を行う。
【００７３】
ここで、入出力部２５およびメモリ動作部２３は、設定された取り込み回数だけ動作する。動作後、書き込み動作モードが終了し、制御は待機状態に移行する。すなわち、書き込みが不要なデータ（指定されたデータ長より長い部分）については、書き込み制御を行わないため、書き込み動作の制御時間が節約される。この結果、次のサイクルの第１コマンドの入力時期が早められる。
【００７４】
次に、モードレジスタ設定モードについて説明する。
モードレジスタ設定モードへの移行は、活性状態R時に、第２コマンドとしてMRSコマンドを受けることで行われる。モードレジスタ設定モードに移行する際には、MRSコマンドの取り込みと同時に、BA0-BA1信号、A14-A0信号からモードレジスタに設定する内容を取り込む。内部動作を伴わないモードレジスタ設定モードでは、第２コマンドの入力を受けてから制御を開始しても、所定の期間内に制御を完了することが可能である。第１コマンドの入力時に、モードレジスタに設定する内容を取り込まなくてよいため、第２コマンドの入力まで、設定内容を保持する必要がなく、制御回路が複雑になることが防止される。
【００７５】
次に、オートリフレッシュモードについて説明する。
オートリフレッシュモードへの移行は、活性状態W時に、第２コマンドとしてREFコマンドを受けることで行われる。オートリフレッシュモードでは、外部に対してデータの入出力を行う必要がないため、第２コマンドの入力を受けてから制御を開始しても、所定の期間内に制御を完了することが可能である。
【００７６】
チップは、REFコマンドを受けると、第１コマンドの入力により選択されていた主ワード線MWL、副ワード線SWLを非選択にする制御を行う。この後、チップは、図５のリフレッシュカウンタ４３が生成するアドレスに対応する主ワード線MWL、副ワード線SWLを選択する制御を行う。このため、リフレッシュ動作が確実に行われる。
【００７７】
次に、セルフリフレッシュモードについて説明する。
セルフリフレッシュモードへの移行は、オートリフレッシュモード時に、PD信号が低レベルにされることで行われる。すなわち、コマンドの入力とは別にPD信号の監視を行うことで、オートリフレッシュモード中にセルフリフレッシュモードに移行することが可能になる。
【００７８】
オートリフレッシュとセルフリフレッシュとの違いは、リフレッシュタイミングを外部から与えるか、自ら生成するかだけである。リフレッシュカウンタ４３の制御およびリフレッシュ動作の制御は同一である。このため、セルフリフレッシュモードへの移行を、オートリフレッシュモードから連続的に行うようにすることで、移行の制御が円滑かつ短時間に行われる。
【００７９】
次に、低消費電力モードについて説明する。
低消費電力モードへの移行は、待機状態時に、PD信号が低レベルにされることで行われる。すなわち、コマンドの入力とは別にPD信号の監視を行うことで、待機状態中に低消費電力モードに移行することが可能になる。低消費電力モードは、アクセス動作に直接関係がなくチップの状態の一つである。この低消費電力モードへの移行の制御が、待機状態時にPD信号を受けることで行われるため、使い勝手が向上される。
【００８０】
以上、この実施形態の半導体記憶装置の動作制御方法および半導体記憶装置では、動作モードの決定に必要な情報を２回に分けて取り込んだ。このため、コマンドの入力の必要な端子数を低減することができる。本実施形態では、待機状態、読み出し動作モード、書き込み動作モード、モードレジスタ設定モード、オートリフレッシュモードの５つのモードを、チップセレクト信号/CS、ファンクション信号FNで制御することができる。なお、コマンドの入力に専用の端子を設けている場合には、端子数を低減することができる。このため、入力パッド、入力回路等の回路を低減し、チップサイズを低減することができる。端子数が低減されるため、端子数の制約によりパッケージサイズが大型化することを防止できる。
【００８１】
第１コマンドの入力で、動作モードの絞り込りを行い、かつ、書き込み動作モードと読み出し動作モードとを区別した。そして、第１コマンドの入力後に、書き込み動作モードと読み出し動作モードとに共通する回路の動作を開始した。したがって、予め、書き込み動作と読み出し動作とに必要な回路の動作を開始することができ、アクセス時間を高速にすることができる。
【００８２】
第１コマンドの入力時に、書き込み動作または読み出し動作に必要なアドレスの一部を取り込み、第２コマンドの入力により決定した動作モードが、書き込み動作モードまたは読み出し動作モードのときに、書き込み動作または読み出し動作に必要な残りのアドレスを取り込んだ。このため、書き込み動作または読み出し動作に必要なアドレスを２回に分けて取り込むことができ、アドレス端子の数を大幅に低減することができる。この結果、アドレスパッド、アドレス入力回路等が低減され、チップサイズが低減される。端子数が低減されるため、パッケージサイズが端子数の制約により大型化することを防止できる。
【００８３】
活性状態W時に、第２コマンドとしてREFコマンドを受けたときに、オートリフレッシュモードに移行する制御を行った。オートリフレッシュモードでは、外部に対してデータの入出力を行う必要がないため、第２コマンドの入力を受けてから制御を開始しても、所定の期間内に制御を完了することができる。
活性状態R時に、第２コマンドとしてMRSコマンドを受けたときに、モードレジスタ設定モードに移行する制御を行った。内部動作を伴わないモードレジスタ設定モードでは、第２コマンドの入力を受けてから制御を開始しても、所定の期間内に制御が完了することができる。
【００８４】
また、第１コマンドの入力時に、モードレジスタ４９に設定する内容を取り込み、取り込んだ内容を保持する必要がないため、制御回路が複雑になることを防止できる。
コマンドの入力とは別にPD信号の監視を行うことで、動作モードの移行を制御した。このため、例えば、オートリフレッシュモード中にセルフリフレッシュモードに移行することができ、待機状態中に低消費電力モードに移行することができる。
【００８５】
オートリフレッシュモード時に、PD信号の低レベルを受けたときに、セルフリフレッシュモードに移行する制御を行った。このため、セルフリフレッシュモードへの移行を、オートリフレッシュモードから連続的に行うことができ、移行の制御を円滑かつ短時間に行うことができる。
待機状態中に、PD信号の高レベルを受けたときに、待機状態を保持する制御を行った。このため、PD信号が低レベルを監視することで、待機状態中に、コマンドの入力を行うことなく別の動作モードに移行することができる。
【００８６】
待機状態時に、PD信号の低レベルを受けたときに、低消費電力モードに移行する制御を行った。このため、アクセス動作に直接関係のない低消費電力モードへの移行を容易に行うことができ、使い勝手を向上することができる。
第１コマンドの取り込みと同時に、主ワード線MWL、副ワード線SWLの選択に必要なアドレスを取り込んだ。このため、第１コマンドを取り込んだ後、第２コマンドの入力を待たずにメモリ動作部２３を動作し、所定の主ワード線MWLおよび副ワード線SWLを選択することができる。したがって、読み出し動作時には、第１コマンドの取り込みだけで、予め、所定のメモリセルに記憶されているデータをビット線に取り出すことができ、アクセス時間を高速にすることができる。書き込み動作においても、第１コマンドの取り込みだけで、予め、書き込みが予想されるメモリセルとビット線とを接続しておくことができ、アクセス時間を高速にすることができる。
【００８７】
オートリフレッシュモードに移行するときに、第１コマンドの入力により選択されていた主ワード線MWL、副ワード線SWLを非選択にし、リフレッシュカウンタ４３が生成するアドレスに対応する主ワード線MWL、副ワード線SWLを選択した。このため、確実にリフレッシュ動作を行うことができる。
制御信号バッファ３１は、第１コマンドを取り込んだ次のCLK信号の立ち上がりエッジで、第２コマンドの取り込みを行った。このため、第２コマンドの入力時に得られる情報を、第１コマンドの入力後から短時間で制御に反映することができる。この結果、コマンドの入力を２回に分けて行ったときに、第２コマンドに対応する制御の遅れを最小限にすることができる。
【００８８】
第１コマンドを取り込んだ後、コラムデコーダ７１は、第２コマンドの入力により生成されるプリデコード信号PDECCを受ける前に、制御信号CNT2を受け、NANDゲート７１ｃを活性化した。このため、コラムデコーダ７１の動作を高速にすることができる。
書き込みデータ長制御回路８５により、書き込みデータ長に対応する取り込み回数の制御をデータの書き込み時に直接行った。このため、複数のデータを連続的に取り込む場合に、複雑な制御を行うこと必要な書き込みデータのみを取り込むことができる。書き込みデータのデータ長の制御は、入出力部２５のみで行うことができるため、第２コマンドの入力時に情報を取り込むだけで、確実に制御を行うことができる。
【００８９】
なお、図１２は、メモリ動作部２３の別の構成例を示している。
このメモリ動作部２３は、書き込みバッファ８７と、書き込みアドレスバッファ８９ａ、８９ｂとを備えている。他の回路は、図７に示したものと同一である。書き込みバッファ８７は、書き込みデータWDATAを受け、所定の制御信号CNT2にしたがい取り込んだデータを一時保持するとともに、リード/ライトバッファ７５に出力する回路である。書き込みアドレスバッファ８９ａ、８９ｂは、所定の制御信号CNT2を受け、プリデコーダ５９ａ、５９ｂを制御し、プリデコーダ５９ａ、５９ｂに供給されるバンクアドレスB-ADDを一時保持する回路である。
【００９０】
図１２に示したメモリ動作部２３では、前回の書き込み動作モード時に取り込んだ書き込みデータおよび書き込みアドレスを使用して、書き込み動作を行うことができる。この場合には、書き込み動作時に、前回取り込んだ書き込みアドレスおよび書き込みデータを使用して、書き込み動作を開始することができ、書き込みサイクルを早く終了することができる。このため、書き込み動作の後に読み出し動作を行う場合にも、読み出しサイクルの回路動作を早く開始することができる。
【００９１】
図１３は、本発明の半導体記憶装置の第２の実施形態を示している。第１の実施形態と同一の回路・信号については、同一の符号を付し、これら回路・信号については、詳細な説明を省略する。
この実施形態では、デコード部９１が第１の実施形態と相違している。その他の構成は、第１の実施形態と同一である。
【００９２】
デコード部９１は、クロックバッファ２９、取込制御回路９２、制御信号バッファ３１ａ、パワーダウン信号ラッチ３３、行アドレスバッファ３５ａ、列アドレスバッファ３７ａ、コマンドデコーダ９３、リフレッシュカウンタ４３、行アドレスラッチ４５、列アドレスラッチ４７、モードレジスタ４９、およびモード制御回路５１を備えている。
【００９３】
制御信号バッファ３１ａ、行アドレスバッファ３５ａ、および列アドレスバッファ３７ａは、第１の実施形態と異なり、内部クロック信号CLKINに非同期で各信号を受け取る回路である。取込制御回路９２は、内部クロック信号CLKINおよびコマンドデコーダ９３からのフィードバック信号FBを受け、取込制御信号ACON1、ACON2を出力している。コマンドデコーダ９３は、内部クロック信号CLKIN、取込制御信号ACON1、ACON2、内部信号CIN、内部パワーダウン信号PDIN、および内部行アドレス信号ADRIN0を受けてコマンドを解読し、他の回路を制御する制御信号CNT1および活性化信号ACT1、ACT2を出力している。上記以外の回路構成およびそれらの接続関係は、第１の実施形態と同一である。
【００９４】
図１４は、制御信号バッファ３１ａ、行アドレスバッファ３５ａ、およびコマンドデコーダ９３の詳細を示している。
制御信号バッファ３１ａおよび行アドレスバッファ３５ａは、信号をそれぞれ受ける複数の入力回路３１ｂ、３５ｂを有している。入力回路３１ｂ、３５ｂから出力される内部信号CINおよび内部行アドレス信号ADRIN0は、コマンドデコーダ９３の活性化信号ACT1、ACT2にそれぞれ対応する取込回路９４ａ、取込回路９４ｂに出力されている。
【００９５】
コマンドデコーダ９３は、活性化信号ACT1に対応する３つの取込回路９４ａおよびデコード回路９５ａと、活性化信号ACT2に対応する３つの取込回路９４ｂおよびデコード回路９５ｂとを有している。各取込回路９４ａは、取込制御信号ACON1の活性化時に活性化され、内部クロック信号CLKINに同期して内部信号CINまたは内部行アドレス信号ADRIN0を取り込み、取り込んだ信号をデコード回路９５ａに出力している。各取込回路９４ｂは、取込制御信号ACON2の活性化時に活性化され、内部クロック信号CLKINに同期して内部信号CINまたは内部行アドレス信号ADRIN0を取り込み、取り込んだ信号をデコード回路９５ｂに出力している。デコード回路９５ａ、９５ｂは、デコード結果を、活性化信号ACT1、ACT2として出力している。デコード回路９５ａは、フィードバック信号FBを取込制御回路９２に出力している。
【００９６】
この実施形態の半導体記憶装置では、まず、非動作時に、取込制御回路９２は、フィードバック信号FBの非活性化を受け、取込制御信号ACON1を活性化し、取込制御信号ACON2を非活性化している。
そして、最初のコマンドの入力時に、コマンドデコーダ９３は、取込制御信号ACON1の活性化を受け、取込回路９４ａを活性化し、デコード結果を活性化信号ACT1として所定の回路に出力する。このとき、取込回路９４ｂは非活性化されている。すなわち、最初のコマンドに対応するチップセレクト信号/CS、ファンクション信号FN、および行アドレス信号A0は、デコード回路９５ａによりデコードされる。デコード回路９５ａは、活性化信号ACT1の出力とほぼ同じタイミングでフィードバック信号FBを活性化する。
【００９７】
取込制御回路９２は、フィードバック信号FBの活性化を受け、取り込み制御信号ACON2を活性化し、取込制御信号ACON1を非活性化する。コマンドデコーダ９３は、取込制御信号ACON2の活性化を受け、取込回路９４ｂを活性化し、デコード結果を活性化信号ACT2として所定の回路に出力する。このとき、取込回路９４ａは非活性化されている。すなわち、次のコマンドに対応するチップセレクト信号/CS、ファンクション信号FN、および行アドレス信号A0は、デコード回路９５ｂによりデコードされる。取込回路９４ａ、９４ｂは、内部クロック信号CLKINのタイミングの異なるエッジに同期して、それぞれ信号を取り込む。
【００９８】
この実施形態では、活性化信号ACT1、ACT2に応じて、取込回路９３ａ、９３ｂ、およびデコード回路９３ｃ、９３ｄをそれぞれ別に構成することで、複雑なコマンド体系を有する半導体記憶装置においても、コマンド制御回路を容易に設計できる。この結果、設計の検証も容易になる。
同一のクロック信号により信号を直接取り込めるため、取込制御が高速になる。この結果、内部回路を動作を早く開始でき、アクセス時間を短縮できる。
コマンドの切り替えを、クロック信号により制御せず、よりチップ内部の取込部で行うため、高い周波数で動作する半導体記憶装置のコマンド切り替えにも容易に対応できる。
【００９９】
また、取込回路９４ａ、９４ｂの共通のトリガ信号である内部クロック信号CLKINは、外部からクロックバッファ２９を介して直接供給されている。クロックバッファ２９は、他の制御信号で制御されていないため、クロック信号CLKに対する内部クロック信号CLKINの遅れは最小限になる。この結果、取込回路９４ａ、９４ｂの取込制御が高速にでき、コマンドデコーダ９３および内部回路を動作を早く開始できる。したがって、アクセス時間を短縮できる。
【０１００】
図１５は、本発明の半導体記憶装置の第３の実施形態におけるデコード部の詳細を示している。第１および第２の実施形態と同一の回路・信号については、同一の符号を付し、これら回路・信号については、詳細な説明を省略する。
この実施形態では、クロックバッファ９６およびコマンドデコーダ９７が第２の実施形態と相違している。その他の構成は、第２の実施形態と同一である。
【０１０１】
クロックバッファ９６は、外部からクロック信号CLKを受け、受けたクロック信号CLKを、フィードバック信号FBの活性化時に取込信号ACLK1として出力し、フィードバック信号FBの非活性化時に取込信号ACLK2として出力している。取込信号ACLK1は、フィードバック信号FBの非活性化時には出力されない。同様に、取込信号ACLK2は、フィードバック信号FBの活性化時には出力されない。
【０１０２】
コマンドデコーダ９７は、取込信号ACLK1を受ける３つの取込回路９８ａおよびデコード回路９５ａと、活性化信号ACT2に対応し、取込信号ACLK2を受ける３つの取込回路９８ｂおよびデコード回路９５ｂとを有している。取込回路９８ａおよびデコード回路９５ａは、活性化信号ACT1に対応して形成され、取込回路９８ｂおよびデコード回路９５ｂは、活性化信号ACT2に対応して形成されている。各取込回路９８ａは、取込信号ACLK1に同期して内部信号CINまたは内部行アドレス信号ADRIN0を取り込み、取り込んだ信号をデコード回路９５ａに出力している。各取込回路９８ｂは、取込信号ACLK2に同期して内部信号CINまたは内部行アドレス信号ADRIN0を取り込み、取り込んだ信号をデコード回路９５ｂに出力している。デコード回路９５ａ、９５ｂは、第２の実施形態と同一である。
【０１０３】
この実施形態では、活性化信号ACT1、ACT2に対応する取込回路９８ａ、９８ｂが、それぞれ異なる取込信号ACLK1、ACLK2に同期して信号を取り込む。各取込信号ACLK1、ACLK2は、それぞれ信号を取り込む取込回路９８ａ、９８ｂにのみ供給されており、これらの配線の負荷（寄生容量）は、最小限にされている。
すなわち、この実施形態では、取込回路９８ａ、９８ｂの数が多い場合に、信号を取り込むクロック信号を複数に分けることで、各クロック信号の配線の負荷（寄生容量）を低減することができる。特に、コマンドの入力端子の数が多い場合に有効である。
【０１０４】
次に、本発明の半導体記憶装置の動作制御方法の第２の実施形態および半導体記憶装置の第４の実施形態を説明する。上述した実施形態と同一の回路・信号については、同一の符号を付し、これら回路・信号については、詳細な説明を省略する。
【０１０５】
この実施形態の半導体記憶装置は、内部回路を３ステージに分けて、それぞれをパイプライン動作させる機能を有したFCRAMとして形成されている。このFCRAMの状態遷移図は、図３と同一である。すなわち、FCRAMは、第１コマンドとしてRDAコマンドを受けたときに活性状態Ｒに移行し、第１コマンドとしてWRAコマンドを受けたときに活性状態Ｗに移行する。FCRAMは、活性状態Ｒにおいて、第２コマンドとしてLALコマンドおよびMRSコマンドを受けたときに、それぞれ、読み出し動作モード、モードレジスタ設定モードに移行する。FCRAMは、活性状態Ｗにおいて、第２コマンドとしてLALコマンドおよびREFコマンドを受けたときに、それぞれ、書き込み動作モード、オートリフレッシュモードに移行する。
【０１０６】
図１６は、本発明が適用されたFCRAMの全体構成を示している。
FCRAMは、デコード部１００、メモリ制御部１０２、４つのメモリ動作部１０４、および入出力部１０６で構成されている。メモリ動作部１０４は、一般に“バンク”とも称され、それぞれ第１の実施形態と同一のメモリコア部２７を有している。図中の太い矢印は、複数本からなる信号線を示している。
【０１０７】
デコード部１００は、クロック信号CLK、コマンド信号CMD、行アドレス信号RAD、列アドレス信号CADを受け、RDAコマンド、WRAコマンド、LALコマンド、REFコマンド、MRSコマンドにそれぞれ対応する活性化信号RDACT、WRACT、LALACT、REFACT、MRACT、および内部行アドレス信号IRAD、内部列アドレス信号ICADをメモリ制御部１０２に出力している。メモリ制御部１０２は、デコード部１００からの信号を受け、活性化信号ACT2および内部行アドレス信号IRAD2、内部列アドレス信号ICAD2をメモリ動作部１０４に出力している。また、メモリ制御部１０２は、出力禁止信号IODISを入出力部１０６に出力している。入出力部１０６は、チップの外部に対してデータ入出力信号DQを入出力し、メモリ動作部１０４に対してデータ信号DATAを入出力している。
【０１０８】
図１７は、デコード部１００および入出力部１０６の詳細を示している。
デコード部１００は、クロックバッファ９６、コマンドラッチ１０８、第１コマンド検出部１１０、第２コマンド検出部１１２、行アドレスバッファ１１４、列アドレスバッファ１１６、行アドレスラッチ１１８、列アドレスラッチ１２０を備えている。入出力部１０６は、入出力データバッファ１２２および入出力データラッチ１２４を備えている。
【０１０９】
クロックバッファ９６は、図１５と同一の回路である。クロックバッファ９６は、フィードバック信号FBにより制御され、最初のコマンドの入力時に取込信号ACLK1を出力し、２番目のコマンドの入力時に取込信号ACLK2を出力する。コマンドラッチ１０８は、コマンド信号CMDを受け、受けた信号を内部コマンド信号ICMDとして出力している。
【０１１０】
第１コマンド検出部１１０は、読み出しコマンド検出部１１０ａおよび書き込みコマンド検出部１１０ｂを備えている。読み出しコマンド検出部１１０ａは、取込信号ACLK1に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がRDAコマンドのときに活性化信号RDACTを活性化する。書き込みコマンド検出部検出部１１０ｂは、取込信号ACLK1に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がWDAコマンドのときに活性化信号WRACTを活性化する。
【０１１１】
第２コマンド検出部１１２は、動作コマンド検出部１１２ａ、リフレッシュコマンド検出部１１２ｂ、モードレジスタコマンド検出部１１２ｃを備えている。動作コマンド検出部１１２ａは、取込信号ACLK2に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がLALコマンドのときに活性化信号LALACTを活性化する。リフレッシュコマンド検出部１１２ｂは、取込信号ACLK2に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がREFコマンドのときに活性化信号REFACTを活性化する。モードレジスタコマンド検出部１１２ｃは、取込信号ACLK2に同期して内部コマンド信号ICMDを取り込み、取り込んだ信号がMRSコマンドのときに活性化信号MRACTを活性化する。
【０１１２】
行アドレスバッファ１１４は、行アドレス信号RADを受け、受けた信号を行アドレスラッチ１１８に出力している。行アドレスラッチ１１８は、取込信号ACLK1に同期してアドレス信号を取り込み、取り込んだ信号を内部行アドレス信号IRADとして出力している。列アドレスバッファ１１６は、列アドレス信号CADを受け、受けた信号を列アドレスラッチ１２０に出力している。列アドレスラッチ１２０は、取込信号ACLK2に同期してアドレス信号を取り込み、取り込んだ信号を内部列アドレス信号ICADとして出力している。
【０１１３】
入出力データバッファ１２２は、チップの外部に対してデータ入出力信号DQを入出力するとともに、これ等信号を入出力データラッチ１２４に対して入出力している。入出力データラッチ１２４は、入出力データバッファ１２２から供給される直列のデータ信号を並列データに変換し、メモリ動作部１０４から供給される並列のデータ信号DATAを直列データに変換する機能を有している。入出力データラッチ１２４は、出力禁止信号IODISを受けたときに、データ信号の入出力データバッファ１２２への出力を停止する。
【０１１４】
図１８は、メモリ制御部１０２およびメモリ動作部１０４の詳細を示している。
メモリ制御部１０２は、RASジェネレータ１２６、リフレッシュ制御回路１２８、リフレッシュカウンタ４３、モードレジスタ１３０およびその制御回路１３２、行アドレススイッチ１３４、列アドレススイッチ１３６、データスイッチ１３８を備えている。メモリ動作部１０４は、第１制御回路１４０、ブロックデコーダ１４２、行アドレスラッチ１４４、列アドレスラッチ１４６、プリデコーダ１４８、プリデコーダ１５０、第２制御回路１５２、リード／ライトバッファ１５４、ワードデコーダ６３、1/4デコーダ６５、BLTデコーダ６７、センスアンプジェネレータ６９、コラムデコーダ７１、およびメモリコア部２７を備えている。
【０１１５】
RASジェネレータ１２６は、活性化信号RDACT、WRACT、LALACTを受け、制御信号をリフレッシュ制御回路１２８、リフレッシュカウンタ４３、モードレジスタ１３０、制御回路１３２、および後述する第１制御回路１４０にそれぞれ出力している。RASジェネレータ１２６は、図７に示したRASジェネレータ５３と同様の機能を有している。
【０１１６】
リフレッシュ制御回路１２８は、RASジェネレータ１２６からの制御信号および活性化信号REFACTを受け、制御信号をRASジェネレータ１２６に出力している。すなわち、活性化信号REFACTが活性化されたとき（オートリフレッシュモード時）に、リフレッシュ制御回路１２８は、RASジェネレータ１２６を制御する。リフレッシュカウンタ４３は、RASジェネレータ１２６からの制御信号を受けてカウントアップし、カウンタの値であるリフレッシュアドレスREFADDを出力している。
【０１１７】
モードレジスタ１３０、制御回路１３２は、RASジェネレータ１２６からの制御信号および活性化信号MRACTを受け、活性化信号MRACTの活性化時に、出力禁止信号IODISを出力している。モードレジスタ１３０は、図示しないデータ信号線に接続されており、モードレジスタ１３０は、データ信号線を介して供給されるデータ信号により設定される。
【０１１８】
行アドレススイッチ１３４は、内部行アドレス信号IRADまたはリフレッシュアドレスREFADDのいずれかを行アドレスラッチ１４４に出力している。列アドレススイッチ１３６は、内部列アドレス信号ICADを受け、受けた信号を列アドレスラッチ１４６に出力している。また、行アドレススイッチ１３４および列アドレススイッチ１３６のスイッチ動作により、アドレス信号は、４つのメモリ動作部１０４のいずれかに供給される。
【０１１９】
データスイッチ１３８は、データ信号（DATA）を４つのメモリ動作部１０４のいずれかに対して入出力する回路である。
第１制御回路１４０は、RASジェネレータ１２６からの制御信号を受け、ワードデコーダ６３等を制御する回路である。第１制御回路１４０は、図７に示した第１制御回路５７と同様の機能を有している。
行アドレスラッチ１４４および列アドレスラッチ１４６は、メモリ動作部１０４毎にアドレス信号をラッチする回路である。
【０１２０】
ブロックデコーダ１４２、プリデコーダ１４８、１５０、第２制御回路１５２、およびリード／ライトバッファ１５４は、図７に示したブロックデコーダ６１、プリデコーダ５９ａ、５９ｂ、第２制御回路７３、およびリード／ライトバッファ７５と同一の機能を有している。ワードデコーダ６３、1/4デコーダ６５、BLTデコーダ６７、センスアンプジェネレータ６９、コラムデコーダ７１、およびメモリコア部２７は、図７と同一である。
【０１２１】
図１９は、読み出し動作時の主要な信号のタイミングを示している。なお、図１１と同一の動作は、説明を省略する。この例では、読み出し動作とモードレジスタの設定とが交互に実行される。
【０１２２】
まず、図１７のコマンドラッチ１０８は、第１コマンドとしてRDAコマンドを取り込む。第１コマンドの取り込みに同期して、行アドレス信号RADが取り込まれる。RDAコマンドは、内部コマンド信号ICMDとして第１コマンド検出部１１０、第２コマンド検出部１１２に供給される。ここで、第１コマンドの取り込み時、取込信号ACLK1が出力され、取込信号ACLK2は出力されない。このため、第２コマンド検出部１１２が内部コマンド信号ICMDを取り込むことはない。
【０１２３】
第１コマンド検出部１１０の読み出しコマンド検出部１１０ａおよび書き込みコマンド検出部１１０ｂは、取込信号ACLK1に同期して内部コマンド信号ICMD（RDAコマンド）を取り込む。読み出しコマンド検出部１１０ａは、RDAコマンドが供給されたことを検出し、活性化信号RDACTを活性化する（図１９(a)）。書き込みコマンド検出部１１０ａは、WDAコマンドが供給されたことを検出できないため、活性化信号WRACTの非活性化状態を保持する。この後、メモリ制御部１０２およびメモリ動作部１０４は、活性化信号RDACTを受けて、図１１と同様に動作する。すなわち、最初のコマンドが供給されることにより、ワード線選択信号RASZが活性化され、プリチャージ制御信号PREが非活性化される。
【０１２４】
次に、コマンドラッチ１０８は、第２コマンドとしてLALコマンドを取り込む。第１コマンドの取り込みに同期して、列アドレス信号CADが取り込まれる。LALコマンドは、内部コマンド信号ICMDとして第１コマンド検出部１１０、第２コマンド検出部１１２に供給される。ここで、第２コマンドの取り込み時、取込信号ACLK2が出力され、取込信号ACLK1は出力されない。このため、第１コマンド検出部１１０が内部コマンド信号ICMDを取り込むことはない。
【０１２５】
第２コマンド検出部１１２の動作コマンド検出部１１２ａ、リフレッシュコマンド検出部１１２ｂ、およびモードレジスタコマンド検出部１１２ｃは、取込信号ACLK2に同期して内部コマンド信号ICMD（LALコマンド）を取り込む。動作コマンド検出部１１２ａは、LALコマンドが供給されたことを検出し、活性化信号LALACTを活性化する（図１９(b)）。リフレッシュコマンド検出部１１２ｂおよびモードレジスタコマンド検出部１１２ｃは、REFコマンドおよびMRSコマンドが供給されたことを検出できないため、活性化信号REFACTおよび活性化信号MRACTの非活性化状態を保持する。この後、メモリ制御部１０２およびメモリ動作部１０４は、図１１と同様に動作し、読み出し動作が実行される。
【０１２６】
さらに、最初の第１コマンド取り込みから４クロック目に、コマンドラッチ１０８は、第１コマンドとしてRDAコマンドを取り込む。第１コマンドの取り込み後の動作は、上述した動作と同じである。
【０１２７】
次に、コマンドラッチ１０８は、第２コマンドとしてMRSコマンドを取り込む。第２コマンド検出部１１２のモードレジスタコマンド検出部１１２ｃは、取込信号ACLK2に同期して内部コマンド信号ICMD（MRSコマンド）を取り込み、活性化信号MRACTを活性化する（図１９(c)）。図１８の制御回路１３２は、活性化信号MRACTを受け、出力禁止信号IODISを非活性化する（波形は図示せず）。図１７の入出力データラッチ１２４は、出力禁止信号IODISを受け、非活性化される。この結果、モードレジスタ設定モード時に、データ信号が外部に出力されることが防止される（図１９(d)）。この後、図示しないデータ線を介してモードレジスタの各ビットが設定される。
【０１２８】
図２０は、書き込み動作時の主要な信号のタイミングを示している。なお、図１９と同一の動作は、説明を省略する。この例では、書き込み動作とオートリフレッシュ動作とが交互に実行される。
【０１２９】
まず、図１７のコマンドラッチ１０８は、第１コマンドとしてWRAコマンドを取り込む。第１コマンドの取り込みに同期して、行アドレス信号RADが取り込まれる。第１コマンド検出部１１０の書き込みコマンド検出部１１０ｂは、取込信号ACLK1に同期して内部コマンド信号ICMD（WRAコマンド）を取り込み、活性化信号WRACTを活性化する（図２０(a)）。
【０１３０】
次に、コマンドラッチ１０８は、第２コマンドとしてLALコマンドを取り込む。第２コマンド検出部１１２の動作コマンド検出部１１２ａは、取込信号ACLK2に同期して内部コマンド信号ICMD（LALコマンド）を取り込み、活性化信号LALACTを活性化する（図２０(b)）。また、第２コマンドの取り込むクロック信号CLKの立ち上がりエッジ、およびその後のクロック信号CLKのエッジに同期して、書き込み信号が取り込まれる。そして、メモリ制御部１０２およびメモリ動作部１０４が動作し、書き込み動作が実行される。
【０１３１】
さらに、最初の第１コマンド取り込みから４クロック目に、コマンドラッチ１０８は、第１コマンドとしてWRAコマンドを取り込む。第１コマンドの取り込み後の動作は、上述した動作と同じである。次に、コマンドラッチ１０８は、第２コマンドとしてREFコマンドを取り込む。第２コマンド検出部１１２のリフレッシュコマンド検出部１１２ｂは、取込信号ACLK2に同期して内部コマンド信号ICMD（REFコマンド）を取り込み、活性化信号REFACTを活性化する（図２０(c)）。活性化信号REFACTの活性化により、オートリフレッシュ動作が実行される。また、活性化信号REFACTの活性化を受けてコラム選択信号CLの活性化が禁止され、不正なデータの書き込みが防止される。
【０１３２】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。特に、本発明は、内部回路を複数のステージに分け、各ステージをパイプライン処理することで読み出し動作および書き込み動作を実行するFCRAM等に適用することで、顕著な効果を得ることができる。
【０１３３】
図２１は、本発明の半導体記憶装置の動作制御方法の第３の実施形態および半導体記憶装置の第５の実施形態を示している。上述した実施形態と同一の回路・信号については、同一の符号を付し、これら回路・信号については、詳細な説明を省略する。
【０１３４】
この実施形態では、メモリ制御部１５８およびメモリ動作部１６０が図１６と相違している。その他の構成は、図１６と同一である。また、この実施形態のFCRAMは、データバス使用効率を向上するために、書き込みコマンドに対応して供給される書き込みデータを次の書き込みコマンドの供給時にメモリセルに書き込む“ディレイドライト”または“レイトライト”と称する機能を有している。
【０１３５】
図２２は、メモリ制御部１５８およびメモリ動作部１６０の詳細を示している。
メモリ制御部１５８は、図１８と異なるリフレッシュ制御回路１６２を備えている。メモリ動作部１６０は、図１８と異なるリード／ライトバッファ１６４を備えている。また、メモリ動作部１６０は、新たにI/Oスイッチ１６６および書き込みデータバッファ１６８を備えている。なお、特に図示してないが、メモリ動作部１６０は、書き込みアドレスを保持する書き込みアドレスバッファを有している。
【０１３６】
リフレッシュ制御回路１６２は、RASジェネレータ１２６からの制御信号、活性化信号REFACT、および書き込みデータバッファ１６８からの書き込みデータ有効信号WENを受け、制御信号をRASジェネレータ１２６に出力し、データバッファ１６８に書込制御信号WCONを出力している。
【０１３７】
書き込みデータ有効信号WENは、書き込みデータバッファ１６８に有効な書き込みデータDBUFが存在するときに、その情報（高レベル）をリフレッシュ制御回路１６２に伝達するための信号である。後述するように、リフレッシュ制御回路１６２は、書き込みデータ有効信号WENが高レベルの期間にリフレッシュコマンドREFを受けたとき、リフレッシュ動作を実行しない。リフレッシュ制御回路１６２は、書き込みデータ有効信号WENが低レベルの期間にリフレッシュコマンドREFを受けたときのみ、リフレッシュ動作を実行する。
【０１３８】
書込制御信号WCONは、リフレッシュコマンドREFを受けたときに出力される信号である。後述するように、書き込みデータバッファ１６８は、有効な書き込みデータDBUFが存在する状態で、書き込み制御信号WCONを受けたときのみ、このデータDBUFをリード／ライトバッファ１６４に出力する。そして、書き込み動作が実行される。
【０１３９】
I/Oスイッチ１６６は、読み出し動作時に、メモリコア部２７から読み出されるデータまたは書き込みデータバッファ１６８に保持されているデータDBUFのいずれかをデータスイッチ１３８に伝達する回路である。すなわち、書き込み動作により、書き込みデータおよび書き込みアドレスが書き込みデータバッファ１６８および図示しない書き込みアドレスバッファに保持された直後に、同一のアドレスに対して読み出し動作が実行された場合、書き込みデータバッファ１６８に保持されているデータDBUFが、I/Oスイッチ１６６およびデータスイッチ１３８を介して読み出しデータとして外部に出力される。
【０１４０】
図２３は、書き込み動作時の主要な信号のタイミングを示している。なお、図２０と同一の動作は、説明を省略する。この例では、書き込み動作およびオートリフレッシュ動作が実行された後、書き込み動作が連続して実行される。
最初の書き込み動作時に、書き込みデータバッファ１６８に保持されている有効な書き込みデータDBUFがメモリコア部２７に書き込まれる（図２３(a)）。また、書き込みデータバッファ１６８は、新たに供給された書き込み用のデータ入出力信号DQを取り込む（図２３(b)）。なお、リフレッシュ制御回路１６２は、有効な書き込みデータDBUFを保持しているため、高レベルの書き込みデータ有効信号WENを出力している（図２３(c)）。
【０１４１】
次に、WRAコマンドおよびREFコマンドが供給される（図２３(d)）。リフレッシュ制御回路１６２は、活性化信号REFACTおよび高レベルの書き込みデータ有効信号WENを受け、書き込み制御信号WCONを出力する（波形は図示せず）。書き込みデータバッファ１６８は、書き込み制御信号WCONを受け、保持しているデータDBUFをリード／ライトバッファ１６４に出力する。すなわち、書き込みデータバッファ１６８に有効なデータDBUFが存在する場合、FCRAMは、REFコマンドを受けたときに、まず書き込み動作を実行する。
【０１４２】
また、書き込みデータバッファ１６８は、書き込みデータ有効信号WENを低レベルにする（図２３(e)）。この後、活性化信号REFACTを受けてRASZが活性化し、リフレッシュ動作が実行される（図２３(f)）。図中、ビット線に波形に示した“Ｗ”は書き込み動作を示し、“REF”はリフレッシュ動作を示している。また、“（REF）”は、ワード線選択信号RASZの活性化によりワード線が選択され、自動的にリフレッシュ動作が実行されることを示している。
【０１４３】
次に、WRAコマンドおよびLALコマンドが供給される。このとき、書き込みデータバッファ１６８は、有効な書き込みデータを保持していないため（書き込みデータ有効信号WEN＝低レベル）、メモリコア部２７への書き込み動作は実行されない。すなわち、コラム線選択信号CLは、低レベルに保持される（図２３(g)）。また、書き込みデータバッファ１６８は、外部から供給された書き込み用のデータ入出力信号DQを取り込み（図２３(h)）、高レベルのWENを出力する（図２３(i)）。
さらに、WRAコマンドおよびLALコマンドが供給され、書き込み動作が実行される。
【０１４４】
図２４は、書き込み動作時の主要な信号のタイミングの別の例を示している。なお、図２３と同一の動作は、説明を省略する。この例では、書き込み動作の後、オートリフレッシュ動作が連続して２回実行され、さらに書き込み動作が実行される。最初の書き込み動作および最初のリフレッシュ動作は、図２３と同一である。
【０１４５】
次に、WRAコマンドおよびREFコマンドが供給される（図２４(a)）。このとき、書き込みデータバッファ１６８は、有効なデータを保持していないため、低レベルの書き込みデータ有効信号WENを出力している（図２４(b)）。このため、リフレッシュ制御回路１６２は、活性化信号REFACTおよび低レベルの書き込みデータ有効信号WENを受け、リフレッシュ動作を実行する。また、リフレッシュ制御回路１６２は、前回のリフレッシュ動作時に、書き込み制御信号WCONを非活性化している（波形は図示せず）。この結果、書き込みデータバッファ１６８は、非活性化された書き込み制御信号WCONを受けるため、書き込みデータバッファ１６８に保持されている無効な書き込みデータDBUFは、出力されない（図２４(c)）。
【０１４６】
この後、WRAコマンドおよびLALコマンドが供給され、書き込み動作が実行される。
【０１４７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ディレイドライト機能を有するFCRAMにも、容易に本発明を適用できる。
さらに、２番目のコマンドの入力により決定した動作モードが、オートリフレッシュモードのとき、書き込みデータバッファ１６８に有効なデータが存在する場合には、まず、書き込み動作を実行し、その後、リフレッシュ動作を実行した。このため、最初のコマンドの入力により動作を開始した回路を利用して、効率よく書き込み動作ができる。
【０１４８】
なお、上述した第１の実施形態では、書き込みデータ用のデータコンバータ７９を制御する書き込みデータ長制御回路８５を設け、書き込みデータのデータ長を制御した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。
例えば、読み出し動作用のデータコンバータ７７を制御する読み出しデータ長制御回路を設け、読み出しデータのデータ長を制御してもよい。この場合には、第２コマンドの入力時に決定した動作モードが、読み出し動作モードのときに、所定の端子に供給されている信号が、読み出しデータのデータ長を指定する情報として取り込まれる。そして、取り込んだ情報に基づいて、直接、読み出しデータ長の制御が行われる。このため、複数のデータを連続的に出力する場合に、複雑な制御を行うことなく出力データ長を変更することができる。また、読み出しが不要なデータ（指定されたデータ長より長い部分）については、出力制御を行う必要がないため、読み出し動作の制御時間が節約される。この結果、次のサイクルの最初のコマンドの入力時期を早めることができる。
【０１４９】
また、第２コマンドの入力時に決定した動作モードが、書き込み動作モードのときに、所定の端子に供給されている信号を、連続して供給される書き込みデータの一部を無効にするマスク情報として取り込み、取り込んだマスク情報に基づいて、書き込みデータの一部をマスクする制御を行ってもよい。この場合には、第２コマンドの入力時に決定した動作モードが、書き込み動作モードのときに、所定の端子に供給されている信号が、連続して供給される書き込みデータの一部を無効にするマスク情報として取り込まれる。そして、取り込んだマスク情報に基づいて、書き込みデータの一部をマスクする制御が行われる。マスク情報を専用の端子で制御するためには、書き込み動作に合わせて、その都度専用の端子から情報を取り込まなくてはならず、制御が複雑になる。第２コマンドの入力時にマスク情報を取り込むことで、複雑な制御を行うことなくマスク制御を行うことができる。
【０１５０】
書き込みデータのマスク制御と同様に、読み出しデータのマスク制御を行ってもよい。
また、上述した実施形態では、本発明をDRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、SRAM、フラッシュメモリ等の半導体記憶装置に適用しても、同様の効果を得ることができる。
【０１５１】
以上の実施形態において説明した発明を整理して以下の項を開示する。
（１）請求項１記載の半導体記憶装置の動作制御方法において、動作モードに、動作状態の設定を行うモードレジスタ設定モードと、メモリセルに記憶されたデータを保持するデータ保持モードとのいずれかを少なくとも含み、２番目のコマンド（第２コマンド）の入力により決定した動作モードが、前記モードレジスタ設定モードまたは前記データ保持モードのときに、これ等動作モードに移行する制御を行うことを特徴とする。
【０１５２】
この半導体記憶装置の動作制御方法では、内部動作を伴わないモードレジスタ設定モードでは、２番目のコマンドの入力を受けてから制御を開始しても、所定の期間内に制御が完了することが可能になる。同様に、データ保持モードでは、外部に対してデータの入出力を行う必要がないため、２番目のコマンドの入力を受けてから制御を開始しても、所定の期間内に制御が完了することが可能になる。
【０１５３】
（２）上記（１）の半導体記憶装置の動作制御方法において、２番目のコマンドの入力により決定した動作モードが、前記モードレジスタ設定モードのときに、アドレス端子に供給されている信号を、モードレジスタの各ビットを設定する情報として取り込むことを特徴とする。
この半導体記憶装置の動作制御方法では、最初のコマンド（第１コマンド）の入力時に、アドレス端子に供給されている信号をモードレジスタを設定する情報として取り込まなくてよいため、２番目のコマンドの入力まで、その情報を保持する必要がなく、制御回路が複雑になることが防止される。
【０１５４】
（３）上記（１）の半導体記憶装置の動作制御方法において、２番目のコマンドの入力により決定した動作モードが、前記データ保持モードのときに、その後、所定の端子に供給される信号が所定のレベルになったことを受けて、第２待機モードに移行する制御を行うことを特徴とする。
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力により決定した動作モードが、データ保持モードのときに、データ保持モードに移行する制御が行われる。その後、データ保持モード中に、所定の端子に供給される信号が所定のレベルにされると、第２待機モードに移行する制御が行われる。コマンドの入力とは別に所定の端子の信号の監視とを行うことで、特定の動作モード中に、別の動作モードに移行することが可能なる。
【０１５５】
（４）上記（３）の半導体記憶装置の動作制御方法において、前記データ保持モードは、所定のアドレスを生成し、メモリセルに記憶されたデータのリフレッシュ動作を行うオートリフレッシュモードであり、前記第２待機モードは、所定のアドレスを順次に生成し、メモリセルに記憶されたデータのリフレッシュ動作を間隔をおいて連続して行うセルフリフレッシュモードであることを特徴とする。
【０１５６】
この半導体記憶装置の動作制御方法では、オートリフレッシュモード中に、所定の端子に供給される信号が所定のレベルにされると、セルフリフレッシュモードに移行する制御が行われる。オートリフレッシュとセルフリフレッシュとの違いは、リフレッシュタイミングを外部から与えるか、自ら生成するかだけである。リフレッシュカウンタの制御およびリフレッシュ動作の制御は同一である。このため、セルフリフレッシュモードへの移行を、オートリフレッシュモードから連続的に行うことで、移行の制御が円滑かつ短時間に行われる。
【０１５７】
（５）請求項１記載の半導体記憶装置の動作制御方法において、所定の端子に供給される信号により、最初のコマンドの入力の取り込みを禁止する制御を行い、最初のコマンドの入力の取り込みが禁止状態のときに、所定の端子に供給される信号が所定のレベルになったことを受けて、第１待機モードに移行する制御を行うことを特徴とする。
【０１５８】
この半導体記憶装置の動作制御方法では、所定の端子に供給される信号により、最初のコマンドの入力の取り込みが禁止され、チップは待機状態になる。待機状態のときに、所定の端子に供給される信号が所定のレベルにされると、第１待機モードに移行する制御が行われる。最初のコマンドの入力を禁止して待機状態を作り、所定の端子の信号の監視とを行うことで、待機状態中に、コマンドの入力を行うことなく別の動作モードに移行することが可能なる。
【０１５９】
（６）上記（５）の半導体記憶装置の動作制御方法において、前記第１待機モードは、所定の入力回路を非活性化する低消費電力モードであることを特徴とする。
この半導体記憶装置の動作制御方法では、チップが待機状態のときに、所定の端子に供給される信号が所定のレベルにされると、低消費電力モードに移行する制御が行われる。低消費電力モードは、アクセス動作に直接関係がなくチップの状態の一つである。この低消費電力モードへの移行の制御が、端子に所定の信号を与えることで行われるため、使い勝手が向上される。
【０１６０】
（７）請求項１記載の半導体記憶装置の動作制御方法において、最初のコマンドの入力時に取り込んだアドレスに対応するワード線を選択する制御を行うことを特徴とする。
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力を待たずに、ワード線を選択する制御が行われるため、アクセス時間が高速化される。
【０１６１】
（８）上記（７）の半導体記憶装置の動作制御方法において、動作モードに、所定のアドレスを生成しメモリセルに記憶されたデータのリフレッシュ動作を行うオートリフレッシュモードを含み、２番目のコマンドの入力時に決定した動作モードが、オートリフレッシュモードのときに、最初のコマンドの入力時に取り込んだアドレスに対応するワード線を非選択する制御を行い、内部で生成した前記所定のアドレスに対応するワード線を選択する制御を行うことを特徴とする。
【０１６２】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、オートリフレッシュモードのときに、最初のコマンドの入力時に取り込んだアドレスに対応するワード線が非選択される。次に、内部で生成したリフレッシュアドレスに対応するワード線が選択される。このため、ワード線を選択し直すことで、確実にリフレッシュ動作が行われる。
【０１６３】
（９）上記（７）の半導体記憶装置の動作制御方法において、前記ワード線は、主ワード線と該主ワード線から分岐された副ワード線とで構成され、最初のコマンドの入力時に取り込むアドレスにより、少なくとも副ワード線を特定し、選択する制御を行うことを特徴とする。
この半導体記憶装置の動作制御方法では、最初のコマンドの入力時に取り込むアドレスにより、少なくとも副ワード線が特定され、選択される。このため、最初のコマンドの入力後に、２番目のコマンドを待たずに所定のメモリセルのアクセスに必要な回路を動作させることが可能になる。したがって、アクセス時間が高速化される。
【０１６４】
（１０）請求項１記載の半導体記憶装置の動作制御方法において、各コマンドの入力の取り込みをクロックに同期して行うとともに、２番目のコマンドの入力の取り込みを、最初のコマンドの入力の半クロック後または１クロック後に行うことを特徴とする。
この半導体記憶装置の動作制御方法では、最初のコマンドの入力および２番目のコマンドの入力の取り込みは、クロックに同期して行われる。２番目のコマンドの入力の取り込みは、最初のコマンドの入力の半クロック後または１クロック後に行われる。このため、２番目のコマンドの入力時に得られる情報が、最初のコマンドの入力後から短時間で制御に反映される。この結果、コマンドの入力を２回に分けて行ったときに、２番目のコマンドに対応する制御の遅れを最小限にすることが可能になる。
【０１６５】
（１１）請求項１記載の半導体記憶装置の動作制御方法において、最初のコマンドの入力時にコラムデコーダの活性化を開始し、２番目のコマンドの入力時に取り込んだアドレスを使用して、コラム選択線の選択を行うことを特徴とする。
この半導体記憶装置の動作制御方法では、最初のコマンドの入力時に、先ずコラムデコーダ７の活性化が開始される。２番目のコマンドの入力時に決定した動作モードが書き込み動作モードまたは読み出し動作モードのときに、取り込んだアドレスを使用してコラム選択線の選択が行われる。コラム選択線を選択するアドレスが決まる前に、予めコラムデコーダを活性化されるため、アクセス時間が高速化される。
【０１６６】
（１２）請求項１記載の半導体記憶装置の動作制御方法において、２番目のコマンドの入力時に決定した動作モードが、前記書き込み動作モードのときに、所定の端子に供給されている信号を、書き込みデータのデータ長を指定する情報として取り込み、取り込んだ情報に基づいて、書き込みデータ長の制御を行うことを特徴とする。
【０１６７】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、書き込み動作モードのときに、所定の端子に供給されている信号が、書き込みデータのデータ長を指定する情報として取り込まれる。そして、取り込んだ情報に基づいて、直接、書き込みデータ長の制御が行われる。このため、書き込み動作時に、入出力端子から複数のデータを連続的に取り込む場合に、複雑な制御を行うことなく取り込むデータ長を変更することが可能なる。また、書き込みが不要なデータ（指定されたデータ長より長い部分）については、書き込み制御を行う必要がないため、書き込み動作の制御時間が節約される。この結果、次のサイクルの最初のコマンドの入力時期が早められる。書き込みデータのデータ長の変更は、入出力回路の制御のみで行えるため、２番目のコマンドの入力時に情報を取り込むことで、確実に制御が行われる。
【０１６８】
（１３）請求項１記載の半導体記憶装置の動作制御方法において、２番目のコマンドの入力時に決定した動作モードが、前記書き込み動作モードのときに、所定の端子に供給されている信号を、連続して供給される書き込みデータの一部を無効にするマスク情報として取り込み、取り込んだマスク情報に基づいて、書き込みデータの一部をマスクする制御を行うことを特徴とする。
【０１６９】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、書き込み動作モードのときに、所定の端子に供給されている信号が、連続して供給される書き込みデータの一部を無効にするマスク情報として取り込まれる。そして、取り込んだマスク情報に基づいて、書き込みデータの一部をマスクする制御が行われる。マスク情報を専用の端子で制御するためには、書き込み動作に合わせて、その都度専用の端子から情報を取り込まなくてはならず、制御が複雑になる。２番目のコマンドの入力時にマスク情報を取り込むことで、複雑な制御を行うことなくマスク制御が行われる。
【０１７０】
（１４）請求項１記載の半導体記憶装置の動作制御方法において、２番目のコマンドの入力時に決定した動作モードが、前記読み出し動作モードのときに、所定の端子に供給されている信号を、読み出しデータのデータ長を指定する情報として取り込み、取り込んだ情報に基づいて、読み出しデータ長の制御を行うことを特徴とする。
【０１７１】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、読み出し動作モードのときに、所定の端子に供給されている信号が、読み出しデータのデータ長を指定する情報として取り込まれる。そして、取り込んだ情報に基づいて、直接、読み出しデータ長の制御が行われる。このため、読み出し動作時に、入出力端子から複数のデータを連続的に出力する場合に、複雑な制御を行うことなく出力するデータ長を変更することが可能なる。また、読み出しが不要なデータ（指定されたデータ長より長い部分）については、出力制御を行う必要がないため、読み出し動作の制御時間が節約される。この結果、次のサイクルの最初のコマンドの入力時期が早められる。読み出しデータのデータ長の変更は、入出力回路の制御のみで行えるため、２番目のコマンドの入力時に情報を取り込むことで、確実に制御が行われる。
【０１７２】
（１５）請求項１記載の半導体記憶装置の動作制御方法において、２番目のコマンドの入力時に決定した動作モードが、前記読み出し動作モードのときに、所定の端子に供給されている信号を、連続して出力される読み出しデータの一部を無効にするマスク情報として取り込み、取り込んだマスク情報に基づいて、読み出しデータの一部をマスクする制御を行うことを特徴とする。
【０１７３】
この半導体記憶装置の動作制御方法では、２番目のコマンドの入力時に決定した動作モードが、読み出し動作モードのときに、所定の端子に供給されている信号が、連続して出力される読み出しデータの一部を無効にするマスク情報として取り込まれる。そして、取り込んだマスク情報に基づいて、読み出しデータの一部をマスクする制御が行われる。マスク情報を専用の端子で制御するためには、読み出し動作に合わせて、その都度専用の端子から情報を取り込まなくてはならず、制御が複雑になる。２番目のコマンドの入力時にマスク情報を取り込むことで、複雑な制御を行うことなくマスク制御が行われる。
【０１７４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１７５】
【発明の効果】
本発明の半導体記憶装置の動作制御方法では、コマンドの入力に必要な端子数を低減することができる。コマンドの入力に専用の端子を設けている場合には、チップサイズを低減することができる。端子数の制約によりパッケージサイズが大型化することを防止することができる。
【０１７６】
本発明の半導体記憶装置の動作制御方法では、コマンドの入力を２回に分けた場合にもアクセス時間を高速化することができる。
【０１７７】
本発明の半導体記憶装置では、コマンドの入力に必要な端子数を低減することができる。コマンドの入力に専用の端子を設けている場合には、チップサイズを低減することができる。端子数の制約によりパッケージサイズが大型化することを防止することができる。
本発明の半導体記憶装置では、コマンドの入力に必要な端子数を低減することができる。コマンドの入力に専用の端子を設けている場合には、チップサイズを低減することができる。端子数の制約によりパッケージサイズが大型化することを防止することができる。コマンドの入力を２回に分けた場合にもアクセス時間を高速化することができる。
【０１７８】
本発明の半導体記憶装置では、複雑なコマンド体系を有する半導体記憶装置においても、コマンド制御回路を容易に設計できる。この結果、設計の検証を容易にできる。
【図面の簡単な説明】
【図１】 本発明の基本原理を示すフローチャートである。
【図２】 本発明の基本原理を示すブロック図である。
【図３】本発明の半導体記憶装置の動作制御方法および半導体記憶装置の第１の実施形態を示す状態遷移図である。
【図４】本発明の半導体記憶装置の動作制御方法および半導体記憶装置の第１の実施形態におけるチップの全体構成図である。
【図５】図４のデコード部の詳細を示すブロック図である。
【図６】図５のモードレジスタの詳細を示す説明図である。
【図７】図４のメモリ動作部の詳細を示すブロック図である。
【図８】図７のコラムデコーダの詳細を示す回路図である。
【図９】図７のメモリコア部の詳細を示すブロック図である。
【図１０】図４の入出力部の詳細を示すブロック図である。
【図１１】本発明の半導体記憶装置の動作制御方法および半導体記憶装置の第１の実施形態における読み出し動作を示すタイミング図である。
【図１２】メモリ動作部の別の構成例を示すブロック図である。
【図１３】本発明の半導体記憶装置の第２の実施形態を示すブロック図である。
【図１４】バッファおよびコマンドデコーダの詳細を示すブロック図である。
【図１５】本発明の半導体記憶装置の第３の実施形態を示すブロック図である。
【図１６】本発明の半導体記憶装置の動作制御方法の第２の実施形態および半導体記憶装置の第４の実施形態におけるチップの全体構成図である。
【図１７】図１６のデコード部および入出力部の詳細を示すブロック図である。
【図１８】図１６のメモリ制御部およびメモリ動作部の詳細を示すブロック図である。
【図１９】図１６の半導体記憶装置の読み出し動作を示すタイミング図である。
【図２０】図１６の半導体記憶装置の書き込み動作を示すタイミング図である。
【図２１】本発明の半導体記憶装置の動作制御方法の第３の実施形態および半導体記憶装置の第５の実施形態におけるチップの全体構成図である。
【図２２】図２１のメモリ制御部およびメモリ動作部の詳細を示すブロック図である。
【図２３】図２１の半導体記憶装置の読み出し動作を示すタイミング図である。
【図２４】図２１の半導体記憶装置の書き込み動作を示すタイミング図である。
【符号の説明】
２１ デコード部
２３ メモリ動作部
２５ 入出力部
２７ メモリコア部
２７ａ 主ワードデコーダ
２７ｂ 1/4ワードセレクタ
２７ｃ 副ワード線ドライバ
２７ｄ 副ワードデコーダ
２７ｅ センスアンプ
２９ クロックバッファ
３１、３１ａ 制御信号バッファ
３３ パワーダウン信号ラッチ
３５、３５ａ 行アドレスバッファ
３７ 列アドレスバッファ
３９ コマンドデコーダ
４１ コマンドラッチ
４３ リフレッシュカウンタ
４５ 行アドレスラッチ
４７ 列アドレスラッチ
４９ モードレジスタ
５１ モード制御回路
５３ RASジェネレータ
５５ プリチャージジェネレータ
５７ 第１制御回路
５９ａ、５９ｂ プリデコーダ
６１ ブロックデコーダ
６３ ワードデコーダ
６５ １/4デコーダ
６７ BLTデコーダ
６９ センスアンプジェネレータ
７１ コラムデコーダ
７３ 第２制御回路
７５ リード/ライトバッファ
７７、７９ データコンバータ
８１ データ出力バッファ
８３ データ入力バッファ
８５ 書き込みデータ長制御回路
８７ 書き込みバッファ
８９ａ、８９ｂ 書き込みアドレスバッファ
９１ デコード部
９２ 取込制御回路
９３ コマンドデコーダ
９４ａ、９４ｂ 取込回路
９５ａ、９５ｂ デコード回路
９６ クロックバッファ
９７ コマンドデコーダ
９８ａ、９８ｂ 取込回路
１００ デコード部
１０２ メモリ制御部
１０４ メモリ動作部
１０６ 入出力部
１０８ コマンドラッチ
１１０ 第１コマンド検出部
１１０ａ 読み出しコマンド検出部
１１０ｂ 書き込みコマンド検出部
１１２ 第２コマンド検出部
１１２ａ 動作コマンド検出部
１１２ｂ リフレッシュコマンド検出部
１１２ｃ モードレジスタコマンド検出部
１１４ 行アドレスバッファ
１１６ 列アドレスバッファ
１１８ 行アドレスラッチ
１２０ 列アドレスラッチ
１２２ 入出力データバッファ
１２４ 入出力データラッチ
１２６ RASジェネレータ
１２８ リフレッシュ制御回路
１３０ モードレジスタ
１３２ 制御回路
１３４ 行アドレススイッチ
１３６ 列アドレススイッチ
１３８ データスイッチ
１４０ 第１制御回路
１４２ ブロックデコーダ
１４４ 行アドレスラッチ
１４６ 列アドレスラッチ
１４８ プリデコーダ
１５０ プリデコーダ
１５２ 第２制御回路
１５４ リード／ライトバッファ
１５８ メモリ制御部
１６０ メモリ動作部
１６２ リフレッシュ制御回路
１６４ リード／ライトバッファ
１６６ I/Oスイッチ
１６８ 書き込みデータバッファ
A14-A0 アドレス信号、アドレス
ACLK1、ACLK2 取込信号
ACON1、ACON2 取込制御信号
BA1、BA0 バンクアドレス信号、バンクアドレス端子
CLK クロック信号、クロック端子
/CS チップセレクト信号、チップセレクト端子
DBUF 書き込みデータ
DQ15-DQ0、DQ データ入出力信号、データ入出力端子
FB フィードバック信号
FN ファンクション信号、ファンクション端子
ICAD 内部列アドレス信号
ICMD 内部コマンド信号
IRAD 内部行アドレス信号
IODIS 出力禁止信号
MC メモリセル
PD パワーダウン信号、パワーダウン端子
RDACT、WRACT、LALACT、REFACT、MRACT 活性化信号
WCON 書込制御信号
WEN 書き込みデータ有効信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an operation control method for a semiconductor memory device having a plurality of operation modes and a semiconductor memory device having a plurality of operation modes.
[0002]
[Prior art]
Conventionally, in a semiconductor memory device such as a DRAM, the number of terminals is reduced by receiving different address signals twice from the same address terminal. A semiconductor memory device that receives multiplexed address signals in this manner can be accommodated in a small package despite its large storage capacity.
[0003]
SDRAM (synchronous DRAM) is known as another semiconductor memory device that receives multiplexed address signals. In SDRAM, an input / output interface circuit is operated at high speed in synchronization with a clock signal, and data can be written / read at high speed.
SDRAM can perform a write operation and a read operation on a plurality of memory cells connected to the same word line at high speed. On the other hand, for a memory cell connected to a different word line, the word line must be reselected at the same timing as the conventional DRAM. For this reason, at the time of random access, only an access time comparable to that of DRAM can be obtained.
[0004]
In the SDRAM, an operation mode is determined by inputting a command once, and the determined operation mode is executed. Therefore, many command input terminals such as a chip select signal / CS, a row address strobe signal / RAS, a column address strobe signal / CAS, a write enable signal / WE, and a clock enable signal CKE are required. Further, since the input order of each command is not determined, the timing for performing the bit line precharge operation cannot be generated inside the chip. Therefore, in order to perform the precharge operation of the bit line, it is necessary to give a precharge command from the outside of the chip.
[0005]
On the other hand, FCRAM (Fast Cycle RAM) has been developed as a DRAM that can greatly shorten the operation cycle and perform high-speed data write and read operations during random access.
In FCRAM, the internal operation is divided into three stages, and each stage operates in a self-contained manner. Therefore, not only the data input / output unit, but also the operation of fetching an address and the operation of the memory core unit can be performed. The operation cycle is shortened by pipeline processing. In addition, since the fastest access time is given the highest priority in the FCRAM, the address terminals are demultiplexed and the address signal is input at the same time as the command is input. Then, the operation mode is determined by inputting the command once, and the determined operation mode is executed.
[0006]
[Problems to be solved by the invention]
By the way, the SDRAM described above has a problem that the number of command input terminals is large. When the number of command input terminals is large, control of an external circuit for inputting a command becomes complicated.
Further, in the above-described FCRAM, since the address is not multiplexed, there is a problem that the number of terminals is increased as compared with DRAM and SDRAM having the same storage capacity. The increase in the number of terminals necessitates a large number of address pads, address input circuits, and the like, resulting in a problem that the chip size increases. Further, as a result of an increase in the number of terminals, there is a possibility that the package size becomes large. In particular, in the case of CSP (Chip Size Package), which is becoming the mainstream at present, the balls for connecting to the printed circuit board are arranged two-dimensionally, so depending on the number of terminals, the package size depends on the number of terminals. There was a risk of growth.
[0007]
An object of the present invention is to reduce the number of terminals necessary for inputting a command and the number of terminals necessary for inputting an address.
Another object of the present invention is to reduce the number of terminals and prevent an increase in chip size and package size.
Another object of the present invention is to maintain a high-speed operation cycle even by reducing the number of terminals.
[0008]
Another object of the present invention is to capture signals in particular at high speeds in order to maintain a fast operating cycle.
[0009]
[Means for Solving the Problems]
  FIG.The present inventionIt is a flowchart which shows the basic principle of.
[0010]
  The present inventionIn the semiconductor memory device operation control method, a signal supplied from a predetermined terminal is fetched as a command in a plurality of times, and the operation mode is sequentially narrowed down based on the command at each time, and the internal operation is performed according to the narrowed operation mode. The circuit is controlled. Since the information necessary for determining the operation mode is fetched in a plurality of times and the operation mode is narrowed down, the number of terminals required for command input is reduced. In particular, when a dedicated terminal is provided for inputting a command, circuits such as an input pad and an input circuit become unnecessary, and the chip size is reduced. For example, when commands are taken in two or three times using two terminals, four or eight types of operation modes can be identified, respectively. Since the number of terminals is reduced, an increase in package size due to the restriction on the number of terminals is prevented.
[0011]
  The present inventionIn the semiconductor memory device operation control method, command input is performed in two steps. The input of the first command narrows down a plurality of operation modes. At this time, control is performed to operate a part of the circuit necessary for executing the predetermined operation mode among the narrowed operation modes. Then, the operation mode is determined by the input of the second command, and when this operation mode is a predetermined operation mode, control for operating the remaining circuits is performed. Since a part of the predetermined operation mode is executed in advance when the first command is input, the access time can be increased even when the command input is divided into two times.
[0012]
  The present inventionIn the operation control method of the semiconductor memory device, the write operation mode and the read operation mode are distinguished when the first command is input. That is, the operation mode narrowed down by the input of the first command does not include both the write operation mode and the read operation mode. Then, when the first command is input, an operation of a circuit common to the write operation mode and the read operation mode is started. The access time is increased by starting the operation of the circuits necessary for the write operation and the read operation in advance.
[0014]
  FIG.The present inventionIt is a block diagram which shows the basic principle of.
  The present inventionThe semiconductor memory device includes command control circuits 39 and 41. The command control circuits 31 and 41 receive a signal supplied from a predetermined terminal in a plurality of times as commands, sequentially narrow down the operation mode based on the command of each time, and configure the internal circuit according to the narrowed operation mode. Control. Since the information necessary for determining the operation mode is fetched in a plurality of times and the operation mode is narrowed down, the number of terminals required for command input is reduced. In particular, when a dedicated terminal is provided for inputting a command, circuits such as an input pad and an input circuit become unnecessary, and the chip size is reduced. Since the number of terminals is reduced, an increase in package size due to the restriction on the number of terminals is prevented.
[0015]
  The present inventionIn the semiconductor memory device, the command control circuits 39 and 41 take in a signal supplied from a predetermined terminal in two steps as a command. The command control circuits 39 and 41 narrow down the operation mode when the first command is input, and control to operate a part of the circuits necessary for executing the predetermined operation mode among the narrowed operation modes. The command control circuits 39 and 41 determine the operation mode when the second command is input, and perform control to operate the remaining circuits when the determined operation mode is the predetermined operation mode.
[0016]
Since the information necessary for determining the operation mode is fetched in a plurality of times, the number of terminals required for command input is reduced. In particular, when a dedicated terminal is provided for inputting a command, circuits such as an input pad and an input circuit become unnecessary, and the chip size is reduced. Since the number of terminals is reduced, an increase in package size due to the restriction on the number of terminals is prevented. Since a part of the predetermined operation mode is executed in advance when the first command is input, the access time can be increased even when the command input is divided into two times.
[0017]
  The present inventionIn the semiconductor memory device, the command control circuit includes a plurality of fetch circuits. Each capturing circuit captures the signal supplied in a plurality of times each time. In other words, different capture circuits operate in accordance with the timing at which signals are supplied, and the internal circuit is controlled. Therefore, the command control circuit can be easily designed even in a semiconductor memory device having a complicated command system. As a result, design verification becomes easy.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
  Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
  FIG. 3 shows a state transition diagram in the first embodiment of the operation control method of the semiconductor memory device of the present invention and the first embodiment of the semiconductor memory device of the present invention.Show.
[0020]
The semiconductor memory device of this embodiment is formed as a DRAM having a function of dividing an internal circuit into three stages and performing a pipeline operation on each of the internal circuits.
The DRAM has six operation modes and three operation states. The operation modes include a low power consumption mode, a mode register setting mode, a read operation mode, a write operation mode, an auto refresh mode, and a self refresh mode. The operation state includes a standby state, an active state R, and an active state W.
[0021]
Transition to each operation mode and each operation state is performed when the RDA command, WRA command, DESL command, MRS command, LAL command, REF command, SELFN command, SELFX command, PDEX command, and PDEN command are received. Is called. The arrow indicates the direction of transition.
The RDA command, WRA command, DESL command, MRS command, LAL command, and REF command are commands determined by a chip select signal / CS and a function signal FN, which will be described later. Among these commands, the RDA command, the WRA command, and the DESL command indicated by thick solid lines are called first commands and are commands that can be accepted from the standby state. The MRS command, the LAL command, and the REF command indicated by the thick broken lines are called second commands and are commands that can be accepted in the active state R or the active state W. That is, the second command is a command that can be received after receiving the first command. Therefore, the transition to the read operation mode, the write operation mode, the mode register setting mode, and the auto refresh mode is performed by receiving the second command after receiving the first command. The active state R is a state in which the read command mode may be entered by the second command. The active state W is a state in which there is a possibility of shifting to the write operation mode by the second command.
[0022]
A SELFN command, a SELFX command, a PDEN command, and a PDEX command indicated by a thin solid line are commands determined by a high level or a low level of a power down signal PD described later. That is, when the power down signal PD is set to a low level in the auto refresh mode, the control shifts to the self refresh mode (SELFN command). When the power-down signal PD is set to a high level in the self-refresh mode, the control shifts to a standby state (SELFX command). When the power down signal PD is set to a low level in the standby state, the control shifts to the low power consumption mode (PDEN command). When the power down signal PD is set to a high level in the low power consumption mode, the control shifts to a standby state (PDEX command).
[0023]
A thin broken line indicates that the operation mode is automatically returned to the standby state after execution. After the read operation, write operation, mode register setting, and auto refresh operation are performed, the control automatically shifts to the standby state.
[Table 1]

Table 1 shows a state of a signal for receiving the first command. In the table, the symbol “LH” indicates a change from a low level to a high level, the symbol “H” indicates a high level state, the symbol “L” indicates a low level, and the symbol “X” indicates any high level or Low level, symbol “BA” indicates a predetermined bank address, and symbol “UA” indicates a predetermined upper address.
[0024]
The DESL command is accepted when the chip select signal / CS is high at the rising edge of the clock signal CLK. The chip is again in a standby state upon receipt of a DESL command. That is, the DESL command is a command that holds the non-selected state of the chip.
[0025]
The RDA command is accepted when the chip select signal / CS is at a low level and the function signal FN is at a high level at the rising edge of the clock signal CLK. Simultaneously with the reception of the RDA command, the bank address signals BA1 and BA0 are taken in as bank addresses and the address signals A14-A0 are taken in as upper addresses (for example, row addresses). The chip state becomes the active state R upon receipt of the RDA command.
[0026]
The WRA command is accepted when the chip select signal / CS is at a low level and the function signal FN is at a low level at the rising edge of the clock signal CLK. Simultaneously with the reception of the WRA command, the bank address signals BA1 and BA0 are taken in as bank addresses and the address signals A14-A0 are taken in as upper addresses (for example, row addresses). The state of the chip becomes the active state W upon receipt of the WRA command.
[Table 2]

Table 2 shows a state of a signal for receiving the second command. In the table, symbols “V”, “WBL0”, and “WBL1” indicate a predetermined high level or low level, and a symbol “LA” indicates a predetermined lower address.
The LAL command is accepted when the chip select signal / CS is high at the rising edge of the clock signal CLK. Simultaneously with acceptance of the LAL command, bank address signals BA1 and BA0 are taken as bank addresses, address signal A14 is taken as WBL0 bits, address signal A13 is taken as WBL1 bits, and address signals A12-A0 are taken as lower addresses (for example, column addresses). It is. When the chip control receives the LAL command in the active state R, the chip shifts to the read operation mode and executes the read operation. When the chip control receives the LAL command in the active state W, the chip shifts to the write operation mode and executes the write operation. That is, the operation mode is narrowed down from the newly acquired LAL command based on the already acquired command (RDA command or WRA command). In other words, the operation mode is not determined only by the LAL command.
[0027]
The MRS command is accepted when the chip select signal / CS is at a low level at the rising edge of the clock signal CLK. Simultaneously with the reception of the MRS command, the low levels of the bank address signals BA1, BA0 and the address signals A14-A13 are captured, and a predetermined value is captured from the address signals A12-A0. The values of the address signals A12-A0 are used for setting a mode register 49 described later.
[0028]
The REF command is accepted when the chip select signal / CS is at a low level at the rising edge of the clock signal CLK. Upon receiving the REF command, the control of the chip shifts to the auto refresh mode and executes the auto refresh operation.
The LAL command is a common command for the write operation or the read operation, and whether to execute the write operation or the read operation depends on the first command. Both the MRS command and the REF command are accepted when the chip select signal / CS is at a low level.
[0029]
Therefore, the DRAM of the present invention can perform a read operation, a write operation, a mode register setting, and an auto refresh by using only the chip select signal / CS and the function signal FN as command signals. In addition, a read / write terminal such as / WE is not required for read and write operations.
[Table 3]

Table 3 shows details of the WBL0 and WBL1 bits set when receiving the LAL command shown in Table 2. The WBL0 bit and the WBL1 bit are bits for setting the number of write data during a write operation described later. The burst length is the number of data signals that can be input / output by one write operation or read operation.
[0030]
When the burst length BL is “2”, all data write operations are performed when the WBL0 bit is low. When the WBL0 bit is high, only the first data is written.
When the burst length BL is “4”, when the WBL0 bit is high and the WBL1 bit is low, all data is written. When the WBL0 bit is low and the WBL1 bit is high, only the first two data are written. When both the WBL0 and WBL1 bits are high, only the first data is written.
[0031]
When the burst length BL is “8”, when both the WBL0 bit and the WBL1 bit are at a low level, a write operation for all data is performed. When the WBL0 bit is high and the WBL1 bit is low, only the first four data are written. When the WBL0 bit is low and the WBL1 bit is high, only the first two data are written. When both the WBL0 and WBL1 bits are high, only the first data is written.
[0032]
After completing the write operation for the set number of write data, the control immediately shifts from the write operation mode to the standby state. For this reason, it is possible to prevent an unnecessary write operation and reduce the time required for the write cycle.
[Table 4]

Table 4 shows signal states in the low power consumption mode and the self-refresh mode.
[0033]
The transition to the low power consumption mode is performed in the standby state when the chip select signal / CS is at a high level and the power down signal PD changes from a high level to a low level (PDEN command). During the transition to the low power consumption mode, the low power consumption mode state is maintained by maintaining the low level of the power down signal PD. That is, as will be described later, the input buffers other than the input buffer that receives the power down signal PD are inactivated. Release from the low power consumption mode is performed when the chip select signal / CS is in a high level and the power down signal PD is changed from a low level to a high level (PDEX command).
[0034]
The transition to the self-refresh mode is performed in the auto-refresh mode when the power-down signal PD changes from a high level to a low level while the chip select signal / CS is at a low level (SELFN command). During the transition to the self-refresh mode, the self-refresh mode state is maintained by maintaining the low level of the power-down signal PD. That is, the self refresh operation is continuously performed. The self-refresh mode is released when the chip select signal / CS is at a high level and the power down signal PD changes from a low level to a high level (SELFX command).
[0035]
FIG. 4 shows the overall structure of a DRAM to which the present invention is applied.
The DRAM includes a decoding unit 21, four memory operation units 23, and an input / output unit 25. The decoding unit 21 is a block that performs control corresponding to the first stage. The memory operation unit 23 is a block that performs control corresponding to the second stage. The input / output unit 25 is a block that performs control corresponding to the third stage. These three blocks each have a function of performing a pipeline operation independently. Each memory operation unit 23 includes a memory core unit 27.
[0036]
The decode unit 21 receives a clock signal CLK, power from the outside via a clock terminal CLK, a power down terminal PD, a chip select terminal / CS, a function terminal FN, bank address terminals BA1, BA0, and address terminals A14-A0. Down signal PD, chip select signal / CS, function signal FN, bank address signals BA1, BA0, and address signals A14-A0 are supplied. The decode unit 21 outputs an activation signal ACT, a bank address signal B-ADD, an internal clock signal CLKIN, a control signal CNT1, and a mode control signal MD.
[0037]
Each memory operation unit 23 is supplied with an activation signal ACT and a bank address signal B-ADD. Each memory operation unit 23 outputs a control signal CNT2, a predecode signal PDECC, and a read data signal RDATA to the input / output unit 25, and receives a write data signal WDATA from the input / output unit 25.
Data input / output signals DQ15-DQ0 are externally supplied to the input / output unit 25 via data input / output terminals DQ15-DQ0. The input / output unit 25 is supplied with a control signal CNT1, an internal clock signal CLKIN, and a mode control signal MD from the decoding unit 21.
[0038]
In addition, the thick arrow in the figure indicates a plurality of signal lines. In addition, in order to make the following explanation easy to understand, for example, each clock signal name may be abbreviated such as “clock signal CLK” as “CLK signal” and “chip select signal / CS” as “/ CS signal”. is there.
FIG. 5 shows details of the decoding unit 21 shown in FIG. The decoding unit 21 is a block that mainly inputs and decodes commands and addresses. After decoding each signal, the decoding unit 21 is automatically reset to receive the next command and address signal.
[0039]
The decoding unit 21 includes a clock buffer 29, a control signal buffer 31, a power down signal latch 33, a row address buffer 35, a column address buffer 37, a command decoder 39, a command latch 41, a refresh counter 43, a row address latch 45, and a column address latch. 47, a mode register 49, and a mode control circuit 51.
[0040]
The clock buffer 29 receives the clock signal CLK and outputs an internal clock signal CLKIN. The control signal buffer 31 takes in the chip select signal / CS and the function signal FN in synchronization with the internal clock signal CLKIN, and outputs the taken signals to the command decoder 39 as internal signals CIN. The power down signal latch 33 captures the power down signal PD in synchronization with the internal clock signal CLKIN, and outputs the captured signal to the command decoder 39 as the internal power down signal PDIN. Row address buffer 35 fetches bank address signals BA1-BA0 and address signals A14-A0 in synchronization with internal clock signal CLKIN, and outputs the fetched signals to row address latch 45 and mode register 49 as internal row address signal ADRIN. Circuit. The column address buffer 37 is a circuit that takes in the address signals A8-A0 in synchronization with the internal clock signal CLKIN and outputs the taken signals to the column address latch 47 and the mode register 49 as the internal column address signal ADCIN. A predetermined control signal CNT1 supplied to the row address buffer 35 and the column address buffer 37 is a signal for inactivating the row address buffer 35 and the column address buffer 37 in the low power consumption mode.
[0041]
The command decoder 39 receives the internal clock signal CLKIN, the internal signal CIN, and the internal power-down signal PDIN, decodes the command, and generates a control signal CNT1 for controlling other circuits and an activation signal ACT for controlling the memory operation unit 23. This is a circuit to be generated. The control signal CNT1 includes a plurality of signals, and each signal controls each circuit. The command decoder 39 outputs the contents of the fetched first command to the command latch 41 via the command signal CMD1. The command decoder 39 receives the content of the first command latched by the command latch 41 via the command signal CMD2. The command latch 41 has a function of latching the content of the first command, and is a circuit for storing whether the chip is in the active state R or the active state W shown in FIG.
[0042]
The refresh counter 43 is a circuit that receives a predetermined control signal CNT1 and outputs an internally generated refresh address ADREF when the operation mode is the auto-refresh mode or the self-refresh mode.
The row address latch 45 is a circuit that outputs the internal row address signal ADRIN or the refresh address ADREF as the bank address B-ADD. The column address latch 47 is a circuit that outputs the internal column address signal ADCIN or the refresh address ADREF as the bank address B-ADD.
[0043]
The mode register 49 is a register that sets the state of the chip. The mode register 49 receives the internal row address signal ADRIN, the internal column address signal ADCIN, and a predetermined control signal CNT1, and outputs a mode setting signal MSET.
The mode control circuit 51 is a circuit that receives the contents (data latency DL, burst type, burst length BL, which will be described later) set in the mode register 49 via a mode setting signal MSET and outputs a mode control signal MD.
[0044]
FIG. 6 shows the contents of each bit of the mode register 49. The mode register 49 is composed of 15 bits corresponding to the bank address signals BA1, BA0 and address signals A12-A0. The 8 bits corresponding to the bank address signals BA1 and BA0 and the address signals A12 to A7 are designed to always write a low level. The 3 bits corresponding to the address signals A6-A4 are bits for setting the data latency DL that determines the input / output timing of the data signal to “2” or “3”. The bit corresponding to the address signal A3 is a bit for setting the burst type BT, which is the input / output order of the data signal, to “sequential” or “interleaved”. The 3 bits corresponding to the address signals A2-A0 are bits for setting the burst length BL to any one of “2”, “4”, and “8”.
[0045]
FIG. 7 shows details of the memory operation unit 23. The memory operation unit 23 includes a RAS generator 53, a precharge generator 55, a first control circuit 57, predecoders 59a and 59b, a block decoder 61, a word decoder 63, a 1/4 decoder 65, a BLT decoder 67, a sense amplifier generator 69, A column decoder 71, a second control circuit 73, and a read / write buffer 75 are provided.
[0046]
The RAS generator 53 is a circuit that receives the activation signal ACT and outputs a precharge control signal PRE and a word line selection signal RASZ to the first control circuit 57. The RAS generator 53 outputs a control signal P1 having substantially the same timing as the word line selection signal RASZ to the precharge generator 55 and receives the control signal P2 from the precharge generator 55. The precharge generator 55 is a circuit that outputs the control signal P2 after a predetermined time after receiving the control signal P1.
[0047]
The first control circuit 57 is a circuit that receives the precharge control signal PRE and the word line selection signal RASZ and outputs a control signal CNT2. The control signal CNT2 is composed of a plurality of signals, and each includes a word decoder 63, a 1/4 decoder 65, a BLT decoder 67, predecoders 59a and 59b, a sense amplifier generator 69, a column decoder 71, a second control circuit 73, and an input / output. Supplied to the unit 25. Two control signals CNT2 are supplied to the input / output unit 25.
[0048]
The predecoder 59a is a circuit that receives a predetermined control signal CNT2 and a bank address B-ADD and outputs a predecode signal PDECR and a predecode signal PDECB. The predecoder 59b is a circuit that receives a predetermined control signal CNT2 and a bank address B-ADD and outputs a predecode signal PDECC.
The block decoder 61 is a circuit that receives the predecode signal PDECB from the predecoder 59a and outputs a decode signal DECB.
[0049]
The word decoder 63 is a circuit that receives a predetermined control signal CNT2, a decode signal DECB, and a predecode signal PDECR, and outputs a main word line decode signal WDEC to the memory core unit 27.
The 1/4 decoder 65 is a circuit that receives a predetermined control signal CNT2 and predecode signals PDECR and PDECC and outputs a sub-word line decode signal 1 / 4DEC to the memory core unit 27. The sub word line decode signal 1 / 4DEC is a signal for selecting one of the four sub word lines branched from the selected main word line.
[0050]
The BLT decoder 67 is a circuit that receives a predetermined control signal CNT2, a decode signal DECB, and a predecode signal PDECR, and outputs a bit line transfer decode signal BLT to the memory core unit 27.
The sense amplifier generator 69 is a circuit that receives a predetermined control signal CNT2, a decode signal DECB, and predecode signals PDECR and PDECC, and outputs sense amplifier activation signals MW and SW to the memory core unit 27.
[0051]
The column decoder 71 is a circuit that receives a predetermined control signal CNT2 and a predecode signal PDECC, and outputs a column line selection signal CL for selecting a column selection line (not shown) to the memory core unit 27. As shown in FIG. 8, the column decoder 71 includes a plurality of decoding circuits 71a. Each decode circuit 71a includes NAND gates 71b and 71c and a plurality of inverters connected in cascade through inverters. Predecode signals PDECC (a), PDECC (b), and PDECC (c) are supplied to the NAND gate 71b on the input side. The output NAND gate 71c is supplied with the logic output from the NAND gate 71b and the control signal CNT2.
[0052]
The second control circuit 73 shown in FIG. 7 is a circuit that receives a predetermined control signal CNT2 and a predecode signal PDECC and outputs a control signal CNT3 for controlling the read / write buffer 75.
The read / write buffer 75 is controlled by the control signal CNT3, transfers the write data signal WDATA sent from the input / output unit 25 to the memory core unit 27 during the write operation, and is output from the memory core unit 27 during the read operation. This is a circuit for transferring data to the input / output unit 25 as a read data signal RDATA.
[0053]
FIG. 9 shows an outline of the memory core unit 27. In the memory core section 27, a plurality of main word decoders 27a, 1/4 word selectors 27b, sub word line drivers 27c, sub word decoders 27d, sense amplifiers 27e, and memory cells MC are arranged.
The main word decoder 27a is a circuit that receives a main word line decode signal WDEC and selects a predetermined main word line MWL. The 1/4 word selector 27c, the sub word line driver 27b, and the sub word decoder 27d are circuits that receive a sub word line decode signal 1 / 4DEC and select a predetermined sub word line SWL. By selecting the main word line MWL and the sub word line SWL, for example, the main word line MWL and the sub word line SWL indicated by bold lines are selected in one read operation. Data is output from the memory cell MC connected to the selected main word line MWL and sub word line SWL.
[0054]
The sense amplifier 27e is, for example, a circuit that amplifies and outputs data output from the memory cell and rewrites the amplified data to the memory cell during a read operation.
FIG. 10 shows details of the input / output unit 25. The input / output unit 25 includes a data converter 77 for read operation, a data converter 79 for write operation, a data output buffer 81, a data input buffer 83, and a write data length control circuit 85.
[0055]
The data converter 77 is a circuit that performs parallel-serial conversion on the read data signal RDATA supplied from the read / write buffer 75 in FIG. 7 and outputs the converted output data DOUT to the data output buffer 81. The data converter 79 is a circuit that converts the input data DIN supplied from the data input buffer 83 from serial to parallel, and outputs the converted write data signal WDATA to the read / write buffer 75 of FIG. The data converters 77 and 79 are respectively supplied with a predetermined control signal CNT1, a predetermined control signal CNT2, a predecode signal PDECC, a mode control signal MD having data latency DL information, and an internal clock signal CLKIN.
[0056]
The write data length control circuit 85 is a circuit that receives a predetermined control signal CNT1 and outputs a control signal CNT3 for controlling the data length during the write operation to the data converter 79. The write data length is specified by the WBL0 and WBL1 bits supplied from the address terminals A14 to A13 when the LAL command is input during the write operation (see Table 3).
Hereinafter, a read operation will be described as an example of the operation of the above-described DRAM.
[0057]
As shown in FIG. 3, in the read operation, after the chip is changed from the standby state to the active state R by the RDA command (first command), the chip is set to the read operation mode by the LAL command (second command). Done in
FIG. 11 shows the timings of main signals during the read operation.
First, the control signal buffer 31 of FIG. 5 takes in the first command in synchronization with the rising edge of the CLK signal (FIG. 11 (a)). The command decoder 39 receives the internal signal CIN taken in by the control signal buffer 31, and sets the ACT signal to high level for a predetermined period (FIG. 11 (b)).
[0058]
The row address buffer 35 in FIG. 5 takes in the addresses from the BA1-BA0 signal and the A14-A0 signal simultaneously with taking in the first command. The row address latch 45 outputs the internal row address signal ADRIN output from the row address buffer 35 as the bank address B-ADD (FIG. 11 (c)).
The RDA command changes the chip state to the active state R. Since there is no transition from the active state R to the write operation mode, the read operation and the write operation are distinguished at this point. That is, the operation mode is narrowed down by taking in the first command.
[0059]
Upon receiving the ACT signal, the RAS generator 53 in FIG. 7 sets the word line selection signal RASZ to the high level for a predetermined period and sets the precharge control signal PRE to the low level (FIG. 11 (d)). Thereafter, the precharge operation of the bit line is stopped. Furthermore, a predetermined main word line MWL and sub word line SWL are selected without waiting for the input of the second command. In the state where the first command is fetched, the second stage control, that is, the memory operation unit 23 operates.
[0060]
At this time, the column decoder 71 receives the control signal CNT2 at the NAND gate 71c before receiving the predecode signals PDECC (a), PDECC (b), and PDECC (c) as shown in FIG. . Therefore, the column decoder 71 waits for the predecode signals PDECC (a), PDECC (b), and PDECC (c), and the operation is speeded up.
The control signal buffer 31 in FIG. 5 captures the second command at the rising edge of the next CLK signal that has captured the first command (FIG. 11 (e)). For this reason, the information obtained when the second command is input is reflected in the control in a short time after the input of the first command. As a result, when the command is input twice, the control delay corresponding to the second command can be minimized. The control up to this point is performed in common for the WRA command.
[0061]
The command decoder 39 receives the internal signal CIN and decodes that the input command is an LAL command. With the LAL command, the chip status is set to the read operation mode. That is, the operation mode is determined by inputting a command twice. Since the operation mode is narrowed down sequentially by inputting the command twice, the number of terminals required to input the command is reduced.
[0062]
The column address buffer 37 fetches an address from the A8-A0 signal simultaneously with fetching the second command. The column address latch 47 outputs the internal column address signal ADCIN output from the column address buffer 37 as the bank address B-ADD (FIG. 11 (f)). Since the address required for the read operation is fetched in two steps, the number of address terminals is greatly reduced. As a result, address pads, address input circuits and the like are reduced, and the chip size is reduced. Since the number of terminals is reduced, the package size is prevented from increasing due to the restriction on the number of terminals.
[0063]
Note that after receiving the first command, the memory operation unit 23 continues to operate. Read data is output from the memory cell MC connected to the selected sub-word line SWL to a bit line (not shown) (FIG. 11 (g)).
The BLT decoder 67 in FIG. 7 receives the CNT2 signal and a predetermined address, and sets the BLT signal to a low level (FIG. 11 (h)). The sense amplifier generator 69 receives the CNT2 signal and a predetermined address and sets the sense amplifier activation signals MW and SW to high level (FIG. 11 (j)).
[0064]
The sense amplifier is activated by the high level of the sense amplifier activation signals MW and SW (“ACTV” in FIG. 11), and amplifies the signal level of the bit line (FIG. 11 (k)).
The column decoder 71 receives the CNT2 signal and the predecode signal PDECC and sets the column line selection signal CL to high level (FIG. 11 (l)). In response to the high level of the CL signal, the data signal DATA is output from the memory core unit 27 to the read / write buffer 75 (FIG. 11 (m)).
[0065]
The read / write buffer 75 outputs the data signal DATA as a read data signal RDATA to the data converter 77 in FIG. The data converter 77 converts the read data signal RDATA from parallel to serial and outputs the data as the data input / output signals DQ15 to DQ0 via the data output buffer 81 (FIG. 11 (n)).
[0066]
Further, the RAS generator 53 of FIG. 7 receives the output signal P2 from the precharge generator 55 and sets the PRE signal to a high level (FIG. 11 (o)). The first control circuit 57 receives the low level of the PRE signal and outputs a control signal CNT2 to the BLT decoder 67 and the sense amplifier generator 69. The BLT decoder 67 sets the BLT signal to a high level and stops outputting data from the sense amplifier (FIG. 11 (p)). The sense amplifier generator 69 sets the MW signal and SW signal to a low level (FIG. 11 (q)) and deactivates the sense amplifier (“RESET” in FIG. 11).
[0067]
Further, the first command is fetched in the next read cycle at the fourth clock from the fetching of the first first command. Upon receiving the command input, the ACT signal becomes high level for a predetermined period (FIG. 11 (r)). Due to the high level of the ACT signal, the PRE signal becomes low level, and the precharge operation of the bit line is performed (FIG. 11 (s)). That is, the precharge operation is automatically performed inside the chip in accordance with the first command of the next cycle.
[0068]
At this time, the memory operation unit 23 and the input / output unit 25 perform a read operation in the first read cycle. Since the decoding unit 21, the memory operation unit 23, and the input / output unit 25 can operate independently of each other, such a pipeline operation is possible. Thereafter, the first command of the next read cycle is fetched every four clocks.
[0069]
In the timing chart shown in FIG. 11, the operation for one of the four banks is shown. In practice, by alternately accessing two banks every two clocks, read data is output without interruption in synchronization with each clock.
Next, the write operation will be described.
In the write operation, almost the same operation as the read operation described above is performed until the address is fetched by the second command.
[0070]
First, as shown in FIG. 3, when the WRA command is received as the first command during the standby state, the state of the chip becomes the active state W. At this time, upper write addresses (BA1-BA0, A14-A0) are taken in at the same time.
Thereafter, when the LAL command is taken in as the second command, the control shifts to the write operation mode. At the same time, the lower write address (A8-A0) and write data length (WBL0, WBL1) are fetched. In addition, write data (DQ15-DQ0) is continuously taken in synchronization with the CLK signal.
[0071]
The number of fetches is the maximum value of the burst length set in the mode register. The actual number of captures is performed according to the write data length information captured at the same time as the second command. For example, when the burst length is “4” and the WBL0 and WBL1 fetched as the write data length are low level and high level, respectively, the fetch count is two as shown in Table 3. The write data length control circuit 85 directly controls the number of fetches based on the write data length fetched at the same time as the second command. Therefore, when a plurality of data is fetched continuously, complicated control is not performed. The write data length is controlled. Since the write data length can be controlled only by the control of the input / output unit 25, by taking in the information when the second command is input, the control linked to the write operation is performed with a margin.
[0072]
The write data continuously taken in is sequentially supplied to the data converter 79 via the data input buffer 83 shown in FIG. The data converter 79 performs serial / parallel conversion on the captured data. The data converter 79 outputs the converted data to the memory operation unit 23 as write data WDATA. The memory operation unit 23 performs an operation of writing data to a predetermined memory cell.
[0073]
Here, the input / output unit 25 and the memory operation unit 23 operate the set number of times of capture. After the operation, the write operation mode ends, and the control shifts to the standby state. In other words, write control is not performed on data that does not need to be written (portion longer than the specified data length), so that the control time of the write operation is saved. As a result, the input timing of the first command in the next cycle is advanced.
[0074]
Next, the mode register setting mode will be described.
Transition to the mode register setting mode is performed by receiving an MRS command as the second command in the active state R. When shifting to the mode register setting mode, the contents to be set in the mode register are captured from the BA0-BA1 signal and the A14-A0 signal simultaneously with the capture of the MRS command. In the mode register setting mode that does not involve an internal operation, even if the control is started after receiving the input of the second command, the control can be completed within a predetermined period. Since it is not necessary to capture the contents to be set in the mode register when the first command is input, it is not necessary to hold the setting contents until the second command is input, and the control circuit is prevented from becoming complicated.
[0075]
Next, the auto refresh mode will be described.
The transition to the auto refresh mode is performed by receiving the REF command as the second command in the active state W. In the auto-refresh mode, since it is not necessary to input / output data to / from the outside, even if control is started after receiving the input of the second command, it is possible to complete the control within a predetermined period. .
[0076]
When the chip receives the REF command, the chip controls to deselect the main word line MWL and the sub word line SWL selected by the input of the first command. Thereafter, the chip performs control to select the main word line MWL and the sub word line SWL corresponding to the address generated by the refresh counter 43 in FIG. For this reason, the refresh operation is reliably performed.
[0077]
Next, the self refresh mode will be described.
The transition to the self-refresh mode is performed by setting the PD signal to a low level in the auto-refresh mode. That is, by monitoring the PD signal separately from the command input, it is possible to shift to the self-refresh mode during the auto-refresh mode.
[0078]
The only difference between auto-refresh and self-refresh is whether the refresh timing is given externally or generated by itself. The control of the refresh counter 43 and the control of the refresh operation are the same. For this reason, transition to the self-refresh mode is continuously performed from the auto-refresh mode, so that the transition is controlled smoothly and in a short time.
[0079]
Next, the low power consumption mode will be described.
The transition to the low power consumption mode is performed by setting the PD signal to a low level in the standby state. That is, by monitoring the PD signal separately from the command input, it is possible to shift to the low power consumption mode during the standby state. The low power consumption mode is one of the states of the chip that is not directly related to the access operation. Since the shift control to the low power consumption mode is performed by receiving the PD signal in the standby state, the usability is improved.
[0080]
As described above, in the semiconductor memory device operation control method and semiconductor memory device of this embodiment, the information necessary for determining the operation mode is fetched in two steps. For this reason, the number of terminals required for command input can be reduced. In the present embodiment, five modes including a standby state, a read operation mode, a write operation mode, a mode register setting mode, and an auto refresh mode can be controlled by the chip select signal / CS and the function signal FN. Note that in the case where a dedicated terminal is provided for command input, the number of terminals can be reduced. For this reason, circuits, such as an input pad and an input circuit, can be reduced and chip size can be reduced. Since the number of terminals is reduced, it is possible to prevent an increase in package size due to restrictions on the number of terminals.
[0081]
The operation mode is narrowed down by inputting the first command, and the write operation mode and the read operation mode are distinguished. Then, after inputting the first command, the operation of the circuit common to the write operation mode and the read operation mode is started. Therefore, the operation of circuits necessary for the write operation and the read operation can be started in advance, and the access time can be increased.
[0082]
When the first command is input, a part of the address necessary for the write operation or the read operation is taken, and when the operation mode determined by the input of the second command is the write operation mode or the read operation mode, the write operation or the read operation is performed. The rest of the addresses needed for. For this reason, the address required for the write operation or the read operation can be taken in twice, and the number of address terminals can be greatly reduced. As a result, address pads, address input circuits and the like are reduced, and the chip size is reduced. Since the number of terminals is reduced, the package size can be prevented from increasing due to the restriction on the number of terminals.
[0083]
When the REF command was received as the second command in the active state W, control for shifting to the auto refresh mode was performed. In the auto-refresh mode, since it is not necessary to input / output data to / from the outside, the control can be completed within a predetermined period even if the control is started after receiving the input of the second command.
Control was performed to shift to the mode register setting mode when the MRS command was received as the second command in the active state R. In the mode register setting mode that does not involve an internal operation, even if the control is started after receiving the input of the second command, the control can be completed within a predetermined period.
[0084]
Further, when the first command is input, it is not necessary to capture the contents to be set in the mode register 49 and hold the captured contents, so that the control circuit can be prevented from becoming complicated.
The operation mode transition was controlled by monitoring the PD signal separately from the command input. For this reason, for example, the self-refresh mode can be shifted during the auto-refresh mode, and the low-power consumption mode can be shifted during the standby state.
[0085]
In auto-refresh mode, control was made to shift to self-refresh mode when a low level of the PD signal was received. For this reason, the transition to the self-refresh mode can be continuously performed from the auto-refresh mode, and the transition can be controlled smoothly and in a short time.
Control was performed to hold the standby state when a high level of the PD signal was received during the standby state. Therefore, by monitoring the low level of the PD signal, it is possible to shift to another operation mode without inputting a command during the standby state.
[0086]
Control was made to shift to the low power consumption mode when a low level of the PD signal was received in the standby state. For this reason, it is possible to easily shift to the low power consumption mode that is not directly related to the access operation, and the usability can be improved.
Simultaneously with the capture of the first command, an address necessary for selecting the main word line MWL and the sub word line SWL was captured. For this reason, after fetching the first command, the memory operation unit 23 can be operated without waiting for the input of the second command, and the predetermined main word line MWL and sub word line SWL can be selected. Therefore, at the time of the read operation, data stored in a predetermined memory cell in advance can be taken out to the bit line only by taking in the first command, and the access time can be increased. Also in the write operation, it is possible to connect the memory cell to which writing is expected in advance and the bit line only by taking in the first command, and the access time can be increased.
[0087]
When shifting to the auto refresh mode, the main word line MWL and sub word line SWL selected by the input of the first command are deselected, and the main word line MWL and sub word corresponding to the address generated by the refresh counter 43 are deselected. Line SWL was selected. For this reason, the refresh operation can be reliably performed.
The control signal buffer 31 fetches the second command at the rising edge of the next CLK signal that fetches the first command. For this reason, the information obtained when the second command is input can be reflected in the control in a short time after the input of the first command. As a result, when the command is input twice, the control delay corresponding to the second command can be minimized.
[0088]
After receiving the first command, the column decoder 71 receives the control signal CNT2 and activates the NAND gate 71c before receiving the predecode signal PDECC generated by the input of the second command. Therefore, the operation of the column decoder 71 can be speeded up.
The write data length control circuit 85 directly controls the number of fetches corresponding to the write data length when writing data. For this reason, when a plurality of data are continuously captured, it is possible to capture only the write data required to perform complicated control. Since the data length of the write data can be controlled only by the input / output unit 25, the control can be reliably performed only by taking in the information when the second command is input.
[0089]
FIG. 12 shows another configuration example of the memory operation unit 23.
The memory operation unit 23 includes a write buffer 87 and write address buffers 89a and 89b. The other circuits are the same as those shown in FIG. The write buffer 87 is a circuit that receives the write data WDATA, temporarily holds the received data in accordance with a predetermined control signal CNT2, and outputs the data to the read / write buffer 75. The write address buffers 89a and 89b are circuits that receive a predetermined control signal CNT2, control the predecoders 59a and 59b, and temporarily hold the bank address B-ADD supplied to the predecoders 59a and 59b.
[0090]
In the memory operation unit 23 shown in FIG. 12, the write operation can be performed using the write data and the write address captured in the previous write operation mode. In this case, at the time of the write operation, the write operation can be started using the write address and the write data fetched last time, and the write cycle can be completed early. Therefore, even when the read operation is performed after the write operation, the circuit operation of the read cycle can be started early.
[0091]
  FIG. 13 shows a second embodiment of the semiconductor memory device of the present invention.Show.The same circuits and signals as those in the first embodiment are denoted by the same reference numerals, and detailed description of these circuits and signals is omitted.
  In this embodiment, a decoding unit 91 is different from that of the first embodiment. Other configurations are the same as those of the first embodiment.
[0092]
The decoding unit 91 includes a clock buffer 29, an acquisition control circuit 92, a control signal buffer 31a, a power down signal latch 33, a row address buffer 35a, a column address buffer 37a, a command decoder 93, a refresh counter 43, a row address latch 45, a column An address latch 47, a mode register 49, and a mode control circuit 51 are provided.
[0093]
Unlike the first embodiment, the control signal buffer 31a, the row address buffer 35a, and the column address buffer 37a are circuits that receive each signal asynchronously with the internal clock signal CLKIN. The capture control circuit 92 receives the internal clock signal CLKIN and the feedback signal FB from the command decoder 93, and outputs capture control signals ACON1 and ACON2. The command decoder 93 receives the internal clock signal CLKIN, the capture control signals ACON1, ACON2, the internal signal CIN, the internal power down signal PDIN, and the internal row address signal ADRIN0, decodes the command, and controls the other circuits. CNT1 and activation signals ACT1 and ACT2 are output. Circuit configurations other than those described above and their connection relationships are the same as those in the first embodiment.
[0094]
FIG. 14 shows details of the control signal buffer 31a, the row address buffer 35a, and the command decoder 93.
The control signal buffer 31a and the row address buffer 35a have a plurality of input circuits 31b and 35b that receive signals, respectively. The internal signal CIN and the internal row address signal ADRIN0 output from the input circuits 31b and 35b are output to the capture circuits 94a and 94b corresponding to the activation signals ACT1 and ACT2 of the command decoder 93, respectively.
[0095]
The command decoder 93 has three capture circuits 94a and decode circuits 95a corresponding to the activation signal ACT1, and three capture circuits 94b and decode circuits 95b corresponding to the activation signal ACT2. Each capture circuit 94a is activated when the capture control signal ACON1 is activated, captures the internal signal CIN or the internal row address signal ADRIN0 in synchronization with the internal clock signal CLKIN, and outputs the captured signal to the decode circuit 95a. ing. Each fetch circuit 94b is activated when the fetch control signal ACON2 is activated, fetches the internal signal CIN or the internal row address signal ADRIN0 in synchronization with the internal clock signal CLKIN, and outputs the fetched signal to the decode circuit 95b. ing. The decode circuits 95a and 95b output the decoding results as activation signals ACT1 and ACT2. The decode circuit 95a outputs the feedback signal FB to the fetch control circuit 92.
[0096]
In the semiconductor memory device of this embodiment, first, at the time of non-operation, the capture control circuit 92 receives the deactivation of the feedback signal FB, activates the capture control signal ACON1, and deactivates the capture control signal ACON2. ing.
When the first command is input, the command decoder 93 receives the activation of the capture control signal ACON1, activates the capture circuit 94a, and outputs the decode result as an activation signal ACT1 to a predetermined circuit. At this time, the capture circuit 94b is deactivated. That is, the chip select signal / CS, the function signal FN, and the row address signal A0 corresponding to the first command are decoded by the decode circuit 95a. The decode circuit 95a activates the feedback signal FB at almost the same timing as the output of the activation signal ACT1.
[0097]
In response to the activation of the feedback signal FB, the capture control circuit 92 activates the capture control signal ACON2 and deactivates the capture control signal ACON1. The command decoder 93 receives the activation of the capture control signal ACON2, activates the capture circuit 94b, and outputs the decoding result as an activation signal ACT2 to a predetermined circuit. At this time, the acquisition circuit 94a is inactivated. That is, the chip select signal / CS, the function signal FN, and the row address signal A0 corresponding to the next command are decoded by the decode circuit 95b. The capture circuits 94a and 94b capture signals in synchronization with different edges of the internal clock signal CLKIN.
[0098]
In this embodiment, command control is performed even in a semiconductor memory device having a complicated command system by separately configuring the capture circuits 93a and 93b and the decode circuits 93c and 93d according to the activation signals ACT1 and ACT2. The circuit can be designed easily. As a result, design verification becomes easy.
Since the signal is directly captured by the same clock signal, the capture control becomes faster. As a result, the operation of the internal circuit can be started quickly, and the access time can be shortened.
Since the command switching is not controlled by a clock signal but is performed by a capturing unit inside the chip, it is possible to easily cope with command switching of a semiconductor memory device operating at a high frequency.
[0099]
The internal clock signal CLKIN, which is a common trigger signal for the capture circuits 94a and 94b, is directly supplied from the outside via the clock buffer 29. Since the clock buffer 29 is not controlled by other control signals, the delay of the internal clock signal CLKIN with respect to the clock signal CLK is minimized. As a result, the capture control of the capture circuits 94a and 94b can be performed at high speed, and the command decoder 93 and the internal circuit can be started early. Therefore, the access time can be shortened.
[0100]
  FIG. 15 shows details of the decoding unit in the third embodiment of the semiconductor memory device of the invention.Show.The same circuits and signals as those in the first and second embodiments are denoted by the same reference numerals, and detailed description of these circuits and signals is omitted.
  In this embodiment, a clock buffer 96 and a command decoder 97 are different from those of the second embodiment. Other configurations are the same as those of the second embodiment.
[0101]
The clock buffer 96 receives the clock signal CLK from the outside, and outputs the received clock signal CLK as the capture signal ACLK1 when the feedback signal FB is activated, and outputs it as the capture signal ACLK2 when the feedback signal FB is deactivated. ing. The capture signal ACLK1 is not output when the feedback signal FB is inactive. Similarly, the capture signal ACLK2 is not output when the feedback signal FB is activated.
[0102]
Command decoder 97 has three capture circuits 98a and decode circuit 95a receiving capture signal ACLK1, and three capture circuits 98b and decode circuit 95b corresponding to activation signal ACT2 and receiving capture signal ACLK2. is doing. Capture circuit 98a and decode circuit 95a are formed corresponding to activation signal ACT1, and capture circuit 98b and decode circuit 95b are formed corresponding to activation signal ACT2. Each capture circuit 98a captures the internal signal CIN or the internal row address signal ADRIN0 in synchronization with the capture signal ACLK1, and outputs the captured signal to the decode circuit 95a. Each capture circuit 98b captures the internal signal CIN or the internal row address signal ADRIN0 in synchronization with the capture signal ACLK2, and outputs the captured signal to the decode circuit 95b. The decode circuits 95a and 95b are the same as those in the second embodiment.
[0103]
In this embodiment, the capture circuits 98a and 98b corresponding to the activation signals ACT1 and ACT2 capture signals in synchronization with different capture signals ACLK1 and ACLK2, respectively. The capture signals ACLK1 and ACLK2 are supplied only to the capture circuits 98a and 98b that capture the signals, respectively, and the load (parasitic capacitance) of these wirings is minimized.
That is, in this embodiment, when the number of capture circuits 98a and 98b is large, the load (parasitic capacitance) of the wiring of each clock signal can be reduced by dividing the clock signal that captures the signal into a plurality. This is particularly effective when the number of command input terminals is large.
[0104]
  Next, a second embodiment of an operation control method for a semiconductor memory device and a fourth embodiment of a semiconductor memory device according to the present invention will be described.explain.The same circuits and signals as those in the above-described embodiment are denoted by the same reference numerals, and detailed description of these circuits and signals is omitted.
[0105]
The semiconductor memory device of this embodiment is formed as an FCRAM having a function of dividing an internal circuit into three stages and performing a pipeline operation for each. The state transition diagram of this FCRAM is the same as FIG. That is, the FCRAM shifts to the active state R when it receives the RDA command as the first command, and shifts to the active state W when it receives the WRA command as the first command. When the FCRAM receives the LAL command and the MRS command as the second command in the active state R, the FCRAM shifts to the read operation mode and the mode register setting mode, respectively. When the FCRAM receives the LAL command and the REF command as the second command in the active state W, the FCRAM shifts to the write operation mode and the auto refresh mode, respectively.
[0106]
FIG. 16 shows the overall configuration of the FCRAM to which the present invention is applied.
The FCRAM includes a decoding unit 100, a memory control unit 102, four memory operation units 104, and an input / output unit 106. The memory operation unit 104 is generally referred to as a “bank” and has the same memory core unit 27 as that of the first embodiment. The thick arrows in the figure indicate a plurality of signal lines.
[0107]
The decoding unit 100 receives the clock signal CLK, the command signal CMD, the row address signal RAD, and the column address signal CAD, and receives activation signals RDACT, WRACT, WRACT, WRACT, WRACT, LALACT, REFACT, MRACT, the internal row address signal IRAD, and the internal column address signal ICAD are output to the memory control unit 102. The memory control unit 102 receives a signal from the decoding unit 100 and outputs an activation signal ACT 2, an internal row address signal IRAD 2, and an internal column address signal ICAD 2 to the memory operation unit 104. Further, the memory control unit 102 outputs an output prohibition signal IODIS to the input / output unit 106. The input / output unit 106 inputs / outputs a data input / output signal DQ to / from the outside of the chip, and inputs / outputs a data signal DATA to / from the memory operation unit 104.
[0108]
FIG. 17 shows details of the decoding unit 100 and the input / output unit 106.
The decode unit 100 includes a clock buffer 96, a command latch 108, a first command detection unit 110, a second command detection unit 112, a row address buffer 114, a column address buffer 116, a row address latch 118, and a column address latch 120. . The input / output unit 106 includes an input / output data buffer 122 and an input / output data latch 124.
[0109]
The clock buffer 96 is the same circuit as FIG. The clock buffer 96 is controlled by the feedback signal FB, and outputs the capture signal ACLK1 when the first command is input, and outputs the capture signal ACLK2 when the second command is input. The command latch 108 receives the command signal CMD and outputs the received signal as an internal command signal ICMD.
[0110]
The first command detection unit 110 includes a read command detection unit 110a and a write command detection unit 110b. The read command detection unit 110a captures the internal command signal ICMD in synchronization with the capture signal ACLK1 and activates the activation signal RDACT when the captured signal is an RDA command. The write command detection unit detection unit 110b captures the internal command signal ICMD in synchronization with the capture signal ACLK1, and activates the activation signal WRACT when the captured signal is a WDA command.
[0111]
The second command detection unit 112 includes an operation command detection unit 112a, a refresh command detection unit 112b, and a mode register command detection unit 112c. The operation command detection unit 112a takes in the internal command signal ICMD in synchronization with the take-in signal ACLK2, and activates the activation signal LALACT when the taken-in signal is an LAL command. The refresh command detection unit 112b captures the internal command signal ICMD in synchronization with the capture signal ACLK2, and activates the activation signal REFACT when the captured signal is a REF command. The mode register command detection unit 112c captures the internal command signal ICMD in synchronization with the capture signal ACLK2, and activates the activation signal MRACT when the captured signal is an MRS command.
[0112]
Row address buffer 114 receives row address signal RAD and outputs the received signal to row address latch 118. Row address latch 118 fetches an address signal in synchronization with fetch signal ACLK1, and outputs the fetched signal as internal row address signal IRAD. The column address buffer 116 receives the column address signal CAD and outputs the received signal to the column address latch 120. The column address latch 120 fetches an address signal in synchronization with the fetch signal ACLK2, and outputs the fetched signal as an internal column address signal ICAD.
[0113]
The input / output data buffer 122 inputs / outputs a data input / output signal DQ to / from the outside of the chip, and inputs / outputs these signals to / from the input / output data latch 124. The input / output data latch 124 has a function of converting the serial data signal supplied from the input / output data buffer 122 into parallel data, and converting the parallel data signal DATA supplied from the memory operation unit 104 into serial data. ing. The input / output data latch 124 stops the output of the data signal to the input / output data buffer 122 when receiving the output inhibition signal IODIS.
[0114]
FIG. 18 shows details of the memory control unit 102 and the memory operation unit 104.
The memory control unit 102 includes a RAS generator 126, a refresh control circuit 128, a refresh counter 43, a mode register 130 and its control circuit 132, a row address switch 134, a column address switch 136, and a data switch 138. The memory operation unit 104 includes a first control circuit 140, a block decoder 142, a row address latch 144, a column address latch 146, a predecoder 148, a predecoder 150, a second control circuit 152, a read / write buffer 154, a word decoder 63, A 1/4 decoder 65, a BLT decoder 67, a sense amplifier generator 69, a column decoder 71, and a memory core unit 27 are provided.
[0115]
The RAS generator 126 receives activation signals RDACT, WRACT, and LALACT, and outputs control signals to the refresh control circuit 128, the refresh counter 43, the mode register 130, the control circuit 132, and a first control circuit 140 described later. . The RAS generator 126 has the same function as the RAS generator 53 shown in FIG.
[0116]
The refresh control circuit 128 receives the control signal and the activation signal REFACT from the RAS generator 126 and outputs a control signal to the RAS generator 126. That is, the refresh control circuit 128 controls the RAS generator 126 when the activation signal REFACT is activated (in the auto refresh mode). The refresh counter 43 counts up in response to a control signal from the RAS generator 126, and outputs a refresh address REFADD that is a counter value.
[0117]
The mode register 130 and the control circuit 132 receive the control signal and the activation signal MRACT from the RAS generator 126, and output the output inhibition signal IODIS when the activation signal MRACT is activated. The mode register 130 is connected to a data signal line (not shown), and the mode register 130 is set by a data signal supplied via the data signal line.
[0118]
The row address switch 134 outputs either the internal row address signal IRAD or the refresh address REFADD to the row address latch 144. Column address switch 136 receives internal column address signal ICAD and outputs the received signal to column address latch 146. Further, the address signal is supplied to one of the four memory operation units 104 by the switching operation of the row address switch 134 and the column address switch 136.
[0119]
The data switch 138 is a circuit that inputs / outputs a data signal (DATA) to / from any of the four memory operation units 104.
The first control circuit 140 is a circuit that receives a control signal from the RAS generator 126 and controls the word decoder 63 and the like. The first control circuit 140 has the same function as the first control circuit 57 shown in FIG.
The row address latch 144 and the column address latch 146 are circuits that latch an address signal for each memory operation unit 104.
[0120]
The block decoder 142, predecoders 148 and 150, the second control circuit 152, and the read / write buffer 154 are the block decoder 61, predecoders 59a and 59b, the second control circuit 73, and the read / write buffer shown in FIG. It has the same function as 75. The word decoder 63, 1/4 decoder 65, BLT decoder 67, sense amplifier generator 69, column decoder 71, and memory core unit 27 are the same as in FIG.
[0121]
FIG. 19 shows the timings of main signals during the read operation. The description of the same operation as that in FIG. 11 is omitted. In this example, the read operation and the mode register setting are executed alternately.
[0122]
First, the command latch 108 in FIG. 17 takes in the RDA command as the first command. The row address signal RAD is captured in synchronization with the capture of the first command. The RDA command is supplied to the first command detection unit 110 and the second command detection unit 112 as an internal command signal ICMD. Here, when the first command is captured, the capture signal ACLK1 is output, and the capture signal ACLK2 is not output. For this reason, the second command detection unit 112 does not capture the internal command signal ICMD.
[0123]
The read command detection unit 110a and the write command detection unit 110b of the first command detection unit 110 capture the internal command signal ICMD (RDA command) in synchronization with the capture signal ACLK1. The read command detection unit 110a detects that the RDA command is supplied, and activates the activation signal RDACT (FIG. 19 (a)). Since the write command detection unit 110a cannot detect that the WDA command is supplied, it holds the inactivation state of the activation signal WRACT. Thereafter, the memory control unit 102 and the memory operation unit 104 operate in the same manner as in FIG. 11 in response to the activation signal RDACT. That is, when the first command is supplied, the word line selection signal RASZ is activated and the precharge control signal PRE is deactivated.
[0124]
Next, the command latch 108 takes in the LAL command as the second command. The column address signal CAD is captured in synchronization with the capture of the first command. The LAL command is supplied to the first command detection unit 110 and the second command detection unit 112 as an internal command signal ICMD. Here, when the second command is captured, the capture signal ACLK2 is output, and the capture signal ACLK1 is not output. For this reason, the first command detection unit 110 does not capture the internal command signal ICMD.
[0125]
The operation command detection unit 112a, the refresh command detection unit 112b, and the mode register command detection unit 112c of the second command detection unit 112 capture the internal command signal ICMD (LAL command) in synchronization with the capture signal ACLK2. The operation command detector 112a detects that the LAL command is supplied and activates the activation signal LALACT (FIG. 19 (b)). Since the refresh command detection unit 112b and the mode register command detection unit 112c cannot detect that the REF command and the MRS command are supplied, the refresh command detection unit 112b and the mode register command detection unit 112c hold the deactivated state of the activation signal REFACT and the activation signal MRACT. Thereafter, the memory control unit 102 and the memory operation unit 104 operate in the same manner as in FIG. 11, and the read operation is executed.
[0126]
Further, at the fourth clock from the first first command fetch, the command latch 108 fetches the RDA command as the first command. The operation after taking in the first command is the same as the operation described above.
[0127]
Next, the command latch 108 takes in the MRS command as the second command. The mode register command detection unit 112c of the second command detection unit 112 acquires the internal command signal ICMD (MRS command) in synchronization with the acquisition signal ACLK2, and activates the activation signal MRACT (FIG. 19 (c)). The control circuit 132 in FIG. 18 receives the activation signal MRACT and deactivates the output inhibition signal IODIS (the waveform is not shown). The input / output data latch 124 of FIG. 17 receives the output inhibition signal IODIS and is deactivated. As a result, the data signal is prevented from being output to the outside in the mode register setting mode (FIG. 19 (d)). Thereafter, each bit of the mode register is set via a data line (not shown).
[0128]
FIG. 20 shows the timings of main signals during the write operation. The description of the same operation as that in FIG. 19 is omitted. In this example, the writing operation and the auto refresh operation are executed alternately.
[0129]
First, the command latch 108 in FIG. 17 takes in the WRA command as the first command. The row address signal RAD is captured in synchronization with the capture of the first command. The write command detector 110b of the first command detector 110 takes in the internal command signal ICMD (WRA command) in synchronization with the take-in signal ACLK1 and activates the activation signal WRACT (FIG. 20 (a)).
[0130]
Next, the command latch 108 takes in the LAL command as the second command. The operation command detection unit 112a of the second command detection unit 112 receives the internal command signal ICMD (LAL command) in synchronization with the acquisition signal ACLK2, and activates the activation signal LALACT (FIG. 20 (b)). Further, the write signal is captured in synchronization with the rising edge of the clock signal CLK captured by the second command and the subsequent edge of the clock signal CLK. Then, the memory control unit 102 and the memory operation unit 104 operate to perform a write operation.
[0131]
Furthermore, the command latch 108 captures the WRA command as the first command at the fourth clock from the first capture of the first command. The operation after taking in the first command is the same as the operation described above. Next, the command latch 108 takes in the REF command as the second command. The refresh command detection unit 112b of the second command detection unit 112 acquires the internal command signal ICMD (REF command) in synchronization with the acquisition signal ACLK2, and activates the activation signal REFACT (FIG. 20 (c)). The auto-refresh operation is executed by activating the activation signal REFACT. In response to activation of the activation signal REFACT, activation of the column selection signal CL is prohibited, and illegal data writing is prevented.
[0132]
As described above, also in this embodiment, the same effect as in the first embodiment described above can be obtained. In particular, the present invention can obtain a remarkable effect by dividing the internal circuit into a plurality of stages and applying it to an FCRAM or the like that executes a read operation and a write operation by pipeline processing of each stage.
[0133]
  FIG. 21 shows the third embodiment of the operation control method of the semiconductor memory device and the fifth embodiment of the semiconductor memory device of the present invention.Show.The same circuits and signals as those in the above-described embodiment are denoted by the same reference numerals, and detailed description of these circuits and signals is omitted.
[0134]
In this embodiment, a memory control unit 158 and a memory operation unit 160 are different from those in FIG. Other configurations are the same as those in FIG. In addition, the FCRAM of this embodiment has a “delayed write” or “late write” in which write data supplied in response to a write command is written to a memory cell when the next write command is supplied in order to improve data bus use efficiency. It has a function called "".
[0135]
FIG. 22 shows details of the memory control unit 158 and the memory operation unit 160.
The memory control unit 158 includes a refresh control circuit 162 different from that in FIG. The memory operation unit 160 includes a read / write buffer 164 different from that shown in FIG. The memory operation unit 160 further includes an I / O switch 166 and a write data buffer 168. Although not particularly illustrated, the memory operation unit 160 includes a write address buffer that holds a write address.
[0136]
The refresh control circuit 162 receives the control signal from the RAS generator 126, the activation signal REFACT, and the write data valid signal WEN from the write data buffer 168, outputs a control signal to the RAS generator 126, and writes to the data buffer 168. Outputs control signal WCON.
[0137]
The write data valid signal WEN is a signal for transmitting information (high level) to the refresh control circuit 162 when valid write data DBUF exists in the write data buffer 168. As will be described later, the refresh control circuit 162 does not perform a refresh operation when the refresh command REF is received during a period in which the write data valid signal WEN is at a high level. The refresh control circuit 162 performs a refresh operation only when the refresh command REF is received during a period in which the write data valid signal WEN is at a low level.
[0138]
Write control signal WCON is a signal that is output when refresh command REF is received. As will be described later, the write data buffer 168 outputs this data DBUF to the read / write buffer 164 only when the write control signal WCON is received in a state where valid write data DBUF exists. Then, a write operation is executed.
[0139]
The I / O switch 166 is a circuit that transmits either the data read from the memory core unit 27 or the data DBUF held in the write data buffer 168 to the data switch 138 during a read operation. That is, when a write operation is performed on the same address immediately after the write data and the write address are held in the write data buffer 168 and a write address buffer (not shown) by the write operation, they are held in the write data buffer 168. The data DBUF is output to the outside as read data via the I / O switch 166 and the data switch 138.
[0140]
FIG. 23 shows the timings of main signals during the write operation. The description of the same operation as in FIG. 20 is omitted. In this example, after the write operation and the auto-refresh operation are executed, the write operation is continuously executed.
During the first write operation, valid write data DBUF held in the write data buffer 168 is written into the memory core unit 27 (FIG. 23A). Further, the write data buffer 168 takes in the newly supplied data input / output signal DQ for writing (FIG. 23 (b)). Since the refresh control circuit 162 holds the valid write data DBUF, it outputs a high level write data valid signal WEN (FIG. 23 (c)).
[0141]
Next, a WRA command and a REF command are supplied (FIG. 23 (d)). The refresh control circuit 162 receives the activation signal REFACT and the high level write data valid signal WEN, and outputs the write control signal WCON (the waveform is not shown). The write data buffer 168 receives the write control signal WCON and outputs the held data DBUF to the read / write buffer 164. That is, when valid data DBUF exists in the write data buffer 168, the FCRAM first performs a write operation when receiving a REF command.
[0142]
Further, the write data buffer 168 sets the write data valid signal WEN to a low level (FIG. 23 (e)). Thereafter, RASZ is activated in response to the activation signal REFACT, and a refresh operation is executed (FIG. 23 (f)). In the figure, “W” shown in the waveform of the bit line indicates a write operation, and “REF” indicates a refresh operation. “(REF)” indicates that the word line is selected by activation of the word line selection signal RASZ, and the refresh operation is automatically executed.
[0143]
Next, a WRA command and an LAL command are supplied. At this time, since the write data buffer 168 does not hold valid write data (write data valid signal WEN = low level), the write operation to the memory core unit 27 is not executed. That is, the column line selection signal CL is held at a low level (FIG. 23 (g)). The write data buffer 168 takes in the data input / output signal DQ for writing supplied from the outside (FIG. 23 (h)) and outputs a high level WEN (FIG. 23 (i)).
Further, a WRA command and an LAL command are supplied, and a write operation is executed.
[0144]
FIG. 24 shows another example of the timing of main signals during the write operation. The description of the same operation as that in FIG. 23 is omitted. In this example, after the write operation, the auto-refresh operation is continuously executed twice, and the write operation is further executed. The first write operation and the first refresh operation are the same as those in FIG.
[0145]
Next, a WRA command and a REF command are supplied (FIG. 24 (a)). At this time, since the write data buffer 168 does not hold valid data, it outputs a low level write data valid signal WEN (FIG. 24B). Therefore, the refresh control circuit 162 receives the activation signal REFACT and the low level write data valid signal WEN, and executes a refresh operation. In addition, the refresh control circuit 162 deactivates the write control signal WCON during the previous refresh operation (the waveform is not shown). As a result, since the write data buffer 168 receives the deactivated write control signal WCON, the invalid write data DBUF held in the write data buffer 168 is not output (FIG. 24 (c)).
[0146]
Thereafter, the WRA command and the LAL command are supplied, and the write operation is executed.
[0147]
As described above, also in this embodiment, the same effect as that of the above-described embodiment can be obtained. Furthermore, in this embodiment, the present invention can be easily applied to an FCRAM having a delayed write function.
Further, when the operation mode determined by the input of the second command is the auto refresh mode, if valid data exists in the write data buffer 168, the write operation is executed first, and then the refresh operation is executed. did. For this reason, the write operation can be efficiently performed by using the circuit which has started the operation by the input of the first command.
[0148]
In the first embodiment described above, the example in which the write data length control circuit 85 for controlling the data converter 79 for write data is provided and the data length of the write data is controlled has been described. However, the present invention is not limited to such an embodiment.
For example, a read data length control circuit that controls the data converter 77 for read operation may be provided to control the data length of the read data. In this case, when the operation mode determined when the second command is input is the read operation mode, a signal supplied to a predetermined terminal is taken in as information specifying the data length of the read data. The read data length is directly controlled based on the acquired information. For this reason, when outputting a plurality of data continuously, the output data length can be changed without performing complicated control. Further, since it is not necessary to perform output control for data that does not need to be read (portion longer than the specified data length), the control time for the read operation is saved. As a result, the input time of the first command in the next cycle can be advanced.
[0149]
Further, when the operation mode determined when the second command is input is the write operation mode, the signal supplied to the predetermined terminal is used as mask information for invalidating a part of the write data supplied continuously. Control for masking a part of the write data may be performed based on the fetched and fetched mask information. In this case, when the operation mode determined when the second command is input is the write operation mode, the signal supplied to the predetermined terminal invalidates a part of the write data supplied continuously. Captured as mask information. Then, control for masking a part of the write data is performed based on the acquired mask information. In order to control mask information with a dedicated terminal, information must be taken in from the dedicated terminal each time a write operation is performed, which complicates the control. By capturing mask information when the second command is input, mask control can be performed without performing complicated control.
[0150]
Similar to the mask control of the write data, the mask control of the read data may be performed.
In the above-described embodiment, the example in which the present invention is applied to the DRAM has been described. However, the present invention is not limited to such an embodiment. For example, the same effect can be obtained even when applied to a semiconductor memory device such as an SRAM or a flash memory.
[0151]
  The invention described in the above embodiments is organized and the following items are disclosed.
(1)Claim 1In the operation control method of the semiconductor memory device described above, the operation mode includes at least one of a mode register setting mode for setting an operation state and a data holding mode for holding data stored in a memory cell. When the operation mode determined by the input of the command (second command) is the mode register setting mode or the data holding mode, control to shift to these operation modes is performed.
[0152]
In this semiconductor memory device operation control method, in a mode register setting mode that does not involve an internal operation, control can be completed within a predetermined period even if control is started after receiving the input of the second command. become. Similarly, in the data holding mode, since it is not necessary to input / output data to / from the outside, the control is completed within a predetermined period even if the control is started after receiving the input of the second command. Is possible.
[0153]
(2) In the operation control method of the semiconductor memory device of (1) above, when the operation mode determined by the input of the second command is the mode register setting mode, the signal supplied to the address terminal is changed to the mode It is characterized in that each bit of the register is taken in as information for setting.
In this semiconductor memory device operation control method, when the first command (first command) is input, the signal supplied to the address terminal does not have to be taken in as information for setting the mode register. It is unnecessary to hold the information until the control circuit is prevented from becoming complicated.
[0154]
(3) In the operation control method for a semiconductor memory device according to (1) above, when the operation mode determined by the input of the second command is the data holding mode, a signal supplied to a predetermined terminal thereafter is predetermined. In response to the level ofSecond standby modeIt is characterized in that control for shifting to is performed.
  In this semiconductor memory device operation control method, control is performed to shift to the data holding mode when the operation mode determined by the input of the second command is the data holding mode. After that, when the signal supplied to a predetermined terminal is set to a predetermined level during the data holding mode,Second standby modeControl to shift to is performed. By monitoring a signal at a predetermined terminal in addition to inputting a command, it is possible to shift to another operation mode during a specific operation mode.
[0155]
(4) In the operation control method for a semiconductor memory device according to (3), the data holding mode is an auto-refresh mode for generating a predetermined address and performing a refresh operation of data stored in the memory cell,Second standby modeIs a self-refresh mode in which predetermined addresses are sequentially generated and refresh operation of data stored in the memory cells is continuously performed at intervals.
[0156]
In this semiconductor memory device operation control method, when the signal supplied to a predetermined terminal is set to a predetermined level during the auto-refresh mode, control for shifting to the self-refresh mode is performed. The only difference between auto-refresh and self-refresh is whether the refresh timing is given externally or generated by itself. The control of the refresh counter and the control of the refresh operation are the same. For this reason, the transition to the self-refresh mode is continuously performed from the auto-refresh mode, so that the transition is controlled smoothly and in a short time.
[0157]
(5)Claim 1In the operation control method of the semiconductor memory device described above, control is performed to prohibit the input of the first command input by a signal supplied to a predetermined terminal. In response to the signal supplied to the terminal having reached a predetermined level,First standby modeIt is characterized in that control for shifting to is performed.
[0158]
In this semiconductor memory device operation control method, the input of the first command is prohibited by a signal supplied to a predetermined terminal, and the chip enters a standby state. When the signal supplied to the predetermined terminal is set to a predetermined level in the standby state,First standby modeControl to shift to is performed. By prohibiting the input of the first command and creating a standby state, and monitoring the signal at a predetermined terminal, it is possible to shift to another operation mode without inputting a command during the standby state. .
[0159]
(6) In the operation control method for a semiconductor memory device according to (5) above,First standby modeIs a low power consumption mode in which a predetermined input circuit is deactivated.
  In this semiconductor memory device operation control method, when a chip is in a standby state, if a signal supplied to a predetermined terminal is set to a predetermined level, control for shifting to a low power consumption mode is performed. The low power consumption mode is one of the states of the chip that is not directly related to the access operation. Since the control of the transition to the low power consumption mode is performed by giving a predetermined signal to the terminal, usability is improved.
[0160]
(7)Claim 1The operation control method of the semiconductor memory device described above is characterized in that control is performed to select a word line corresponding to an address fetched when the first command is input.
  In this semiconductor memory device operation control method, control for selecting a word line is performed without waiting for the input of the second command, so that the access time is increased.
[0161]
(8) In the operation control method for a semiconductor memory device according to (7), the operation mode includes an auto-refresh mode in which a predetermined address is generated and a data stored in the memory cell is refreshed. When the operation mode determined at the time of input is the auto refresh mode, control is performed to deselect the word line corresponding to the address fetched at the time of inputting the first command, and the word line corresponding to the predetermined address generated internally It is characterized in that control for selecting is performed.
[0162]
In this semiconductor memory device operation control method, when the operation mode determined when the second command is input is the auto-refresh mode, the word line corresponding to the address fetched when the first command is input is not selected. Next, the word line corresponding to the internally generated refresh address is selected. Therefore, the refresh operation is surely performed by reselecting the word line.
[0163]
(9) In the operation control method for a semiconductor memory device according to (7), the word line is composed of a main word line and a sub-word line branched from the main word line, and is taken in when a first command is input. Thus, at least a sub word line is specified and controlled to be selected.
In this semiconductor memory device operation control method, at least a sub-word line is specified and selected by an address fetched when a first command is input. Therefore, it is possible to operate a circuit necessary for accessing a predetermined memory cell without waiting for the second command after inputting the first command. Therefore, the access time is increased.
[0164]
(10)Claim 1In the operation control method of the semiconductor memory device described, the input of each command is taken in synchronization with the clock, and the input of the second command is taken half a clock or one clock after the input of the first command. It is characterized by that.
  In this semiconductor memory device operation control method, the input of the first command and the input of the second command are performed in synchronization with the clock. The input of the second command is captured half a clock or one clock after the input of the first command. For this reason, the information obtained when the second command is input is reflected in the control in a short time after the input of the first command. As a result, when the command is input twice, the control delay corresponding to the second command can be minimized.
[0165]
(11)Claim 1In the operation control method of the semiconductor memory device described above, activation of the column decoder is started when the first command is input, and the column selection line is selected using the address taken in when the second command is input. Features.
  In this semiconductor memory device operation control method, activation of the column decoder 7 is first started when the first command is input. When the operation mode determined when the second command is input is the write operation mode or the read operation mode, the column selection line is selected using the fetched address. Since the column decoder is activated before the address for selecting the column selection line is determined, the access time is increased.
[0166]
(12)Claim 1In the semiconductor memory device operation control method described above, when the operation mode determined when the second command is input is the write operation mode, the signal supplied to a predetermined terminal is designated and the data length of the write data is specified. And the write data length is controlled based on the acquired information.
[0167]
In this semiconductor memory device operation control method, when the operation mode determined when the second command is input is the write operation mode, the signal supplied to the predetermined terminal specifies the data length of the write data. Is taken in as. The write data length is directly controlled based on the acquired information. For this reason, when a plurality of data are continuously fetched from the input / output terminals during the write operation, it is possible to change the fetched data length without performing complicated control. Further, since it is not necessary to perform write control for data that does not need to be written (portion longer than the designated data length), the control time of the write operation is saved. As a result, the input time of the first command in the next cycle is advanced. Since the data length of the write data can be changed only by controlling the input / output circuit, the control is surely performed by taking in the information when the second command is input.
[0168]
(13)Claim 1In the semiconductor memory device operation control method described above, when the operation mode determined when the second command is input is the write operation mode, a signal supplied to a predetermined terminal is continuously supplied. A part of data is taken in as mask information to be invalidated, and a part of the write data is controlled to be masked based on the taken in mask information.
[0169]
In this semiconductor memory device operation control method, when the operation mode determined at the time of inputting the second command is the write operation mode, the signal supplied to the predetermined terminal is the write data supplied continuously. It is taken in as mask information that invalidates a part. Then, control for masking a part of the write data is performed based on the acquired mask information. In order to control mask information with a dedicated terminal, information must be taken in from the dedicated terminal each time a write operation is performed, which complicates the control. By taking in mask information when the second command is input, mask control is performed without performing complicated control.
[0170]
(14)Claim 1In the semiconductor memory device operation control method described above, when the operation mode determined when the second command is input is the read operation mode, the signal supplied to a predetermined terminal is designated and the data length of the read data is specified. The read data length is controlled on the basis of the acquired information.
[0171]
In this semiconductor memory device operation control method, when the operation mode determined at the time of inputting the second command is the read operation mode, the signal supplied to a predetermined terminal specifies the data length of the read data Is taken in as. The read data length is directly controlled based on the acquired information. For this reason, when a plurality of data is continuously output from the input / output terminals during the read operation, the data length to be output can be changed without performing complicated control. Further, since it is not necessary to perform output control for data that does not need to be read (portion longer than the specified data length), the control time for the read operation is saved. As a result, the input time of the first command in the next cycle is advanced. Since the data length of the read data can be changed only by controlling the input / output circuit, the control is surely performed by taking in the information when the second command is input.
[0172]
(15)Claim 1In the semiconductor memory device operation control method described above, when the operation mode determined when the second command is input is the read operation mode, a signal supplied to a predetermined terminal is continuously output. A part of the data is fetched as mask information to be invalidated, and a part of the read data is controlled based on the fetched mask information.
[0173]
In this semiconductor memory device operation control method, when the operation mode determined at the time of inputting the second command is the read operation mode, the signal supplied to the predetermined terminal is the read data to be output continuously. It is taken in as mask information that invalidates a part. Then, control for masking a part of the read data is performed based on the captured mask information. In order to control the mask information with a dedicated terminal, information must be taken in from the dedicated terminal each time a read operation is performed, and the control becomes complicated. By taking in mask information when the second command is input, mask control is performed without performing complicated control.
[0174]
As mentioned above, although this invention was demonstrated in detail, said embodiment and its modification are only examples of this invention, and this invention is not limited to this. Obviously, modifications can be made without departing from the scope of the present invention.
[0175]
【The invention's effect】
  The present inventionIn this semiconductor memory device operation control method, the number of terminals required for command input can be reduced. When a dedicated terminal is provided for command input, the chip size can be reduced. It is possible to prevent the package size from increasing due to restrictions on the number of terminals.
[0176]
  The present inventionIn this semiconductor memory device operation control method, the access time can be increased even when the command input is divided into two times.it can.
[0177]
  The present inventionIn this semiconductor memory device, the number of terminals required for command input can be reduced. When a dedicated terminal is provided for command input, the chip size can be reduced. It is possible to prevent the package size from increasing due to restrictions on the number of terminals.
  The present inventionIn this semiconductor memory device, the number of terminals required for command input can be reduced. When a dedicated terminal is provided for command input, the chip size can be reduced. It is possible to prevent the package size from increasing due to restrictions on the number of terminals. Even when the command input is divided into two times, the access time can be increased.
[0178]
  The present inventionIn this semiconductor memory device, the command control circuit can be easily designed even in a semiconductor memory device having a complicated command system. This makes design verification easierit can.
[Brief description of the drawings]
[Figure 1]The present inventionIt is a flowchart which shows the basic principle of.
[Figure 2]The present inventionIt is a block diagram which shows the basic principle of.
FIG. 3 is a state transition diagram illustrating a semiconductor memory device operation control method and a semiconductor memory device according to a first embodiment of the present invention;
FIG. 4 is an overall configuration diagram of a chip in the semiconductor memory device operation control method and semiconductor memory device according to the first embodiment of the present invention;
FIG. 5 is a block diagram showing details of a decoding unit in FIG. 4;
FIG. 6 is an explanatory diagram showing details of the mode register of FIG. 5;
7 is a block diagram showing details of a memory operation unit in FIG. 4; FIG.
FIG. 8 is a circuit diagram showing details of the column decoder of FIG. 7;
9 is a block diagram showing details of a memory core unit in FIG. 7;
10 is a block diagram illustrating details of the input / output unit of FIG. 4;
FIG. 11 is a timing chart showing an operation control method for a semiconductor memory device of the present invention and a read operation in the first embodiment of the semiconductor memory device.
FIG. 12 is a block diagram illustrating another configuration example of the memory operation unit.
FIG. 13 is a block diagram showing a second embodiment of the semiconductor memory device of the present invention.
FIG. 14 is a block diagram showing details of a buffer and a command decoder.
FIG. 15 is a block diagram showing a third embodiment of the semiconductor memory device of the present invention.
16 is an overall configuration diagram of a chip in a second embodiment of an operation control method for a semiconductor memory device and a fourth embodiment of a semiconductor memory device according to the present invention; FIG.
17 is a block diagram showing details of a decoding unit and an input / output unit in FIG. 16. FIG.
18 is a block diagram showing details of a memory control unit and a memory operation unit of FIG.
FIG. 19 is a timing chart showing a read operation of the semiconductor memory device of FIG. 16;
20 is a timing chart showing a write operation of the semiconductor memory device of FIG. 16. FIG.
FIG. 21 is an overall configuration diagram of a chip in a third embodiment of a semiconductor memory device operation control method and a semiconductor memory device according to a fifth embodiment of the present invention;
22 is a block diagram showing details of a memory control unit and a memory operation unit in FIG. 21. FIG.
FIG. 23 is a timing chart showing a read operation of the semiconductor memory device of FIG. 21;
24 is a timing chart showing a write operation of the semiconductor memory device of FIG. 21. FIG.
[Explanation of symbols]
21 Decoding part
23 Memory operation part
25 I / O section
27 Memory core
27a Main word decoder
27b 1/4 word selector
27c Sub-word line driver
27d Sub-word decoder
27e sense amplifier
29 Clock buffer
31, 31a Control signal buffer
33 Power-down signal latch
35, 35a Line address buffer
37 column address buffer
39 Command decoder
41 Command latch
43 Refresh counter
45 row address latch
47 Column address latch
49 Mode Register
51 Mode control circuit
53 RAS Generator
55 Precharge Generator
57 First control circuit
59a, 59b predecoder
61 block decoder
63 word decoder
65 1/4 decoder
67 BLT decoder
69 Sense Amplifier Generator
71 column decoder
73 Second control circuit
75 Read / write buffer
77, 79 Data converter
81 Data output buffer
83 Data input buffer
85 Write data length control circuit
87 Write buffer
89a, 89b Write address buffer
91 Decoding part
92 Acquisition control circuit
93 Command decoder
94a, 94b Capture circuit
95a, 95b decoding circuit
96 clock buffer
97 Command decoder
98a, 98b Capture circuit
100 Decoding part
102 Memory control unit
104 Memory operation unit
106 Input / output unit
108 Command latch
110 First command detection unit
110a Read command detection unit
110b Write command detector
112 Second command detection unit
112a Operation command detector
112b Refresh command detection unit
112c mode register command detector
114 line address buffer
116 column address buffer
118 row address latch
120 column address latch
122 I / O data buffer
124 I / O data latch
126 RAS generator
128 Refresh control circuit
130 Mode register
132 Control circuit
134 Row address switch
136 column address switch
138 Data switch
140 First control circuit
142 block decoder
144 row address latch
146 column address latch
148 Predecoder
150 predecoder
152 Second control circuit
154 Read / write buffer
158 Memory control unit
160 Memory operation unit
162 Refresh control circuit
164 Read / write buffer
166 I / O switch
168 Write data buffer
A14-A0 Address signal, address
ACLK1, ACLK2 capture signal
ACON1, ACON2 Acquisition control signal
BA1, BA0 Bank address signal, bank address pin
CLK clock signal, clock pin
/ CS Chip select signal, chip select pin
DBUF write data
DQ15-DQ0, DQ data input / output signal, data input / output pin
FB feedback signal
FN function signal, function terminal
ICAD internal column address signal
ICMD internal command signal
IRAD internal row address signal
IODIS output disable signal
MC memory cell
PD power down signal, power down terminal
RDACT, WRACT, LALACT, REFACT, MRACT activation signal
WCON Write control signal
WEN Write data valid signal

Claims (10)

In an operation control method for a semiconductor memory device having a plurality of operation modes for controlling an internal circuit,
In order to select one of the operation modes, a plurality of commands are sequentially fetched and the operation mode is narrowed down.
The write operation mode and the read operation mode are distinguished according to the first command among the sequentially supplied commands, and the operation of the circuit common to the write operation mode and the read operation mode is defined as a part of the first operation. Start,
When the second command following the first command among the sequentially supplied commands requires the first operation, the first operation is continued,
When the second command does not require continuation of the first operation, the first operation is stopped in response to the second command;
An operation control method for a semiconductor memory device, wherein the second operation is started by a second command when the second command that does not require continuation requires a second operation. In an operation control method for a semiconductor memory device having a plurality of operation modes for controlling an internal circuit,
  In order to select one of the operation modes, a plurality of commands are sequentially fetched and the operation mode is narrowed down.
  According to a write command or a read command which is a first command among sequentially supplied commands, an active state that can be shifted to a write operation mode or an active state that can be shifted to a read operation mode is stored, and the write operation mode and the The circuit operation common to the read operation mode is started as part of the write operation or read operation as the first operation,
  When the second command following the first command among the sequentially supplied commands requires the first operation, the first operation is continued,
  When the second command does not require continuation of the first operation, the first operation is stopped in response to the second command;
  An operation control method for a semiconductor memory device, wherein the second operation is started by a second command when the second command that does not require continuation requires a second operation. 3. The operation control method for a semiconductor memory device according to claim 1, wherein:
  The operation mode includes a mode register setting mode for setting a mode register. When the operation mode determined by a second command is the mode register setting mode, the first operation is terminated, and the second operation is completed. A method for controlling the operation of a semiconductor memory device, characterized in that information is set in a mode register. 3. The operation control method for a semiconductor memory device according to claim 1, wherein:
  In a standby state before fetching a first command, a semiconductor memory device is characterized in that control for shifting to a first standby mode is performed in response to a signal supplied to a predetermined terminal becoming a predetermined level. Operation control method.   3. The operation control method for a semiconductor memory device according to claim 1, wherein:
  An operation control method for a semiconductor memory device, wherein each command is fetched in synchronization with a clock, and a second command is fetched half a clock or one clock after the first command is fetched. In a semiconductor memory device having a plurality of operation modes for controlling internal circuits,
The signal supplied from a predetermined terminal is taken in multiple times as a command,
The write operation mode and the read operation mode are distinguished according to the first command among the sequentially supplied commands, and the operation of the circuit common to the write operation mode and the read operation mode is defined as a part of the first operation. Start,
When the second command following the first command among the sequentially supplied commands requires the first operation, the first operation is continued,
When the second command does not require at least the continuation of the first operation, the first operation is stopped in response to the second command;
A semiconductor memory device comprising: a control circuit that starts a second command when a second command that does not require continuation requires a second operation. The semiconductor memory device according to claim 6.
The control circuit includes a command control circuit,
2. The semiconductor memory device according to claim 1, wherein the command control circuit includes a plurality of capture circuits that respectively capture the signals supplied in a plurality of times each time. 3. The operation control method for a semiconductor memory device according to claim 1 , wherein:
The operation mode of the semiconductor memory device, wherein the operation mode includes a data holding mode for holding data of a memory cell. 9. The operation control method for a semiconductor memory device according to claim 8,
When the operation mode determined by the input of the second command is the data holding mode, after that, when the signal supplied to the predetermined terminal becomes a predetermined level, the operation mode shifts to the second standby mode . An operation control method for a semiconductor memory device, characterized by performing control. An operation control method for a semiconductor memory device having a write operation mode and a read operation mode ,
Receiving a write command or a read command as the first command or the second command, it receives a subsequent third command,
The write operation mode is selected according to the combination of the first command and the third command,
An operation control method for a semiconductor memory device, wherein the read operation mode is selected according to a combination of a second command and a third command.

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