JP2008097663A - 半導体記憶装置 - Google Patents

Abstract

【課題】トランジスタ性能が向上せずとも、コマンド入力からデコード処理までを所望のサイクル内で完了させることができ、高速な処理を実現できる半導体記憶装置を提供する。
【解決手段】アクセス対象のメモリセルを含むメモリコア８００と、チップを選択するためのチップ・イネーブル信号と、チップの動作を制御するための少なくとも一つの制御信号と、チップの入出力動作のタイミングを制御するクロック信号と、コマンド、アドレス、データの一連データを入出力する端子を有するインターフェース回路２００と、を含み、インターフェース回路２００は、制御信号を保持する少なくとも一つの第１の入力保持部を有し、第１の入力保持部に制御信号を一旦取り込んでから処理する。
【選択図】図４

Description

本発明は、ＮＡＮＤ型ＥＥＰＲＯＭ等の半導体記憶装置に関し、特にメモリセルアレイを含むメモリコアを制御するための制御信号、コマンド、アドレス、データを処理するインターフェースの改良に関するものである。

図１（Ａ）〜（Ｆ）は、一般的な非同期インターフェースを有するＮＡＮＤ型フラッシュの書込み動作時の入力波形を示す図である。
図１（Ａ）はチップ・イネーブル信号ＣＥＢ(負論理)を、図１（Ｂ）はライト・イネーブル信号ＷＥＢ（負論理）を、図１(Ｃ）はコマンド・ラッチ・イネーブル信号ＣＬＥ（正論理）を、図１（Ｄ）はアドレス・ラッチ・イネーブル信号ＡＬＥ（正論理）を、図１（Ｅ）はリード・イネーブル信号ＲＥＢ（負論理）を、図１（Ｆ）はＩ／Ｏの状態を示す図である。

図１の例では、この例では、チップを選択するためのチップ・イネーブル信号ＣＥＢ（負論理）をロー（Low）レベルにすることでチップを選択する。

サイクル１で入力動作を選択するためのライト・イネーブル信号ＷＥＢ（負論理）をローレベルに、およびコマンド入力を選択するためのコマンド・ラッチ・イネーブル信号ＣＬＥ（正論理）をハイ（High）レベルに、アドレス入力を選択するアドレス・ラッチ・イネーブル信号ＡＬＥ（正論理）をローレベルにする。
ライト・イネーブル信号ＷＥＢがローレベルからハイレベルに戻るときに、コマンド、アドレスを入力、またデータを入出力するためのＩ／Ｏから入力したコードをコマンドとしてチップが取り込む。

サイクル２においては、コマンド・ラッチ・イネーブル信号ＣＬＥをローレベルに、アドレス・ラッチ・イネーブル信号ＡＬＥをハイレベルにすることで、ライト・イネーブル信号ＷＥＢがハイレベルに戻るときに、Ｉ／Ｏから入力したコードをアドレスとしてチップが取り込む。この例ではサイクル２〜６がアドレス入力である。
サイクル７においては、コマンド・ラッチ・イネーブル信号ＣＬＥをローレベルに、アドレス・ラッチ・イネーブル信号ＡＬＥをローレベルにすることでＩ／Ｏから入力したコードをデータとしてチップが取り込む。
サイクルｎにおいては、コマンド・ラッチ・イネーブル信号ＣＬＥをハイレベルに、アドレス・ラッチ・イネーブル信号ＡＬＥをローレベルにすることでＩ／Ｏから入力したコードをコマンドとしてチップが取り込むことで、チップ内で書込み処理を開始する
この例では、出力動作を選択するためのリーイネーブル信号ＲＥＢ（負論理）は非アクティブのハイレベルのままである。

図２は、図１の例を実現可能な一般的な非同期インターフェースを有するＮＡＮＤ型フラッシュの構成例を示すブロック図である。

図２のＮＡＮＤ型フラッシュ１は、インターフェース回路２、コマンドデコーダおよびコマンドラッチ３、ロウアドレスラッチ４、カラムアドレスラッチ５、コントロールロジック回路６、ページバッファ７、およびＮＡＮＤ型メモリセルがアレイ状に配列されたメモリセルアレイを含むメモリコア８を有する。

インターフェース回路２は、入力バッファ（Input buffer）２１〜２６、出力バッファ（Output buffer）２７、および端子Ｔ２１〜Ｔ２６を有している。
端子Ｔ２１はライト・イネーブルＷＥＢの入力端子（ピン）であり、端子Ｔ２２はアドレス・ラッチ・イネーブル信号ＡＬＥの入力端子(ピン)であり、端子Ｔ２３はコマンド・ラッチ・イネーブル信号ＣＬＥの入力端子(ピン)であり、端子Ｔ２４はリード・イネーブル信号ＲＥＢの入力端子(入力ピン)であり、端子Ｔ２５はデータの入出力Ｉ／Ｏ端子（入出力ピン）であり、端子Ｔ２６はチップ・イネーブル信号ＣＥＢの入力端子である。

図２において、チップ・イネーブル信号ＣＥＢの入力端子Ｔ２１は入力バッファ２６に接続されており、この入力バッファ２６は常に活性状態である。
チップ選択信号であるチップ・イネーブル信号ＣＥＢがローレベルになることで、ライト・イネーブル信号ＷＥＢの入力端子Ｔ２１Ｂに接続されている入力バッファ２１、およびリード・イネーブル信号ＲＥＢの入力端子Ｔ２４に接続されている入力バッファ２４が非活性状態から活性状態に遷移する。
前記の図１の例では、次に入力選択信号であるライト・イネーブル信号ＷＥＢがローレベルになることで、コマンド・ラッチ・イネーブル信号ＣＬＥの入力端子Ｔ２３に接続されている入力バッファ２３、アドレス・ラッチ・イネーブル信号ＡＬＥの入力端子２２に接続されている入力バッファ２２、並びに入出力（I/O）端子Ｔ２５に接続されている入力バッファ２５が非活性状態から活性状態に遷移する。
また、端子Ｔ２４へのリード・イネーブル信号ＲＥＢはハイレベルのままなので入出力（I/O）に接続されている出力バッファ２７は非活性状態のままである。
入力Ｂバッファ２３，２２が活性状態になり、入力されたコマンド・ラッチ・イネーブル信号ＣＬＥ、アドレス・ラッチ・イネーブル信号ＡＬＥおよびＩ／Ｏ端子Ｔ２５からのコードは、コマンドデコーダ３でデコードされ、ライト・イネーブル信号ＷＥＢの立ち上がりエッジで確定し、コマンドの場合は、コマンドラッチ３、アドレスの場合は各アドレスラッチ４，５に取り込まれる。またデータの場合はページバッファ７に転送される。
一般的な非同期インターフェースのＮＡＮＤ型フラッシュでは動作速度が比較的遅いため、これらの動作は一つのサイクル中に完結する。

ところで、ＮＡＮＤ型フラッシュメモリでは、周辺回路で使用するトランジスタをメモリセルと同じ構造にし、メモリセル形成時に周辺トランジスタも同時に作り、コスト低減を図っている。

図３に周辺トランジスタの断面図を示す。メモリセルとの相違点は浮遊ゲートＦＧおよび制御ゲートＣＧをコンタクトＣＮＴを介して接続している点である。
このため、周辺トランジスタのゲート酸化膜は、メモリセルの膜厚で決まってしまう。また、メモリセルのゲート酸化膜は、メモリセルのリテンション特性から物理的に決まり、おおよそ８〜９nmに制限される。このため、周辺トランジスタもプロセスの世代が進んでも８〜9nmに制限されている。

このため、トランジスタ性能が向上していない。
このような状況下において、動作速度が遅い場合は非同期インターフェースのままでよいが、チップ間の通信速度を上げるため高速な同期型インターフェースを採用しようとしても、トランジスタ性能が劣るため、コマンド入力からデコード処理までを１サイクル内で処理できなくなる。

本発明は、トランジスタ性能が向上せずとも、コマンド入力からデコード処理までを所望のサイクル内で完了させることができ、高速な処理を実現できる半導体記憶装置を提供することにある。

本発明の第１の観点の半導体記憶装置は、アクセス対象のメモリセルを含むメモリコアと、チップを選択するためのチップ・イネーブル信号と、チップの動作を制御するための少なくとも一つの制御信号と、チップの入出力動作のタイミングを制御するクロック信号と、コマンド、アドレス、データの一連データを入出力する端子を有するインターフェース回路と、を含み、前記インターフェース回路は、前記制御信号を保持する少なくとも一つの第１の入力保持部を有し、前記第１の入力保持部に制御信号を一旦取り込んでから処理する。

好適には、前記インターフェース回路は、コマンド、アドレス、データの一連データを保持する第２の入力保持部を有し、前記クロック信号に同期して、前記制御信号を前記第１の入力保持部に取り込み、かつ前記一連データを前記第２の入力保持部に取り込む。

好適には、前記第１の入力保持部は、前記チップ・イネーブル信号により活性化されて前記制御信号を取り込む少なくとも一つの第１の入力バッファと、前記第１の入力バッファに取り込まれた前記制御信号を前記クロック信号に同期してラッチする少なくとも一つの第１の入力ラッチと、を含み、前記第２の入力保持部は、前記チップ・イネーブル信号により活性化されて前記一連データを取り込む第２の入力バッファと、前記第２の入力バッファに取り込まれた前記一連データを前記クロック信号に同期してラッチする第２の入力ラッチと、を含む。

好適には、前記第１の入力ラッチにラッチされた制御信号を前記クロック信号の複数クロック分、選択保持して複数信号群に区分けして並列的に出力する少なくとも一つの第１の選択保持回路と、前記第２の入力ラッチにラッチされた一連データを前記クロック信号の複数クロック分、選択保持して複数信号群に区分けして並列的に出力する第２の選択保持回路と、を有する。

好適には、前記チップ・イネーブル信号により活性化されて前記クロック信号を取り込む第３の入力バッファを有し、前記第１の入力ラッチおよび前記第２の入力ラッチは、前記第３の入力バッファに一旦取り込まれた前記クロック信号に同期して前記制御信号および前記一連データをラッチする。

好適には、前記第３の入力バッファに保持されたクロック信号を、前記一連データのｎビット数分をカウント可能なｎビットカウンタを有し、前記第１の選択保持回路および前記第２の選択保持回路の少なくとも一方は、前記ｎビットカウンタのカウント値および前記第３の入力バッファに保持されたクロック信号に同期して、前記制御信号および一連データを前記クロック信号の複数クロック分、選択保持して複数信号群に区分けして並列的に出力する。

好適には、前記第１の選択保持回路および前記第２の選択保持回路の複数組の出力値を受けて前記メモリコアの動作および入力データを決定する複数ポートコマンドデコーダを有する。

好適には、前記第１の選択保持回路および前記第２の選択保持回路の複数組の出力値を受けて前記メモリコアの動作および入力データを決定する複数ポートコマンドデコーダを有する。

好適には、前記制御信号は、前記チップ内にコマンドを取り込むためのコマンド・ラッチ・イネーブル信号若しくは、アドレスを取り込むためのアドレス・ラッチ・イネーブル信号若しくは、データを取り込むためのライト・イネーブル信号若しくは、それら内少なくとも一つ以上の制御信号である。

本発明の第２の観点の不揮発性半導体記憶装置は、アクセス対象のメモリセルを含むメモリコアと、チップを選択するためのチップ・イネーブル信号と、チップの動作を制御するための少なくとも一つの制御信号と、チップの入出力動作のタイミングを制御するクロック信号と、コマンド、アドレス、データの一連データを入出力する端子を有するインターフェース回路と、を含み、前記メモリコアは、書き換え可能な不揮発性メモリセルをアレイ状に配列されたメモリセルアレイと、前記メモリセルアレイのワード線を選択する手段と、前記メモリセルアレイのビット線を選択する手段と、前記メモリセルアレイのビット線に接続されたラッチ機能を有する回路と、を含み、前記インターフェース回路は、前記制御信号も前記データと同様に前記クロック信号に同期して、前記チップ内に不揮発性半導体記憶装置内に「１」若しくは「０」の論理データとして、取り込まれる。

本発明の第３の観点の不揮発性半導体記憶装置は、アクセス対象のメモリセルを含むメモリコアと、当該不揮発性半導体記憶装置を選択するチップ・イネーブル信号と、チップの入出力動作のタイミングを制御するクロック信号と、前記不揮発性半導体記憶装置内にコマンドを取り込むためのコマンド・ラッチ・イネーブル信号と、アドレスを取り込むためのアドレス・ラッチ・イネーブル信号と、データを取り込むためのライト・イネーブル信号と、データが入力されるインターフェース回路と、を含み、前記メモリコアは、書き換え可能な不揮発性メモリセルをＮ個直列接続したメモリセル列と、前記メモリセル列とビット線との間に直列接続したビット線側選択ゲートと、前記メモリセル列とソース線との間に直列接続したソース線側選択ゲートとを具備したＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイと、前記メモリセルアレイのワード線を選択する手段と、前記メモリセルアレイのビット線を選択する手段と、前記メモリセルアレイのビット線にビット線トランスファゲートを介して接続されたラッチ機能を持つ回路と、を有し、前記インターフェース回路は、前記コマンド・ラッチ・イネーブル信号と、前記アドレス・ラッチ・イネーブルと、前記ライト・イネーブル信号とを、前記データと同様に前記クロック信号に同期して、前記不揮発性半導体記憶装置内に設けた入力バッファに「１」若しくは「０」の論理データとして、取り込む。

本発明の第４の観点は、書き換え可能な不揮発性半導体記憶装置であって、前記不揮発性半導体記憶装置を選択するチップ・イネーブル信号と、前記不揮発性半導体記憶装置の入出力動作のタイミングを制御するクロック信号と、前記不揮発性半導体記憶装置内にコマンド若しくは書き込みデータを取り込むための少なくとも一つ以上の制御信号と、が入力され、前記少なくとも一つ以上の制御信号が前記クロック信号に同期して、前記不揮発性半導体記憶装置内で複数組の「１」若しくは「０」の論理データとして、取り込むインターフェース回路と、前記複数組の論理データをデコード処理し、当該処理結果により前記不揮発性半導体記憶装置の動作および入力データを決定するデコーダとを有する。

本発明によれば、インターフェース回路においては、制御信号を第１の入力保持部に制御信号を一旦取り込んでから所定の処理が行われる。

本発明によれば、コマンド入力からデコード処理までを所望のサイクル内で完了させることができ、高速な処理を実現できる。

以下、本発明の実施形態を添付図面に関連付けて説明する。

図４は、本発明の実施形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型ＥＥＰＲＯＭ（フラッシュメモリ）の構成例を示すブロック図である。
本実施形態においては、クロック信号ＣＫに同期した高速同期型インターフェースを有するＮＡＮＤ型フラッシュメモリ１００が構成されている。

また、本実施形態においては、制御信号もデータと同様にクロック信号ＣＫに同期して、ＮＡＮＤ型フラッシュメモリ１００内に１または複数組の「１」若しくは「０」の論理データとして、取り込まれる。換言すれば、制御信号と同時並列的にクロック信号ＣＫと同期してコマンドデータと書き込みデータと、が順次入力される。
ここで、制御信号には、ＮＡＮＤ型フラッシュメモリ１００内にコマンドを取り込むためのコマンド・ラッチ・イネーブル信号ＣＬＥ若しくは、アドレスを取り込むためのアドレス・ラッチ・イネーブルＡＬＥ信号若しくは、データを取り込むためのライト・イネーブル信号ＷＥＢ若しくは、それら内少なくとも一つ以上の信号が含まれる。
そして、クロック信号ＣＫに同期して、ＮＡＮＤ型フラッシュメモリ１００内に取り込まれる制御信号の、「１」若しくは「０」の論理データは２のべき乗個の組である。
制御信号はＮＡＮＤ型フラッシュメモリ１００内で複数組の「１」若しくは「０」の論理データとして、取り込まれ、２のべき乗組の論理データがコマンドデコーダ回路で処理され、その値によりＮＡＮＤ型フラッシュメモリ１００の動作および入力データが決定される。

以下、本実施形態に係るＮＡＮＤ型フラッシュメモリ(チップ)１００の具体的な構成および機能について説明する。

ＮＡＮＤ型フラッシュメモリ(チップ)１００は、図４に示すように、インターフェース回路２００、４ポートコマンドデコーダおよびコマンドラッチ部(4port Command Decoder , Command Latch)３００、ロウアドレスラッチ４００、カラムアドレスラッチ５００、コントロールロジック回路６００、ページバッファ７００、およびＮＡＮＤ型メモリセルがアレイ状に配列されたメモリセルアレイを含むメモリコア８００を有する。

インターフェース回路２００は、入力バッファ（Input buffer）２０１〜２０７、出力バッファ（Output buffer）２０８、入力ラッチ（Input Latch）２０９〜２１３、ｎビット（本実施形態では３ビット）カウンタ（3bit Counter）２１４、デコーダ(Dec)２１５、選択保持回路２１６−１〜２１６−４、および端子Ｔ２０１〜Ｔ２０７を有している。

そして、入力バッファ２０１〜２０４が制御信号用の第１のバッファを構成し、入力バッファ２０５がコマンド、アドレス、データの一連データ用の第２のバッファを構成し、入力バッファ２０６がクロック信号用の第３のバッファを構成している。
また、入力ラッチ２０９〜２１２が制御信号用の第１のラッチを構成し、入力ラッチ２１３が一連データ用の第２のラッチを構成する。
入力バッファ２０１と入力ラッチ２０９、入力バッファ２０２と入力ラッチ２１０、入力バッファ２０３と入力ラッチ２１１、および入力バッファ２０４と入力ラッチ２１２が制御信号を保持するための第１の入力保持部を構成している。
また、入力バッファ２０５と入力ラッチ２１４とにより、一連データを保持するための第２の入力保持部を構成している。

端子Ｔ２０１はデータを取り込むためのライト・イネーブルＷＥＢ(負論理)の入力端子（ピン）であり、端子Ｔ２０２はアドレスを取り込むためのアドレス・ラッチ・イネーブル信号ＡＬＥ（正論理）の入力端子(ピン)であり、端子Ｔ２０３はコマンドを取り込むためのコマンド・ラッチ・イネーブル信号ＣＬＥ（正論理）の入力端子(ピン)であり、端子Ｔ２０４はリード・イネーブル信号ＲＥＢ（負論理）の入力端子(入力ピン)であり、端子Ｔ２０５はコマンド、アドレス、データの一連データの入出力Ｉ／Ｏ端子（入出力ピン）であり、端子２０６はチップの入出力動作のタイミングを制御するためのクロック信号ＣＫの入力端子であり、端子Ｔ２０７はチップを選択するチップ・イネーブル信号ＣＥＢ（負論理）の入力端子である。

入力バッファ２０１の入力が端子Ｔ２０１に接続され、出力が入力ラッチ２０９の入力に接続され、入力ラッチ２０９の出力が選択保持回路２１６−１の入力に接続されている。
入力バッファ２０１は、入力バッファ２０６から出力されるチップ内部イネーブル信号Ｉ．ＣＥによりイネーブル状態（活性化状態）となって端子Ｔ２０１を介してライト・イネーブル信号ＷＥＢを取り込み、入力ラッチ２０９に出力する。
入力ラッチ２０９は、入力バッファ２０６から出力されるチップ内部クロック信号Ｉ．ＣＫに同期して入力バッファ２０１から出力されるライト・イネーブル信号ＷＥＢをラッチし、チップ内部ライト・イネーブル信号Ｉ．ＷＥＢを選択保持回路２１６−１に出力する。

入力バッファ２０２の入力が端子Ｔ２０２に接続され、出力が入力ラッチ２１０の入力に接続され、入力ラッチ２１０の出力が選択保持回路２１６−２の入力に接続されている。
入力バッファ２０２は、入力バッファ２０６から出力されるチップ内部イネーブル信号Ｉ．ＣＥによりイネーブル状態（活性化状態）となって端子Ｔ２０２を介してアドレス・ラッチ・イネーブル信号ＡＬＥを取り込み、入力ラッチ２１０に出力する。
入力ラッチ２１０は、入力バッファ２０６から出力されるチップ内部クロック信号Ｉ．ＣＫに同期して入力バッファ２０２から出力されるアドレス・ラッチ・イネーブル信号ＡＬＥをラッチし、チップ内部アドレス・ラッチ・イネーブル信号Ｉ．ＡＬＥを選択保持回路２１６−２に出力する。

入力バッファ２０３の入力が端子Ｔ２０３に接続され、出力が入力ラッチ２１１の入力に接続され、入力ラッチ２１１の出力が選択保持回路２１６−３の入力に接続されている。
入力バッファ２０３は、入力バッファ２０６から出力されるチップ内部イネーブル信号Ｉ．ＣＥによりイネーブル状態（活性化状態）となって端子Ｔ２０３を介してコマンド・ラッチ・イネーブル信号ＣＬＥを取り込み、入力ラッチ２１１に出力する。
入力ラッチ２１１は、入力バッファ２０６から出力されるチップ内部クロック信号Ｉ．ＣＫに同期して入力バッファ２０３から出力されるコマンド・ラッチ・イネーブル信号ＣＬＥをラッチし、チップ内部コマンド・ラッチ・イネーブル信号Ｉ．ＣＬＥを選択保持回路２１６−３に出力する。

入力バッファ２０４の入力が端子Ｔ２０４に接続され、出力が入力ラッチ２１２の入力に接続され、入力ラッチ２１２の出力が図示しない選択保持回路の入力に接続されている。
入力バッファ２０４は、入力バッファ２０６から出力されるチップ内部イネーブル信号Ｉ．ＣＥによりイネーブル状態（活性化状態）となって端子Ｔ２０４を介してリード・イネーブル信号ＲＥＢを取り込み、入力ラッチ２１２に出力する。
入力ラッチ２１２は、入力バッファ２０６から出力されるチップ内部クロック信号Ｉ．ＣＫに同期して入力バッファ２０４から出力されるリード・イネーブル信号ＲＥＢをラッチし、チップ内部リード・イネーブル信号Ｉ．ＲＥＢを出力する。

入力バッファ２０５の入力が端子Ｔ２０５に接続され、出力が入力ラッチ２１３の入力に接続され、入力ラッチ２１３の出力が選択保持回路２１６−４の入力に接続されている。
入力バッファ２０５は、入力バッファ２０６から出力されるチップ内部イネーブル信号Ｉ．ＣＥによりイネーブル状態（活性化状態）となって端子Ｔ２０５を介してコマンド、アドレス、データの一連データを取り込み、入力ラッチ２１３に出力する。
入力ラッチ２１３は、入力バッファ２０６から出力されるチップ内部クロック信号Ｉ．ＣＫに同期して入力バッファ２０５から出力されるコマンド、アドレス、データの一連データをラッチし、チップ内部ＩＯデータ(コマンド、アドレス、データ)Ｉ．ＩＯ［７：０］を選択保持回路２１６−４に出力する。

入力バッファ２０６の入力が端子Ｔ２０６に接続され、出力がｎビットカウンタ（本実施形態では３ビットカウンタ）２１４の入力、入力ラッチ２０９〜２１３のクロック端子、並びに選択保持回路２１６−１〜２１６−４のクロック端子に接続されている。ｎビットカウンタは一連データのビット数を計数することが可能なカウンタであればよい。本実施形態では、一連データが８ビットと単位であることかｎ＝３としている。
入力バッファ２０６はチップ内部クロック信号Ｉ．ＣＫを３ビットカウンタ２１４の入力、入力ラッチ２０９〜２１３のクロック端子、並びに選択保持回路２１６−１〜２１６−４のクロック端子に出力する。
３ビットカウンタ２１４の出力はデコーダ２１５でデコードされ、デコーダ２１５はデコード信号ＣＮＴ＜７：０＞を選択保持回路２１６−１〜２１６−４に出力し、デコード信号ＣＮＴ＜７＞を各選択保持回路２１６−１〜２１６−４のセレクタ部に出力する。

入力バッファ２０７の入力が端子Ｔ２０７に接続され、出力が入力バッファ２０１〜２０６のイネーブル端子、並びに３ビットカウンタ２１４のイネーブル端子に接続されている。
入力バッファ２０１は、チップ内部チップ・イネーブル信号Ｉ．ＣＥを入力バッファ２０１〜２０６のイネーブル端子、並びに３ビットカウンタ２１４のイネーブル端子に出力する。

第１の選択保持回路２１６−１は、入力ラッチ２０９にラッチされる複数（たとえば第０番〜第７番の８個）のチップ内部ライト・イネーブル信号Ｉ．ＷＥＢを、チップ内部クロック信号Ｉ．ＣＫに同期し、デコーダ２１５のデコード信号ＣＮＴ＜７：０＞に応じて順次選択して保持し、たとえば第０番〜第３番の組の信号と第４番〜第７番の組の信号を複数クロック分（本実施形態では４クロック分）保持し、信号ＷＥＢ ０，ＷＥＢ １，ＷＥＢ ２，ＷＥＢ ３として４ポートコマンドデコーダ３００に出力する。

第１の選択保持回路２１６−２は、入力ラッチ２１０にラッチされる複数（たとえば第０番〜第７番の８個）のチップ内部アドレス・ラッチ・イネーブル信号Ｉ．ＡＬＥを、チップ内部クロック信号Ｉ．ＣＫに同期し、デコーダ２１５のデコード信号ＣＮＴ＜７：０＞に応じて順次選択して保持し、たとえば第０番〜第３番の組の信号と第４番〜第７番の組の信号を複数クロック分（本実施形態では４クロック分）保持し、信号ＡＬＥ ０，ＡＬＥ １，ＡＬＥ ２，ＡＬＥ ３として４ポートコマンドデコーダ３００に出力する。

第１の選択保持回路２１６−３は、入力ラッチ２１１にラッチされる複数（たとえば第０番〜第７番の８個）のチップ内部コマンド・ラッチ・イネーブル信号Ｉ．ＣＬＥを、チップ内部クロック信号Ｉ．ＣＫに同期し、デコーダ２１５のデコード信号ＣＮＴ＜７：０＞に応じて順次選択して保持し、たとえば第０番〜第３番の組の信号と第４番〜第７番の組の信号を複数クロック分（本実施形態では４クロック分）保持し、信号ＣＬＥ ０，ＣＬＥ １，ＣＬＥ ２，ＣＬＥ ３として４ポートコマンドデコーダ３００に出力する。

第２の選択保持回路２１６−４は、入力ラッチ２１３にラッチされる複数（たとえば第０番〜第７番の８個）のチップ内部ＩＯデータ(コマンド、アドレス、データ)Ｉ．ＩＯ［７：０］を、チップ内部クロック信号Ｉ．ＣＫに同期し、デコーダ２１５のデコード信号ＣＮＴ＜７：０＞に応じて順次選択して保持し、たとえば第０番〜第３番の組の信号と第４番〜第７番の組の信号を複数クロック分（本実施形態では４クロック分）保持し、信号Ｄ ＢＵＳ０［７：０］，Ｄ ＢＵＳ１［７：０］，Ｄ ＢＵＳ２［７：０］，Ｄ ＢＵＳ３［７：０］として４ポートコマンドデコーダ３００に出力する。

選択保持回路２１６−１〜２１６−４は同様の構成を有する。したがって、図面の簡単化のために選択保持回路２１６−４のみ具体的な構成を図示している。
ここで、選択保持回路２１６−４の具体的な構成について説明する。

選択保持回路２１６は、入力ラッチ（２０９，２１０，２１１，２１３）に接続された第１選択保持部２１６１、および第１選択保持部２１６１の保持データが供給される第２保持部２１６２を有する。

第１保持部２１６１は、複数（本実施形態では２のｎ乗個：ここではｎ＝３）の３入力ＡＮＤゲートＡＤ０〜ＡＤ７、および各ＡＮＤＢゲートＡＤ０〜ＡＤ７の出力を保持するフリップフロップ（Flip Flop）ＦＦ０〜ＦＦ７により構成されている。

３入力ＡＮＤＢゲートＡＤ０〜ＡＤ７は、入力ラッチ２１３にラッチされたチップ内部ＩＯデータ(コマンド、アドレス、データ)Ｉ．ＩＯ［７：０］と、デコーダ２１５のデコード信号ＣＮＴ＜７：０＞と、チップ内部クロック信号Ｉ．ＣＫとの論理積をとり出力側に接続されたフリップフロップＦＦ０〜ＦＦ７に出力する。
フリップフロップＦＦ０はＡＮＤゲートＡＤ０の出力信号を保持し、保持データＦＦ０［７：０］を第２選択保持部２１６２に出力する。
フリップフロップＦＦ１はＡＮＤゲートＡＤ１の出力信号を保持し、保持データＦＦ１［７：０］を第２選択保持部２１６２に出力する。
フリップフロップＦＦ２はＡＮＤゲートＡＤ２の出力信号を保持し、保持データＦＦ２［７：０］を第２選択保持部２１６２に出力する。
フリップフロップＦＦ３はＡＮＤゲートＡＤ３の出力信号を保持し、保持データＦＦ３［７：０］を第２選択保持部２１６２に出力する。
フリップフロップＦＦ４はＡＮＤゲートＡＤ４の出力信号を保持し、保持データＦＦ４［７：０］を第２選択保持部２１６２に出力する。
フリップフロップＦＦ５はＡＮＤゲートＡＤ５の出力信号を保持し、保持データＦＦ５［７：０］を第２選択保持部２１６２に出力する。
フリップフロップＦＦ６はＡＮＤゲートＡＤ６の出力信号を保持し、保持データＦＦ６［７：０］を第２選択保持部２１６２に出力する。
フリップフロップＦＦ７はＡＮＤゲートＡＤ７の出力信号を保持し、保持データＦＦ７［７：０］を第２選択保持部２１６２に出力する。

第２選択保持部２１６２は、第１選択保持部２１６１から供給される信号ＦＦ０［７：０］〜ＦＦ７［７：０］を複数組の信号群、本実施形態では２組の第１信号群である０−３系信号ＦＦ０［７：０］〜ＦＦ３［７：０］と第２信号群である４−７系信号ＦＦ４［７：０］〜ＦＦ７［７：０］を分けて複数クロック分（本実施形態では４クロック分）入力された信号を保持し、デコード信号ＣＮＴ７に応答して信号Ｄ ＢＵＳ０［７：０］，Ｄ ＢＵＳ１［７：０］，Ｄ ＢＵＳ２［７：０］，Ｄ ＢＵＳ３［７：０］として４ポートコマンドデコーダ３００に出力する。

第２選択保持部２１６２は、２組の第１および第２信号群のうち、第１信号群の０−３系信号ＦＦ０［７：０］と第２信号群の４−７系信号ＦＦ４［７：０］を第１信号Ｄ ＢＵＳ０［７：０］として、第１信号群の０−３系信号ＦＦ１［７：０］と第２信号群の４−７系信号ＦＦ５［７：０］を第２信号Ｄ ＢＵＳ１［７：０］として、第１信号群の０−３系信号ＦＦ２［７：０］と第２信号群の４−７系信号ＦＦ６［７：０］を第３信号Ｄ ＢＵＳ２［７：０］として、第１信号群の０−３系信号ＦＦ３［７：０］と第２信号群の４−７系信号ＦＦ７［７：０］を第４信号Ｄ ＢＵＳ３［７：０］として、４ポートコマンドデコーダおよびコマンドラッチ部３００に出力する。

４ポートコマンドデコーダおよびコマンドラッチ部３００は、４クロック分の、選択保持回路２１６−１から供給される４組のチップ内部ライト・イネーブル信号ＷＥＢ ０，ＷＥＢ １，ＷＥＢ ２，ＷＥＢ ３、選択保持回路２１６−２から供給される４組のチップ内部アドレス・ラッチ・イネーブル信号ＡＬＥ ０，ＡＬＥ １，ＡＬＥ ２，ＡＬＥ ３、選択保持回路２６１−３から供給される４組のチップ内部コマンド・ラッチ・イネーブル信号ＣＬＥ ０，ＣＬＥ １，ＣＬＥ ２，ＣＬＥ ３、並びに、選択保持回路２６１−４から供給される信号Ｄ ＢＵＳ０［７：０］，Ｄ ＢＵＳ１［７：０］，Ｄ ＢＵＳ２［７：０］，Ｄ ＢＵＳ３［７：０］を、４つのポートで系統別（組別）にそれぞれ受けて、これら４組の値により、２の４乗通り（１６通り）の状態により、ＮＡＮＤ型フラッシュメモリ１００のメモリコア８００の動作および入力データを決定する。
そして、４ポートコマンドデコーダおよびコマンドラッチ部３００は、デコードの結果、コマンドの場合は、コマンドラッチ、アドレスの場合は各アドレスラッチ４００，５００に取り込み、データの場合はページバッファ７００に転送する。

図５は、本実施形態に係る４ポートコマンドデコーダおよびコマンドラッチ部３００の構成例を示すブロック図である。

図５の４ポートコマンドデコーダおよびコマンドラッチ部３００は、４ポートコマンドデコーダ３１０、およびコマンドラッチ３２０を有する。
そして、４ポートコマンドデコーダ３１０は、第１〜第４のコマンドデコーダ３１１〜３１４、および組み合わせ回路３１５を有する。

第１のコマンドデコーダ３１１は、選択保持回路２１６−１から供給されるチップ内部ライト・イネーブル信号ＷＥＢ ０、選択保持回路２１６−２から供給されるチップ内部アドレス・ラッチ・イネーブル信号ＡＬＥ ０、選択保持回路２６１−３から供給されるチップ内部コマンド・ラッチ・イネーブル信号ＣＬＥ ０、並びに、選択保持回路２６１−４から供給される信号Ｄ ＢＵＳ０［７：０］をデコードし、デコード結果を信号Ｓ３１１として組み合わせ回路３１５に出力する。

第２のコマンドデコーダ３１２は、選択保持回路２１６−１から供給されるチップ内部ライト・イネーブル信号ＷＥＢ １、選択保持回路２１６−２から供給されるチップ内部アドレス・ラッチ・イネーブル信号ＡＬＥ １、選択保持回路２６１−３から供給されるチップ内部コマンド・ラッチ・イネーブル信号ＣＬＥ １、並びに、選択保持回路２６１−４から供給される信号Ｄ ＢＵＳ１［７：０］をデコードし、デコード結果を信号Ｓ３１２として組み合わせ回路３１５に出力する。

第３のコマンドデコーダ３１３は、選択保持回路２１６−１から供給されるチップ内部ライト・イネーブル信号ＷＥＢ ２、選択保持回路２１６−２から供給されるチップ内部アドレス・ラッチ・イネーブル信号ＡＬＥ ２、選択保持回路２６１−３から供給されるチップ内部コマンド・ラッチ・イネーブル信号ＣＬＥ ２、並びに、選択保持回路２６１−４から供給される信号Ｄ ＢＵＳ２［７：０］をデコードし、デコード結果を信号Ｓ３１３として組み合わせ回路３１５に出力する。

第４のコマンドデコーダ３１４は、選択保持回路２１６−１から供給されるチップ内部ライト・イネーブル信号ＷＥＢ ３、選択保持回路２１６−２から供給されるチップ内部アドレス・ラッチ・イネーブル信号ＡＬＥ ３、選択保持回路２６１−３から供給されるチップ内部コマンド・ラッチ・イネーブル信号ＣＬＥ ３、並びに、選択保持回路２６１−４から供給される信号Ｄ ＢＵＳ３［７：０］をデコードし、デコード結果を信号Ｓ３１４として組み合わせ回路３１５に出力する。

組み合わせ回路３１５は、第１〜第４のデコーダ３１１〜３１４のデコード信号Ｓ３１１〜Ｓ３１４を受けて、これら４組の値により、２の４乗通り（１６通り）の状態により、ＮＡＮＤ型フラッシュメモリ１００のメモリコア８００の動作および入力データを決定する。
組み合わせ回路３１５は、処理の結果、コマンドの場合は、コマンドラッチ３２０にコマンドを取り込み、アドレスの場合は各アドレスラッチ４００，５００にロウアドレス、カラムアドレスを取り込み、データの場合はページバッファ７００に転送する。

以下に、前記構成を有するＮＡＮＤ型フラッシュメモリ１００の動作をインターフェース回路の動作を中心に説明し、その後、メモリコア８００の具体的な構成および動作について説明する。

インターフェース回路２００においては、端子Ｔ２０７から入力したチップ・イネーブル信号ＣＥＢが入力バッファ２０７に一旦保持され、入力バッファ２０７から出力されるチップ内部チップ・イネーブル信号Ｉ．ＣＥで他の端子２０１〜Ｔ２０６に接続された入力バッファ２０１〜２０６が活性化される。
活性化された入力バッファ２０１には端子Ｔ２０１から入力したライト・イネーブル信号ＷＥＢが、入力バッファ２０２には端子２０２から入力したアドレス・ラッチ・イネーブル信号ＡＬＥが、入力バッファ２０３には端子Ｔ２０３から入力したコマン・ラッチ・イネーブル信号ＣＬＥが、入力バッファ２０４には端子２０４から入力したリード・イネーブル信号ＲＥＢが、入力バッファ２０５には端子Ｔ２０５から入力したデータ(コマンド、アドレス、データ)ＩＯ［７：０］が、入力バッファ２０６には端子Ｔ２０６から入力したクロック信号ＣＫが取り込まれる。

このように、端子Ｔ２０６を介してチップの入出力動作のタイミングを制御するためのクロック信号ＣＫが入力バッファ２０６に一旦保持され、入力バッファ２０６から出力されるチップ内部クロックＩ．ＣＫに同期して、入力バッファ２０１〜２０３，２０５に取り込まれたライト・イネーブル信号ＷＥＢ、アドレス・ラッチ・イネーブル信号ＡＬＥ、コマンド・ラッチ・イネーブル信号ＣＬＥ、および一連データ(コマンド、アドレス、データ)ＩＯ［７：０］が、チップ内部クロック信号Ｉ．ＣＫに同期して入力ラッチ２０９〜２１２，２１３に一旦ラッチされる。

入力ラッチ２０９〜２１２，２１３に一旦ラッチされたライト・イネーブル信号ＷＥＢ、アドレス・ラッチ・イネーブル信号ＡＬＥ、コマンド・ラッチ・イネーブル信号ＣＬＥ、およびデータ(コマンド、アドレス、データ)ＩＯ［７：０］は対応する選択保持回路２１６−１〜２１６−４に供給される。
選択保持回路２１６−１〜２１６−４は、たとえば図４に示すように、ＡＮＤゲートＡＤ０〜ＡＤ７およびフリップフロップＦＦ０〜ＦＦ７を８個設けられており、これら８個はＡＮＤゲートＡＤ０〜ＡＤ７は、クロック信号ＣＫをラッチする入力バッファ２０６に接続された３ビットのカウンタ２１４のデコード結果により、どれか一つが選択され、入力バッファ２０９〜２１２，２１３に保持された値がフリップフロップＦＦ０〜ＦＦ７に転送可能となり、保持される。
この８個のフリップフロップＦＦ０〜ＦＦ７の出力であるチップ内部信号（ＦＦ０［７:０]〜ＦＦ７[７:０]等）は第２選択保持部２１６２に供給されて、第０番から第３番の組の信号の値と第４番から第７番の組の信号が保持され、４クロック分のチップ内部信号（Ｄ_ＢＵＳ０[７:０]〜ＤＢＵＳ３[７:０]等）が４ポートコマンドデコーダおよびコマンドラッチ部３００に出力される。
これにより４クロック分入力された値を保持できるため、デコード処理等を行うことができる。
この４クロック分のチップ内部のライト・イネーブル・信号Ｉ．ＷＥＢ、アドレス・ラッチ・イネーブル信号Ｉ．ＡＬＥ、コマンド・ラッチ・イネーブル信号Ｉ．ＣＬＥ、Ｉ．Ｉ／Ｏの値が４ポートコマンドデコーダ３１０でデコード処理される。デコード処理は、4組の値が入力か否か、入力ならば、コマンド、アドレス、データの区別を必要なアドレスラッチ等に転送し格納し処理が行われる。このように高速なインターフェースでも処理が可能となる。

図６は、本実施形態に係るクロック信号ＣＫに同期した高速同期型インターフェース回路を有するＮＡＮＤ型フラッシュメモリの書込み動作時の入力波形およびチップ内部の信号の動作を示す図である。

図６の例では、インターフェースの信号であるチップを選択するためのチップ・イネーブル・信号ＣＥＢ（負論理）をローレベルにすることでチップを選択する。
クロック信号ＣＫの立ち上がりエッジで（サイクルＣ１）で入力動作を選択するためのライト・イネーブル信号ＷＥＢ（負論理）をローレベルに、およびコマンド入力を選択するためのコマンド・ラッチ・イネーブル信号ＣＬＥ（正論理）をハイレベルに、アドレス入力を選択するアドレス・ラッチ・イネーブル信号ＡＬＥ（正論理）をローレベルにする。またデータを入出力するためのI/O端子Ｔ２０７からコマンドを入力する。
サイクルＣ２では、前記のコマンド・ラッチ・イネーブル信号ＣＬＥをローレベルに、アドレス・ラッチ・イネーブル信号ＡＬＥをハイレベルにすることでI/O端子Ｔ２０７からアドレスを入力する。サイクルＣ２〜Ｃ６がアドレス入力である。
サイクルＣ７では前記のコマンド・ラッチ・イネーブル信号ＣＬＥをローレベルに、アドレス・ラッチ・イネーブル信号ＡＬＥをローレベルにすることでI/O端子Ｔ２０７からデータを入力する。この例では、サイクルＣ７〜Ｃ１４がデータ入力である。
サイクルＣ１５では、前記のコマンド・ラッチ・イネーブル信号ＣＬＥをハイレベルに、アドレス・ラッチ・イネーブル信号ＡＬＥをローレベルにすることでI/O端子Ｔ２０７からコマンドを入力し、書込み処理を開始させる。
この例では、出力動作を選択するためのリード・イネーブル信号ＲＥＢ（負論理）はレベルのままである。

一般の低速な非同期インターフェースでは、ライト・イネーブル信号ＷＥＢが活性化されているかをチップが認識して、アドレス・ラッチ・イネーブル信号ＡＬＥ,コマンド・ラッチ・イネーブル信号ＣＬＥ,Ｉ／Ｏの入力バッファを活性化し、またＩ／Ｏからの入力をコマンド、アドレス、およびデータと各々識別し処理していた。しかし、高速化するとこの一連の処理に必要な十分な時間がない。
このため、本実施形態では、クロック信号ＣＫに同期し、Ｉ／Ｏからの入力以外に、ライト・イネーブル信号ＷＥＢ,アドレス・ラッチ・イネーブル信号ＡＬＥ,コマンド・ラッチ・イネーブル信号ＣＬＥの制御信号も一旦チップに取り込んでから処理を行う。
したがって、周辺回路に用いるトランジスタのゲート膜厚がメモリセルのゲート膜厚で制限され著しく性能の低いトランジスタを用いている場合であっても、外部よりクロックに同期し、メモリを制御するための制御信号、コマンド、アドレス等が高速に入力される場合に使用することが可能となる。

なお、本実施形態においては、選択保持回路２１６の第１選択保持部２１６１として、複数（本実施形態では８個）のＡＮＤゲートとフリップフロップを設けた場合を例示したが、本発明は、この構成に限定されるものではく、種々の態様が可能である。

図７は、本発明の実施形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型ＥＥＰＲＯＭ（フラッシュメモリ）の他の構成例を示すブロック図である。

図７のＮＡＮＤ型フラッシュメモリ１００Ａが図４のＮＡＮＤ型フラッシュメモリ１００と異なる点は、選択保持回路２１６の第１選択保持部２１６１の構成にある。
図７の例では、第１選択保持部２１６１Ａは、複数（８個）のＡＮＤゲートとフリップフロップで構成する代わりに、２つの入力ＡＮＤゲートＡＤ８，ＡＤ９、インバータＩＮＶ１、および複数（本例では８個）のシフトレジスタＳＲ０〜ＳＲ７により構成されている。

ＡＮＤゲートＡＤ８，９の第１入力端子がチップ内部クロック信号Ｉ．ＣＫの供給ライン（入力バッファ２０６の出力ライン）に接続され、インバータＩＮＶ１の入力端子およびＡＮＤゲートＡＤ２の第２入力端子がデコード信号ＣＮＴ＜７＞の供給ライン（デコーダ２１５の出力ライン）に接続され、インバータＩＮＶ１の出力端子がＡＮＤゲートＡＤ８の第２入力端子に接続されている。
ＡＮＤゲートＡＤ８の出力が縦続接続されたシフトレジスタＳＲ０〜ＳＲ３のクロック端子に接続され、ＡＮＤゲートＡＤ９の出力が縦続接続されたシフトレジスタＳＲ４〜ＳＲ７のクロック端子に接続されている。
そして、入力ラッチ（２０９，２１０，２１１，２１３）の出力に対して、この出力側から順にシフトレジスタＳＲ３、ＳＲ２、ＳＲ１、ＳＲ０が順に縦続接続されている。
同様に、入力ラッチ（２０９，２１０，２１１，２１３）の出力に対して、この出力側から順にシフトレジスタＳＲ７、ＳＲ６、ＳＲ５、ＳＲ４が順に縦続接続されている。

このような構成を有する第１選択保持部２１６１Ａにおいては、デコード信号ＣＮＴ７に応じて、シフトレジスタＳＲ３、ＳＲ２、ＳＲ１、ＳＲ０からなる第１シフトレジスタ列と、シフトレジスタＳＲ７、ＳＲ６、ＳＲ５、ＳＲ４からなる第２シフトレジスタ列が相補的にシフト動作を行うように構成されている。

具体的には、デコード信号ＣＮＴ７がローレベルの場合、インバータＩＮＶ１の出力がハイレベルとなることから、ＡＮＤゲートＡＤ８からクロック信号Ｉ．ＣＫが第１シフトレジスタ列に供給される。これに対して、ＡＮＤゲートＡＤ９からのクロック信号Ｉ．ＣＫの出力は抑止される。
その結果、入力バッファ２１３の出力Ｉ．ＩＯ［７：０］はクロック信号Ｉ．ＣＫに同期してシフトレジスタＳＲ３、ＳＲ２、ＳＲ１、ＳＲ０の順に４クロックでシフトされる。この場合、シフトレジスタＳＲ０から信号ＦＦ０［７：０］が、シフトレジスタＳＲ１から信号ＦＦ１［７：０］が、シフトレジスタＳＲ２から信号ＦＦ２［７：０］が、シフトレジスタＳＲ３から信号ＦＦ３［７：０］が、第２選択保持部２１６２に出力される。

デコード信号ＣＮＴ７がハイレベルの場合、インバータＩＮＶ１の出力がローレベルとなることから、ＡＮＤゲートＡＤ８からクロック信号Ｉ．ＣＫの第１シフトレジスタ列への供給が抑止される。これに対して、ＡＮＤゲートＡＤ９からのクロック信号Ｉ．ＣＫが第２シフトレジスタ列に供給される。
その結果、入力バッファ２１３の出力Ｉ．ＩＯ［７：０］はクロック信号Ｉ．ＣＫに同期してシフトレジスタＳＲ７、ＳＲ６、ＳＲ５、ＳＲ４の順に４クロックでシフトされる。この場合、シフトレジスタＳＲ４から信号ＦＦ４［７：０］が、シフトレジスタＳＲ５から信号ＦＦ５［７：０］が、シフトレジスタＳＲ６から信号ＦＦ７［７：０］が、シフトレジスタＳＲ７から信号ＦＦ７［７：０］が、第２選択保持部２１６２に出力される。

第２選択保持部２１６２は、図４の例と同様に、第１選択保持部２１６１から供給される信号ＦＦ０［７：０］〜ＦＦ７［７：０］を複数組の信号群、本実施形態では２組の第１信号群である０−３系信号ＦＦ０［７：０］〜ＦＦ３［７：０］と第２信号群である４−７系信号ＦＦ４［７：０］〜ＦＦ７［７：０］を分けて複数クロック分（本実施形態では４クロック分）入力された信号を保持し、デコード信号ＣＮＴ７に応答して信号Ｄ ＢＵＳ０［７：０］，Ｄ ＢＵＳ１［７：０］，Ｄ ＢＵＳ２［７：０］，Ｄ ＢＵＳ３［７：０］として４ポートコマンドデコーダ３００に出力する。

その他の構成は図４と同様である。
図７の構成によれば、前述した図４の構成と同様の効果を得ることができることはもとより、選択保持回路２１６の構成の簡単化を図ることができる。

以上、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００，１００Ａの構成および動作をインターフェース回路の動作を中心に説明した。
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００，１００Ａのメモリコア８００の具体的な構成および動作について説明する。

図８は、本実施形態に係るＮＡＮＤ型フラッシュメモリにおけるメモリコアの構成例を示すブロック図である。

図８のメモリコア８００は、メモリセルアレイ８０１、ビット線制御回路８０２、カラムでコーダ８０３、およびワード線制御回路８０４を有している。

メモリセルアレイ８０１は、後で図９に関連付けて詳述するように、複数のＮＡＮＤ型メモリセルユニット、複数のビット線、複数のワード線、およびソース線を含んでいる。
ＮＡＮＤ型メモリセルユニットは、直列接続された複数のメモリセルからなるメモリセル列と、メモリセル列の両端にそれぞれ接続される選択トランジスタとから構成される。ソース線は、すべてのメモリセルユニットに共通となっている。

ビット線制御回路８０２は、メモリセルアレイ８０１のビット線を介してメモリセルのデータを読み出したり、ビット線を介してメモリセルの状態を検出したり、ビット線を介してメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。
ビット線制御回路８０２は、複数のデータ記憶回路を含んでいる。データ記憶回路は、メモリセルアレイ８０１のカラムに対して設けられる。カラムデコーダ８０３により選択されたデータ記憶回路によって読み出されたメモリセルのデータは、図８に図示しないバッファを経由して、インターフェース回路から外部へ読み出される。
また、インターフェース回路２００を介し、外部から入力された書き込みデータは、ページバッファ７００を経由して、カラムデコーダ８０３により選択されたデータ記憶回路に初期的な制御データとしラッチされる。データ記憶回路の制御データは、ビット線を経由してメモリセルアレイ８０１の選択メモリセルに印加される書き込み制御電圧を制御する。

ワード線制御回路８０４は、メモリセルアレイ８０１の複数本のワード線のうち１本を選択し、その選択した１本のワード線に、読み出し動作、書き込み動作、または消去動作に必要な所定電位を与える。

図９は、図８のメモリセルアレイ８０１およびビット線制御回路８０２の構成の一例を示す図である。

ＮＡＮＤ型メモリセルユニットＭＣＵＴは、互いに直列接続された４個のメモリセルＭＣ０〜ＭＣ３からなるメモリセル列ＭＣＣと、メモリセル列ＭＣＣの一端とビット線ＢＬの間に接続される選択トランジスタＳＴ１１と、メモリセル列ＭＣＣの他端とソース線ＳＲＣとの間に接続される選択トランジスタＳＴ１２とから構成される。
メモリセルＭの制御ゲートは、ワード線ＷＬｍ（ｍは、１〜４のいずれか１つ）に接続され、ビット線側の選択トランジスタＳＴ１１は、選択ゲート線ＳＧ１に接続され、ソース線側の選択トランジスタＳＴ１２は、選択ゲート線ＳＧ２に接続される。
１本のワード線ＷＬｍを共有する複数のメモリセルＭＣは、ページＰＧと呼ばれる単位を構成し、本例の場合、１ブロックＢＬＫは、４ページから構成される。
また、本例では、２ブロック分のみを示しているが、実際は、メモリセルアレイ１１は、任意のブロック（たとえば、１０２４ブロック）から構成される。また、ビット線ＢＬ０、ＢＬ１、・・・・ＢＬ４０９５の本数は、本例では４０９６本であるが、任意の本数（たとえば、２０４８本、２１１２本、４２２４本など）でよい。

ビット線制御回路８０２は、複数のデータ記憶回路８０５を含んで構成されている。
本例では、データ記憶回路８０５は、２本のビット線ＢＬｉ、ＢＬｉ＋１（ｉは、０または偶数）に対して１つ設けられているが、任意の本数、たとえば、１本、４本、６本、または９本のビット線に対して１つ設けても良い。

カラム選択信号ＣＳＬ０、ＣＳＬ１、・・・・ＣＳＬ４０９５は、カラムデコーダ１３の出力信号である。カラム選択信号ＣＳＬｉ、ＣＳＬｉ＋１は、ビット線ＢＬｉ、ＢＬｉ＋１に接続されるデータ記憶回路８０５に入力される。
読み出し時、カラム選択信号ＣＳＬｉ、ＣＳＬｉ＋１によって選択されたデータ記憶回路８０５にラッチされているメモリセルのデータは、読み出しデータとしてデータ入出力バッファ１４に導かれる。
また、書き込みに先立って、カラム選択信号ＣＳＬｉ、ＣＳＬｉ＋１に基づき、ビット線ＢＬｉ、ＢＬｉ＋１のいずれか一方に、書き込み時、メモリセルに印加される書き込み制御電圧を制御するための制御データが初期的に転送される。
書き込み状態を検出する際には、ビット線ＢＬｉ、ＢＬｉ＋１のいずれか一方に接続されるメモリセルの書き込み状態を検出する。

図１０は、図９のメモリセルＭＣと選択トランジスタＳＴの構造を簡略的に示す図である。
図１０に示すように、ｐ型の半導体基板８１１の表面には、ソースまたはドレインとなるｎ型の拡散層８１２が形成されている。

メモリセルＭＣは、半導体基板８１１中のｎ型の拡散層８１２、半導体基板８１１上のゲート絶縁膜８１３、ゲート絶縁膜８１３上の浮遊ゲート８１４、浮遊ゲート８１４上の絶縁膜８１５、絶縁膜８１５上の制御ゲート（ワード線）８１６を含んでいる。
選択トランジスタＳＴは、半導体基板８１１中のｎ型の拡散層８１２、半導体基板８１１上のゲート絶縁膜８１７、ゲート絶縁膜８１７上の選択ゲート８１８を含んでいる。
メモリセルＭＣの制御ゲート８１６にメモリセルＭの閾値以上の電位を与えると、浮遊ゲート８１４直下の半導体基板８１１の表面にはチャネルが形成される。

たとえば、制御ゲート８１６と浮遊ゲート８１４間の容量が１ｆＦ、浮遊ゲート８１４とチャネルの間の容量が１ｆＦ、チャネルと半導体基板８１１の間の容量が０．２５ｆＦ、ｎ型拡散層８１２と半導体基板８１１の間の容量が０．２５ｆＦと仮定した場合、制御ゲート８１６とチャネルの結合容量費および制御ゲート８１６とｎ型拡散層８１２の容量結合比は、それぞれ５０％である。
この場合、チャネルとｎ型拡散層８１２が浮遊状態であると、制御ゲート８１６が１Ｖ上昇すると、チャネルおよびｎ型拡散層８１２の電位は、０．５Ｖ上昇する。

図１１は、図９のＮＡＮＤ型メモリセルユニットの構造を簡略的に示す図である。

本実施形態においては、４つのメモリセルＭＣ０〜ＭＣ３によりメモリセル列ＭＣＣが構成され、メモリセル列ＭＣＣの一端は、選択トランジスタＳＴ１２を経由してソース線ＳＲＣに接続され、メモリセル列ＭＣＣの他端は、選択トランジスタＳＴ１１を経由してビット線ＢＬに接続される。

一般的な非同期インターフェースを有するＮＡＮＤ型フラッシュの書込み動作時の入力波形を示す図である。 図１の例を実現可能な一般的な非同期インターフェースを有するＮＡＮＤ型フラッシュの構成例を示すブロック図である。 周辺トランジスタの断面図である。 本発明の実施形態に係る不揮発性半導体装置であるＮＡＮＤ型ＥＥＰＲＯＭ（フラッシュメモリ）の構成例を示すブロック図である。 本実施形態に係る４ポートコマンドデコーダおよびコマンドラッチ部３００の構成例を示すブロック図である。 本実施形態に係るクロック信号ＣＫに同期した高速同期型インターフェース回路を有するＮＡＮＤ型フラッシュメモリの書込み動作時の入力波形およびチップ内部の信号の動作を示す図である。 本発明の実施形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型ＥＥＰＲＯＭ（フラッシュメモリ）の他の構成例を示すブロック図である。 本実施形態に係るＮＡＮＤ型フラッシュメモリにおけるメモリコアの構成例を示すブロック図である。 図８のメモリセルアレイおよびビット線制御回路の構成の一例を示す図である。 図９のメモリセルＭＣと選択トランジスタＳＴの構造を簡略的に示す図である。 図９のＮＡＮＤ型メモリセルユニットＭＣＵＴの構造を簡略的に示す図である。

符号の説明

１００，１００Ａ・・・ＮＡＮＤ型ＥＥＰＲＯＭ、２００・・・インターフェース回路、３００・・・４ポートコマンドデコーダおよびコマンドラッチ部、４００・・・ロウアドレスラッチ、５００・・・カラムアドレスラッチ、６００・・・コントロールロジック回路、７００・・・ページバッファ、８００・・・メモリコア、２０１〜２０７・・・入力バッファ（Input buffer）、２０８・・・出力バッファ（Output buffer）、２０９〜２１３・・・入力ラッチ（Input Latch）、２１４・・・ｎビット（本実施形態では３ビット）カウンタ（3bit Counter）、２１５・・・デコーダ(Dec)、２１６−１〜２１６−４・・・選択保持回路、２１６１，２１６１Ａ・・・第１選択保持部、２１６２・・・第２選択保持部、２０１〜Ｔ２０７・・・端子。

Claims (24)

1. アクセス対象のメモリセルを含むメモリコアと、
   チップを選択するためのチップ・イネーブル信号と、チップの動作を制御するための少なくとも一つの制御信号と、チップの入出力動作のタイミングを制御するクロック信号と、コマンド、アドレス、データの一連データを入出力する端子を有するインターフェース回路と、を含み、
   前記インターフェース回路は、
   前記制御信号を保持する少なくとも一つの第１の入力保持部を有し、
   前記第１の入力保持部に制御信号を一旦取り込んでから処理する
   半導体記憶装置。
2. 前記インターフェース回路は、
   コマンド、アドレス、データの一連データを保持する第２の入力保持部を有し、
   前記クロック信号に同期して、前記制御信号を前記第１の入力保持部に取り込み、かつ前記一連データを前記第２の入力保持部に取り込む
   請求項１記載の半導体記憶装置。
3. 前記第１の入力保持部は、
   前記チップ・イネーブル信号により活性化されて前記制御信号を取り込む少なくとも一つの第１の入力バッファと、
   前記第１の入力バッファに取り込まれた前記制御信号を前記クロック信号に同期してラッチする少なくとも一つの第１の入力ラッチと、を含み、
   前記第２の入力保持部は、
   前記チップ・イネーブル信号により活性化されて前記一連データを取り込む第２の入力バッファと、
   前記第２の入力バッファに取り込まれた前記一連データを前記クロック信号に同期してラッチする第２の入力ラッチと、を含む
   請求項２記載の半導体記憶装置。
4. 前記第１の入力ラッチにラッチされた制御信号を前記クロック信号の複数クロック分、選択保持して複数信号群に区分けして並列的に出力する少なくとも一つの第１の選択保持回路と、
   前記第２の入力ラッチにラッチされた一連データを前記クロック信号の複数クロック分、選択保持して複数信号群に区分けして並列的に出力する第２の選択保持回路と、を有する
   請求項３記載の半導体記憶装置。
5. 前記チップ・イネーブル信号により活性化されて前記クロック信号を取り込む第３の入力バッファを有し、
   前記第１の入力ラッチおよび前記第２の入力ラッチは、前記第３の入力バッファに一旦取り込まれた前記クロック信号に同期して前記制御信号および前記一連データをラッチする
   請求項３記載の半導体記憶装置。
6. 前記チップ・イネーブル信号により活性化されて前記クロック信号を取り込む第３の入力バッファを有し、
   前記第１の入力ラッチおよび前記第２の入力ラッチは、前記第３の入力バッファに一旦取り込まれた前記クロック信号に同期して前記制御信号および前記一連データをラッチする
   請求項４記載の半導体記憶装置。
7. 前記第３の入力バッファに保持されたクロック信号を、前記一連データのｎビット数分をカウント可能なｎビットカウンタを有し、
   前記第１の選択保持回路および前記第２の選択保持回路の少なくとも一方は、前記ｎビットカウンタのカウント値および前記第３の入力バッファに保持されたクロック信号に同期して、前記制御信号および一連データを前記クロック信号の複数クロック分、選択保持して複数信号群に区分けして並列的に出力する
   請求項６記載の半導体記憶装置。
8. 前記第１の選択保持回路および前記第２の選択保持回路の複数組の出力値を受けて前記メモリコアの動作および入力データを決定する複数ポートコマンドデコーダを有する
   請求項４記載の半導体記憶装置。
9. 前記第１の選択保持回路および前記第２の選択保持回路の複数組の出力値を受けて前記メモリコアの動作および入力データを決定する複数ポートコマンドデコーダを有する
   請求項７記載の半導体記憶装置。
10. 前記制御信号は、前記チップ内にコマンドを取り込むためのコマンド・ラッチ・イネーブル信号若しくは、アドレスを取り込むためのアドレス・ラッチ・イネーブル信号若しくは、データを取り込むためのライト・イネーブル信号若しくは、それら内少なくとも一つ以上の制御信号である
    請求項１記載の半導体記憶装置。
11. アクセス対象のメモリセルを含むメモリコアと、
    チップを選択するためのチップ・イネーブル信号と、チップの動作を制御するための少なくとも一つの制御信号と、チップの入出力動作のタイミングを制御するクロック信号と、コマンド、アドレス、データの一連データを入出力する端子を有するインターフェース回路と、を含み、
    前記メモリコアは、
    書き換え可能な不揮発性メモリセルをアレイ状に配列されたメモリセルアレイと、
    前記メモリセルアレイのワード線を選択する手段と
    前記メモリセルアレイのビット線を選択する手段と、
    前記メモリセルアレイのビット線に接続されたラッチ機能を有する回路と、を含み、
    前記インターフェース回路は、
    前記制御信号も前記データと同様に前記クロック信号に同期して、前記チップ内に不揮発性半導体記憶装置内に「１」若しくは「０」の論理データとして、取り込む
    不揮発性半導体記憶装置。
12. 前記メモリセルアレイは、
    前記書き換え可能な不揮発性をＮ個直列接続したメモリセル列と、
    前記メモリセル列とビット線との間に直列接続したビット線側選択ゲートと、
    前記メモリセル列とソース線との間に直列接続したソース線側選択ゲートとを有するＮＡＮＤ型メモリセルユニットがアレイ状に配列されている
    請求項１１記載の不揮発性半導体記憶装置。
13. 前記制御信号は、前記不揮発性半導体記憶装置内にコマンドを取り込むためのコマンド・ラッチ・イネーブル信号若しくは、アドレスを取り込むためのアドレス・ラッチ・イネーブル信号若しくは、データを取り込むためのライト・イネーブル信号若しくは、それら内少なくとも一つ以上の制御信号である
    請求項１１記載の不揮発性半導体記憶装置。
14. アクセス対象のメモリセルを含むメモリコアと、
    当該不揮発性半導体記憶装置を選択するチップ・イネーブル信号と、チップの入出力動作のタイミングを制御するクロック信号と、前記不揮発性半導体記憶装置内にコマンドを取り込むためのコマンド・ラッチ・イネーブル信号と、アドレスを取り込むためのアドレス・ラッチ・イネーブル信号と、データを取り込むためのライト・イネーブル信号と、データが入力されるインターフェース回路と、を含み
    前記メモリコアは、
    書き換え可能な不揮発性メモリセルをＮ個直列接続したメモリセル列と、前記メモリセル列とビット線との間に直列接続したビット線側選択ゲートと、前記メモリセル列とソース線との間に直列接続したソース線側選択ゲートとを具備したＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
    前記メモリセルアレイのワード線を選択する手段と、
    前記メモリセルアレイのビット線を選択する手段と、
    前記メモリセルアレイのビット線にビット線トランスファゲートを介して接続されたラッチ機能を持つ回路と、を有し、
    前記インターフェース回路は、
    前記コマンド・ラッチ・イネーブル信号と、前記アドレス・ラッチ・イネーブルと、前記ライト・イネーブル信号とを、前記データと同様に前記クロック信号に同期して、前記不揮発性半導体記憶装置内に設けた入力バッファに「１」若しくは「０」の論理データとして、取り込む
    不揮発性半導体記憶装置。
15. 前記インターフェース回路は、
    前記入力バッファにされた複数の第１の入力ラッチを有し、前記クロック信号に同期して、前記コマンド・ラッチ・イネーブル信号と、前記アドレス・ラッチ・イネーブル信号と、前記ライト・イネーブル信号とを、「１」若しくは「０」の論理データとして一時保持する
    請求項１４記載の不揮発性半導体記憶装置。
16. 前記第１の入力ラッチにラッチされた前記コマンド・ラッチ・イネーブル信号と、前記アドレス・ラッチ・イネーブル信号と、前記ライト・イネーブル信号とを、前記クロック信号の複数クロック分、選択保持して複数信号群に区分けして並列的に出力する複数の第１の選択保持回路と、
    第２の入力ラッチにラッチされたデータを前記クロック信号の複数クロック分、選択保持して複数信号群に区分けして並列的に出力する第２の選択保持回路と、を有する
    請求項１５記載の不揮発性半導体記憶装置。
17. 前記インターフェース回路は、
    前記チップ・イネーブル信号により活性化されて前記クロック信号を取り込むクロック用入力バッファを有し、
    前記第１の入力ラッチおよび前記第２の入力ラッチは、前記クロック用入力バッファに一旦取り込まれた前記クロック信号に同期して対応する信号をラッチする
    請求項１５記載の不揮発性半導体記憶装置。
18. 前記インターフェース回路は、
    前記チップ・イネーブル信号により活性化されて前記クロック信号を取り込むクロック用入力バッファを有し、
    前記第１の入力ラッチおよび前記第２の入力ラッチは、前記クロック用入力バッファに一旦取り込まれた前記クロック信号に同期して対応する信号をラッチする
    請求項１６記載の不揮発性半導体記憶装置。
19. 前記第クロック用入力バッファに保持されたクロック信号を、前記データのｎビット数分をカウント可能なｎビットカウンタを有し、
    前記第１の選択保持回路および前記第２の選択保持回路は、前記ｎビットカウンタのカウント値および前記第３の入力バッファに保持されたクロック信号に同期して、前記コマンド・ラッチ・イネーブル信号と、前記アドレス・ラッチ・イネーブル信号と、前記ライト・イネーブル信号と、データを前記クロック信号の複数クロック分、選択保持して複数信号群に区分けして並列的に出力する
    請求項１８記載の不揮発性半導体記憶装置。
20. 前記第１の選択保持回路および前記第２の選択保持回路の複数組の出力値を受けて前記メモリコアの動作および入力データを決定する複数ポートコマンドデコーダを有する
    請求項１９記載の不揮発性半導体記憶装置。
21. 書き換え可能な不揮発性半導体記憶装置であって、
    前記不揮発性半導体記憶装置を選択するチップ・イネーブル信号と、前記不揮発性半導体記憶装置の入出力動作のタイミングを制御するクロック信号と、前記不揮発性半導体記憶装置内にコマンド若しくは書き込みデータを取り込むための少なくとも一つ以上の制御信号と、が入力され、前記少なくとも一つ以上の制御信号が前記クロック信号に同期して、前記不揮発性半導体記憶装置内で複数組の「１」若しくは「０」の論理データとして、取り込むインターフェース回路と、
    前記複数組の論理データをデコード処理し、当該処理結果により前記不揮発性半導体記憶装置の動作および入力データを決定するデコーダと
    を有する不揮発性半導体記憶装置。
22. 前記制御信号は、前記不揮発性半導体記憶装置内にコマンドを取り込むためのコマンド・ラッチ・イネーブル信号若しくは、アドレスを取り込むためのアドレス・ラッチ・イネーブル信号若しくは、データを取り込むためのライト・イネーブル信号若しくは、それら内少なくとも一つ以上の制御信号である
    請求項２１記載の不揮発性半導体記憶装置。
23. 前記クロック信号に同期して、前記不揮発性半導体記憶装置内に取り込まれる前記制御信号の、「１」若しくは「０」の論理データは２のべき乗個の組である
    請求項２１記載の不揮発性半導体記憶装置。
24. 前記制御信号は、前記不揮発性半導体記憶装置内にコマンドを取り込むためのコマンド・ラッチ・イネーブル信号若しくは、アドレスを取り込むためのアドレス・ラッチ・イネーブル信号若しくは、データを取り込むためのライト・イネーブル信号であり、
    前記インターフェース回路は、
    前記制御信号と同時に前記クロック信号と同期してコマンドデータと書き込みデータと、を順次入力して、前記不揮発性半導体記憶装置内で複数組の「１」若しくは「０」の論理データとして、取り込み、
    前記デコーダは、
    ２のべき乗組の論理データをデコード処理し、その値により前記不揮発性半導体記憶装置の動作および入力データを決定する
    請求項２１記載の不揮発性半導体記憶装置。

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