JP5544442B2 - ページ消去機能におけるアドレス変化検出によるデコーディング制御 - Google Patents

ページ消去機能におけるアドレス変化検出によるデコーディング制御 Download PDF

Info

Publication number
JP5544442B2
JP5544442B2 JP2013120173A JP2013120173A JP5544442B2 JP 5544442 B2 JP5544442 B2 JP 5544442B2 JP 2013120173 A JP2013120173 A JP 2013120173A JP 2013120173 A JP2013120173 A JP 2013120173A JP 5544442 B2 JP5544442 B2 JP 5544442B2
Authority
JP
Japan
Prior art keywords
address
bit
block
page
block address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013120173A
Other languages
English (en)
Other versions
JP2013168211A (ja
Inventor
ホン・ボム・ピョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mosaid Technologies Inc
Original Assignee
Conversant Intellectual Property Management Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Conversant Intellectual Property Management Inc filed Critical Conversant Intellectual Property Management Inc
Publication of JP2013168211A publication Critical patent/JP2013168211A/ja
Application granted granted Critical
Publication of JP5544442B2 publication Critical patent/JP5544442B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Description

本発明は、フラッシュメモリにおけるページ消去機能に関するものである。
消去機能は、フラッシュセルの元の状態を回復するために不揮発性フラッシュメモリにおいて使用される。消去動作の物理的制限のために、動作を終了するのに長い時間がかかる。消去動作は、ページプログラムなどの他の主要な動作と比べて比較的長くかかる。たとえば、消去時間が1.5msである場合、ページプログラム時間は25μsである。ブロック消去動作によって、ページ(行)のセットからなるブロック全体が一度で消去される。このため、ブロックのコンテンツの一部が保持されるべきであるとすると、コンテンツの一部(いくつかのページ)が回復されることを可能にするために、ブロック消去は、選択されたブロック内の全てのコンテンツを同時に消去する前に、別のメモリ媒体に対してコンテンツをバックアップする必要がある。これは、フラッシュメモリの上記データ回復を維持するために、別のメモリシステムが、同じボードまたは同じパッケージ内に組込まれることを必要とする。これは、フラッシュメモリに関して総システムコストを増加させ、データ制御をより複雑にする。
米国仮特許出願第60/786,897号明細書 米国仮特許出願第60/843,593号明細書
1つの広範な態様では、本発明は、不揮発性メモリにおいて複数ページ消去動作を制限するページ選択リセット発生器回路を提供し、ページ選択リセット発生器回路は、1つまたは複数のアドレスのセットの各アドレスのブロックアドレス部を受取る入力と、ページアドレスのセットの2つのアドレスのブロックアドレス部が異なるときを検出するアドレス変化検出回路とを備え、ページ選択リセット発生器回路は、2つのアドレスのブロックアドレス部が異なることを検出したとき、ラッチされたページをクリアするためのリセット出力を発生するよう動作可能である。
一部の実施形態では、ページ選択リセット発生器回路は、フラッシュメモリを含む不揮発性メモリにおいて複数ページ消去動作を制限するためのものである。
一部の実施形態では、ページ選択リセット発生器回路は、さらに、アドレスが複数ページ消去動作に関するときに、リセット出力の発生をイネーブルする第1ペーシ選択リセットイネーブル回路を備える。
一部の実施形態では、ページ選択リセット発生器回路は、さらに、主アドレスレジスタにおけるアドレスのラッチ動作と適切にタイミングを合わせたリセット出力の発生をイネーブルする第2ペーシ選択リセットイネーブル回路を備える。
一部の実施形態では、ページ選択リセット発生器回路は、ページアドレスが複数ページ消去動作に関するときに、リセット出力の発生をイネーブルする第1ページ選択リセットイネーブル回路と、主アドレスレジスタにおけるアドレスのラッチ動作と適切にタイミングを合わせたリセット出力の発生をイネーブルする第2ペーシ選択リセットイネーブル回路とをさらに備え、ページ選択リセット発生器回路は、第1ページ選択リセットイネーブル回路と第2ペーシ選択リセットイネーブル回路の両方によってイネーブルされたときだけ、リセット出力を発生するよう動作可能である。
一部の実施形態では、アドレス変化検出回路は、複数ビットブロックアドレスの各ビットについて、a)ビットを登録し、登録されたアドレス出力を生成するためのそれぞれのサブアドレスレジスタと、b)登録されたアドレス出力の変化を検出するためのそれぞれのビットごとのアドレス検出回路と、ビットごとのアドレス検出回路の出力を結合するマージャ回路とを備える。
一部の実施形態では、各ビットごとのアドレス検出回路は、立上りアドレス変化を検出する第1回路と、立下りアドレス変化を検出する第2回路と、第1回路の出力と第2回路の出力を結合する回路とを備える。
一部の実施形態では、立上りアドレス変化を検出する第1回路は、a)次々と一緒に接続されたインバータおよび遅延素子と、b)登録されたアドレス出力のうちの1つを受取るために接続された第1入力を有し、インバータによる反転および遅延素子による遅延後に、登録されたアドレス出力のうちの1つを受取るために接続された第2入力を有するNANDゲートとを備え、立下りアドレス変化を検出する第2回路は、a)インバータおよび遅延素子と、b)インバータによる反転後に、登録されたアドレス出力のうちの1つを受取るために接続された第1入力を有し、遅延素子による遅延後に、登録されたアドレス出力のうちの1つを受取るために接続された第2入力を有するNANDゲートとを備える。
一部の実施形態では、複数ビットブロックアドレスの各ビットについて、それぞれのサブアドレスレジスタは、ビットを受取るために接続された入力を有するSRラッチと、ページアドレスが複数ページ消去動作に関するときに、リセット出力の発生をイネーブルするSRラッチに対してビットのラッチ動作をイネーブルするイネーブル回路とを備える。
一部の実施形態では、ページ選択リセット発生器回路は、さらに主リセットパルス発生器回路を備える。
別の広範な態様によれば、本発明は、メモリ回路を提供し、メモリ回路は、複数のページに配列された不揮発性メモリセルを各ブロックが備える複数のメモリブロックと、各ページについてそれぞれのラッチ回路であって、各ページはページアドレスを有し、ページのページアドレスは各ブロック内で一意であり、各ページのページアドレスは、それぞれの他のブロック内の対応するページのページアドレスと同じであるそれぞれのラッチ回路と、各ブロックについてそれぞれのブロックイネーブル回路と、アドレスのブロックアドレス部によって特定されたブロックについてブロックイネーブル回路をイネーブルすることによって、ページ消去コマンドの各アドレスのブロックアドレス部を処理するブロックプリデコーダ回路と、アドレス部によって特定されたページアドレスを有する各ページについて、ラッチ回路をセットすることによって、ページ消去コマンドの各アドレスのページアドレス部を処理するページプリデコーダ回路と、上記で要約されたページ選択リセット発生器回路とを備え、ラッチ回路は、ページ消去コマンドの全てのアドレスが、ブロックプリデコーダ回路、ページプリデコーダ回路およびページ選択リセット発生器回路によって処理された後に、イネーブルされたブロックの選択されたページに消去電圧を接続するようさらに動作可能であり、2つ以上の異なるブロックアドレスに関連する、複数ページ消去動作によるページの不測の消去が防止される。
一部の実施形態では、不揮発性メモリはフラッシュメモリを含む。
一部の実施形態では、ラッチ回路は、ページ選択リセット発生器回路によって発生されるリセット出力を受取るための共通に接続されたリセット入力を有する。
別の広範な態様によれば、本発明は方法を提供し、方法は、不揮発性メモリに関連する複数ページ消去動作の複数のアドレスの各アドレスであって、ブロックアドレス部およびページアドレス部を含む、各アドレスについて、a)ブロックアドレス部が、複数のアドレスの直前のアドレスのブロックアドレス部と異なるかどうかを検出するステップと、b)ブロックアドレス部が複数のアドレスの直前のアドレスのブロックアドレス部と異なることを検出したとき、ページおよびブロックの任意の直前の選択をリセットするステップと、c)複数のブロックのそれぞれにおいてそれぞれのページを選択するステップと、d)複数のブロックのそれぞれの1つを選択するステップとを含み、各アドレスに関して、前記検出し、前記リセットし、前記それぞれのページを選択し、前記複数のブロックのそれぞれの1つを選択した後、単一の残りのブロックアドレスが選択されることになり、方法は、さらに、単一の残りの選択されたブロック内の任意の選択されたページを消去するステップを含む。
一部の実施形態では、方法は、さらに、直前の選択をリセットするために、リセット出力を発生するステップを含む。
一部の実施形態では、方法は、さらに、各アドレスがブロックアドレス部およびページアドレス部を含むアドレスを受取るステップと、受取られた各アドレスについて、アドレスがページ消去動作の一部であるかどうかを判定するステップと、アドレスがページ消去動作の一部であると判定される場合だけ、前記検出することおよび前記リセットすることを実施するステップとを含む。
一部の実施形態では、方法は、さらに、主アドレスレジスタにおいてアドレスをラッチするステップと、リセット出力の発生と主アドレスレジスタにおけるアドレスのラッチ動作のタイミングを合わせるステップとを含む。
一部の実施形態では、ブロックアドレス部が、複数のアドレスの直前のアドレスのブロックアドレス部と異なるかどうかを検出することは、複数ビットブロックアドレスの各ビットについて、a)ビットをそれぞれのサブアドレスレジスタに登録するステップと、b)サブアドレスレジスタの出力の変化を検出するために、ビットごとのアドレス検出を実施するステップと、ビットごとのアドレス検出の出力を結合するステップとを含む。
一部の実施形態では、ビットごとのアドレス検出を実施することは、立上りアドレス変化を検出するステップと、立下りアドレス変化を検出するステップとを含む。
一部の実施形態では、方法は、フラッシュメモリに適用される。
本発明の実施形態は、添付図を参照して、例としてだけ、ここで述べられるであろう。
フラッシュメモリシステムの略図である。 フラッシュメモリセル用のデコーダ回路の回路図である。 ブロックデコーダ接続のさらなる詳細を示すフラッシュメモリシステムの回路図である。 単一ブロック内で複数のページ消去を実施するときの挙動を示すフラッシュメモリシステムの回路図である。 複数のページ消去動作が、異なるブロック内のページに関して実施されるときの挙動を示すフラッシュメモリシステムの回路図である。 単一ブロック内で複数のページが消去されることについての正しい挙動を示すフラッシュメモリシステムの略図である。 複数のブロック内での複数のページ消去が試みられるが、異なるブロックの検出によってページアドレスがリセットされることを示すフラッシュメモリシステムの略図である。 複数のブロック内での複数のページ消去が試みられるが、異なるブロックの検出によってページアドレスがリセットされることを示すフラッシュメモリシステムの略図である。 サブアドレスレジスタの詳細回路図である。 ATD(アドレス変化検出)回路の詳細回路図である。 複数ページ消去動作中にブロックアドレス変更が存在したときを検出し、相応して、リセットパルスを発生して、ページアドレスをリセットする回路の詳細回路図である。 ページ消去動作の連続アドレス入力のための、図9の回路の動作の第1の例である。 共にページアドレスでない連続コマンドのための、図9の回路の動作の第2の例である。
ブロック消去の制限のために、ページベース消去は、フラッシュメモリにおけるブロック消去動作の代替法として導入された。出願人の同時係属中の米国仮特許出願第60/786,897号明細書(2006年3月29日に出願された)および第60/843,593号明細書(2006年9月11日に出願された)に、例が記載される。ブロック消去は、ブロック全体を消去するというアプリケーションを依然として有する。ブロックおよびページ消去機能は、フラッシュメモリ動作内に共存し得る。複数のブロック消去動作の場合、同時に消去すべきブロックの選択に対して制限が存在しない。フラッシュメモリアプリケーションは、カメラ、データ記憶装置、携帯型オーディオおよびビデオプレーヤなどの密度志向市場において主に使用されるため、セル密度が重要であり、かつ、小さな周辺ブロックおよびデコーダブロックが必須である。フラッシュメモリシステムでは、メモリコアの周辺にある回路を簡略化し、かつ、回路の量を最小にすることが目的であることが多い。このため、フラッシュメモリシステムでは、通常、ページ選択デコ-ディング信号は、大域的デコーディングによって全てのブロックに共通に接続される。こうしたシステムでは、異なるブロックアドレスに関するページ消去が存在する場合、異なるブロック内の望まれていないページが誤って削除される可能性がある。この不正確な動作の例は、以下で詳述される。
図1は、フラッシュメモリセルの配置構成を示し、その配置構成には、それぞれが、フラッシュメモリセル21、23、25、27およびそれぞれのデコーダ11、13、・・・、15、17を有する物理セクタまたはブロック10、12、・・・、14、16が存在する。各ブロックのメモリセルは、ページ(行)のセットからなる。ページ1 24およびページN 26は、ブロック10について示され、ページ1 28およびページN 30は、ブロック12について示される。ブロックプリデコーダ20は、ブロック選択出力32のセットを生成する。ブロック選択出力の1つおよび共有される信号32は、ブロックのそれぞれに接続される。ページ選択出力34のセットを有するプリデコーダ22も示される。ページ選択出力34は、ブロック10、12、・・・、14、16の全てに共通に接続される。動作時、ブロックプリデコーダ20は、ブロック選択信号32を発生して、ブロック10、12、・・・、14、16の特定のサブセットを選択する。プリデコーダ22は、特定のページを選択するページ選択出力34を発生する。これが行われると、消去動作は、選択されたブロックから選択されたページを消去することになる。
図2は、行アドレスデコーダによるコアブロックにおける複数ページ消去機能を有する詳細ラッチ構造を示す。図2の構造は、図1のデコーダ11、13、・・・、15、17の一部を形成し、各ページについて複製される。回路は、wl_act(ワード線アクティブ=ページ線アクティブ)40、Address_Set 42、プリデコード入力X,Y,Z 44(図1のプリデコーダ22の出力)、Address_Reset 46およびブロック選択47(図1のブロックデコーダ20からのブロック選択信号32のうちの1つ)からなる入力を有する。入力wl_actは、NANDゲート48への第1入力として入力される。Address_Set 42は、トランジスタ50のゲートに接続される。プリデコード入力X,Y,Z 44は、3入力ANDゲート45に入力され、3入力ANDゲート45の出力は、別のトランジスタ52の入力およびORゲート62の入力に接続される。この例の場合、所与のページについて、Xは、xまたは
Figure 0005544442
を受取るために接続され、Yは、yまたは
Figure 0005544442
を受取るために接続され、Zは、zまたは
Figure 0005544442
を受取るために接続され、x、
Figure 0005544442
、y、
Figure 0005544442
、zおよび
Figure 0005544442
はプリデコーダの出力である。各ページは、個々に選択され得るように、プリデコーダ出力に対して接続の異なるセットを有する。デコーダ回路は、ブロックの全ての対応するページについて、プリデコードされた同じ入力を有する。Address_Reset 46は、別のトランジスタ60のゲートに接続される。インバータ54、56は、セットリセット(SR)ラッチ58を形成するように接続される。セットリセットラッチ58の出力は、ORゲート62の別の入力に接続され、ORゲート62の出力は、NANDゲート48への第2入力として接続される。NANDゲート48の出力は、インバータ64を通過して、WL_driver 66に到る。WL_driver 66の出力は、ブロック選択入力47によってイネーブルされる(または、イネーブルされない)ブロック選択トランジスタ68を通過する。ブロック選択入力は、所与のブロックの全てのページについて同じであるが、各ブロックについて異なる。
動作時、wl_act 40は、任意のページ消去動作の間、ハイである必要がある。セットリセットラッチ58のセット動作は、ANDゲート45の出力と組み合わせてAddress_set 42によって制御される。ANDゲート45の出力は、ページ選択信号がそのページについて適切にセットされるとハイになる。Address_set 42およびANDゲート45の出力は共に、セット動作がセットリセットラッチ58内で起こるためにハイである必要がある。セットリセットラッチ58のリセット動作は、Address_reset入力46によって制御される。Address_resetがハイであるとき、リセットが起こる。ラッチ58がセットされると、ORゲート62の出力がハイになることになる。wl_act 40がハイであると仮定すると、これは、インバータ64の出力においてハイを生成することになり、ハイがdriver 66を通る。WL_driver 66の出力は、ブロックデコーダからの対応ブロック選択47が同様にハイである場合、そのページのメモリセルに接続されることになるだけである。WL_driver 66は、消去が必要とされるとき、ロー値を有する。「H」(Vddレベル、動作電圧)は非選択であり、「L」(Vssレベル、グラウンドレベル)は選択である。消去電圧(約20v)が基板に印加される。
ブロックデコーダおよびプリデコーダによって処理されてもよいコマンド構造の例は以下の通りである。
{block B1,page P1},{block B2,page P2},・・・,{block BK,page PK},erase
これは、ページPKが消去されるブロックBKまで、ブロックB1ではページP1が消去され、ブロックB2ではページP2が消去されるなどを意味する。これらの{block,page}対はそれぞれ、ブロックおよびページについて、対応するデコーダロジックにおけるセット動作をもたらす。全てのセット動作が終了した後、消去コマンドが実行されて、選択されたページおよびブロックについて消去動作が実施される。
図2の回路は各ページについて繰返される。この構造によって、消去機能が開始する前のアドレスセット段階中に、選択されたブロック内の各ページアドレスが、各ワード線デコーディングブロックのラッチ58にラッチされ、消去されるべき複数のワード線が選択され得る。各ブロック内の共通に接続された行アドレスデコーダは、プリデコーダおよびブロックデコーダによって同時に選択される。正しいブロック内のページは、ブロック選択47を、(WL_driver 66とメモリセルブロック(図示せず)との間に設置されたトランジスタ68に対して)選択されるブロックに関してハイに駆動することによって選択される。このため、複数ページ消去は、同じブロック内で複数ページを消去することに限定される場合だけ、適切に働くことになる。
図3は、複数のページが全て同じブロック内にあるとき、複数ページ消去がどのように適切に働き得るかを示す。図3は、図1の回路の異なる図を示す。ブロック10は、ワード線デコーダ80、82、84、86(図1のデコーダ11の一部を形成する)およびメモリセル21を示すように展開された。ブロック選択出力32の1つは、各ページについてそれぞれのトランジスタ68に接続される。複数のページが選択されることは、全てのブロックの対応するワード線デコーダがセットされることをもたらすことになる。しかし、第1ブロック10だけの中のページが消去される場合、ブロック選択出力は、第1ブロック10だけをイネーブルし、したがって、そのブロック内のページだけが消去されることになり、それが所望の結果である。最終的な選択は、トランジスタ68がNMOSスイッチとして働くことによって実施される。全てのブロック内の選択されたページについてのWL_driverは、ページ消去電圧(0V)を発生する。これは、選択されたブロックのトランジスタ68だけがスイッチオンするため、選択されたブロックのメモリセルのゲートレベルに結合されるだけである。さらに、20Vが、フラッシュメモリの基板に印加される。ゲート(0V)と基板(20V)との間のこの逆電圧のために、選択された各セルの浮遊ゲートのトラップされた電荷が消去され得る。非選択セルの場合、WL_driverはVddを発生する。Vddを印加されたページ線の浮遊レベルは、非選択セルのゲートがほぼ16Vを有するように基板レベル(20V)によって高められ、消去は起こらない。
図4Aは、複数のページが全て同じブロック内にあるとき、複数ページ消去がどのように適切に働き得るかについてのさらなる詳細を示す。図4Aは、図1の回路の異なる図を示す。ブロック10は、図3の場合と同様に展開された。さらに、ブロック12は、ワード線デコーダ100、102、104、106(図1のデコーダ13の一部を形成する)およびメモリセル23を示すように展開された。ブロック12のためのブロック選択出力32は、ブロック12内の各ページについてそれぞれのトランジスタ110に接続される。この例のために、アドレス情報
{block0,page1},{block0,page2},erase
が消去動作のために生成されており、そこでは、block 0はブロック10であり、block1はブロック12であり、page0はデコーダ80、100に関連するページであり、page1はデコーダ82、102に関連するページであり、page2はデコーダ84、104に関連するページであり、page3はデコーダ86、106に関連するページであることが仮定される。
複数のページが選択されることは、全てのブロックの対応するワード線デコーダがセットされることをもたらすことになる。しかし、同じブロック(この例ではblock0)内のページが消去される場合、ブロック選択出力は、第1ブロック10だけをイネーブルし、したがって、そのブロック内のページだけが消去されることになり、それが所望の結果である。ここで、ワード線デコーダ82、84は、イネーブルされ、したがって、「L」出力(選択されたセルの消去電圧)を生成し、ワード線デコーダ80、86は、ディセーブルされ、したがって、「H」出力を生成することが仮定される。プリデコーダ出力が、全てのブロックについて同様に接続されるため、ブロック12についての対応するワード線デコーダがイネーブルされ、また、ディセーブルされる。より具体的には、ワード線デコーダ102、104はイネーブルされ、ワード線デコーダ100、106はディセーブルされる。この例では、ブロック10だけがイネーブルされ(ブロック選択入力が「H」であり)、トランジスタ110をターンオンしないが、トランジスタ68をターンオンする。この結果として、ブロック10のデコーダの「L」出力は、ブロック10のメモリセル21まで伝播し、メモリセル21は、消去コマンドがアサートされると消去されることになる。「H」出力は、浮遊状態を生成し、消去が起こらないことを意味する。ブロック12では、デコーダ100、102、104、106の出力は、メモリセル23まで全く伝播せず、セルは全て、浮遊状態であり、消去が起こらないことを意味し、これが所望の結果である。
図4Bは、複数のページが全て同じブロック内にあるとき、複数ページ消去がどのように適切に働き得るかについてのさらなる詳細を示す。図4Bは、図4Aと同じ回路詳細を示す。この例のために、アドレス情報
{block0,page1},{block1,page2},erase
が、消去動作のために生成されていることが仮定される。
両方のブロックが選択されるため、トランジスタ68および110は共にイネーブルされることになる。複数のページが選択されることは、全てのブロックの対応するワード線デコーダがセットされることをもたらすことになる。そのため、デコーダ82、84、102、104の出力は、全てイネーブルされることになり、「L」出力を生成する。トランジスタ68、110が全てイネーブルされるため、消去電圧が、セル21、23まで伝播することになる。結果として、block0では、page1およびpage2が消去され、block1では、page1およびpage2が消去される。これは、コマンドに従って消去されることに比べて優れることが容易に明らかである。
図5、6Aおよび6Bは、ページ消去機能を実現する本発明の実施形態によって提供される回路の図である。図5は、同じブロック内のページに関して複数ページ消去コマンドを処理する回路を示すが、図6Aおよび6Bは、ページが異なるブロック内にある状態で複数ページ消去コマンドを処理する、同じ回路の2つの図である。回路において、2つのブロック610、612が存在する。ブロック610は、メモリセル588の一部を形成する4つのページを有する。ブロック612は、メモリセル608の一部を形成する4つのページを有する。より一般的には、任意の数のブロックおよびページが存在し得る。ブロック610は、スイッチングトランジスタ590を通してメモリセル588に接続されたワード線デコーダ580、582、584、586(1ページについて1つのデコーダ)を有する。ブロック612は、スイッチングトランジスタ710を通してメモリセル608に接続されたワード線デコーダ600、602、604、606を有する。ブロックプリデコーダ500も示される。ブロックプリデコーダ500は、ブロック610について、イネーブル/ディセーブルスイッチングトランジスタ590に接続されたブロック選択出力506を有し、また、ブロック612について、イネーブル/ディセーブルスイッチングトランジスタ710に接続されたブロック選択出力508を有する。ページプリデコーダ502もまた設けられ、従来型実施態様について先に述べたように、各ブロックにおいて対応するワード線デコーダに共通に接続されるページ選択出力509を有する。ページプリデコーダ502はまた、ワード線デコーダのそれぞれのリセット入力に共通に接続されるAddress_reset出力510、ワード線デコーダのそれぞれのセット入力に共通に接続されるAddress_set出力512およびワード線デコーダのWL_act入力に共通に接続されるWL_act出力514を有する。ページ選択リセット発生器回路504も示される。この回路は、ページプリデコーダ502に、または、直接Address_reset510に接続され、また、ブロックプリデコーダ500に接続されるリセット出力516を有する。
図5、6Aおよび6Bでは、ブロックプリデコーダ500とブロックとの間の接続は、ロジカル相互接続であると考えられ得る。一般に、ブロックが個々に選択されることを可能にするいずれの機能も実施され得る。他のロジック介入が存在してもよい。たとえば、多数の(以下の例では2048などの)ブロックを有する実施態様の場合、ブロック選択はページ選択と同様に実施されてもよい。たとえば、各ブロックは、ブロック選択線のセット上に送出される特定のビットによって一意にアドレス指定されるブロック線デコーダを有してもよい。換言すれば、ブロック線デコーダのセットは、単一ブロックのワード線デコーダのセットと類似であろう。ブロック線デコーダは、直前にラッチされたブロックアドレスをリセットするための類似のリセット入力を有し得る。
ページ選択リセット発生器回路504は、ページプリデコーダと別個の回路として示されるが、両者は、単一回路として実施されてもよい。ページ選択出力の特定の形態が示されるが、より一般的には、ワード線デコーダの対応するページが選択されることを可能にする任意のタイプのページ選択出力が使用されてもよい。さらに、一部の実施形態では、図5、6Aおよび6Bのワード線デコーダは、図2のデコーダと形態が類似するが、より一般的には、任意のラッチ回路が使用され得る。
動作時、複数のページが選択されることは、全てのブロックの対応するワード線デコーダがセットされることをもたらすことになる。ページが同じブロック内にあると仮定すると、ページ選択リセット発生器回路504は、リセットを発生しないことになる。全てのアドレスがセットされた後、消去動作が実行され、消去電圧(0V)は、スイッチングトランジスタの適切な制御によって(ブロック610についてトランジスタ590をターンオンすることによって、または、ブロック612についてトランジスタ710をターンオンすることによって)選択されたブロックのページに伝播されることになる。一方、ページが同じブロック内にないとき、異なるブロックが検出されるとすぐに、ページ選択リセット発生器回路504は、直前にセットされた全てのページアドレスをリセットし、かつ、ブロックアドレスをリセットするリセットをリセット出力516上に生成する。その後のアドレスは、通常、全て同じブロックに属すると仮定して、ラッチされ、消去される。
図5では、同じブロックにおける複数ページ消去動作の例が示される。ここで、動作
{block0,page1},{block0,page2},erase
が考えられる。ページ消去アドレスpage1は、ワード線デコーダ582、602内のラッチのセット状態をもたらし、ページ消去アドレスpage2は、ワード線デコーダ584、604内のラッチのセット状態をもたらす。さらに、ブロックアドレスblock0は、ブロック選択506がイネーブル状態になることをもたらす。ブロック選択508は、ディセーブル状態に留まる。消去動作が実行されると、ワード線デコーダ582、584、602、604内のWL_driver(図示せず)は、2つのブロック610、612内のpage1、page2のそれぞれについて消去電圧を発生する。示す例では、消去電圧(「L」)は、選択されたページ(page1、page2)のそれぞれについて発生するのが示される。ブロック選択信号によるblock0だけの選択(block0 610のスイッチングトランジスタ590への入力506上の「H」、一方、block1 612のスイッチングトランジスタ710への入力508上の「L」)は、block0 610からのページだけが消去されることを意味し、これが所望の結果である。
図6Aおよび6Bに示す例において、異なるブロック内のページアドレスのための複数ページ消去動作の例について、回路の逐次状態が示される。ここで、動作
{block0,page1},{block1,page2},erase
が考えられる。ページ消去アドレスpage1は、ワード線デコーダ582、602内のラッチのセット状態をもたらす。さらに、ブロックアドレスblock0は、ブロック選択506がイネーブル状態になることをもたらす。この時点における回路の状態は図6Aに示される。全てのアドレスが処理されるまで消去動作が実行されず、また、確認コマンド「erase」がまだ発行されていないため、消去電圧は、依然としてメモリセルまで伝播している。この後、異なるブロック内の次のページがセットされようとすると、ページ選択リセット発生器回路504は、block1がblock0と異なるため、次のアドレスのブロックアドレスが異なることを検出する。この時点で、reset 516が発生し、これが、ワード線デコーダにおいて、直前にセットされたラッチがリセットされる(具体的は、この例では、デコーダ582、602内のラッチがリセットされる)ことをもたらし、同様に、ブロック選択506をリセットしてディセーブル状態にすることをもたらす。その後、第2アドレスが通常処理される。特に、ページ消去アドレスpage2は、ワード線デコーダ584、604内のラッチのセット状態をもたらす。さらに、ブロックアドレスblock1は、ブロック選択508がイネーブル状態になることをもたらす。ブロック選択506はディセーブル状態に留まる。ワード線デコーダ584、604内のWL_driver(図示せず)は、2つのブロック内のpage2について消去電圧(0V)を発生する。この時点において、回路の状態は図6Bに示すようなものである。ブロック10用のブロック選択上の「H」は、リセットされて「L」になり、ワード線デコーダ582、602内のページ選択はリセットされている。示す例では、消去電圧(「L」)は、選択されたページ(page2)について発生しているのが示される。ブロック選択信号によるblock1だけの選択(block1 612のスイッチングトランジスタ710への入力508上の「H」、一方、block0 610のスイッチングトランジスタ590への入力506上の「L」)は、block1 612からのページだけが消去されることを意味し、これが所望の結果である。
ページ選択リセット発生器回路504の例示的な実施態様の詳細が、ここで示されるであろう。一部の実施形態では、述べた動作を実施するために、異なるブロックアドレス検出が、ATD(アドレス変化検出)機構を使用して実施される。ATD(アドレス変化検出)は、新しいアドレスの開始を見出すために、非同期DRAM(ダイナミックランダムアクセスメモリ)およびSRAM(スタティックランダムアクセスメモリ)において一般に使用されてきたことが留意される。検出されるアドレス変化の関数として、内部制御ロジックは、DRAMまたはSRAMにおいて関連する信号を発生する。パルス幅および複数のまたは単一のアドレス変化は、非同期DRAMまたはSRAMの回路設計が考慮されるときに重要な因子であり、このため、ATD機能を実施するために、複雑なロジックが使用された。
ここで図7を参照すると、ページ選択リセット発生器回路504の一部を形成する、ブロックアドレスをラッチするためのブロックサブアドレスレジスタ回路が示される。図7の回路は、トランジスタ204、212の入力をイネーブルするために接続されたwr_en入力200を有する。トランジスタ204を通して、インバータ206、208からなるラッチ210のセット入力に接続されるブロックアドレス入力202が存在する。ブロックアドレス入力202はまた、インバータ214およびトランジスタ212を通して、ラッチ210のリセット入力に接続される。ラッチ210は、総合出力218を生成するために、インバータ216を通して接続される出力を有する。
動作時、wr_en入力200がハイであると、トランジスタ204はスイッチオンし、アドレス入力202上での正の変化が、インバータ206、208からなるラッチ210をセットする。wr_en200がハイである限り、トランジスタ212もまたスイッチオンし、アドレス入力202上での負の変化が、ラッチ210をリセットすることになる。ラッチ状態は、インバータ216によって反転されて、出力信号218が生成され、これがラッチされるブロックアドレスになる。図7の回路は、ブロックアドレスビットの数と同じ回数だけ複製される。この場合、RA<16:6>から、ブロックアドレスは11ビットであり、そのため、図7の回路は、11回複製される。ブロックアドレスおよびページアドレスからなる行アドレスを主アドレスレジスタに格納した後(図示せず)、ブロックアドレスが、図7のサブアドレスレジスタにラッチされる。「wr_en」制御信号200は、2つの入力の結合から発生する。第1入力cmd_addip_pgperseは、最新のコマンドがページ消去アドレス入力コマンドであることを意味し、第2入力は、図7のサブアドレスレジスタの前の、レジスタブロック内に設置された主アドレスレジスタにおいて使用されるRow_latchである(図示せず)。cmd_addip_pgperseとRow_latchを結合させる特定の機構は、以下の図9の図において詳述されるであろう。
図7の各サブアドレスレジスタは、wr_enによってイネーブルされるときだけ、ラッチされたブロックアドレス出力218を発生し、これは、ページ消去アドレスを処理するときに起こるだけである。結果として、こうしたサブアドレスレジスタを使用すると、他のコマンドに関連する行アドレスの不必要なアドレス変化検出による電力消費が回避され得る。
ATD(アドレス変化検出)回路の例は図8に示されるが、ATD機能を実施する多くの回路が、別法として使用され得ることが明確に理解されるべきである。図8では、入力230は、図7の回路のうちの1つの回路によって生成されるラッチされたブロックアドレス218のうちの1つである。図8の回路はまた、ブロックアドレスビットの数と同じ回数だけ複製される。この場合、RA<16:6>から、ブロックアドレスは11ビットであり、そのため、図8の回路は、11回複製される。入力230は、第1NANDゲート240の第1入力に、インバータ232および遅延素子236を通して第1NANDゲート240の第2入力に送られ、インバータ234を通して第2NANDゲート242の第1入力に送られ、遅延素子238を通して第2NANDゲート242の第2入力に送られる。第1NANDゲート240の出力と第2NANDゲート242の出力は、第3NANDゲート244のそれぞれの入力に送られ、第3NANDゲート244の出力は、総合ATD_out信号246である。このATD_out信号は、図9に示すATDマージャ回路340の入力に接続される出力(全部で11)のうちの1つである。より一般的には、一部の実施形態では、ATD回路は、立下りアドレス変化を検出する第1回路と、立上りアドレス変化を検出する第2回路と、第1回路の出力と第2回路の出力を結合する回路からなる。
動作時、入力230上のローからハイへの変化(立上りアドレス変化)は、NANDゲート240の出力において、遅延素子236によって導入される遅延の継続時間だけ継続するパルス(アクティブロー)をもたらすことになる。これは、ATD_out 246において対応するパルス(アクティブハイ)を発生する。入力230上のハイからローへの変化(立下りアドレス変化)は、NANDゲート242の出力において、遅延素子238によって導入される遅延の継続時間だけ継続するパルス(アクティブロー)をもたらすことになる。これは、ATD_out 246において対応するパルス(アクティブハイ)を発生する。こうして、回路は、入力230における任意の変更を検出し、こうして検出したとき、ATD_out 246においてパルスを発生することになる。
図9は、新しいブロックアドレスを検出するための全体回路のブロック図である。これは、たとえば、図5および図6のページ選択リセット発生器回路504として実施されるであろう。入力は、Row_latch 310、Rst_b 302(2つの場所において示される入力)、New_cmd_b 304(2つの場所において示される入力)、Radd<16:6>、Cmd_addip_pgperse 308を含む。Row_latch 310は、インバータ314によって反転され、NANDゲート316への第1入力として入力される。Rst_b 302およびNew_cmd_b 304は、NANDゲート318に入力される。NANDゲート316、318は、SRラッチ319として接続される。SRラッチ319の出力は、遅延素子330に入力される。遅延素子330の出力331は、Latch_startと表示され、これは、NANDゲート320の第1入力に入力される。同様に、Cmd_addip_pgperse 308は、インバータ324によって反転され、NANDゲート326への第1入力として入力される。Rst_b 302およびNew_cmd_b 304は、NANDゲート328に入力される。NANDゲート326、328は、SRラッチ329として接続される。SRラッチ329の出力327は、Pgpadd_inputと表示され、これは、NANDゲート320の第2入力に入力される。NANDゲート320の出力は、インバータ322によって反転されて、wr_en 323が生成され、wr_en 323は、図7を参照して先に述べたサブアドレスレジスタ332に入力される。Radd<16:6>は、アドレスレジスタ332への入力として機能する。アドレスレジスタ332の出力333は、Raddo<16:6>であり、これは、ATD(アドレス変化検出)回路334に入力される。より具体的には、各ビットは、図8に示すように、それぞれのビットごとのATD要素に入力される。これらのビットごとのATD信号atd<16:6> 335は、ATDマージャ回路340とマージャされる。ビットごとのATD信号のセットは、NORゲート342、346、348、350、NANDゲート352、354およびNORゲート356と組合わされる。最後のNORゲート356の出力は、NANDゲート358、360からなるSRラッチ361にラッチされる。第2NANDゲート360は、Rst_b 302およびNew_cmd_b 304を受取る。マージされた総合出力atd_allは、362に示される。atd_all 362は、主リセットパルス発生器回路370に入力される。これは、直接NANDゲート364の第1入力に入力され、遅延素子366およびインバータ368を介してNANDゲート364の第2入力に入力される。NANDゲート364の出力は、インバータ371によって反転されて、dec_rst_pgp(新しいブロックアドレス)と呼ばれる総合出力372が生成される。
図9の回路の動作は、ここで詳細に述べられるであろう。通常動作の開始前に、rst_b 302がアサートされて(すなわち、ローへの変化)、全てのラッチの状態を初期化し、また、各ラッチおよび接続されたロジックに対して既知の明確な出力状態を与える。
信号New_cmd_b 304は、コマンドアサーションによって発生する。任意の新しいコマンドがアサートされるときはいつでも、New_cmd_b 304がアサートされる(すなわち、ローへの変化)。これはまた、全てのラッチおよび接続されたロジックを初期化する。新しい動作は、新しいコマンドがアサートされるたびに開始する。
コマンドがページ消去動作のアドレス入力であるとき、入力Cmd_addip_pgperse 308上にパルスが存在する。たとえば、「ページ消去のためのアドレス入力」が、デバイスの入力ポートを通してアサートされると、内部クロックがコマンドビットをラッチし、コマンドインタープリタが8ビットコマンドをデコードする。デコードされた結果が「ページ消去のためのアドレス入力」である場合、「Cmd_addip_pgperse」が、コマンドインタープリタからパルスとして発せられる。このパルスは、ブロックアドレスが同じブロックであるか、または、異なるブロックであるかを判定するためにブロックアドレス検出を始動するために、生成され使用される。この入力は、ラッチ329によってラッチされる。ラッチ329の出力Pgpadd_input 327がハイであるとき、これは、Latch_start 331を駆動するRow_latch 310が、ページ消去動作のためのアドレス入力に関することを意味する。
ページ消去のためのアドレス入力がアサートされると、Pgpadd_input 327がハイになり、Row_latch 310が発生されるため、Latch_start 331がハイになり、次に、wr_en 323(インバータ322の出力)がハイになり、New_cmd_b 304またはRst_b 302によってリセットされる。これは、ブロックアドレス変化検出の開始をイネーブルする。
11ビットRadd<16:6> 306は、アドレスのブロックアドレス部であり、先に述べたサブアドレスレジスタの入力値として使用されるブロックアドレスのビットを表す。これは、2048ブロックを有する実施態様を仮定する。より一般的には、任意の数が使用され得る。これらの値は、Row_latchパルスのタイミングを使用して主アドレスレジスタ(図示せず)に格納される。一部の実施形態では、Radd<16:6> は、同様にRow_latch 310の関数としてラッチされ、したがって、ブロックアドレスがRadd<16:6>上に現れる前に遅延が存在する。Radd<16:6> 306とwr_en 323との間のタイミング余裕を得るために、Row_latch入力310からLatch_start 331を得るために遅延素子330が設けられる。
サブアドレスレジスタ332のRaddo<16:6>出力333は、次に、ATD回路334によって処理されて、ブロックについてそれぞれのatdビット(atd<16:6> 335)が生成され、atdビットは、ATDマージャ回路340と組合わされて、atd_allが生成される。示す例では、これは、単一atd_all出力362を生成するためにマージされた11の個々のATDビットからなる。atd<16:6>の任意の1つまたは複数がハイである場合、atd_allはハイになる。
atd_all 362がハイになると、最終的な出力は、Dec_rst_pgp 372上のパルスになる。これは、行アドレスデコーダ(ワード線デコーダ(複数可)とも呼ばれる)に接続されて、異なるブロックページにアクセスする場合、ラッチ状態をリセットする。
リセット信号Dec_rst_pgp 372が、第1の「ページ消去のためのアドレス入力」コマンドについて発っせられると、第1ページアドレスがデコードされ、デコードされた出力が、適切なワード線デコーダにラッチされる。ブロックアドレスの変更が検出されたと仮定すると、リセット信号が最初に発せられ、次に、選択されたデコーダラッチのセット信号が発せられる。同じブロックアドレスに関する連続したページアドレスの場合、さらなるリセット信号は発せられない。異なるブロックアドレスに関する連続したページアドレスの場合、別のリセット信号が発生されて、直前にラッチされたページがクリアされる。
一部の実施形態では、ページ選択リセットイネーブル回路は、主アドレスレジスタにおけるアドレスのラッチ動作と適切にタイミングを合わせたリセット出力の発生をイネーブルするために設けられる。図9の例の場合、参照数字311によってひとまとめに参照される回路が、この機能を果たすが、他の回路が、別法として使用され得る。たとえば、SRラッチの代わりにDフリップフロップが使用されるであろう。
一部の実施形態では、ページ選択リセットイネーブル回路は、ページアドレスが複数ページ消去動作に関するときにリセット出力の発生をイネーブルするために設けられる。図9の例の場合、参照数字309によってひとまとめに参照される回路が、この機能を果たすが、他の回路が、別法として使用され得る。たとえば、SRラッチの代わりにDフリップフロップが使用されるであろう。
図9の回路を理解するのをさらに補助するために、2つの特定の動作例が、ここで、図10および図11を参照して述べられるであろう。最初に図10を参照すると、これは、ページ消去動作のために連続するアドレス入力が存在するとき、図9の回路がどのように動作するかについての例を示す。2つの場合が示され、1つは、2つのアドレスが同じブロックアドレスを有する場合であり、1つは、2つのアドレスが異なるブロックアドレスを有する場合である。信号は、図9の場合と同じにラベル付けされ、ナンバリングされる。単一ビットのatdについて単一信号だけが示される点で、atd<16:6>について、短縮表記が使用された。
動作は、Rst_b 302上のパルス400によってリセットされる。これは、Latch_start 331およびPgpadd_input 327に対して既知の状態を生成する。新しいコマンドアサーションの開始は、New_cmd_b 304上のパルス402によって合図されることで認識される。これに続くのは、コマンドがページ消去コマンドであることを示すCmd_Addip_pgperse 308上のパルス404である。これは、ラッチされ、Pgpadd_input 327上に変化405を生成する。新しいコマンド入力は、第1の行アドレスが受取られたことを示すRow_latch 310上のパルス406を伴う。これは、Latch_start 331上に変化408を誘発する。Latch_start 331上のハイ状態とPgpadd_input 327上のハイ状態の結合は、wr_en 323上に変化410をもたらす。次に、wr_en 323が、411において、サブアドレスレジスタ332におけるブロックアドレスRadd<16:6>のラッチ動作を誘発する。
第1アドレス用のブロックアドレスは412に示される。これが第1アドレスであると仮定すると、新しいブロックアドレスは未知状態と異なることになる。これは、atd<16:6>上のパルス414によって表されるが、パルスは、実際には11個のatd信号のうちの1つで起こる。これは、ATDマージャ回路によって処理され、パルス416が、atd_all 362上に生成され、パルス416は、次に、dec_rst_pgp 372上に主リセットパルス418を発生する。これは、ラッチされた任意のアドレスをリセットすることになるが、この時点では、アドレスはまだラッチされていない。この動作は、プリデコーダおよびブロックデコーダ内にどんな状態が存在するかに無関係な初期リセット動作である。プリデコーダおよびブロックデコーダについてのリセット動作後に、最初に受取られたブロックアドレスおよびページアドレスが、先に述べたようにラッチされる。
しばらくして、別の新しいコマンドが、New_cmd_b 304上のパルス422によって合図されることで受取られる。これは、Latch_start 331をリセットし(負の変化423)、Pgpadd_input 327をリセットし(負の変化425)、wr_enをリセットする(負の変化427)。これに続くのは、コマンドがページ消去コマンドの一部を形成するアドレスであることを示すCmd_Addip_pgperse 308上のパルス424である。これは、ラッチされ、Pgpadd_input 327上に変化429を生成する。新しいコマンド入力は、アドレスが受取られたことを示すRow_latch 310上のパルス426を伴う。これは、Latch_start 331上に変化428を誘発する。Latch_start 331上のハイ状態とPgpadd_input 327上のハイ状態の結合は、wr_en 323上に変化430をもたらす。次に、wr_en 323が、431で示すように、サブアドレスレジスタ332におけるブロックアドレスRadd<16:6>のラッチ動作を誘発する。
第2アドレス用のブロックアドレスは432に示される。これが第2アドレスであると仮定すると、新しいブロックアドレスは前のブロックアドレスと異なってもよく、または、異ならなくてもよい。新しいブロックアドレスが直前のブロックアドレスと同じである場合、得られるatd<16:6>は335-1に示される。これは、atd<16:6>信号のいずれの1つについても変化が存在しないことを示すための短縮表記である。結果として、atd_allはローであり、したがって、主リセットパルスは存在しない。新しいブロックアドレスが直前のブロックアドレスと異なる場合、得られるatd<16:6>は335-2に示される。atd<16:6>上にパルス434が存在し、これは、11個のatd信号のうちの1つに関するパルスの発生についての短縮表記である。これは、ATDマージャ回路によって処理され、パルス436がatd_all 362上に生成され、パルス436は、次に、dec_rst_pgp 372上に主リセットパルス438を発生する。これは、直前にラッチされたページアドレスをクリアすることになり、また、後続のページアドレスがラッチされることになる。
ここで図11を考えると、これは、共にページ消去コマンドでない逐次コマンドのための、図9の回路の動作の例である。例は、ページ消去コマンドである第1コマンドの処理のための図10の例と同一であり、この説明は、繰返されないであろう。しばらくして、別の新しいコマンド開始が、New_cmd_b 304上のパルス422によって合図されることで認識される。これは、Latch_start 331をリセットし(負の変化423)、Pgpadd_input 327をリセットする(負の変化425)。これは、次に、wr_en 323をリセットする(負の変化427)。これに続いて、コマンドがページ消去コマンドであることを示すCmd_Addip_pgperse 308は存在しない。新しいコマンド入力は、アドレスが受取られたことを示すRow_latch 310上の第1パルス450を伴う。これは、Latch_start 331上のハイ状態とPgpadd_input 327上のハイ状態の要求される結合によってイネーブルされていないため回路の任意のさらなる動作を誘発しない。
上述した実施形態では、デバイス要素および回路は、簡潔にするために、図で示すように互いに接続される。本発明の実際のアプリケーションでは、要素、回路などは、互いに直接的に接続されてもよい。同様に、要素、回路などは、デバイスおよび装置の動作に必要な他の要素、回路などを通して、互いに間接的に接続されてもよい。こうして、実際の構成では、回路要素および回路は、互いに直接的または間接的に、結合されるかまたは接続される。
上記実施形態は、フラッシュメモリの使用を仮定した。より一般的には、不揮発性メモリが使用され得る。
本発明の上述した実施形態は、例に過ぎないことを意図される。添付特許請求の範囲によってだけ規定される、本発明の範囲から逸脱することなく、特定の実施形態に対する変更、修正および変形が、当業者によって行われてもよい。
20、500 ブロックプリデコーダ
22、502 プリデコーダ
21、23、25、27、588、608 フラッシュメモリセル
11、13、15、17 デコーダ
10、12、14、16 物理セクタまたはブロック
24、28 ページ1
26、30 ページN
48、240、242、244、316、318、320、326、328、352、354、358、360、364 NANDゲート
45 3入力ANDゲート
50、52、60、68、110、204、212 トランジスタ
54、56、64、206、208、214、216、232、234、314、324、322、368、371 インバータ
58、210、319、329、361 SRラッチ
62 ORゲート
66 WL_driver
80、82、84、86、100、102、104、106、580、582、584、586、600、602、604、606 ワード線デコーダ
210 ラッチ
236、238、330、366 遅延素子
340 ATDマージャ回路
332 サブアドレスレジスタ
334 ビットごとのATD回路
342、346、348、350 NORゲート
370 主リセットパルス発生器回路
504 ページ選択リセット発生器回路

Claims (12)

  1. 不揮発性メモリにおいて複数ページ消去動作を制限するための装置であって、前記装置は、
    第２アドレスの第２複数ビットブロックアドレス部分とは異なる第１アドレスの第1複数ビットブロックアドレス部分を検出するように構成され、
    前記第１アドレスの前記第1複数ビットブロックアドレス部分の少なくとも１つのビットは、前記第２アドレスの前記第２複数ビットブロックアドレス部分の対応する少なくとも１つのビットとは異なり、前記装置は、
    前記第1複数ビットブロックアドレス部分の各ビットについて、
    前記ビットが前記第２複数ビットブロックアドレス部分の前記対応するビットとは異なるか否かを検出するためのそれぞれのアドレス検出回路と、
    前記第１アドレスの前記第1複数ビットブロックアドレス部分が前記第２アドレスの前記第２複数ビットブロックアドレス部分とは異なるか否かを示す出力を生成するために前記それぞれのアドレス検出回路の出力を結合するための結合回路と、
    前記結合回路によって生成された前記出力に応答して、直前に入力されたブロックのラッチされたページをクリアするためのリセット出力を生成するためのリセット出力発生器回路と、
    Ｎ個の入力と
    を備え、
    前記Ｎは、前記第1複数ビットブロックアドレス部分におけるビットの数であり、さらに、前記Ｎは、前記第２複数ビットブロックアドレス部分におけるビットの数であり、
    前記Ｎ個の入力の各入力について、
    前記装置は、前記入力を介して前記第１複数ビットブロックアドレス部分の前記対応するビットを受け取り、つづく前記第２複数ビットブロックアドレス部分のビットを受け取るように構成されており、
    前記それぞれのアドレス検出回路は、
    上昇しているアドレス変化を検出するための上昇検出回路と、
    下降しているアドレス変化を検出するための下降検出回路と、
    前記上昇検出回路および前記下降検出回路の出力を結合するための結合回路と
    を備える、装置。
  2. それぞれの前記上昇検出回路は、
    次々と一緒に接続されたインバータおよび遅延素子と、
    前記Ｎ個の入力のうちの一つを受取るために接続された第1入力を有するNANDゲートとを備え、
    前記NANDゲートは、インバータによる反転および前記遅延素子による遅延後に、前記Ｎ個の入力のうちの前記1つを受取るために接続された第2入力を有し、
    それぞれの前記下降検出回路は、
    インバータおよび遅延素子と、
    前記インバータによる反転後に、前記Ｎ個の入力のうちの一つを受取るために接続された第1入力を有するNANDゲートとを備え、
    前記NANDゲートは、前記遅延素子による遅延後に、前記Ｎ個の入力のうちの前記1つを受取るために接続された第2入力を有する、請求項１に記載の装置。
  3. 前記Ｎ個の入力のそれぞれについて、それぞれ登録されたアドレス出力を生成するためのそれぞれのサブアドレスレジスタをさらに備え、
    前記第1複数ビットブロックアドレス部分の各ビットについて、前記それぞれのアドレス検出回路は、前記それぞれ登録されたアドレス出力を処理することによるビットの変化を検出する、請求項１に記載の装置。
  4. 前記Ｎ個の入力のそれぞれについて、前記それぞれのサブアドレスレジスタは、
    前記入力を受取るために接続されたSR（セットリセット）ラッチと、
    前記SRラッチに対してラッチ動作をイネーブルするイネーブル回路とを備える、請求項３に記載の装置。
  5. 請求項１に記載の装置を備えるフラッシュデバイス。
  6. 前記フラッシュデバイスは、NANDフラッシュデバイスである請求項５に記載のフラッシュデバイス。
  7. 不揮発性メモリにおいて複数ページ消去動作を制限するために第２アドレスの第２複数ビットブロックアドレス部分とは異なる第１アドレスの第1複数ビットブロックアドレス部分を検出する方法であって、
    前記第１アドレスの前記第1複数ビットブロックアドレス部分の少なくとも１つのビットは、前記第２アドレスの前記第２複数ビットブロックアドレス部分の対応する少なくとも１つのビットとは異なり、前記方法は、
    前記第1複数ビットブロックアドレス部分の各ビットについて、
    前記ビットが前記第２複数ビットブロックアドレス部分の前記対応するビットとは異なるか否かを検出するステップと、
    前記第１アドレスの前記第1複数ビットブロックアドレス部分が前記第２アドレスの前記第２複数ビットブロックアドレス部分とは異なるか否かを示す出力を生成するために前記検出するステップの結果を結合するステップと、
    前記生成された出力に応答して、直前に入力されたブロックのラッチされたページをクリアするためのリセット出力を生成するステップと、
    を含み、
    前記第１複数ビットブロックアドレス部分におけるビットの数および前記第２複数ビットブロックアドレス部分におけるビットの数は、Ｎであり、
    前記方法は、さらに、
    前記第１複数ビットブロックアドレス部分の前記Ｎビットのそれぞれは、前記第１複数ビットブロックアドレス部分の前記対応するビットを受け取り、つづく前記第２複数ビットブロックアドレス部分のビットを含むそれぞれの信号を受け取り、
    前記複数ビットブロックアドレスの各ビットについて、
    上昇しているアドレス変化を検出するステップと、
    下降しているアドレス変化を検出するステップと、
    前記上昇しているアドレス変化を検出するステップと前記下降しているアドレス変化を検出するステップとの結果を結合するステップとをさらに含む、方法。
  8. 前記複数ビットブロックアドレスの各ビットについて、
    前記上昇しているアドレス変化を検出する前記ステップは、
    反転および遅延信号を生成するために前記それぞれの信号について反転および遅延をするステップと、
    NANDロジック関数にしたがって前記それぞれの信号と前記反転および遅延をされた信号とを結合するステップとを含み、
    前記下降しているアドレス変化を検出するステップは、
    反転信号を生成するために前記それぞれの信号を反転するステップと、
    NANDロジック関数にしたがって前記反転信号および前記遅延信号を結合した遅延信号を生成するために前記それぞれの信号を遅延させるステップとを含む、請求項７に記載の方法。
  9. それぞれ登録されたアドレス出力を生成するために前記Ｎ個の入力信号のそれぞれを登録するステップをさらに含み、
    前記第1複数ビットブロックアドレス部分の各ビットについて、変化を検出する前記ステップは、前記それぞれ登録されたアドレス出力における変化を検出するステップを含む、請求項７に記載の方法。
  10. それぞれ登録されたアドレス出力を生成するために前記Ｎ個の入力信号のそれぞれを登録する前記ステップは、イネーブル入力の制御下で前記Ｎ個の入力信号のそれぞれをSRラッチするステップを含む、請求項９に記載の方法。
  11. フラッシュデバイスで使用される、請求項７に記載の方法。
  12. NANDフラッシュデバイスで使用される、請求項７に記載の方法。
JP2013120173A 2007-02-27 2013-06-06 ページ消去機能におけるアドレス変化検出によるデコーディング制御 Expired - Fee Related JP5544442B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/711,043 2007-02-27
US11/711,043 US7577059B2 (en) 2007-02-27 2007-02-27 Decoding control with address transition detection in page erase function

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2009551083A Division JP5291001B2 (ja) 2007-02-27 2008-02-08 ページ消去機能におけるアドレス変化検出によるデコーディング制御

Publications (2)

Publication Number Publication Date
JP2013168211A JP2013168211A (ja) 2013-08-29
JP5544442B2 true JP5544442B2 (ja) 2014-07-09

Family

ID=39715719

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2009551083A Expired - Fee Related JP5291001B2 (ja) 2007-02-27 2008-02-08 ページ消去機能におけるアドレス変化検出によるデコーディング制御
JP2013120173A Expired - Fee Related JP5544442B2 (ja) 2007-02-27 2013-06-06 ページ消去機能におけるアドレス変化検出によるデコーディング制御

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2009551083A Expired - Fee Related JP5291001B2 (ja) 2007-02-27 2008-02-08 ページ消去機能におけるアドレス変化検出によるデコーディング制御

Country Status (9)

Country Link
US (2) US7577059B2 (ja)
EP (1) EP2132748B1 (ja)
JP (2) JP5291001B2 (ja)
KR (2) KR101469295B1 (ja)
CN (1) CN101636790B (ja)
CA (1) CA2676639A1 (ja)
ES (1) ES2423283T3 (ja)
TW (1) TWI456576B (ja)
WO (1) WO2008104049A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7577059B2 (en) * 2007-02-27 2009-08-18 Mosaid Technologies Incorporated Decoding control with address transition detection in page erase function
US8189390B2 (en) * 2009-03-05 2012-05-29 Mosaid Technologies Incorporated NAND flash architecture with multi-level row decoding
KR101636015B1 (ko) * 2010-02-11 2016-07-05 삼성전자주식회사 불휘발성 데이터 저장 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
KR101605911B1 (ko) 2010-07-09 2016-03-23 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 소거방법
TWI473114B (zh) * 2012-03-19 2015-02-11 Macronix Int Co Ltd 偵測位址轉變之電路與方法
US9047936B2 (en) * 2012-05-29 2015-06-02 Lsi Corporation Memory device having control circuitry for write tracking using feedback-based controller
KR20140007990A (ko) 2012-07-09 2014-01-21 삼성전자주식회사 불휘발성 램을 포함하는 사용자 장치 및 그것의 데이터 관리 방법
KR102025088B1 (ko) 2012-09-03 2019-09-25 삼성전자 주식회사 메모리 컨트롤러 및 상기 메모리 컨트롤러를 포함하는 전자장치
US20140071783A1 (en) * 2012-09-13 2014-03-13 Lsi Corporation Memory device with clock generation based on segmented address change detection
CN104217751A (zh) * 2013-06-03 2014-12-17 辉达公司 一种存储器
FR3006804A1 (fr) * 2013-06-05 2014-12-12 St Microelectronics Rousset Procede d’effacement par bloc d’une memoire de type eeprom effacable par page
EP3023990A1 (en) * 2014-11-20 2016-05-25 Nxp B.V. Multi independent page erase
CN108962319B (zh) * 2018-06-20 2021-03-26 芯天下技术股份有限公司 一种译码器控制电路及Nor Flash存储器的版图布局方法
CN110910923A (zh) * 2018-09-14 2020-03-24 北京兆易创新科技股份有限公司 一种字线译码方法及非易失存储器系统
US11250895B1 (en) * 2020-11-04 2022-02-15 Qualcomm Incorporated Systems and methods for driving wordlines using set-reset latches

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440518A (en) * 1991-06-12 1995-08-08 Hazani; Emanuel Non-volatile memory circuits, architecture and methods
US5099297A (en) 1988-02-05 1992-03-24 Emanuel Hazani EEPROM cell structure and architecture with programming and erase terminals shared between several cells
GB8828817D0 (en) * 1988-12-09 1989-01-18 Int Computers Ltd Data processing apparatus
KR930000869B1 (ko) 1989-11-30 1993-02-08 삼성전자 주식회사 페이지 소거 가능한 플래쉬형 이이피롬 장치
JPH043394A (ja) * 1990-04-20 1992-01-08 Citizen Watch Co Ltd 半導体不揮発性記憶装置
US5256254A (en) * 1991-07-12 1993-10-26 Betz Paperchem, Inc. Methods of controlling deposition in a paper machine dryer section
US6230233B1 (en) 1991-09-13 2001-05-08 Sandisk Corporation Wear leveling techniques for flash EEPROM systems
US5270980A (en) 1991-10-28 1993-12-14 Eastman Kodak Company Sector erasable flash EEPROM
KR950000273B1 (ko) 1992-02-21 1995-01-12 삼성전자 주식회사 불휘발성 반도체 메모리장치 및 그 최적화 기입방법
KR960000616B1 (ko) 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
US5365484A (en) 1993-08-23 1994-11-15 Advanced Micro Devices, Inc. Independent array grounds for flash EEPROM array with paged erase architechture
US5448529A (en) * 1994-11-17 1995-09-05 Alliance Semiconductor Corporation High speed and hierarchical address transition detection circuit
KR0142367B1 (ko) 1995-02-04 1998-07-15 김광호 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로
US5835935A (en) 1995-09-13 1998-11-10 Lexar Media, Inc. Method of and architecture for controlling system data with automatic wear leveling in a semiconductor non-volatile mass storage memory
KR0169418B1 (ko) 1995-10-30 1999-02-01 김광호 페이지 소거시 데이터의 자기 보존회로를 가지는 불휘발성 반도체 메모리
US5805510A (en) 1996-10-18 1998-09-08 Kabushiki Kaisha Toshiba Data erase mechanism for nonvolatile memory of boot block type
US6324267B1 (en) * 1997-01-17 2001-11-27 Scientific-Atlanta, Inc. Two-tiered authorization and authentication for a cable data delivery system
KR100272037B1 (ko) 1997-02-27 2000-12-01 니시무로 타이죠 불휘발성 반도체 기억 장치
US5847994A (en) 1997-09-08 1998-12-08 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device having a back ground operation mode
US5937425A (en) 1997-10-16 1999-08-10 M-Systems Flash Disk Pioneers Ltd. Flash file system optimized for page-mode flash technologies
US5886923A (en) 1997-10-27 1999-03-23 Integrated Silicon Solution Inc. Local row decoder for sector-erase fowler-nordheim tunneling based flash memory
US6359810B1 (en) 1998-03-13 2002-03-19 Atmel Corporation Page mode erase in a flash memory array
US6118705A (en) 1998-03-13 2000-09-12 Atmel Corporation Page mode erase in a flash memory array
US6026021A (en) 1998-09-10 2000-02-15 Winbond Electronics Corp. America Semiconductor memory array partitioned into memory blocks and sub-blocks and method of addressing
US5995417A (en) 1998-10-20 1999-11-30 Advanced Micro Devices, Inc. Scheme for page erase and erase verify in a non-volatile memory array
KR100295598B1 (ko) 1999-05-03 2001-07-12 윤종용 반도체 메모리 장치 및 그 장치의 디코더
JP2000330967A (ja) * 1999-05-25 2000-11-30 Nec Corp 半導体記憶装置とその製造方法
US6111787A (en) 1999-10-19 2000-08-29 Advanced Micro Devices, Inc. Address transistion detect timing architecture for a simultaneous operation flash memory device
FR2816751A1 (fr) 2000-11-15 2002-05-17 St Microelectronics Sa Memoire flash effacable par page
KR100381957B1 (ko) * 2001-01-04 2003-04-26 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 데이터 입/출력제어 방법
US6763424B2 (en) 2001-01-19 2004-07-13 Sandisk Corporation Partial block data programming and reading operations in a non-volatile memory
US6549467B2 (en) 2001-03-09 2003-04-15 Micron Technology, Inc. Non-volatile memory device with erase address register
US6732221B2 (en) 2001-06-01 2004-05-04 M-Systems Flash Disk Pioneers Ltd Wear leveling of static areas in flash memory
US6732116B2 (en) 2001-06-21 2004-05-04 International Business Machines Corporation Method and system for dynamically managing data structures to optimize computer network performance
JP2003151285A (ja) * 2001-11-08 2003-05-23 Fujitsu Ltd 半導体メモリ
KR100463197B1 (ko) 2001-12-24 2004-12-23 삼성전자주식회사 멀티-페이지 프로그램 동작, 멀티-페이지 읽기 동작,그리고 멀티-블록 소거 동작을 갖는 낸드 플래시 메모리장치
US6958940B2 (en) * 2002-02-28 2005-10-25 Renesas Technology Corp. Nonvolatile semiconductor memory device capable of realizing optimized erasing operation in a memory array
KR100482766B1 (ko) * 2002-07-16 2005-04-14 주식회사 하이닉스반도체 메모리 소자의 컬럼 선택 제어 신호 발생 회로
JP4270832B2 (ja) 2002-09-26 2009-06-03 株式会社東芝 不揮発性半導体メモリ
ITMI20022240A1 (it) 2002-10-22 2004-04-23 Atmel Corp Architettura di memoria flash con cancellazione di modo
JP4256175B2 (ja) * 2003-02-04 2009-04-22 株式会社東芝 不揮発性半導体メモリ
US6940759B2 (en) * 2003-10-14 2005-09-06 Atmel Corporation Group erasing system for flash array with multiple sectors
KR100705221B1 (ko) 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
JP2006107326A (ja) * 2004-10-08 2006-04-20 Oki Electric Ind Co Ltd 半導体集積回路
JP2006164408A (ja) 2004-12-08 2006-06-22 Toshiba Corp 不揮発性半導体記憶装置及びそのデータ消去方法。
KR100672125B1 (ko) 2005-03-15 2007-01-19 주식회사 하이닉스반도체 사전 소거 검증을 위한 페이지 버퍼를 갖는 불휘발성 메모리 장치
US20060256623A1 (en) 2005-05-12 2006-11-16 Micron Technology, Inc. Partial string erase scheme in a flash memory device
US7577059B2 (en) * 2007-02-27 2009-08-18 Mosaid Technologies Incorporated Decoding control with address transition detection in page erase function

Also Published As

Publication number Publication date
JP5291001B2 (ja) 2013-09-18
KR20140019881A (ko) 2014-02-17
US20090185424A1 (en) 2009-07-23
EP2132748A1 (en) 2009-12-16
CN101636790B (zh) 2013-04-03
CN101636790A (zh) 2010-01-27
JP2013168211A (ja) 2013-08-29
JP2010519674A (ja) 2010-06-03
CA2676639A1 (en) 2008-09-04
TW200905686A (en) 2009-02-01
ES2423283T3 (es) 2013-09-19
KR101469295B1 (ko) 2014-12-04
KR20090125142A (ko) 2009-12-03
EP2132748B1 (en) 2013-05-22
WO2008104049A1 (en) 2008-09-04
US20080205164A1 (en) 2008-08-28
US7577059B2 (en) 2009-08-18
EP2132748A4 (en) 2010-04-07
TWI456576B (zh) 2014-10-11
US7778107B2 (en) 2010-08-17

Similar Documents

Publication Publication Date Title
JP5544442B2 (ja) ページ消去機能におけるアドレス変化検出によるデコーディング制御
JP3703951B2 (ja) 不揮発性半導体メモリ装置
JP4744867B2 (ja) データをセクタ単位にランダムに入出力することができるフラッシュメモリシステム
US6058048A (en) Flash memory device used as a boot-up memory in a computer system
US7301797B2 (en) Method of operating semiconductor integrated circuit including SRAM block and semiconductor integrated circuit including SRAM block
JP2010040144A (ja) 不揮発性半導体記憶システム
JPH09180477A (ja) 不揮発性半導体メモリ装置とその読出及びプログラム方法
US6147910A (en) Parallel read and verify for floating gate memory device
US6320785B1 (en) Nonvolatile semiconductor memory device and data writing method therefor
KR100528483B1 (ko) 패스/페일 점검이 가능한 불휘발성 반도체 메모리장치
US6930927B2 (en) Line selector for a matrix of memory elements
JPH1166874A (ja) 不揮発性半導体記憶装置
US7317647B2 (en) Noise suppression in memory device sensing
JP4601948B2 (ja) 不揮発性強誘電体メモリを利用した直列バス制御装置
US6487132B2 (en) Integrated circuit memory devices having multiple input/output buses and precharge circuitry for precharging the input/output buses between write operations
JP4568475B2 (ja) 不揮発性強誘電体メモリ制御装置
JP3540777B2 (ja) 不揮発性半導体記憶装置
JP4294977B2 (ja) 不揮発性記憶装置
JP2001266585A (ja) Ｍｒｏｍ回路
JP4833073B2 (ja) 半導体装置及びデータ読み出し方法
JP3323868B2 (ja) 不揮発性半導体記憶装置
JP2009003974A (ja) 半導体記憶装置
JP3187121B2 (ja) 半導体記憶装置
JP2007149186A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140313

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140414

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140512

R150 Certificate of patent or registration of utility model

Ref document number: 5544442

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees