JP2001266585A - Ｍｒｏｍ回路 - Google Patents

Abstract

(57)【要約】 【課題】ビット線間の容量カップリングに基づく誤読み
出しを生じない大規模、高集積密度で、かつ、低電圧動
作が可能なＭＲＯＭ回路を提供する。 【解決手段】本発明のＭＲＯＭ回路は、隣接ビット線の
ディスチャージに伴うビット線間の容量カップリングに
基づく誤読み出しの発生を回避するため、非選択ビット
線を常時“０”に固定化するディスチャージトランジス
タを各ビット線に接続し、さらに、プリビット線に読み
出されたデータ“１”を、プリチャージ期間以外はスタ
ティックなデータ“１”として保持する保持回路をＲＯ
Ｍデータの読み出し部に設けることにより、微細化プロ
セスを用いた高密度、大容量で、かつ、低電圧動作が可
能な大規模ＭＲＯＭ回路を提供することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＭＲＯＭ回路（マス
ク型リードオンリーメモリ）に係り、特に微細化プロセ
スを使用し、大容量で、かつ、低電圧動作が要求される
マイコンシステムのＭＲＯＭ回路として使用されるもの
である。

【０００２】

【従来の技術】従来のＭＲＯＭ回路には、ビット線のプ
リチャージ回路を備え、ビット線のプリチャージ電位が
“１”レベルか“０”レベルかを検知してＭＲＯＭ回路
に書き込まれたＲＯＭデータを読み出すものがある。

【０００３】図４に従来のＭＲＯＭの回路構成の一例を
示す。図５乃至図１０に従来のＭＲＯＭの制御回路及び
デコード回路の一例を示す。また、図１１は、その動作
を示すタイミング波形図である。次にＡＬ−ＮＡＮＤ−
ＲＯＭ方式の従来のＭＲＯＭの回路構成と動作について
説明する。

【０００４】ここで、ＡＬ−ＮＡＮＤ−ＲＯＭ方式のＭ
ＲＯＭとは、メモリセル群を構成するＭＯＳトランジス
タのソース、ドレイン間を、通常第１層のアルミ配線で
接続することにより、メモリセル群に記憶データを書き
込む読み出し専用メモリであって、複数の隣り合うメモ
リセルトランジスタのソース、ドレイン拡散層を共通に
して直列に接続することによりＮＡＮＤ型に構成された
メモリセル群を備える高集積度の読み出し専用メモリの
ことをいう。

【０００５】図４に従来のＭＲＯＭの回路構成を示す。
図４のＭＲＯＭ回路のメモリセル群は、８個のメモリセ
ルトランジスタからなる各２列のＮＡＮＤ型セルのアレ
イ状の配列からなり、そのドレイン側のセレクタトラン
ジスタを介して、ビット線ＢＬ１〜ＢＬ８に接続され、
そのソース側のセレクタトランジスタを介して接地され
る。

【０００６】ビット線ＢＬ１〜ＢＬ８は、各ビット線に
接続されたカラムライントランジスタＴＣＬ０〜ＴＣＬ
７を介して前記ビット線ＢＬ１〜ＢＬ８に共通なプリビ
ット線ＰＲＥＢＩＴに接続される。このプリビット線Ｐ
ＲＥＢＩＴはプリチャージトランジスタＴＰＲを介して
プリチャージ電源ＶＤＤに接続され、このプリチャージ
トランジスタＴＰＲによるプリチャージ動作は、そのゲ
ートに接続された２入力ＮＡＮＤゲートにより制御され
る。

【０００７】図４に示す従来のＭＲＯＭ回路におけるＲ
ＯＭデータの読み出し部は、前記プリチャージトランジ
スタＴＰＲ及びその動作を制御する２入力のＮＡＮＤゲ
ートと、前記ビット線ＢＬ１乃至ＢＬ７に接続されるプ
リビット線ＰＲＥＢＩＴに読み出されたＲＯＭデータを
入力するクロックドインバータＣ２ＩＮＶと、その出力
ＲＯＭＩＮＶをラッチするラッチ回路“ＬＤ”と、その
出力ＲＯＭＯ７を読み出しデータとして例えば７番目の
メモリバスＭＢＵＳ７に出力するクロックドバッファか
ら構成される。

【０００８】メモリセル群に書き込まれたＲＯＭデータ
の読み出しは、およそ次のように行われる。はじめに、
プリチャージ電源ＶＤＤとプリチャージトランジスタＴ
ＰＲを用いて、選択されたメモリセルブロックのビット
線をプリチャージレベルに充電し、次に、ロウアドレス
信号ＬＡ０〜ＬＡ７を用いてメモリセル群の行を選択
し、信号ＬＬｎ、ＬＨｎとソース側のセルセレクタトラ
ンジスタを用いてＮＡＮＤセルを接地する。

【０００９】先に述べたように、メモリセルへのＲＯＭ
データの書き込みは、メモリセルのソース、ドレイン間
が接続されていれば“０”書き込み状態、開放されてい
れば“１”書き込み状態とすることで行われるので、選
択された行のロウアドレスを低レベル、非選択の行のロ
ウアドレスを高レベルにしてＮＡＮＤセルを接地するこ
とにより、ビット線にプリチャージされた電荷が放電し
“０”レベルになれば選択されたメモリセルは“０”書
き込み状態であり、プリチャージレベルが維持されて
“１”レベルが保持されれば選択されたメモリセルは
“１”書き込み状態であることが判別される。

【００１０】図４の回路には、ＲＯＭデータの読み出し
部を制御する制御回路と、この読み出し部を選択するデ
コード回路１と、カラム選択を行うデコード回路２と、
ＮＡＮＤセルのドレイン側のセルセレクタトランジスタ
をブロックごとに選択するデコード回路３と、メモリセ
ル群のロウデコーダとして用いるデコード回路４と、Ｎ
ＡＮＤセルのソース側のセルセレクタトランジスタを選
択するデコード回路５を備え、これらの制御回路とデコ
ード回路を用いて上記の読み出し動作が行われる。

【００１１】図５乃至図１０に前記制御回路とデコード
回路の詳細が示されている。図５に示す制御回路は、Ｍ
ＲＯＭ回路の活性化信号ＲＯＭＣＳと、読み出し信号Ｒ
Ｄと、第１のクロック信号ＰＨ１をＡＮＤゲートに入力
し、図４に示す読み出し信号出力部におけるクロックド
バッファのクロック信号ＣＳＲＤを出力する。

【００１２】第２のクロック信号ＰＨ２と、全システム
（この例ではマイコンシステム）のクロック信号ＴＥを
ＡＮＤゲートに入力し、読み出し信号のラッチ回路“Ｌ
Ｄ”の活性化信号ＡＣＴＥ２を出力する。また、プリチ
ャージ信号ＰＲＥはバッファを介して図４のプリチャー
ジトランジスタＴＰＲをドライブする２入力ＮＡＮＤゲ
ートの一方の入力信号プリチャージドライイブＰＲＥＤ
として出力される。

【００１３】図６に示すデコード回路１は、アドレス信
号ＡＬ１、ＡＬ２をデコードして、ＲＯＭＣＳとのＡＮ
Ｄをとり、ＲＯＭデータの読み出し部を選択する内部ア
ドレス信号ＨＡ０〜ＨＡ３を出力する回路である。

【００１４】図７に示すデコード回路２（カラムデコー
ダ）は、アドレス信号ＡＬ３〜ＡＬ５をデコードして、
ＲＯＭＣＳとのＡＮＤをとり、ビット線ＢＬ１〜ＢＬ８
を選択するカラムライントランジスタＴＣＬ０〜ＴＣＬ
７のゲートに内部アドレス信号ＡＤ０〜ＡＤ７を送る回
路である。

【００１５】図８に示すデコード回路３は、アドレス信
号ＡＬ１０〜ＡＬ１６をデコードしてＲＯＭＣＳとのＡ
ＮＤをとり、ｎブロックからなるメモリセル群（図４で
はｎ番目のブロックが示されている）をブロック選択す
る、各ＮＡＮＤ型セルのドレイン側に接続されたセルセ
レクタトランジスタのゲートに、選択信号ＬＳＥ０〜Ｌ
ＳＥｎ（図４ではｎ番目の選択信号ＬＳＥｎ）を加える
回路である。

【００１６】図９に示すデコード回路４（ロウデコー
ダ）は、アドレス信号ＡＬ７〜ＡＬ９をデコードして、
ＲＯＭＣＳの反転信号とのＯＲをとり、８個のメモリセ
ルトランジスタからなるＮＡＮＤ型セルのゲートに選択
信号ＬＡＤ０〜ＬＡＤ７を加える回路である。

【００１７】図１０に示すデコード回路５は、アドレス
信号ＡＬ６をデコードし、ＲＯＭＣＳ及びプリチャージ
信号ＰＲＥの反転信号とのＡＮＤをとり、各ビット線に
接続された２個のＮＡＮＤ型セルのいずれかを選択する
ために、ＮＡＮＤ型セルのソース側に接続されたセルセ
レクタトランジスタのゲートに選択信号ＬＬｎ、ＬＨｎ
を送る回路である。

【００１８】次に図１１を用いて、従来のＭＲＯＭ回路
の読み出し動作とその問題点について説明する。クロッ
ク信号ＰＨ１、ＰＨ２を入力し、ＭＲＯＭ回路の活性化
信号ＲＯＭＣＳを“１”にして読み出し部を活性化し、
デコード回路にアドレス信号ＡＬ（１６；１）を入力す
る。各読み出しサイクルにおいて、はじめにプリチャー
ジ信号ＰＲＥを用いてビット線をプリチャージした後、
読み出し信号ＲＤによる読み出し動作が行われる。

【００１９】内部アドレス信号ＡＤ０、ＡＤ１、ＡＤ２
によりビット線ＢＬ１、ＢＬ２、ＢＬ３が順に選択され
る。なお、ブロック選択信号ＬＳＥｎは“１”として、
図４に示すｎ番目のメモリセル群が選択される。

【００２０】図４に示すように、例えばＮＡＮＤ型セル
の第１行の行選択線（選択ワード線）にゲートが接続さ
れたメモリセルトランジスタのＲＯＭデータを読み出す
ものとする。選択信号ＬＬｎ、ＬＨｎにより各ビット線
に接続された２個のＮＡＮＤ型セルのいずれかがオンと
なり、そのソース側が接地される。

【００２１】ここで、図４の丸囲みで示すメモリセルト
ランジスタにはデータ“１”が書き込まれソース、ドレ
イン間が開放されているので、選択ワード線の行アドレ
ス信号ＬＡＤ０が“０”ならばオフ状態となるが、図４
の角型の囲みで示すＮＡＮＤ型セルのメモリセルトラン
ジスタには“０”データが書き込まれ、ソース、ドレイ
ン間が短絡されているので、選択ワード線の行アドレス
信号ＬＡＤ０が“０”であってもオン状態が維持され
る。

【００２２】このとき、図１１のタイミング波形図には
示されないが、非選択のワード線のアドレス信号ＬＡＤ
１〜ＬＡＤ７は全て“１”にされるので、メモリセル群
の非選択ワード線につながるメモリセルトランジスタ
は、書き込み状態の如何によらず全てオン状態となる。

【００２３】従ってＮＡＮＤ型セルのソース側を接地す
ることにより、ビット線のプリチャージ電圧が放電する
か否かにより、選択ワード線に接続されたメモリセルト
ランジスタ“０”、“１”の書き込み状態を検出するこ
とができる。ここまでは、従来のＭＲＯＭ回路の通常の
読み出し動作の一部であるが、次に、特定の読み出し条
件において、従来の読み出し動作で誤動作を生じる問題
について説明する。

【００２４】先に述べたように、ＲＯＭＡＤＲ１、ＲＯ
ＭＡＤＲ２、ＲＯＭＡＤＲ３の順でＲＯＭデータの読み
出しを行う場合、図４の丸囲みに示すように、ＲＯＭＡ
ＤＲ１、ＲＯＭＡＤＲ２、ＲＯＭＡＤＲ３の全てのＲＯ
Ｍデータが“１”であり、角型の囲みで示したＣＥＬＬ
ＳＡ、及びＣＥＬＬＳＢのセルデータの少なくともいづ
れか１つのＲＯＭデータが“０”（図４では共に“０”
の場合が示されている）の場合、次のような読み出し不
良を生じていた。

【００２５】すなわち、図１１のタイミングチャートに
示すように、ＲＯＭＡＤＲ２のデータ“１”を読み出す
際、ＣＥＬＬＳＡとＣＥＬＬＳＢのデータが“０”であ
るため、ＬＨｎの“０”から“１”への変化で、少なく
とも非選択ビット線ＢＬ１とＢＬ３のいづれか１つが
(図４に示す例ではＢＬ１、ＢＬ３共に）プリチャージ
レベル“０”に遷移するため、選択ビット線ＢＬ２のプ
リチャージレベル“１”が、図４に示すビット線間の容
量Ｃ１、Ｃ２、及びビット線の対地容量Ｃ３を介しての
容量カップリングによりレベル低下する不良が発生して
いた。

【００２６】これに伴い、カラムセレクタトランジスタ
を介して選択ビット線ＢＬ２に接続されたプリビット線
ＰＲＥＢＩＴの読み出しレベルも低下する。このときク
ロックドインバータＣ２ＩＮＶの回路のしきい値が高い
場合には、入力レベルの微小な低下でもＲＯＭデータ
“１”をデータ“０”と感知してしまい、本来“０”で
あるべきＣ２ＩＮＶの出力ＲＯＭＩＮＶが“１”とな
り、ラッチ回路“ＬＤ”を介してシステムバスＭＢＵＳ
７にＲＯＭＡＤＲ２のデータ“１”がデータ“０”とし
て誤読み出しされるという不良が発生していた。

【００２７】図１１に上記の容量カップリングによる誤
読み出しの発生シーケンスが矢印で示されている。ま
た、前記容量カップリングによる各部の電圧レベルの変
化と、ＭＢＵＳ７から読み出される読み出しデータの
“０”化けが破線で示されている。このような誤読み出
しの原因となるビット線の容量カップリングによるプリ
チャージ電圧の低下は、次の式を用いて求めることがで
きる。

【００２８】図４及び図１１に示すように、ビット線Ｂ
Ｌ１、ＢＬ３が共に“０”に遷移する場合、フローティ
ング状態におけるビット線ＢＬ２の電位ＶＢＬ２は、容
量カップリングによりプリチャージ電圧ＶＰＲＣから次
に示す値に変化する。 ＶＢＬ２＝（Ｃ３／（Ｃ３＋Ｃ１＋Ｃ２））＊ＶＰＲＣ …（１） ＶＰＲＣ＝ＶＤＤ−Ｖｔｈ …（２） ここで、Ｃ１はビット線ＢＬ１とＢＬ２におけるビット
線間の寄生容量、Ｃ２はビット線ＢＬ３とＢＬ２におけ
るビット線間の寄生容量、Ｃ３はビット線ＢＬ２と基板
（接地）との間の寄生容量、ＶＤＤはプリチャージ電源
（ＭＲＯＭの電源と共通）の電圧、Ｖｔｈはプリチャー
ジトランジスタＴＰＲのしきい値電圧である。なお、ビ
ット線は通常第２層のアルミ配線を用いて形成される。

【００２９】上記の読み出し不良はＭＲＯＭ回路のレイ
アウトにも起因して発生し、特にメモリ容量が大きくビ
ット線の間隔が狭い低電圧動作（ＶＤＤ＝２．０Ｖ以
下）のＭＲＯＭ回路において、ＲＯＭデータ“１”が
“０”に化ける読み出し不良が発生していた。

【００３０】

【発明が解決しようとする課題】上記したように従来の
ＭＲＯＭ回路は、ＲＯＭデータ“１”が“０”に化ける
読み出し不良が発生する問題があった。本発明は上記の
問題点を解決すべくなされたもので、このような誤読み
出しの可能性が完全に回避された高密度でメモリ容量の
大きい、低電圧動作のＭＲＯＭ回路を提供することを目
的とする。

【００３１】

【課題を解決するための手段】本発明のＭＲＯＭ回路
は、隣接ビット線のディスチャージに伴うビット線間の
容量カップリングによる誤読み出しの発生を回避するた
め、非選択ビット線を常時“０”に固定化し、さらに、
プリビット線に読み出されたデータ“１”を、プリチャ
ージ期間以外はスタティックなデータ“１”として保持
する保持回路を設けることにより、微細化プロセスを用
いた高密度で大容量な、かつ、低電圧動作が可能なＭＲ
ＯＭ回路を具備するシステムを提供することを特徴とす
る。

【００３２】具体的には本発明のＭＲＯＭ回路は、セル
セレクタトランジスタを介してビット線に接続されたメ
モリセル群と、前記ビット線のプリチャージ回路と、ア
ドレス信号をデコードするデコーダ回路及び制御回路と
を備え、非選択時においてビット線をデータ“０”の電
位に固定するディスチャージトランジスタと、前記プリ
チャージ回路の非動作期間において、前記ビット線に読
み出されたデータ“１”の電位をスタティックに保持す
るデータ“１”の保持回路とを具備することを特徴とす
る。

【００３３】また、本発明のＭＲＯＭ回路は、プリビッ
ト線及びビット線を互いに接続するカラムセレクタトラ
ンジスタと、非選択時においてビット線をデータ“０”
の電位に固定するディスチャージトランジスタと、プリ
チャージ期間において、プリビット線及びビット線をプ
リチャージするプリチャージ回路と、前記プリチャージ
期間以外の期間において、前記プリビット線、及びビッ
ト線に読み出されたデータ“１”の電位をスタティック
に保持するデータ“１”の保持回路と、前記ビット線に
接続されたセルセレクタトランジスタ、及び前記ディス
チャージトランジスタを含むメモリセル群と、前記プリ
ビット線に読み出されたデータ“１”の電位を入力する
クロックドインバータと、前記クロックドインバータの
出力をラッチするＲＯＭデータのラッチ回路と、前記ラ
ッチ回路に読み出されたデータをシステムバスに出力す
る読み出し用クロックドバッファ回路と、前記プリチャ
ージ回路、前記データ“１”保持回路、前記ＲＯＭデー
タラッチ回路、前記読み出し用クロックドバッファ回路
を制御する制御回路と、前記カラムセレクタトランジス
タ、前記ディスチャージトランジスタ、前記セルセレク
タトランジスタ、及び前記メモリセル群を選択するデコ
ーダ回路とを具備することを特徴とする。

【００３４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の一実施形
態に係るＭＲＯＭの回路構成の一例を示す図である。図
４に示す従来のＭＲＯＭとの回路構成上の主な相異点
は、ＲＯＭデータの読み出し部に設けられたデータ
“１”のホールド回路からなるＡ部と、カラムライント
ランジスタとメモリセル群との間に設けられた非選択の
ビット線をスタティックに“０”に固定するディスチャ
ージトランジスタからなるＢ部と、このディスチャージ
トランジスタを制御する機能を備えたデコード回路２Ａ
（カラムデコーダ）を有することである。

【００３５】まず本発明のＡ部の動作について説明す
る。ＲＯＭデータの読み出し部に設けられた本発明のＡ
部は、プリチャージ期間以外においてプリビット線ＰＲ
ＥＢＩＴ及びビット線（例えばＢＬ２）のダイナミック
な期間（フローティングな期間）を廃止し、ＲＯＭデー
タ“１”のスタティック化を実現するためのデータ
“１”のホールド回路である。

【００３６】はじめに、プリチャージドライブ信号ＰＲ
ＥＤとデコード回路１から出力されるＲＯＭデータ読み
出し部の選択信号ＨＡ０とを、２入力のＮＡＮＤゲート
を介してプリチャージトランジスタＴＰＲのゲートに入
力し、プリチャージ電圧ＶＤＤをビット線に転送する。

【００３７】引き続き読み出しサイクルにおいて、プリ
ビット線ＰＲＥＢＩＴに読み出された選択ビット線のデ
ータ“１”がクロックドインバータＣ２ＩＮＶを介して
ＲＯＭＩＮＶを出力し、これを次段のラッチ回路“Ｌ
Ｄ”でラッチした後、出力バッファを介してＲＯＭＯ７
としてＭＢＵＳ７に転送される。

【００３８】この読み出しサイクルにおいて、少なくと
も１つの隣接する非選択ビット線が“０”に遷移すれ
ば、先に述べたように、選択ビット線と非選択ビット線
との間の容量カップリングの影響を受け、選択ビット線
のデータ“１”のレベルが低下する。このデータ“１”
のレベル低下がクロックドインバータＣ２ＩＮＶの回路
しきい値を介して、誤読み出しを生じることが問題とな
っていた。

【００３９】そこで、２個のインバータと、３入力のＮ
ＡＮＤゲートと、ドレインにプリチャージ電源ＶＤＤが
接続されたプリチャージ電圧のホールドトランジスタＴ
ＰＲＨからなる本発明のホールド回路Ａ部を設けて、選
択ビット線のデータ“１”を維持再生するようにした。

【００４０】次に、本発明のＢ部の動作について説明す
る。本発明のＢ部は非選択のビット線をスタティックに
“０”に固定するディスチャージ回路であって、ディス
チャージトランジスタＴＤＣ０〜ＴＤＣ７から構成され
る。

【００４１】例えば、カラムセレクタトランジスタＴＣ
Ｌ１をオンにして、選択ビット線ＢＬ２の“１”を読み
出す際、選択ビット線につながるディスチャージトラン
ジスタＴＤＣ１をオフ、隣接する非選択ビット線につな
がるディスチャージトランジスタＴＤＣ０、ＴＤＣ２を
オンとして、この非選択ビット線をスタティックに
“０”に固定する。

【００４２】このようにすれば、読み出し動作において
隣接する非選択のビット線が、プリチャージレベル
“１”からＲＯＭデータ“０”レベルに遷移するダイナ
ミックな動作が存在しないので、選択ビット線と非選択
ビット線との間の容量カップリングの影響による選択ビ
ット線のデータ“１”のレベル低下を回避することがで
きる。

【００４３】次に、図２を用いて本発明のデコード回路
２Ａについて説明する 。

【００４４】図２に示す本発明のデコード回路は、先に
図７を用いて説明した従来のデコード回路２に比べて出
力部にそれぞれインバータを設け、内部カラムアドレス
ＡＤ０〜ＡＤ７のほかディスチャージトランジスタＴＤ
Ｃ０〜ＴＤＣ７を介して非選択ビット線を接地する内部
カラムアドレスの反転アドレス信号／ＡＤ０〜／ＡＤ７
を出力する機能を有する。その他のデコード回路の動作
は従来と同様であるから説明を省略する。

【００４５】図３は、本発明のＭＲＯＭ回路の動作を示
すタイミング波形図である。図３の最上段のＰＨ１から
１４段目のＬＨｎまでの動作は、従来と同様であるから
説明を省略する。

【００４６】例えば、ＲＯＭＡＤＲ１、ＲＯＭＡＤＲ
２、ＲＯＭＡＤＲ３の読み出しサイクルに同期して、図
１に丸囲みで示す“１”書き込みメモリセルトランジス
タが接続されたビット線ＢＬ１、ＢＬ２、ＢＬ３を順に
選択する場合について説明する。

【００４７】このとき、各ビット線の電位はＲＯＭＡＤ
Ｒ１、ＲＯＭＡＤＲ２、ＲＯＭＡＤＲ３の読み出しサイ
クルに同期して“１”レベルとなり、各読み出しサイク
ルにおける非選択時には反転したカラムアドレス信号／
ＡＤ０、／ＡＤ１、／ＡＤ３を用いてディスチャージト
ランジスタをオン状態にし、各ビット線の電位がスタテ
ィックな“０”レベルに設定されるので、本発明の読み
出し動作では、図１１に示す従来の読み出し動作と異な
り、ビット線の“１”レベルが互いに重なり合う期間を
生じない。

【００４８】すなわち、本発明のＭＲＯＭの回路構成で
は、先に図１１を用いて説明したように、ＬＨｎの
“０”から“１”への変化でＲＯＭＡＤＲ２のデータ
“１”を読み出す際、ＣＥＬＬＳＡとＣＥＬＬＳＢのデ
ータが“０”であっても、ＮＡＮＤ型セルのソース側セ
ルセレクタトランジスタをオン状態にする信号ＬＨｎの
“０”から“１”への変化で、ビット線ＢＬ１とＢＬ３
の“０”への遷移が生じない（ＢＬ１とＢＬ３は共に
“０”固定である）ため、ビット線ＢＬ２のプリチャー
ジレベル“１”が、図４に示すビット線間の容量Ｃ１、
Ｃ２、及びビット線ＢＬ２の対地容量Ｃ３を介しての容
量カップリングによりレベル低下する不良を完全に回避
することができる。

【００４９】このように、図３のタイミング波形図に示
されるように、ＲＯＭＡＤＲ１、ＲＯＭＡＤＲ２、ＲＯ
ＭＡＤＲ３の順にＲＯＭセルデータを読み出す場合、Ｒ
ＯＭＡＤＲ１、ＲＯＭＡＤＲ２、ＲＯＭＡＤＲ３のいづ
れか１つのＲＯＭセルデータが“１”であり、ＣＥＬＬ
ＳＡ及びＣＥＬＬＳＢのセルデータが共に“０”の条件
であっても、ＲＯＭＡＤＲ２のデータ“１”を読み出す
際、ビット線ＢＬ２が選択された時点で、本発明のＢ部
におけるディスチャージトランジスタの動作でビット線
ＢＬ１とＢＬ３が共に“０”レベルに固定されるため、
隣接ビット間の容量カップリング干渉に起因したプリチ
ャージトランジスタＴＰＲオフ後におけるダイナミック
な（フローティングな）データ“１”のレベル低下を回
避することができる。

【００５０】従ってシステムバスＭＢＵＳ７に、ＲＯＭ
ＡＤＲ２のデータ“１”がデータ“０”として誤読み出
しされるという、いわゆる読み出しデータ“１”の
“０”化け現象による不良を完全に排除することができ
る。

【００５１】また、ＲＯＭ回路の読み出し部に設けられ
た本発明のホールド回路Ａ部を用いて、プリビット線Ｐ
ＲＥＢＩＴのデータが“１”の時に、プリチャージ以外
の期間においてデータ“１”をスタティックに保持する
ことができるので、外乱によりビット線、及びプリビッ
ト線の各信号に微小な“０”ノイズが混入した場合で
も、安定してデータ“１”を保持することができる。

【００５２】なお本発明は上記の実施の形態に限定され
ることはない。例えば上記の実施の形態において、ＡＬ
−ＮＡＮＤ−ＲＯＭ方式のＭＲＯＭ回路を例として、誤
読み出しを回避する手段について説明したが、本発明の
適用範囲は必ずしもＡＬ−ＮＡＮＤ−ＲＯＭ方式のＭＲ
ＯＭ回路に限定されるものではない。

【００５３】例えばイオン注入法を用いてメモリセルト
ランジスタのしきい値電圧を変化させることによりＲＯ
Ｍデータを書き込む方法を用いたＭＲＯＭ回路に対して
も同様に本発明の読み出し手段を適用するすることがで
きる。

【００５４】また、上記の実施の形態において、ＮＡＮ
Ｄ型セルのアレイ状の配列からなるメモリセル群を備え
たＭＲＯＭ回路について説明したが、必ずしもこれに限
定されるものではない。例えば、ＮＯＲ型セルのアレイ
状の配列からなるメモリセル群を備えたＭＲＯＭ回路に
ついても同様に適用することができる。その他本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。

【００５５】

【発明の効果】上述したように本発明のＭＲＯＭ回路に
よれば、プリチャージトランジスタのオフ後において、
隣接するビット線間の容量カップリング干渉によるダイ
ナミックなデータ“１”のレベル低下の発生が回避さ
れ、ＲＯＭデータ“１”がＲＯＭデータ“０”としてシ
ステムバスＭＢＵＳ７に誤読み出しされるという不良現
象を排除することができる。

【００５６】また、本発明のデータ“１”保持回路によ
り、プリチャージ以外の期間において、プリビット線の
データ“１”をスタティックに保持することができるの
で、外乱によりビット線、及びプリビット線の各信号に
微小な“０”ノイズが混入した場合でも、安定してデー
タ“１”を保持することができる。

【００５７】このように、本発明の読み出し手段をＭＲ
ＯＭ回路に適用することにより、ビット線間の干渉に基
づく読み出し不良を完全に排除することができるので、
レイアウト上ビット線間の干渉を生じる問題にかかわら
ず、ビット線の間隔をプロセス条件で定まる最小値にす
ることが可能になり、ＭＲＯＭ回路のセルサイズを大幅
縮小することができる。

【００５８】また、本発明の読み出し手段を備えたＭＲ
ＯＭ回路は、外来ノイズに対する耐性が大きいので、チ
ップサイズが小さい大容量、高密度で、かつ、２Ｖ以下
の低電圧で動作する低消費電力のＭＲＯＭ回路を提供す
ることが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＭＲＯＭの回路構成
を示す図。

【図２】本発明のＭＲＯＭにおけるデコード回路２Ａの
構成を示す図。

【図３】本発明のＭＲＯＭの動作を示すタイミング波形
図。

【図４】従来のＭＲＯＭの回路構成を示す図。

【図５】従来のＭＲＯＭの制御回路の一例を示す図。

【図６】ＭＲＯＭのデコード回路１の構成を示す図。

【図７】従来のＭＲＯＭのデコード回路２の構成を示す
図。

【図８】ＭＲＯＭのデコード回路３の構成を示す図。

【図９】ＭＲＯＭのデコード回路４の構成を示す図。

【図１０】ＭＲＯＭのデコード回路５の構成を示す図。

【図１１】従来のＭＲＯＭの動作を示すタイミング波形
図。

【符号の説明】

ＶＤＤ…プリチャージ電源、及び、ＭＲＯＭ回路電源 ＴＰＲ…プリチャージトランジスタ ＴＰＲＨ…ホールド用プリチャージトランジスタ Ｃ２ＩＮＶ３…クロックドインバータ “ＬＤ”…ラッチ回路 ＴＣＬ０〜ＴＣＬ７…カラムセレクタトランジスタ Ｃ１、Ｃ２…ビット線間の容量 Ｃ３…ビット線の対地容量 ＣＥＬＬＳＡ、ＣＥＬＬＳＢ…“０”書き込みＮＡＮＤ
型セル

Claims (2)

【特許請求の範囲】
1. 【請求項１】 セルセレクタトランジスタを介してビッ
   ト線に接続されたメモリセル群と、前記ビット線のプリ
   チャージ回路と、アドレス信号をデコードするデコーダ
   回路及び制御回路とを備え、 非選択時においてビット線をデータ“０”の電位に固定
   するディスチャージトランジスタと、 前記プリチャージ回路の非動作期間において前記ビット
   線に読み出されたデータ“１”の電位をスタティックに
   保持するデータ“１”の保持回路と、を具備することを
   特徴とするＭＲＯＭ回路。
2. 【請求項２】 プリビット線及びビット線を互いに接続
   するカラムセレクタトランジスタと、 非選択時においてビット線をデータ“０”の電位に固定
   するディスチャージトランジスタと、 プリチャージ期間において、プリビット線及びビット線
   をプリチャージするプリチャージ回路と、 前記プリチャージ期間以外の期間において、前記プリビ
   ット線及びビット線に読み出されたデータ“１”の電位
   をスタティックに保持するデータ“１”の保持回路と、 前記ビット線に接続されたセルセレクタトランジスタ及
   び前記ディスチャージトランジスタを含むメモリセル群
   と、 前記プリビット線に読み出されたデータ“１”の電位を
   入力するクロックドインバータと、 前記クロックドインバータの出力をラッチするＲＯＭデ
   ータのラッチ回路と、 前記ラッチ回路に読み出されたデータをシステムバスに
   出力する読み出し用クロックドバッファ回路と、 前記プリチャージ回路、前記データ“１”保持回路、前
   記ＲＯＭデータラッチ回路、前記読み出し用クロックド
   バッファ回路を制御する制御回路と、 前記カラムセレクタトランジスタ、前記ディスチャージ
   トランジスタ、前記セルセレクタトランジスタ、及び前
   記メモリセル群を選択するデコーダ回路と、を具備する
   ことを特徴とするＭＲＯＭ回路。