JPH0644789A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH0644789A JPH0644789A JP20101892A JP20101892A JPH0644789A JP H0644789 A JPH0644789 A JP H0644789A JP 20101892 A JP20101892 A JP 20101892A JP 20101892 A JP20101892 A JP 20101892A JP H0644789 A JPH0644789 A JP H0644789A
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Abstract
(57)【要約】
【目的】 ページ書込み動作時おける寄生フィールドト
ランジスタの悪影響を実質的に無効とし、さらにメモリ
セルの縮小化を図る。 【構成】 データ入力サイクルと不揮発性記憶サイクル
より構成されるページ書込みモードにおいて、データ入
力サイクルでは、入出力端子４５より入力されたデータ
が、入力バッファ４６及びスイッチ手段４７1 〜４７i
を介して、一時記憶手段４８i に順次入力される。次の
不揮発性記憶サイクルでは、ページセレクタ６０により
制御される２つのスイッチ手段群５０1 ，５０3 ，…，
５０i-1 と５０2 ，５０4 ，…，５０i のうち、いずれ
か一方のページ（ビット線群）が選択されて一時記憶手
段４８i とビット線ＢＬｉが接続され、該一時記憶手段
４８i に記憶されたデータがメモリセル３１iiに書込ま
れる。そのため、隣接ビット線間に存在する寄生フィー
ルドトランジスタによる高電圧のリークを、実使用上無
くすことができる。
ランジスタの悪影響を実質的に無効とし、さらにメモリ
セルの縮小化を図る。 【構成】 データ入力サイクルと不揮発性記憶サイクル
より構成されるページ書込みモードにおいて、データ入
力サイクルでは、入出力端子４５より入力されたデータ
が、入力バッファ４６及びスイッチ手段４７1 〜４７i
を介して、一時記憶手段４８i に順次入力される。次の
不揮発性記憶サイクルでは、ページセレクタ６０により
制御される２つのスイッチ手段群５０1 ，５０3 ，…，
５０i-1 と５０2 ，５０4 ，…，５０i のうち、いずれ
か一方のページ（ビット線群）が選択されて一時記憶手
段４８i とビット線ＢＬｉが接続され、該一時記憶手段
４８i に記憶されたデータがメモリセル３１iiに書込ま
れる。そのため、隣接ビット線間に存在する寄生フィー
ルドトランジスタによる高電圧のリークを、実使用上無
くすことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体不揮発性メモ
リ、特に電気的に記憶情報の書換えが可能な不揮発性メ
モリ（Electrically Erasable-Programmable Read Only
Memory 、以下ＥＥＰＲＯＭという）の複数ビットを同
時に書込む時のページ書き込み方式に関するものであ
る。
リ、特に電気的に記憶情報の書換えが可能な不揮発性メ
モリ（Electrically Erasable-Programmable Read Only
Memory 、以下ＥＥＰＲＯＭという）の複数ビットを同
時に書込む時のページ書き込み方式に関するものであ
る。
【０００２】
【従来の技術】従来、ＥＥＰＲＯＭに関する技術として
は、例えば特開昭６２−２６６７９７号公報（文献
１）、特開平２−２６３４００５号公報（文献２）等に
記載されるものがある。ＥＥＰＲＯＭにおいては、前記
文献１に記載されているように、半導体の高集積化に伴
い、メモリの記憶容量が増大し、１ビットあるいは１バ
イトずつの書換えでは、書換えに要する時間が増大し、
使用に際し不便な点が多い。そのため、メモリセルがマ
トリクス状に配列されたメモリセルマトリクスにおける
行方向の数バイトに相当する１行全てのビットを同時に
書換えて、書換え時間を短縮するページ書込み方式を備
えるようになった。その構成例を図２に示す。図２は、
前記文献１に記載された従来のＥＥＰＲＯＭの一構成例
を示す概略のブロック図である。このＥＥＰＲＯＭは、
データ格納用のメモリセルマトリクス１０を備えてい
る。メモリセルマトリクス１０は、複数のワード線ＷＬ
１〜ＷＬｎ及び複数のビット線ＢＬ１〜ＢＬｎを有し、
それらの各交点には電気的に書換え可能な不揮発性のメ
モリ１１11〜１１nnがそれぞれ接続され、それらがマト
リクス状に配列されている。各メモリセル１１11〜１１
nnは、セレクトトランジスタ及びフローティングゲート
トランジスタで、それぞれ構成されている。
は、例えば特開昭６２−２６６７９７号公報（文献
１）、特開平２−２６３４００５号公報（文献２）等に
記載されるものがある。ＥＥＰＲＯＭにおいては、前記
文献１に記載されているように、半導体の高集積化に伴
い、メモリの記憶容量が増大し、１ビットあるいは１バ
イトずつの書換えでは、書換えに要する時間が増大し、
使用に際し不便な点が多い。そのため、メモリセルがマ
トリクス状に配列されたメモリセルマトリクスにおける
行方向の数バイトに相当する１行全てのビットを同時に
書換えて、書換え時間を短縮するページ書込み方式を備
えるようになった。その構成例を図２に示す。図２は、
前記文献１に記載された従来のＥＥＰＲＯＭの一構成例
を示す概略のブロック図である。このＥＥＰＲＯＭは、
データ格納用のメモリセルマトリクス１０を備えてい
る。メモリセルマトリクス１０は、複数のワード線ＷＬ
１〜ＷＬｎ及び複数のビット線ＢＬ１〜ＢＬｎを有し、
それらの各交点には電気的に書換え可能な不揮発性のメ
モリ１１11〜１１nnがそれぞれ接続され、それらがマト
リクス状に配列されている。各メモリセル１１11〜１１
nnは、セレクトトランジスタ及びフローティングゲート
トランジスタで、それぞれ構成されている。
【０００３】ワード線ＷＬ１〜ＷＬｎには、行アドレス
ＡＤ１をデコードしてそれらのワード線ＷＬ１〜ＷＬｎ
の１本を選択する行デコーダ２０が接続されている。ビ
ット線ＢＬ１〜ＢＬｎには、スイッチ手段２１1 〜２１
n を介してセンスアンプ２３が接続されている。スイッ
チ手段２１1 〜２１n は、列アドレスＡＤ２をデコード
する列デコーダ２２によって該スイッチ手段２１1 〜２
１n のうちの１つが選択されるようになっている。セン
スアンプ２３の出力側には、リード信号ＲＤによって活
性化される出力バッファ２４を介して、入出力端子２５
が接続されている。さらに、入出力端子２５には、ライ
ト信号ＷＲによって活性化される入力バッファ２６の入
力側が接続され、その出力側が、スイッチ手段２７1 〜
２７n を介して一時記憶手段２８1 〜２８n に接続され
ている。スイッチ手段２７1 〜２７n は、そのうちの１
つが列デコーダ２２の出力によってオン状態となる。一
時記憶手段２８1 〜２８n は、信号ＳＴＯによってオ
ン，オフ動作するスイッチ手段２９1 〜２９n を介し
て、ビット線ＢＬ１〜ＢＬｎにそれぞれ接続されてい
る。この種のＥＥＰＲＯＭでページ書込みを行う場合、
入出力端子２５より入力されたデータを、入力バッファ
２６で駆動し、列デコーダ２２によって選択されたスイ
ッチ手段２７i を介して、一時記憶手段２８i へ順次書
込む。一時記憶手段２８i へのデータ書込み（入力）が
終わった後、行デコーダ２０によって選択されたメモリ
セル１１i １〜１１iiに対し、一時記憶手段２８i に書
込まれたデータに従い、スイッチ手段２９i を介して同
時（１書込みトイクル中）に書込む。
ＡＤ１をデコードしてそれらのワード線ＷＬ１〜ＷＬｎ
の１本を選択する行デコーダ２０が接続されている。ビ
ット線ＢＬ１〜ＢＬｎには、スイッチ手段２１1 〜２１
n を介してセンスアンプ２３が接続されている。スイッ
チ手段２１1 〜２１n は、列アドレスＡＤ２をデコード
する列デコーダ２２によって該スイッチ手段２１1 〜２
１n のうちの１つが選択されるようになっている。セン
スアンプ２３の出力側には、リード信号ＲＤによって活
性化される出力バッファ２４を介して、入出力端子２５
が接続されている。さらに、入出力端子２５には、ライ
ト信号ＷＲによって活性化される入力バッファ２６の入
力側が接続され、その出力側が、スイッチ手段２７1 〜
２７n を介して一時記憶手段２８1 〜２８n に接続され
ている。スイッチ手段２７1 〜２７n は、そのうちの１
つが列デコーダ２２の出力によってオン状態となる。一
時記憶手段２８1 〜２８n は、信号ＳＴＯによってオ
ン，オフ動作するスイッチ手段２９1 〜２９n を介し
て、ビット線ＢＬ１〜ＢＬｎにそれぞれ接続されてい
る。この種のＥＥＰＲＯＭでページ書込みを行う場合、
入出力端子２５より入力されたデータを、入力バッファ
２６で駆動し、列デコーダ２２によって選択されたスイ
ッチ手段２７i を介して、一時記憶手段２８i へ順次書
込む。一時記憶手段２８i へのデータ書込み（入力）が
終わった後、行デコーダ２０によって選択されたメモリ
セル１１i １〜１１iiに対し、一時記憶手段２８i に書
込まれたデータに従い、スイッチ手段２９i を介して同
時（１書込みトイクル中）に書込む。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成のＥＥＰＲＯＭでは、メモリセル１１i １〜１１iiに
高電位をバイアスして書込みを行うため、ページ書込み
動作では、書込みデータによっては隣接ビット線間に高
電位差が生じ、次のような問題が生じる。 （ａ） 隣接ビット線間には、ワード線ＷＬi をゲート
とし、あるビット線ＢＬi をドレイン、このビット線Ｂ
Ｌi の隣接ビット線ＢＬi+1 またはＢＬi-1 をソースと
した、寄生フィールドトランジスタが存在する。従来の
ページ書込み動作では、書込みデータによっては隣接ビ
ット線間に高電位差が生じ、隣接ビット線間に存在する
前記フィールドトランジスタがオン状態となり、バイア
ス用の高電圧が該フィールドトランジスタを介してリー
ク（漏洩）する。そのため、所望の電位に達せず、書込
みが不充分であったり、あるいは、書込み時の消費電流
が増大するという問題がある。 （ｂ） 前記のフィールドトランジスタの悪影響を防止
するためには、該フィールドトランジスタのゲート長、
つまりビット線間隔を広くしたり、フィールド酸化膜を
厚くすればよいが、それによってメモリセル１１11〜１
１nnの微細化及び縮小化の妨げとなる。 （ｃ） 前記（ａ），（ｂ）の問題を解決するため、前
記文献２に記載されたメモリセルのテスト方法の技術を
利用することが考えられる。この文献２の技術では、メ
モリセルのテスト方法の１つである、セル干渉やビット
線不良等を検査するためのデータパターンの書込みで、
ワード線及びビット線を共に１本おき、かつ同時に、選
択／非選択状態として、隣接するメモリセルを全て己と
逆のデータになるように書込みを行う技術である。
成のＥＥＰＲＯＭでは、メモリセル１１i １〜１１iiに
高電位をバイアスして書込みを行うため、ページ書込み
動作では、書込みデータによっては隣接ビット線間に高
電位差が生じ、次のような問題が生じる。 （ａ） 隣接ビット線間には、ワード線ＷＬi をゲート
とし、あるビット線ＢＬi をドレイン、このビット線Ｂ
Ｌi の隣接ビット線ＢＬi+1 またはＢＬi-1 をソースと
した、寄生フィールドトランジスタが存在する。従来の
ページ書込み動作では、書込みデータによっては隣接ビ
ット線間に高電位差が生じ、隣接ビット線間に存在する
前記フィールドトランジスタがオン状態となり、バイア
ス用の高電圧が該フィールドトランジスタを介してリー
ク（漏洩）する。そのため、所望の電位に達せず、書込
みが不充分であったり、あるいは、書込み時の消費電流
が増大するという問題がある。 （ｂ） 前記のフィールドトランジスタの悪影響を防止
するためには、該フィールドトランジスタのゲート長、
つまりビット線間隔を広くしたり、フィールド酸化膜を
厚くすればよいが、それによってメモリセル１１11〜１
１nnの微細化及び縮小化の妨げとなる。 （ｃ） 前記（ａ），（ｂ）の問題を解決するため、前
記文献２に記載されたメモリセルのテスト方法の技術を
利用することが考えられる。この文献２の技術では、メ
モリセルのテスト方法の１つである、セル干渉やビット
線不良等を検査するためのデータパターンの書込みで、
ワード線及びビット線を共に１本おき、かつ同時に、選
択／非選択状態として、隣接するメモリセルを全て己と
逆のデータになるように書込みを行う技術である。
【０００５】ところが、この技術では、同時に選択され
たビット線は全て同一状態（高電圧）である。ワード線
も１本おきに複数本選択する。特殊機能（テストモー
ド）であり、ある特殊なデータパターンを容易に書込む
ことを目的とし、任意のデータを書込むことができな
い。このように、本発明の対象とするページ書込み方式
とは大きく異なるため、前記文献２の技術を利用したと
しても、実使用において書込みデータによっては、問題
となるフィールドトランジスタが隣接ビット線間に形成
され、高電圧のリークを防止できないという問題があ
り、未だ充分技術的に満足のゆくＥＥＰＲＯＭを提供す
ることが困難であった。本発明は、前記従来技術が持っ
ていた課題として、隣接ビット線間に存在する寄生フィ
ールドトランジスタによる書込み電圧の低下及び消費電
流の増加、さらにその書込み電圧の低下を防止すること
によるメモリセルの微細化が妨げられるという点につい
て解決したＥＥＰＲＯＭを提供するのである。
たビット線は全て同一状態（高電圧）である。ワード線
も１本おきに複数本選択する。特殊機能（テストモー
ド）であり、ある特殊なデータパターンを容易に書込む
ことを目的とし、任意のデータを書込むことができな
い。このように、本発明の対象とするページ書込み方式
とは大きく異なるため、前記文献２の技術を利用したと
しても、実使用において書込みデータによっては、問題
となるフィールドトランジスタが隣接ビット線間に形成
され、高電圧のリークを防止できないという問題があ
り、未だ充分技術的に満足のゆくＥＥＰＲＯＭを提供す
ることが困難であった。本発明は、前記従来技術が持っ
ていた課題として、隣接ビット線間に存在する寄生フィ
ールドトランジスタによる書込み電圧の低下及び消費電
流の増加、さらにその書込み電圧の低下を防止すること
によるメモリセルの微細化が妨げられるという点につい
て解決したＥＥＰＲＯＭを提供するのである。
【０００６】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、複数のワード線及び複数のビット線
の各交点にそれぞれ接続された電気的に書換え可能な不
揮発性のメモリセルがマトリクス状に配列されたメモリ
セルマトリクスと、前記ビット線を介して前記メモリセ
ルへ書込むためのデータをデータ入力サイクル時に一時
記憶する複数の一時記憶手段と、前記データ入力サイク
ルに続く不揮発性記憶サイクルにおいてアドレスに従い
前記１つのワード線と前記複数のビット線を選択し、そ
れらの交点に接続された複数のメモリセルに対して前記
一時記憶手段に記憶されたデータを同時に書込むページ
書込み手段とを、備えたＥＥＰＲＯＭにおいて、次のよ
うな手段を設けている。即ち、本発明では、前記各ビッ
ト線毎に接続され該ビット線と前記一時記憶手段との間
を接続／遮断する複数のスイッチ手段と、前記不揮発性
記憶サイクル中に同時に選択される複数のビット線毎に
接続された前記スイッチ手段を少なくとも１つおきに接
続状態に切換え制御するページセレクタとを、設けてい
る。第２の発明では、第１の発明の一時記憶手段を、前
記各ビット線毎に設けている。また、第３の発明では、
第１の発明の一時記憶手段を、前記隣接する２本のビッ
ト線毎に設けている。
を解決するために、複数のワード線及び複数のビット線
の各交点にそれぞれ接続された電気的に書換え可能な不
揮発性のメモリセルがマトリクス状に配列されたメモリ
セルマトリクスと、前記ビット線を介して前記メモリセ
ルへ書込むためのデータをデータ入力サイクル時に一時
記憶する複数の一時記憶手段と、前記データ入力サイク
ルに続く不揮発性記憶サイクルにおいてアドレスに従い
前記１つのワード線と前記複数のビット線を選択し、そ
れらの交点に接続された複数のメモリセルに対して前記
一時記憶手段に記憶されたデータを同時に書込むページ
書込み手段とを、備えたＥＥＰＲＯＭにおいて、次のよ
うな手段を設けている。即ち、本発明では、前記各ビッ
ト線毎に接続され該ビット線と前記一時記憶手段との間
を接続／遮断する複数のスイッチ手段と、前記不揮発性
記憶サイクル中に同時に選択される複数のビット線毎に
接続された前記スイッチ手段を少なくとも１つおきに接
続状態に切換え制御するページセレクタとを、設けてい
る。第２の発明では、第１の発明の一時記憶手段を、前
記各ビット線毎に設けている。また、第３の発明では、
第１の発明の一時記憶手段を、前記隣接する２本のビッ
ト線毎に設けている。
【０００７】
【作用】第１及び第２の発明によれば、以上のようにＥ
ＥＰＲＯＭを構成したので、１不揮発性記憶サイクルに
おけるページ書込み動作では、１本のワード線と複数の
ビット線とが選択され、それらの交点に接続された複数
のメモリセルに対し、一時記憶手段に記憶されたデータ
が同時に書込まれる。この時、ページセレクタ及びそれ
によって制御されるスイッチ手段により、同時に選択さ
れるビット線の組み合わせを、どの選択ビット線の隣接
ビット線も選択されないように動作する。即ち、ページ
セレクタ及びスイッチ手段により、１ページにおいて少
なくとも１本おきのビット線が選択され、どのページを
選択しても、全ての選択ビット線の隣接ビット線が、フ
ローティング状態となり、隣接ビット線間に存在する寄
生フィールドトランジスタによる高電圧のリークが、実
使用上なくなる。このように、ページ書込み時におい
て、書込みビット線の隣接ビット線がフローティング状
態となるので、前記フィールドトランジスタの悪影響が
実質的になくなり、メモリセルの縮小化が図れる。第３
の発明によれば、各一時記憶手段は、２本のビット線毎
に書込みデータの一時記憶を行い、回路規模を削減化す
る働きがある。従って、前記課題を解決できるのであ
る。
ＥＰＲＯＭを構成したので、１不揮発性記憶サイクルに
おけるページ書込み動作では、１本のワード線と複数の
ビット線とが選択され、それらの交点に接続された複数
のメモリセルに対し、一時記憶手段に記憶されたデータ
が同時に書込まれる。この時、ページセレクタ及びそれ
によって制御されるスイッチ手段により、同時に選択さ
れるビット線の組み合わせを、どの選択ビット線の隣接
ビット線も選択されないように動作する。即ち、ページ
セレクタ及びスイッチ手段により、１ページにおいて少
なくとも１本おきのビット線が選択され、どのページを
選択しても、全ての選択ビット線の隣接ビット線が、フ
ローティング状態となり、隣接ビット線間に存在する寄
生フィールドトランジスタによる高電圧のリークが、実
使用上なくなる。このように、ページ書込み時におい
て、書込みビット線の隣接ビット線がフローティング状
態となるので、前記フィールドトランジスタの悪影響が
実質的になくなり、メモリセルの縮小化が図れる。第３
の発明によれば、各一時記憶手段は、２本のビット線毎
に書込みデータの一時記憶を行い、回路規模を削減化す
る働きがある。従って、前記課題を解決できるのであ
る。
【０００８】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すＥＥＰＲＯＭの概
略の構成ブロック図である。このＥＥＰＲＯＭは、デー
タ格納用のメモリセルマトリクス３０を備えている。メ
モリセルマトリクス３０は、複数のワード線ＷＬ１〜Ｗ
Ｌｉ及び複数のビット線ＢＬ１〜ＢＬｉを備え、それら
の各交点には電気的に書換え可能な不揮発性のメモリセ
ル３１11〜３１iiがそれぞれ接続され、それらのメモリ
セル３１11〜３１iiがマトリクス状に配列されている。
各メモリセル３１11〜３１iiは、ＭＯＳトランジスタで
構成され、例えばセレクトトランジスタ及びフローティ
ングゲートトランジスタの２つのトランジスタで、それ
ぞれ構成されている。
略の構成ブロック図である。このＥＥＰＲＯＭは、デー
タ格納用のメモリセルマトリクス３０を備えている。メ
モリセルマトリクス３０は、複数のワード線ＷＬ１〜Ｗ
Ｌｉ及び複数のビット線ＢＬ１〜ＢＬｉを備え、それら
の各交点には電気的に書換え可能な不揮発性のメモリセ
ル３１11〜３１iiがそれぞれ接続され、それらのメモリ
セル３１11〜３１iiがマトリクス状に配列されている。
各メモリセル３１11〜３１iiは、ＭＯＳトランジスタで
構成され、例えばセレクトトランジスタ及びフローティ
ングゲートトランジスタの２つのトランジスタで、それ
ぞれ構成されている。
【０００９】ワード線ＷＬ１〜ＷＬｉは、行デコーダ４
０に接続されている。行デコーダ４０は、行アドレスＡ
Ｄ１をデコードして複数のワード線ＷＬ１〜ＷＬｉの中
の１本を選択する回路である。各ビット線ＢＬ１〜ＢＬ
ｉは、トランジスタで構成されたスイッチ手段４１1 〜
４１i を介して、センスアンプ４３に共通接続されてい
る。スイッチ手段４１1 〜４１i は、列アドレスＡＤ２
をデコードする列デコーダ４２の出力によってオン，オ
フ制御される。センスアンプ４３は、スイッチ手段４１
1 〜４１i からの読出しデータを増幅する回路であり、
その出力側には、リード信号ＲＤによって活性化される
出力バッファ４４を介して、入出力端子４５が接続され
ている。
０に接続されている。行デコーダ４０は、行アドレスＡ
Ｄ１をデコードして複数のワード線ＷＬ１〜ＷＬｉの中
の１本を選択する回路である。各ビット線ＢＬ１〜ＢＬ
ｉは、トランジスタで構成されたスイッチ手段４１1 〜
４１i を介して、センスアンプ４３に共通接続されてい
る。スイッチ手段４１1 〜４１i は、列アドレスＡＤ２
をデコードする列デコーダ４２の出力によってオン，オ
フ制御される。センスアンプ４３は、スイッチ手段４１
1 〜４１i からの読出しデータを増幅する回路であり、
その出力側には、リード信号ＲＤによって活性化される
出力バッファ４４を介して、入出力端子４５が接続され
ている。
【００１０】さらに、入出力端子４５には、ライト信号
ＷＲによって活性化される入力バッファ４６の入力側に
接続され、その出力側には、トランジスタで構成された
スイッチ手段４７1 〜４７i を介して、一時記憶手段４
８1 〜４８i が接続されている。スイッチ手段４７1 〜
４７i は、列デコーダ４２の出力によってオン，オフ制
御される。一時記憶手段４８1 〜４８i は、書込みデー
タを一時記憶するもので、ラッチ回路等で構成され、そ
れらの各出力側には、トランジスタで構成されたスイッ
チ手段５０1 〜５０i を介して、ビット線ＢＬ１〜ＢＬ
ｉがそれぞれ接続されている。一時記憶手段４８1 〜４
８i とビット線ＢＬ１〜ＢＬｉとを接続する一時記憶手
段４８1 〜４８i は、ページセレクタ６０の出力によっ
てオン，オフ制御される。ページセレクタ６０は、信号
ＳＴＯに基づき、複数のスイッチ手段５０1 〜５０i を
１つおきに同時にオン，オフ制御し、複数のビット線Ｂ
Ｌ１〜ＢＬｉを１本おきに同時に選択する機能を有して
いる。そのため、１ページを構成するメモリセル３１ii
の数は、ｉ／２個である。次に、書込み動作（１）と、
読出し動作（２）を説明する。
ＷＲによって活性化される入力バッファ４６の入力側に
接続され、その出力側には、トランジスタで構成された
スイッチ手段４７1 〜４７i を介して、一時記憶手段４
８1 〜４８i が接続されている。スイッチ手段４７1 〜
４７i は、列デコーダ４２の出力によってオン，オフ制
御される。一時記憶手段４８1 〜４８i は、書込みデー
タを一時記憶するもので、ラッチ回路等で構成され、そ
れらの各出力側には、トランジスタで構成されたスイッ
チ手段５０1 〜５０i を介して、ビット線ＢＬ１〜ＢＬ
ｉがそれぞれ接続されている。一時記憶手段４８1 〜４
８i とビット線ＢＬ１〜ＢＬｉとを接続する一時記憶手
段４８1 〜４８i は、ページセレクタ６０の出力によっ
てオン，オフ制御される。ページセレクタ６０は、信号
ＳＴＯに基づき、複数のスイッチ手段５０1 〜５０i を
１つおきに同時にオン，オフ制御し、複数のビット線Ｂ
Ｌ１〜ＢＬｉを１本おきに同時に選択する機能を有して
いる。そのため、１ページを構成するメモリセル３１ii
の数は、ｉ／２個である。次に、書込み動作（１）と、
読出し動作（２）を説明する。
【００１１】（１） 読出し動作 読出し動作の場合、リード信号ＲＤによって出力バッフ
ァ４４が活性化されると共に、行アドレスＡＤ１が行デ
コーダ４０でデコードされ、複数のワード線ＷＬ１〜Ｗ
Ｌｉのうちの１本のＷＬｉが選択される。さらに、列ア
ドレスＡＤ２が列デコーダ４２でデコードされ、複数の
スイッチ手段４１1 〜４１i のうちの１つの４１i がオ
ン状態となって１本のビット線ＢＬｉが選択される。選
択されたワード線ＷＬｉとビット線ＢＬｉとに接続され
たメモリセル３１iiの記憶データは、該ビット線ＢＬｉ
及びスイッチ手段４１i を介してセンスアンプ４３へ送
られ、該センスアンプ４３で論理レベルまで増幅され、
出力バッファ４４で駆動されて入出力端子４５へ出力さ
れる。
ァ４４が活性化されると共に、行アドレスＡＤ１が行デ
コーダ４０でデコードされ、複数のワード線ＷＬ１〜Ｗ
Ｌｉのうちの１本のＷＬｉが選択される。さらに、列ア
ドレスＡＤ２が列デコーダ４２でデコードされ、複数の
スイッチ手段４１1 〜４１i のうちの１つの４１i がオ
ン状態となって１本のビット線ＢＬｉが選択される。選
択されたワード線ＷＬｉとビット線ＢＬｉとに接続され
たメモリセル３１iiの記憶データは、該ビット線ＢＬｉ
及びスイッチ手段４１i を介してセンスアンプ４３へ送
られ、該センスアンプ４３で論理レベルまで増幅され、
出力バッファ４４で駆動されて入出力端子４５へ出力さ
れる。
【００１２】（２） 書込み動作 書込み動作は、一時記憶手段４８1 〜４８i へのデータ
の入力を行うデータ入力サイクルと、メモリセル１４へ
実際にデータを書込む不揮発性記憶サイクルとから構成
される。データ入力サイクルでは、ライト信号ＷＲによ
って入力バッファ４６が活性化され、入出力端子４５に
より入力された書込みデータが該入力バッファ４６で駆
動され、列デコーダ４２の出力によってオン状態となっ
たスイッチ手段４７i を介して、入力された列アドレス
ＡＤ２に応じた一時記憶手段４８i へ順次入力される。
データ入力サイクルに続く不揮発性記憶サイクルに入る
と、ページセレクタ６０によってオン，オフ制御される
２つのスイッチ手段群５０1 ，５０3 ，…，５０i-1 と
５０2 ，５０4 ，…，５０i のうち、入力された列アド
レスＡＤ２に相当するページを選択するためにいずれか
一方のスイッチ手段群が選択され、一時記憶手段４８i
とビット線ＢＬｉとが接続される。これにより、一時記
憶手段４８i に記憶されているデータに応じて、高電圧
がビット線ＢＬｉにバイアスされる。そして、行デコー
ダ４０の出力によって１本のワード線ＷＬｉが選択さ
れ、そのワード線ＷＬｉとビット線ＢＬｉとの交点に接
続されたメモリセル３１iiへ、データの書込みが行われ
る。本実施例では、仮に、一時記憶手段４８i に入力さ
れた書込みデータが、全てのビット線ＢＬ１〜ＢＬｉを
高電圧にするようなデータであっても、ページセレクタ
６０及びスイッチ手段５０1 〜５０i によって、１ペー
ジがビット線ＢＬｉを１本おきに選択するように構成さ
れているため、１不揮発性記憶サイクル中において、ど
のビット線ＢＬｉも、その隣接ビット線ＢＬi+1 または
ＢＬi-1 がフローティング状態となっており、寄生フィ
ールドトランジスタが、高電圧のリークを起こすような
状態とはならない。従って、従来のようなページ書込み
の際に隣接ビット線間に形成される寄生フィールドート
ランジスタによる高電圧のリーク電流を、事実上なくす
ことができる。しかも、フィールド酸化膜を必要以上に
厚くしなくてよいため、微細化に適している。
の入力を行うデータ入力サイクルと、メモリセル１４へ
実際にデータを書込む不揮発性記憶サイクルとから構成
される。データ入力サイクルでは、ライト信号ＷＲによ
って入力バッファ４６が活性化され、入出力端子４５に
より入力された書込みデータが該入力バッファ４６で駆
動され、列デコーダ４２の出力によってオン状態となっ
たスイッチ手段４７i を介して、入力された列アドレス
ＡＤ２に応じた一時記憶手段４８i へ順次入力される。
データ入力サイクルに続く不揮発性記憶サイクルに入る
と、ページセレクタ６０によってオン，オフ制御される
２つのスイッチ手段群５０1 ，５０3 ，…，５０i-1 と
５０2 ，５０4 ，…，５０i のうち、入力された列アド
レスＡＤ２に相当するページを選択するためにいずれか
一方のスイッチ手段群が選択され、一時記憶手段４８i
とビット線ＢＬｉとが接続される。これにより、一時記
憶手段４８i に記憶されているデータに応じて、高電圧
がビット線ＢＬｉにバイアスされる。そして、行デコー
ダ４０の出力によって１本のワード線ＷＬｉが選択さ
れ、そのワード線ＷＬｉとビット線ＢＬｉとの交点に接
続されたメモリセル３１iiへ、データの書込みが行われ
る。本実施例では、仮に、一時記憶手段４８i に入力さ
れた書込みデータが、全てのビット線ＢＬ１〜ＢＬｉを
高電圧にするようなデータであっても、ページセレクタ
６０及びスイッチ手段５０1 〜５０i によって、１ペー
ジがビット線ＢＬｉを１本おきに選択するように構成さ
れているため、１不揮発性記憶サイクル中において、ど
のビット線ＢＬｉも、その隣接ビット線ＢＬi+1 または
ＢＬi-1 がフローティング状態となっており、寄生フィ
ールドトランジスタが、高電圧のリークを起こすような
状態とはならない。従って、従来のようなページ書込み
の際に隣接ビット線間に形成される寄生フィールドート
ランジスタによる高電圧のリーク電流を、事実上なくす
ことができる。しかも、フィールド酸化膜を必要以上に
厚くしなくてよいため、微細化に適している。
【００１３】第２の実施例 図３は、本発明の第２の実施例を示すＥＥＰＲＯＭの概
略の構成ブロック図であり、第１の実施例を示す図１中
の要素と共通の要素には共通の符号が付されている。こ
のＥＥＰＲＯＭでは、図１の一時記憶手段４８1 〜４８
i に代えて、構成の異なる一時記憶手段４８12，４
８34，…，４８i-1,i が、ページを異にする隣接の２本
のビット線毎に１個ずつ設けられている。即ち、ビット
線ＢＬ１，ＢＬ２はそれぞれスイッチ手段５０1 ，５０
2 を介して一時記憶手段４８12に接続されている。同様
に、ビット線ＢＬ３，ＢＬ４はスイッチ手段５０3 ，５
０4 を介して一時記憶手段４８34に、ビット線Ｂ
Ｌi-1 ，ＢＬi はスイッチ手段５０i-1 ，５０i を介し
て一時記憶手段４８i-1,i に、それぞれ接続されてい
る。各一時記憶手段４８12，４８34，…，４８
i-1,i は、例えば第１の実施例の一時記憶手段４８i と
同様に、それぞれ構成されている。このＥＥＰＲＯＭで
は、データの読出しと書込みが第１の実施例と同様に行
われる。そのため、第１の実施例とほぼ同様の利点を有
する他に、第１の実施例の半分の個数の一時記憶手段４
８i-1,i で、第１の実施例と同様の効果を実現できる。
なお、本発明は上記実施例に限定されず、例えば、ＥＥ
ＰＲＯＭの書込み手段や読出し手段を、図１及び図３以
外の回路で構成したり、あるいはページセレクタ６０で
制御されるスイッチ手段５０1 〜５０i を、一時記憶手
段４８1 〜４８i ，４８12〜４８i-1,i 内にそれぞれ設
ける等、種々の変形が可能である。
略の構成ブロック図であり、第１の実施例を示す図１中
の要素と共通の要素には共通の符号が付されている。こ
のＥＥＰＲＯＭでは、図１の一時記憶手段４８1 〜４８
i に代えて、構成の異なる一時記憶手段４８12，４
８34，…，４８i-1,i が、ページを異にする隣接の２本
のビット線毎に１個ずつ設けられている。即ち、ビット
線ＢＬ１，ＢＬ２はそれぞれスイッチ手段５０1 ，５０
2 を介して一時記憶手段４８12に接続されている。同様
に、ビット線ＢＬ３，ＢＬ４はスイッチ手段５０3 ，５
０4 を介して一時記憶手段４８34に、ビット線Ｂ
Ｌi-1 ，ＢＬi はスイッチ手段５０i-1 ，５０i を介し
て一時記憶手段４８i-1,i に、それぞれ接続されてい
る。各一時記憶手段４８12，４８34，…，４８
i-1,i は、例えば第１の実施例の一時記憶手段４８i と
同様に、それぞれ構成されている。このＥＥＰＲＯＭで
は、データの読出しと書込みが第１の実施例と同様に行
われる。そのため、第１の実施例とほぼ同様の利点を有
する他に、第１の実施例の半分の個数の一時記憶手段４
８i-1,i で、第１の実施例と同様の効果を実現できる。
なお、本発明は上記実施例に限定されず、例えば、ＥＥ
ＰＲＯＭの書込み手段や読出し手段を、図１及び図３以
外の回路で構成したり、あるいはページセレクタ６０で
制御されるスイッチ手段５０1 〜５０i を、一時記憶手
段４８1 〜４８i ，４８12〜４８i-1,i 内にそれぞれ設
ける等、種々の変形が可能である。
【００１４】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、選択された１本のワード線と複数の
ビット線との交点に接続された複数のメモリセルに対し
て同時にデータを書込むためのページ書込み動作時にお
いて、１ページを少なくとも１本おきのビット線を選択
する構成にしたので、ページ書込みの際、隣接ビット線
間に形成される寄生フィールドトランジスタによる高電
圧のリーク電流を事実上なくすことができる。さらに、
フィールド酸化膜を必要以上に厚くしなくてよいため、
メモリセルを微細化して集積度を向上できる。第３の発
明によれば、隣接する２本のビット線毎に一時記憶手段
を設けたので、第２の発明の半分の個数の一時記憶手段
で第１及び第２の発明と同様の効果を実現でき、回路規
模を削減できる。
２の発明によれば、選択された１本のワード線と複数の
ビット線との交点に接続された複数のメモリセルに対し
て同時にデータを書込むためのページ書込み動作時にお
いて、１ページを少なくとも１本おきのビット線を選択
する構成にしたので、ページ書込みの際、隣接ビット線
間に形成される寄生フィールドトランジスタによる高電
圧のリーク電流を事実上なくすことができる。さらに、
フィールド酸化膜を必要以上に厚くしなくてよいため、
メモリセルを微細化して集積度を向上できる。第３の発
明によれば、隣接する２本のビット線毎に一時記憶手段
を設けたので、第２の発明の半分の個数の一時記憶手段
で第１及び第２の発明と同様の効果を実現でき、回路規
模を削減できる。
【図１】本発明の第１の実施例を示すＥＥＰＲＯＭの概
略の構成ブロック図である。
略の構成ブロック図である。
【図２】従来のＥＥＰＲＯＭの概略の構成ブロック図で
ある。
ある。
【図３】本発明の第２の実施例を示すＥＥＰＲＯＭの概
略の構成ブロック図である。
略の構成ブロック図である。
【符号の説明】 ３０
メモリセルマトリクス ３１11〜３１ii
メモリセル ４０
行デコーダ ４１1 〜４１i ，４７1 〜４７i ，５０1 〜５０i
スイッチ手段 ４３
センスアンプ ４４
出力バッファ ４５
入出力端子 ４６
入力バッファ ４２
列デコーダ ４８1 〜４８i
一時記憶手段 ６０
ページセレクタ ＢＬ１〜ＢＬｉ
ビット線 ＷＬ１〜ＷＬｉ
ワード線
メモリセルマトリクス ３１11〜３１ii
メモリセル ４０
行デコーダ ４１1 〜４１i ，４７1 〜４７i ，５０1 〜５０i
スイッチ手段 ４３
センスアンプ ４４
出力バッファ ４５
入出力端子 ４６
入力バッファ ４２
列デコーダ ４８1 〜４８i
一時記憶手段 ６０
ページセレクタ ＢＬ１〜ＢＬｉ
ビット線 ＷＬ１〜ＷＬｉ
ワード線
Claims (3)
- 【請求項１】 複数のワード線及び複数のビット線の各
交点にそれぞれ接続された電気的に書換え可能な不揮発
性のメモリセルがマトリクス状に配列されたメモリセル
マトリクスと、 前記ビット線を介して前記メモリセルへ書込むためのデ
ータをデータ入力サイクル時に一時記憶する複数の一時
記憶手段と、 前記データ入力サイクルに続く不揮発性記憶サイクルに
おいてアドレスに従い前記１つのワード線と前記複数の
ビット線を選択し、それらの交点に接続された複数のメ
モリセルに対して前記一時記憶手段に記憶されたデータ
を同時に書込むページ書込み手段とを、 備えた半導体不揮発性メモリにおいて、 前記各ビット線毎に接続され該ビット線と前記一時記憶
手段との間を接続／遮断する複数のスイッチ手段と、 前記不揮発性記憶サイクル中に同時に選択される複数の
ビット線毎に接続された前記スイッチ手段を少なくとも
１つおきに接続状態に切換え制御するページセレクタと
を、 設けたことを特徴とする半導体不揮発性メモリ。 - 【請求項２】 前記一時記憶手段は、前記各ビット線毎
に設けたことを特徴とする半導体不揮発性メモリ。 - 【請求項３】 前記一時記憶手段は、前記隣接する２本
のビット線毎に設けたことを特性とする半導体不揮発性
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20101892A JP3207254B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20101892A JP3207254B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0644789A true JPH0644789A (ja) | 1994-02-18 |
| JP3207254B2 JP3207254B2 (ja) | 2001-09-10 |
Family
ID=16434108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20101892A Expired - Fee Related JP3207254B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3207254B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490034B1 (ko) * | 1995-09-04 | 2005-10-05 | 히타치 데바이스 엔지니어링 가부시키가이샤 | 불휘발성반도체기억장치 |
| US7505318B2 (en) | 2005-12-14 | 2009-03-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| WO2011021432A1 (ja) * | 2009-08-21 | 2011-02-24 | 株式会社日立製作所 | 半導体装置 |
-
1992
- 1992-07-28 JP JP20101892A patent/JP3207254B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490034B1 (ko) * | 1995-09-04 | 2005-10-05 | 히타치 데바이스 엔지니어링 가부시키가이샤 | 불휘발성반도체기억장치 |
| US7505318B2 (en) | 2005-12-14 | 2009-03-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| WO2011021432A1 (ja) * | 2009-08-21 | 2011-02-24 | 株式会社日立製作所 | 半導体装置 |
| US8799560B2 (en) | 2009-08-21 | 2014-08-05 | Hitachi, Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3207254B2 (ja) | 2001-09-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001017 |
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