JP4209598B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ等の不揮発性半導体記憶装置に関する。特に、検査を効率化するための回路を搭載した不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体メモリの１つであるフラッシュメモリは、電源を遮断しても記憶情報を保持することが可能な不揮発性メモリの１つであり、情報通信分野のシステムに広く用いられている。このフラッシュメモリは、不揮発性記憶機能を実現するという特徴を有する反面、書き換えを行う場合に全データが消去してしまう点、及び書き込み時間が相対的に長くなる点において、他の半導体メモリよりも扱いにくさが生じている。このために、製造の最終段階において行う製品検査において、検査時間がどうしても長くなる傾向にあり、必要検査設備規模の増大及び製品コストの引き上げをもたらす原因ともなっている。
【０００３】
図１３にフラッシュメモリの構成例を示す。図１３において、１は二重ゲート構造のメモリセルがアレイ状に配置されたメモリセルアレイを、２はアドレス入力端子１１から入力されるアドレスの中から、メモリセルアレイ１のワード線を特定するローアドレスを受け取るローアドレスバッファを、３はローアドレスバッファ２の出力を受け、メモリセルアレイ１内の特定ワード線を選択するローデコーダを、それぞれ示している。
【０００４】
また、４はアドレス入力端子１１から入力されるアドレスの中から、メモリセルアレイ１のビット線を特定するカラムアドレスを受け取るカラムアドレスバッファを、５はカラムアドレスバッファ４の出力を受け、ビット線を選択するためのカラム選択ゲート６へ選択信号を出力するカラムデコーダを、それぞれ示している。
【０００５】
データ読み出し動作においては、カラム選択ゲート６により選択されたビット線データが読み出し回路７により増幅され、データ出力バッファ８を介してデータ入出力端子１２へ出力されることになる。一方、データ書き込み動作においては、データ入出力端子１２から入力されるデータはデータ入力バッファ９により受け取られる。そして書き込み回路１０によって、データ入力バッファ９の出力について、カラム選択ゲート６を介して、メモリセルへのデータ書き込みが行われる。
【０００６】
ここで、１３はフラッシュメモリの動作モードを制御するための制御信号入力端子を示しており、制御信号入力端子１３からの信号を受けて、制御信号発生回路１４が動作モードに応じたフラッシュメモリ内部の制御を行うための各種制御信号を発生する。１５は動作モードに応じてフラッシュメモリ内部回路に必要となる電圧を発生する電圧発生回路を示している。
【０００７】
図１４にメモリセルアレイ１の構成例を示す。図１４において、二重ゲート構造メモリセルの同一行に配置されたメモリセルのコントロールゲートがワード線（ＷＬ０〜ＷＬｎ）に共通接続されている。また、ソースがソース線（ＳＬ０〜ＳＬｉ）に共通接続され、ローデコーダ３に接続されている。さらに、同一列に配置されたメモリセルのドレインがビット線（ＢＬ０〜ＢＬｍ）に共通接続され、カラム選択ゲート６に接続されている。
【０００８】
読み出し及び書き込み動作においては、アドレス入力端子１１から入力されたローアドレスに従って、ローデコーダ３により特定のワード線が選択されるとともに、アドレス入力端子１１から入力されたカラムアドレスに従って、カラム選択ゲート６により特定のビット幅のビット線が選択的に読み出し回路７又は書き込み回路１０に接続される。消去動作においては、電圧発生回路１５により発生された電圧が必要ノードに与えられ、全メモリセル、あるいは分割されたブロックのメモリセルが一括消去されることになる。
【０００９】
製造の最終工程である製品検査において、フラッシュメモリは書き込み及び消去の時間が長いことと、書き換え回数に制限があることから、ＤＲＡＭのような複雑な検査パターンを用いての検査は実施されてはおらず、図１３に示すローアドレス入力バッファ２、カラムアドレスバッファ４、ローデコーダ３、カラムデコーダ５、カラム選択ゲート６で構成されるメモリ周辺回路ブロック、及びこれらの回路ブッロク間配線等の不具合を検査するためには、図１５に示すデコーダチェックと呼ばれる検査方式を用いる必要がある。
【００１０】
フラッシュメモリにおいては、消去後のデータが“１”、書き込み後のデータが“０”となるよう構成される。デコーダチェックにおいては、メモリセルアレイ１の記憶内容を全て消去し、すべてのデータを“１”とした後に、まず、図１５（ａ）に示すように、左上隅の１ビットにのみ書き込みを行い“０”データとした後に、１ビットのみが書き込みされていることの読み出し確認を行う。
【００１１】
次に、図１５（ｂ）に示すように、対角線上に位置する隣の１ビットに書き込みを行い、ここまで書き込んだ２ビットのデータ内容のみが書き込まれていることの読み出し確認をおこなう。以降、順次図１５（ｃ）、図１５（ｄ）と書き込みを行い、図１５（ｅ）に示すように、対角線上のメモリセル全てに書き込みを行ってから、読み出し確認を行うことになる。
【００１２】
【発明が解決しようとする課題】
上述したように従来のデコーダチェックにおいては、メモリセル以外の周辺回路ブロック及び配線の検査であるにも関わらず、図１５に示すようにメモリセルに対する書き込みを行う必要がある。このために、時間がかかる書き込み動作を必要とするとともに、以降のメモリセルアレイ検査のために書き込みデータをその都度消去する必要がある。したがって、製造の最終段階である製品検査において検査時間がどうしても長くなってしまい、必要検査設備規模が増大し、製品コストの引き上げの要因にもなってしまうという問題点があった。
【００１３】
本発明は、上記問題点を解決するために、メモリセルに対する書き込みを行うことなく、メモリ周辺回路及び配線の検査を行うことができる不揮発性半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる不揮発性半導体装置は、二重ゲート構造を有するメモリセルがマトリクス状に配置されたメモリセルアレイと、メモリセルアレイ内において同一行に配置されたメモリセルのコントロールゲートが共通に接続され、第１のローデコーダに接続される第１のワード線とメモリセルアレイ内において同一列に配置されたメモリセルのドレインが共通に接続され、カラム選択ゲートに接続される第１のビット線とを備えた不揮発性半導体記憶装置であって、同一行に配置されたメモリセルのゲートが共通接続される第２のワード線と、同一列に配置されたメモリセルのドレインが共通接続される第２のビット線を備えた第１のＲＯＭと、同一行に配置されたメモリセルのゲートが共通接続される第３のワード線と、同一列に配置されたメモリセルのドレインが共通接続される第３のビット線を備えた第２のＲＯＭと、メモリセルアレイと第１のＲＯＭとの間に配置された第１のスイッチと、メモリセルアレイと第２のＲＯＭとの間に配置された第２のスイッチとを備え、検査時において、第１のスイッチ及び第２のスイッチを制御することにより、第１のＲＯＭ及び第２のＲＯＭからのデータを読み出すことができるように制御する制御手段を備えることを特徴とする。
【００１５】
かかる構成により、メモリセルアレイのワード線端及びビット線端に接続されたＲＯＭの記憶データの読み出しを行うだけで、書き込み動作を行うことなく不揮発性半導体記憶装置におけるメモリ周辺回路ブロック及び配線の検査を行うことができ、検査時間の短縮及びコスト低減を図ることが可能となる。
【００１６】
また、本発明にかかる不揮発性半導体記憶装置は、第１のスイッチを制御することにより、第１のワード線と第２のワード線とを接続又は遮断することができることが好ましい。第１のＲＯＭ構成の自由度を上げることができるからである。
【００１７】
また、本発明にかかる不揮発性半導体記憶装置は、第２のスイッチを制御することにより、第１のビット線と第３のビット線とを接続又は遮断することができることが好ましい。第２のＲＯＭ構成の自由度を上げることができるからである。
【００１８】
また、本発明にかかる不揮発性半導体記憶装置は、第１のスイッチ及び第２のスイッチが高耐圧トランジスタであることが好ましい。さらに、第１のＲＯＭ及び第２のＲＯＭに配置されるメモリセルが、第１のスイッチ及び第２のスイッチを構成するトランジスタよりも低い耐圧のトランジスタで構成されることが好ましい。レイアウトサイズを抑制することができるからである。
【００１９】
また、本発明にかかる不揮発性半導体記憶装置は、検査時において、第３のワード線を選択することができる第２のローデコーダをさらに備えることが好ましい。カラム系回路ブロック及び配線の検査を確実に行うことができるからである。
【００６５】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる不揮発性半導体装置について、図面を参照しながら説明する。図１は本発明の実施の形態１にかかる不揮発性半導体装置（フラッシュメモリ）の構成図を示している。図１において、図１３と同一番号の回路ブロックは図１３と同一の機能を有するものであり、特に詳細な説明は省略する。
【００６６】
図１において、１６及び１７は、フラッシュメモリ製造工程であらかじめ、メモリセル記憶データが固定されているＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を示している。１８及び１９は、メモリセルアレイ１とＲＯＭ１６及びＲＯＭ１７を切り離すためのスイッチであり、メモリセルアレイ１に対しては、図２に示すように接続されている。図２は本発明の実施の形態１にかかる不揮発性半導体装置におけるメモリセルアレイ１及びＲＯＭセルアレイの構成図である。
【００６７】
すなわち、ＲＯＭ１６内の同一行に配置されたメモリセルのゲートが共通接続され、スイッチ１９を介して、メモリセルアレイ１の各行のワード線（ＷＬ０〜ＷＬｎ）に接続されている。また、同一列に配置されたメモリセルのドレインはビット線（ＢＬＲ０〜ＢＬＲｋ）に共通接続されており、カラム選択ゲート２１に接続されている。さらに、ＲＯＭ１７内の同一行に配置されたメモリセルのゲートはワード線（ＷＬＲ０〜ＷＬＲ３）に共通接続されており、テストローデコーダ２０に接続されている。そして、ドレインは共通接続されており、スイッチ１８を介して、メモリセルアレイ１の各列のビット線（ＢＬ０〜ＢＬｍ）に接続されている。
【００６８】
本実施の形態１において、ＲＯＭ１６及び１７のメモリセルは、レイアウト面積を小さくするために、論理回路等に用いられる低耐圧トランジスタで構成されている。また、スイッチ１８及び１９は、高耐圧トランジスタで構成されており、メモリセルアレイ１の書き換え時にワード線（ＷＬ０〜ＷＬｎ）及びビット線（ＢＬ０〜ＢＬｍ）に印加される高電圧がＲＯＭメモリセルに印加されるのを防止するために、ＲＯＭ１６及び１７の読み出し時以外は制御信号２２の制御により遮断されている。
【００６９】
また、本実施の形態１においては、ＲＯＭ１６及び１７がコンタクト方式のメモリセルである場合について説明しており、ビット線（ＢＬＲ０〜ＢＬＲｋ、ＢＬ０〜ＢＬｍ）に対するメモリセルドレインコンタクトの有無で、データ“１”又は“０”の情報を記憶している。
【００７０】
ここで、図３は本発明の実施の形態１にかかる不揮発性半導体装置におけるカラム選択ゲート２１の構成図を示している。そして図３（ａ）は、メモリセルアレイ１及びＲＯＭ１６が接続されたカラム選択ゲート２１における読み出し系の具体的な回路例である。
【００７１】
図３（ａ）において、カラム選択ゲート２１は、カラムデコーダ３からの選択信号３０により選択的にトランスファゲート３２を導通させるものであり、ビット線（ＢＬ０〜ＢＬｍ）を選択的に読み出し回路５に接続するものである。
【００７２】
ＲＯＭ１６のデータを読み出す場合には、図２に示す制御信号２２によりスイッチ１９を導通させるとともに、テスト信号３１によりトランスファゲート３３を導通させ、ＲＯＭ１６のビット線（ＢＬＲ０〜ＢＬＲｋ）を読み出し回路５に接続することにより、ローデコーダ２により選択されるワード線（ＷＬ０〜ＷＬｎ）に接続されたＲＯＭ１６内のメモリセルのデータを読み出し回路５を介して読み出すことになる。このとき、選択信号３０は非活性となるよう制御されている。
【００７３】
ここで、図３（ｂ）に示すように、ＲＯＭ１６のメモリセルデータをワード線ごとに異なる値にしておくと、アドレス入力端子１１から入力されるローアドレスにしたがって、選択されたワード線のＲＯＭデータが読み出され、入力アドレスに対応してワード線が正しく選択されていることの確認を行うことができるようになり、ロー系回路ブロック及び配線に不具合がないか否かを検査することが可能となる。
【００７４】
一方、カラム系回路ブロック及び配線に不具合がないか否かの検査については、制御信号２２によりスイッチ１８を導通させるとともに、テストローデコーダ２０を用いてＲＯＭ１７のデータを読み出すことにより行うことができる。この場合、図３（ａ）に示したテスト信号３１は活性化されず、カラム選択ゲート２１はカラムデコーダ３からの選択信号３０により制御されることになる。
【００７５】
すなわち、図３（ｃ）に示すように、ＲＯＭ１７のデータについて、各カラム方向のアドレスに応じて“０”データ書き込み位置を順次移動させるとともに、同一Ｉ／Ｏ内での“０”データ書き込み位置を順次移動させるようなデータパターンとして配置しておくことにより、これらのデータパターンの読み出しを行うことで、カラム系回路ブロック及び配線に不具合がないか否かの検査を行うことが可能となる。
【００７６】
以上のように本実施の形態１によれば、ワード線（ＷＬ０〜ＷＬｎ）及びビット線（ＢＬ０〜ＢＬｍ）端にＲＯＭ１６及びＲＯＭ１７を配置し、これらのＲＯＭのデータを検査に適した内容としておくことにより、フラッシュメモリセルへの書き込みを行うことなく、ＲＯＭ１６及びＲＯＭ１７の読み出し動作のみでメモリ周辺回路ブロック及び配線に不具合がないことの検査を行うことが可能となる。
【００７７】
なお、本実施の形態１において、高耐圧トランジスタを用いたスイッチを介してＲＯＭ１６及びＲＯＭ１７をワード線及びビット線に接続することによって、ＲＯＭ１６及びＲＯＭ１７内のメモリセルを低耐圧トランジスタで構成することができるようになる。したがって、レイアウトサイズの増加を抑えることが可能となる。
【００７８】
（実施の形態２）
以下、本発明の実施の形態２にかかる不揮発性半導体装置について、図面を参照しながら説明する。図４は本発明の実施の形態２にかかる不揮発性半導体装置（フラッシュメモリ）の構成図を示している。図４において、図１と同一番号の回路ブロックは図１と同一の機能を有するものであり、特に詳細な説明は省略する。
【００７９】
本実施の形態２は、検査容易化のために追加する回路によるチップサイズ増加は極力抑えることが望ましいという観点から、チップサイズ増加を抑制するための方策の具体例を示すものである。図４に示すように、ワード線（ＷＬ０〜ＷＬｎ）端に接続されるスイッチ１９及びＲＯＭ１６と、テスト機能付きカラム選択ゲート４０を用いてメモリ周辺回路ブロック及び配線の検査を行うものである。
【００８０】
次に、図５は本発明の実施の形態２にかかる不揮発性半導体装置におけるテスト機能付きカラム選択ゲート４０の構成図である。図５において、スイッチ１９及びＲＯＭ１６は図２と同様に接続されており、ＲＯＭ１６内のメモリセルデータを読み出す場合には、テスト信号３１を活性化することによりトランスファゲート３３を導通状態とすることができるようになる。
【００８１】
また、カラムデコーダ３より出力されるカラム選択信号３０は、メモリセルアレイ１からの読み出し動作時と同様に活性化されており、トランスファゲート３２は入力アドレスに応じて選択的に導通状態となることができる。トランスファゲート５０は、カラム選択信号３０により選択的に導通状態となり、ＲＯＭ１６のデータは、トランスファゲート３３及び５０を介して、入力カラムアドレスに応じたビット線（ＢＬ０〜ＢＬｍ）を通じて読み出し回路５に接続される。
【００８２】
本実施の形態２においても、実施の形態１における図３（ｂ）で説明したように、ＲＯＭ１６のメモリセルデータをワード線（ＷＬ０〜ＷＬｎ）ごとに異なる値としておく。そうすることによって、入力ローアドレスに対応してＲＯＭ１６からアドレスごとに異なるデータが読み出され、入力カラムアドレスに応じてアドレスごとに異なるビット線（ＢＬ０〜ＢＬｍ）を通じて読み出し回路５から出力される。つまり、ＲＯＭ１６の全データを読み出しすることにより、ワード線（ＷＬ０〜ＷＬｎ）及びビット線（ＢＬ０〜ＢＬｍ）が正しく選択され、メモリ周辺回路ブロック及び配線に不具合がないか否かの検査を行うことが可能となる。
【００８３】
以上のように本実施の形態２によれば、カラム選択ゲートにテスト用回路を追加することで、ワード線端にのみＲＯＭを配置するだけでメモリ周辺回路の検査を容易に行うことができ、検査容易化のためのチップ面積増加を抑えることが可能となる。
【００８４】
（実施の形態３）
以下、本発明の実施の形態３にかかる不揮発性半導体装置について、図面を参照しながら説明する。図６は本発明の実施の形態３にかかる不揮発性半導体装置におけるカラム選択ゲートの構成図を示している。
【００８５】
実施の形態１にかかる不揮発性半導体記憶装置においては、ワード線（ＷＬ０〜ＷＬｎ）端に配置されるＲＯＭにおいてワード線（ＷＬ０〜ＷＬｎ）ごとに異なるデータを記憶しており、入力ローアドレスごとに異なるデータを読み出すことができる。そして、ビット線（ＢＬ０〜ＢＬｍ）端に接続されるＲＯＭにおいては、ビット線（ＢＬ０〜ＢＬｍ）ごとに異なるデータを記憶している。このために、カラムアドレスごとに異なるデータを読み出すことができるようになっている。
【００８６】
したがって、メモリセルアレイ１のワード線本数が１０２４本の場合には、ＲＯＭ１６のビット線本数は１０本必要となり、データ入出力ビット幅が１６ビットの場合には、ＲＯＭ１７のワード線本数は１６本必要となることから、チップサイズの増加が無視できないメモリセル容量となってしまう。そこで本実施の形態３においては、ＲＯＭ１６及び１７について、セルサイズの小さな低耐圧トランジスタで形成し、高耐圧トランジスタのスイッチを介してワード線及びビット線と接続することによってチップサイズを増加させない点に特徴を有する。
【００８７】
ここで、周辺回路ブロック及び配線に故障がある場合を想定すると、メモリセルアレイ１で生じる不具合の症状としては以下の３種類となる。
【００８８】
すなわち、▲１▼特定ワード線又はビット線がどの入力アドレスにおいても選択されないという症状、▲２▼特定ワード線又はビット線が異なる入力アドレスにおいて複数回重複して選択されるという症状、及び▲３▼同一の入力アドレスで複数のワード線又はビット線が多重選択されるという症状の３つである。
【００８９】
▲１▼に示す故障が発生する原因としては、アドレスデコード後の選択信号配線が断線している場合、アドレスデコード後の信号が非活性レベルとなる縮退故障の場合、又はアドレスデコード以前のアドレス信号あるいはデコード回路内部ノードでの“０”又は“１”レベル縮退故障の場合が考えられる。
【００９０】
▲２▼又は▲３▼に示す故障が発生する原因としては、アドレスデコード後の選択信号配線間ショートがある場合、又はアドレスデコード以前のアドレス信号あるいはデコード回路内部ノードでの“０”又は“１”レベル縮退故障の場合が考えられる。
【００９１】
▲１▼の故障が発生した場合には、同一ワード線及び同一ビット線に接続されるＲＯＭデータとして“０”及び“１”の両方のデータを配置しておくことで検出可能である。
【００９２】
アドレスデコード後の選択信号配線間ショートにより▲２▼又は▲３▼の故障が発生した場合には、レイアウト的制約から、近接するワード線又はビット線間での故障となる。また、アドレスデコード以前のアドレス信号あるいはデコード回路内部ノードでの“０”又は“１”レベル縮退故障により、▲２▼又は▲３▼の故障が発生した場合には、任意のアドレス位置でのワード線又はビット線間で発生することはなく、規則性を持ったアドレス位置間での故障となる。
【００９３】
このように、メモリの回路あるいはレイアウト的特徴から、ＲＯＭに記憶するデータとしては、あらゆる組み合せを想定したデータである必要性はない。そこで、本実施の形態３においては、図６（ｂ）及び（ｃ）に示すように、かかる観点に鑑みたワード線（ＷＬ０〜ＷＬｎ）端に接続されるＲＯＭ６１の記憶データと、ビット線（ＢＬ０〜ＢＬｍ）端に接続されるＲＯＭ６２の記憶データを構成することになる。
【００９４】
具体的には、図６（ｂ）及び（ｃ）に示すように、ワード線（ＷＬ０〜ＷＬｎ）端に接続されるＲＯＭ６１においては、同一ワード線（ＷＬ０〜ＷＬｎ）上に“０”と“１”の両方のデータを配置するとともに、同一ビット線（ＢＬＲ０、ＢＬＲ１）上のメモリセルに対しては、２nビット間隔で同一のデータパターンを繰り返すことがないデータとし、ビット線（ＢＬ０〜ＢＬｍ）端に接続されるＲＯＭ６２においては、同一ビット線（ＢＬ０〜ＢＬｍ）上に“０”と“１”の両方のデータを配置するとともに、同一ワード線（ＷＬＲ０、ＷＬＲ１）上のメモリセルに対しては、２nビット間隔で同一のデータパターンを繰り返すことがないデータとしている。
【００９５】
このようにすることで、ＲＯＭ６１及びＲＯＭ６２に記憶されている記憶データを読み出すことにより、前記▲１▼〜▲３▼で説明したメモリ周辺回路の不具合を検出することが可能となる。
【００９６】
また、図６に示すように、ワード線端に接続されるＲＯＭ６１の記憶容量をビット線２本分、ビット線端に接続されるＲＯＭ６１の記憶容量をワード線２本分とする場合においては、スイッチを介してＲＯＭを配置するよりも、高耐圧トランジスタを用いてＲＯＭを形成する方がレイアウト面積を縮小することが可能となる。
【００９７】
すなわち、図７に示すように、ＲＯＭメモリセルを高耐圧トランジスタとすることで、ワード線端にはスイッチを介することなくＲＯＭ６１を配置することができ、ビット線端にもスイッチを介することなくＲＯＭ６２を配置することができるようになる。
【００９８】
また、図６（ｂ）に示すように、ＲＯＭ６１でのメモリセルデータは２ビット単位でビット線方向に“０”及び“１”データが連続しており、隣り合うメモリセルのドレインを共有化し、このドレインコンタクトの有無でデータを記憶することができる。したがって、メモリセルアレイ１のワード線ピッチでメモリセルトランジスタを配置することが容易となる。このような構成とすることにより、より少ないチップ面積で検査容易化を実現することができる。
【００９９】
ここで、図６（ｂ）及び（ｃ）に示すＲＯＭ６１及びＲＯＭ６２のデータを、入力ローアドレス又はカラムアドレスを順次増加させて読み出す場合には、ＲＯＭ６１及びＲＯＭ６２からの読み出しデータは同一となる。したがって、図４に示すように、ワード線（ＷＬ０〜ＷＬｎ）端にのみＲＯＭ６１を接続し、テスト機能付きカラム選択ゲート４０を用いた構成とすることにより、メモリセル周辺回路ブロック及び配線に不具合がないか否かの検査を行うことができる。
【０１００】
以上のように本実施の形態３によれば、ＲＯＭ６１及び６２について高耐圧トランジスタで形成し、高耐圧トランジスタのスイッチを不要とすることによって、検査容易化のためにチップサイズを増加させることがなく、よりコストの低減を図ることが可能となる。
【０１０１】
（実施の形態４）
以下、本発明の実施の形態４にかかる不揮発性半導体装置について、図面を参照しながら説明する。本実施の形態４においては、検査容易化実現のために必要とされるＲＯＭ容量を、より小さな面積で実現するための方策について説明する。
【０１０２】
デコーダチェックにおける検査容易化のために追加する回路は、製品検査においてのみ用いられる回路であり、検査実行時における印加電圧及び検査速度のみの動作保証を必要とする回路である。したがって、ＲＯＭに記憶されるデータは、検査のためにあらかじめ決められた値でよいため、ＲＯＭのメモリセルにデータを記憶する手段として多値データ記憶を用いることによって、検査容易化のための追加回路規模を縮小することが可能となる。
【０１０３】
具体的には、図８を参照しながら説明する。図８は本発明の実施の形態４にかかる不揮発性半導体装置におけるＲＯＭメモリセルの動作概念の説明図である。図８においては、２ビットのデータを１つのメモリセルに記憶する場合における記憶データに応じたメモリセル電流を示している。２ビットの記憶データが“１１”の場合には、セル電流は零であり、２ビットの記憶データ“０１”、“１０”、及び“００”となるにつれて、セル電流は順次大きくなっている。
【０１０４】
このようなセル電流を実現する手段としては、例えば２ビットの記憶データ“００”、“０１”、及び“１０”に応じてメモリセルのサイズを変えるという手段が考えられる。また、２ビットの記憶データ“１１”に対応するメモリセルは、メモリセルのビット線に対するドレインコンタクトを無くすることで実現することが可能である。
【０１０５】
また、スイッチを介してワード線端及びビット線端にＲＯＭを接続することから、ＲＯＭ内に配置されたメモリセルは低耐圧トランジスタで構成することが可能である。このため、メモリセルアレイ１におけるＸ方向及びＹ方向ピッチに対して、ＲＯＭメモリセルサイズを変えて、複数のセル電流値を有するメモリセルを構成するということは容易に実現することができることになる。
【０１０６】
また、図８に示すような多値データ記憶手段によりデータが記憶されたメモリセルからの読み出しにおいては、図９に示す多値データ読み出し回路を用いることになる。図９は本発明の実施の形態４にかかる不揮発性半導体装置における多値データ読み出し回路の構成図である。
【０１０７】
図９において、９１、９２及び９３は電流分配回路であり、メモリセルと等価な電流を電流比較回路９４、９５及び９６に与える。Ｒｅｆ１、Ｒｅｆ２及びＲｅｆ３は、図８に示す２ビットの記憶データに対応した４種類のメモリセルの中間に位置するファレンス電流源であり、電流比較回路９４、９５及び９６により、電流分配回路９１、９２及び９３を介して与えられるメモリセルと等価な電流と比較される。また、９７はデコード回路であり、電流比較回路９４、９５及び９６の出力をデコードすることにより、メモリセルに記憶された２ビットのデータＤｏｕｔ１及びＤｏｕｔ２を出力する。
【０１０８】
このように、低耐圧トランジスタを用いたＲＯＭメモリセルとすることにより、フラッシュメモリセルのセル配置ピッチ内で多値データ記憶手段を用いたＲＯＭメモリセルを構成できるとともに、検査条件下でのみ動作保証可能な精度で多値データ読み出し回路を構成することにより、簡単な回路構成でチップサイズの増加を抑えることが可能となる。
【０１０９】
多値データ記憶手段を用いる構成におけるＲＯＭをワード線（ＷＬ０〜ＷＬｎ）端に接続する場合においても、ＲＯＭメモリセルの記憶データはこれまで説明してきた内容と同一である。したがって、図４に示すように、ワード線（ＷＬ０〜ＷＬｎ）端にＲＯＭ１６を接続し、テスト機能付きカラム選択ゲート４０を用いる構成とすることにより、メモリセル周辺回路ブロック及び配線に不具合がないことの検査を行うことができることは明らかである。
【０１１０】
また上述したように、メモリセルアレイに接続されたＲＯＭデータは製品検査時のみ読み出されるものであり、製品検査条件でのみ動作保証できるものであれば良いことから、図９に示す読み出し回路は簡単な構成で実現できる。
【０１１１】
以上のように本実施の形態５によれば、ＲＯＭでのデータ記憶手段として多値データ記憶手段を用いることにより、検査容易化のための回路規模を縮小することができ、よりコストの低減を図ることが可能となる。
【０１１２】
（実施の形態５）
以下、本発明の実施の形態５にかかる不揮発性半導体装置について、図面を参照しながら説明する。図１０は本発明の実施の形態５にかかる不揮発性半導体装置におけるＲＯＭメモリセルの構成図を示している。
【０１１３】
実施の形態１から４においては、フラッシュメモリセルの検査簡略化のために、ワード線端及びビット線端にＲＯＭを配置する手段に関して説明を行ってきた。本実施の形態５においては、検査容易化のために追加する回路によるチップ面積の増加を最小限に抑えるべく、フラッシュメモリセルを用いてＲＯＭを構成する点に特徴を有する。こうすることで、メモリセルアレイ１とＲＯＭ間の分離領域が不要となる等、レイアウトサイズの縮小が可能であることに加えて、メモリセルレイアウトが容易となり、メモリセルアレイにおけるレイアウト繰り返し性が確保でき、製造面におけるメリットも大きくなる。
【０１１４】
図１０（ａ）は一般的なフラッシュメモリセルの構造を示すものである。図１０（ａ）において、基板１００の表面に高濃度不純物領域であるソース１０１及びドレイン１０２が形成されており、ソース１０１及びドレイン１０２間にはチャネル層１０３が形成されている。チャネル１０３上には絶縁膜１０４を介してフローティングゲート１０５が形成され、フローティングゲート１０５上には絶縁膜１０６を介してコントロールゲート１０７が形成されている。
【０１１５】
このような構造を有するフラッシュメモリセルにおいては、フローティングゲート１０５に蓄積される電荷に応じてメモリセルのしきい値が変化する。メモリセルのしきい値が、コントロールゲート１０７に印加される読み出し時の電圧によって、メモリセルのソース１０１とドレイン１０２の間に電流が流れる状態にある場合にはデータ“０”の記憶状態であり、ソース１０１とドレイン１０２の間に電流が流れない状態にある場合には、データ“１”の記憶状態である。
【０１１６】
メモリセルアレイ１の構成は、図１４に示すように、ビット線上の隣り合うメモリセルのドレインは共有化されてビット線に接続されているため、１ビット単位でビット線とのコンタクトの有無を制御することはできない。このために、ＲＯＭで用いられるドレインコンタクトの有無でデータ“０”又は“１”を記憶するコンタクト方式を採用することはできない。
【０１１７】
また、フラッシュメモリは、製造工程における配線工程で紫外線照射されるため、製造工程修了時点において、フローティングゲート１０５の蓄積電荷は零となっている。この状態は、一般にはコントロールゲート１０７に印加される読み出し時の電圧により、メモリセルのソース１０１とドレイン１０２の間に電流が流れる状態となる。
【０１１８】
したがって、製造工程修了時点において、コントロールゲート１０７に読み出し時の電圧を印加した場合においても、メモリセルのソース１０１とドレイン１０２の間に電流が流れない状態のメモリセルを作ることにより、フラッシュメモリセルを用いたＲＯＭを構成することが可能となる。
【０１１９】
図１０（ｂ）は、フローティングゲートを形成しないメモリセルの構成を示している。図１０（ａ）に示すメモリセルでのフローティングゲート１０５形成時に、図１０（ｂ）に示すメモリセルにおいては、フローティングゲートの材料となるポリシリコンをエッチングするマスクパターンとしておくことにより、図１０（ｂ）に示す構造のメモリセルを作成することができる。図１０（ｂ）に示すメモリセルはゲート酸化膜が極端に厚いトランジスタとなり、読み出しバイアス条件下での電流が図１０（ａ）に示すフラッシュメモリセルに比べて少なくなるメモリセル状態を作ることができる。
【０１２０】
また、図１０（ｃ）に示す構造のメモリセルは、図１０（ａ）及び図１０（ｂ）に示すチャネル領域１０３を形成しない構造のメモリセルである。このような構造とすることにより、図１０（ｂ）と同様に、読み出しバイアス条件下での電流が図１０（ａ）に示すフラッシュメモリセルに比べて少なくなるメモリセル状態を作ることができる。
【０１２１】
さらに、図１０（ｄ）に示す構造のメモリセルは、図１０（ｂ）に示すフローティングゲートを削除したメモリセル構造において、チャネル領域を形成しない構造のメモリセルである。このような構造とすることにより、読み出しバイアス条件下での電流が図１０（ｂ）及び図１０（ｃ）に比べ、さらに少なくなる。
【０１２２】
図１０（ａ）、図１０（ｂ）、図１０（ｃ）又は図１０（ｄ）に示す構造のメモリセルを、ＲＯＭの記憶データ“１”及び“０“に対応させて配置することにより、フラッシュメモリセル及びフラッシュメモリセルの構造を変更したメモリセルを用いて、製造工程完了後に、任意のデータパターンを有するＲＯＭを形成することができる。
【０１２３】
図１０に示すフラッシュメモリセル及びフラッシュメモリセルの構造を変更したメモリセルを配置したＲＯＭを、フラッシュメモリセル１のワード線（ＷＬ０〜ＷＬｎ）端及びビット線（ＢＬ０〜ＢＬｍ）端に接続する場合には、図１に示すスイッチ１８及び１９が不要となる。したがって、これらのＲＯＭは、図６に示すように、メモリセルアレイに直接接続することができる。
【０１２４】
図１１は本発明の実施の形態５にかかる不揮発性半導体装置におけるメモリセルアレイ１及びＲＯＭセルアレイの構成図である。図１１において、フラッシュメモリセル及びフラッシュメモリセルの構造を変更したメモリセルを配置したＲＯＭを用いて、図６に示す構成を用いたフラッシュメモリセルアレイ１、ＲＯＭ６１、ＲＯＭ６２及びテストローデコーダ６５の接続を示す。
【０１２５】
図１１において、ＲＯＭ６１及びＲＯＭ６２に用いるフラッシュメモリセルの構造を変更したメモリセルは、図１０（ｃ）に示す構造のものとした場合を示している。図１１からも明らかなように、メモリセル配置においては、フラッシュメモリセルアレイ１とＲＯＭ６１及びＲＯＭ６２の区別はなく、フラッシュメモリセルアレイ１の容量が大きくなった場合と同様のセル配置となる。
【０１２６】
また、ＲＯＭに記憶されるデータは図１で示すＲＯＭの内容と同じであり、フラッシュメモリセル１のワード線（ＷＬ０〜ＷＬｎ）端及びビット線（ＢＬ０〜ＢＬｍ）端に接続されたＲＯＭのデータを読み出すことにより、メモリ周辺回路および配線に不具合がないことの検査が可能なこと、及び図４に示すように、ワード線（ＷＬ０〜ＷＬｎ）端にＲＯＭ６１を接続し、テスト機能付きカラム選択ゲート４０を用いる構成とすることにより、メモリセル周辺回路ブロック及び配線に不具合がないか否かの検査を行うことができることは言うまでもない。
【０１２７】
また、ＲＯＭをフラッシュメモリセル及びフラッシュメモリセルの構造を変更したメモリセルで構成する場合においては、メモリセルアレイ１とＲＯＭ間における分離のための領域が不要となり、ＲＯＭ面積を縮小することができる。
【０１２８】
そして、メモリセルアレイ１と同一のピッチでＲＯＭメモリセルを配置することが可能となり、パターン形成の精度が向上するため、歩留りの向上に有効である。
【０１２９】
さらに、これらのＲＯＭは検査におけるデコーダチェックのみに使用されるものであるため、検査が完了した後には、メモリセルアレイ１と同一のメモリセル構造を有するメモリセルを冗長情報記憶や、チップ固有データ記憶等、他の目的に使用することができ、極めて有用である。
【０１３０】
前述のように、図１０に示すフラッシュメモリセルの構造を変更したメモリセル（ｂ）、（ｃ）及び（ｄ）においては、フラッシュメモリセル（ａ）に対して３種類の異なるセル電流を有するメモリセルを実現している。したがって、これらの４種類のセルをＲＯＭの記憶データに応じて配置することにより、１つのメモリセルで２ビットの情報を記憶する多値記憶手段を用いたＲＯＭを実現することができる。図８に示す２ビットの記憶データに応じて、図１０に示した、異なる４種類のセル電流を有するメモリセルを選択して配置することにより、２ビットの多値データ記憶が可能となる。
【０１３１】
同様に、図９に示す多値データ読み出し回路において、リファレンスの電流値を、図１０に示す４種類のメモリセル構造でのセル電流に従った値とすることにより、多値のデータ読み出しを行うことができる。
【０１３２】
多値データ記憶手段を用いたＲＯＭにおいても、記憶されるデータは図１で示すＲＯＭの内容と同じであり、フラッシュメモリセル１のワード線（ＷＬ０〜ＷＬｎ）端およびビット線（ＢＬ０〜ＢＬｍ）端に接続されたＲＯＭのデータを読み出すことにより、メモリ周辺回路及び配線に不具合がないか否かの検査が可能なこと、及び図４に示すように、ワード線（ＷＬ０〜ＷＬｎ）端にＲＯＭ６１を接続し、テスト機能付きカラム選択ゲート４０を用いる構成とすることにより、メモリセル周辺回路ブロック及び配線に不具合がないか否かの検査を行うことができることは明らかである。
【０１３３】
以上のように本実施の形態５によれば、不揮発性半導体記憶装置の検査におけるメモリ周辺回路ブロック及び配線の検査であるデコーダチェックを、フラッシュメモリセルアレイのワード線端及びビット線端に接続されたＲＯＭの読み出しを行うだけで実現できることから、検査の短縮化を図ることが可能となる。
【０１３４】
（実施の形態６）
以下、本発明の実施の形態６にかかる不揮発性半導体装置の検査方法について、図面を参照しながら説明する。図１２は本発明の実施の形態６にかかる不揮発性半導体装置（フラッシュメモリ）の検査方法の処理流れ図である。
【０１３５】
図１２（ａ）には、一般的なフラッシュメモリの検査処理の流れ図を示している。上述したように、フラッシュメモリは製造工程における配線工程で紫外線を照射されるため、製造修了後の全てのメモリセルにおいて、フローティングゲートには電荷がない状態となっている。したがって、コンタクトテストの後に全てのメモリセルに対して読み出し動作を行いい、配線等の不良を検査初期段階で検出している。
【０１３６】
読み出しテストをパスしたチップに対して、全てのメモリセルに対する書き込み、及び消去テストが実施される。このテストをパスしたチップに対して、メモリ周辺回路及び配線の検査であるデコーダチェックが実施される。
【０１３７】
ここで、デコーダチェックは、メモリセルに対する書き込み動作を必要としているため、多くの検査時間が必要とされているとともに、次の検査のために書き込んだデータを消去する必要があった。
【０１３８】
そこで、デコーダチェックをパスしたチップに対して消去動作を行った後に、チェッカーデータの書き込みテスト、及び消去後におけるチェッカーバー書き込みテストを行い、パスしたチップに対しては全てのメモリセルを書き込み状態として検査を終了する。
【０１３９】
図１２（ｂ）に本発明の実施の形態６にかかる不揮発性半導体装置（フラッシュメモリ）の検査方法の処理流れ図を示している。図１２（ｂ）においては、コンタクトテストの後にデコーダテストを行っている。かかるデコーダテストは、前述したように、メモリセルアレイに接続されたＲＯＭデータを読み出すものである。
【０１４０】
かかるデコーダチェックを行うことにより、メモリ周辺回路ブロック及び配線の不良検査を行うことができるとともに、メモリセルアレイ内のワード線、ソース線及びビット線の配線不具合を検査することができる。このため、図１２（ａ）において、書き込み及び消去を行った後に検出されていた不良を、読み出し動作での短時間の検査で、初期の段階で検出することができる。
【０１４１】
デコーダチェックをパスしたチップに対しては、図１２（ａ）に示すフローでのデコーダチェック及び消去を除く検査が実施される。
【０１４２】
以上のように本実施の形態６によれば、検査時間の短縮化を実現するとともに、不良チップを検査の初期段階で検出することができることから、検査コストの低減を図ることが可能となる。
【０１４３】
【発明の効果】
以上のように本発明にかかる不揮発性半導体記憶装置によれば、メモリセルアレイのワード線端及びビット線端に接続されたＲＯＭの記憶データの読み出しを行うだけで、不揮発性半導体記憶装置におけるメモリ周辺回路ブロック及び配線の検査を行うことが可能となり、検査時間の短縮及びコスト低減を図ることが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる不揮発性半導体記憶装置の構成図
【図２】 本発明の実施の形態１にかかる不揮発性半導体記憶装置におけるメモリセルアレイ及びＲＯＭセルアレイの構成図
【図３】 本発明の実施の形態１にかかる不揮発性半導体記憶装置におけるカラム選択ゲートの構成図
【図４】 本発明の実施の形態２にかかる不揮発性半導体記憶装置の構成図
【図５】 本発明の実施の形態２にかかる不揮発性半導体記憶装置にかかるテスト機能付きカラム選択ゲートの構成図
【図６】 本発明の実施の形態３にかかる不揮発性半導体記憶装置におけるカラム選択ゲートの構成図
【図７】 本発明の実施の形態３にかかる不揮発性半導体記憶装置にかかるメモリセルアレイ及びＲＯＭセルアレイの構成図
【図８】 本発明の実施の形態４にかかる不揮発性半導体記憶装置におけるＲＯＭメモリセルの動作概念の説明図
【図９】 本発明の実施の形態４にかかる不揮発性半導体記憶装置における多値データ読み出し回路の構成図
【図１０】 本発明の実施の形態５にかかる不揮発性半導体記憶装置におけるＲＯＭメモリセル構成図
【図１１】 本発明の実施の形態５にかかる不揮発性半導体記憶装置におけるメモリセルアレイ及びＲＯＭセルアレイの構成図
【図１２】 本発明の実施の形態６にかかる不揮発性半導体記憶装置における検査方法の処理流れ図
【図１３】 従来の不揮発性半導体記憶装置の構成図
【図１４】 従来の不揮発性半導体記憶装置におけるメモリセルアレイの構成図
【図１５】 従来の不揮発性半導体記憶装置の検査方法におけるデコーダチェックの説明図
【符号の説明】
１ メモリセルアレイ
２ ローアドレスバッファ
３ ローデコーダ
４ カラムアドレスバッファ
５ カラムデコーダ
６、２１ カラム選択ゲート
７ 読み出し回路
８ 読み出しデータ出力バッファ
９ 書き込みデータ入力バッファ
１０ 書き込み回路
１１ アドレス入力端子
１２ データ入力端子
１３ 制御信号入力端子
１４ 制御信号発生回路
１５ 電圧発生回路
１６、１７、６１、６２ ＲＯＭ
１８、１９ スイッチ
２０ テストローデコーダ
３０ カラム選択信号
３１ テスト信号
３２、３３、５０ トランスファゲート
４０、６３ テスト機能付きカラム選択回路
６５ テストローデコーダ
９１、９２、９３ 電流分配器
９４、９５、９６ 電流比較器
９７ デコーダ
１００ 半導体基板
１０１ ソース
１０２ ドレイン
１０３ チャネル領域
１０４、１０６ 絶縁膜
１０５ フローティングゲート
１０６ 絶縁膜
１０７ コントロールゲート
【発明の属する技術分野】
本発明は、フラッシュメモリ等の不揮発性半導体記憶装置に関する。特に、検査を効率化するための回路を搭載した不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体メモリの１つであるフラッシュメモリは、電源を遮断しても記憶情報を保持することが可能な不揮発性メモリの１つであり、情報通信分野のシステムに広く用いられている。このフラッシュメモリは、不揮発性記憶機能を実現するという特徴を有する反面、書き換えを行う場合に全データが消去してしまう点、及び書き込み時間が相対的に長くなる点において、他の半導体メモリよりも扱いにくさが生じている。このために、製造の最終段階において行う製品検査において、検査時間がどうしても長くなる傾向にあり、必要検査設備規模の増大及び製品コストの引き上げをもたらす原因ともなっている。
【０００３】
図１３にフラッシュメモリの構成例を示す。図１３において、１は二重ゲート構造のメモリセルがアレイ状に配置されたメモリセルアレイを、２はアドレス入力端子１１から入力されるアドレスの中から、メモリセルアレイ１のワード線を特定するローアドレスを受け取るローアドレスバッファを、３はローアドレスバッファ２の出力を受け、メモリセルアレイ１内の特定ワード線を選択するローデコーダを、それぞれ示している。
【０００４】
また、４はアドレス入力端子１１から入力されるアドレスの中から、メモリセルアレイ１のビット線を特定するカラムアドレスを受け取るカラムアドレスバッファを、５はカラムアドレスバッファ４の出力を受け、ビット線を選択するためのカラム選択ゲート６へ選択信号を出力するカラムデコーダを、それぞれ示している。
【０００５】
データ読み出し動作においては、カラム選択ゲート６により選択されたビット線データが読み出し回路７により増幅され、データ出力バッファ８を介してデータ入出力端子１２へ出力されることになる。一方、データ書き込み動作においては、データ入出力端子１２から入力されるデータはデータ入力バッファ９により受け取られる。そして書き込み回路１０によって、データ入力バッファ９の出力について、カラム選択ゲート６を介して、メモリセルへのデータ書き込みが行われる。
【０００６】
ここで、１３はフラッシュメモリの動作モードを制御するための制御信号入力端子を示しており、制御信号入力端子１３からの信号を受けて、制御信号発生回路１４が動作モードに応じたフラッシュメモリ内部の制御を行うための各種制御信号を発生する。１５は動作モードに応じてフラッシュメモリ内部回路に必要となる電圧を発生する電圧発生回路を示している。
【０００７】
図１４にメモリセルアレイ１の構成例を示す。図１４において、二重ゲート構造メモリセルの同一行に配置されたメモリセルのコントロールゲートがワード線（ＷＬ０〜ＷＬｎ）に共通接続されている。また、ソースがソース線（ＳＬ０〜ＳＬｉ）に共通接続され、ローデコーダ３に接続されている。さらに、同一列に配置されたメモリセルのドレインがビット線（ＢＬ０〜ＢＬｍ）に共通接続され、カラム選択ゲート６に接続されている。
【０００８】
読み出し及び書き込み動作においては、アドレス入力端子１１から入力されたローアドレスに従って、ローデコーダ３により特定のワード線が選択されるとともに、アドレス入力端子１１から入力されたカラムアドレスに従って、カラム選択ゲート６により特定のビット幅のビット線が選択的に読み出し回路７又は書き込み回路１０に接続される。消去動作においては、電圧発生回路１５により発生された電圧が必要ノードに与えられ、全メモリセル、あるいは分割されたブロックのメモリセルが一括消去されることになる。
【０００９】
製造の最終工程である製品検査において、フラッシュメモリは書き込み及び消去の時間が長いことと、書き換え回数に制限があることから、ＤＲＡＭのような複雑な検査パターンを用いての検査は実施されてはおらず、図１３に示すローアドレス入力バッファ２、カラムアドレスバッファ４、ローデコーダ３、カラムデコーダ５、カラム選択ゲート６で構成されるメモリ周辺回路ブロック、及びこれらの回路ブッロク間配線等の不具合を検査するためには、図１５に示すデコーダチェックと呼ばれる検査方式を用いる必要がある。
【００１０】
フラッシュメモリにおいては、消去後のデータが“１”、書き込み後のデータが“０”となるよう構成される。デコーダチェックにおいては、メモリセルアレイ１の記憶内容を全て消去し、すべてのデータを“１”とした後に、まず、図１５（ａ）に示すように、左上隅の１ビットにのみ書き込みを行い“０”データとした後に、１ビットのみが書き込みされていることの読み出し確認を行う。
【００１１】
次に、図１５（ｂ）に示すように、対角線上に位置する隣の１ビットに書き込みを行い、ここまで書き込んだ２ビットのデータ内容のみが書き込まれていることの読み出し確認をおこなう。以降、順次図１５（ｃ）、図１５（ｄ）と書き込みを行い、図１５（ｅ）に示すように、対角線上のメモリセル全てに書き込みを行ってから、読み出し確認を行うことになる。
【００１２】
【発明が解決しようとする課題】
上述したように従来のデコーダチェックにおいては、メモリセル以外の周辺回路ブロック及び配線の検査であるにも関わらず、図１５に示すようにメモリセルに対する書き込みを行う必要がある。このために、時間がかかる書き込み動作を必要とするとともに、以降のメモリセルアレイ検査のために書き込みデータをその都度消去する必要がある。したがって、製造の最終段階である製品検査において検査時間がどうしても長くなってしまい、必要検査設備規模が増大し、製品コストの引き上げの要因にもなってしまうという問題点があった。
【００１３】
本発明は、上記問題点を解決するために、メモリセルに対する書き込みを行うことなく、メモリ周辺回路及び配線の検査を行うことができる不揮発性半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる不揮発性半導体装置は、二重ゲート構造を有するメモリセルがマトリクス状に配置されたメモリセルアレイと、メモリセルアレイ内において同一行に配置されたメモリセルのコントロールゲートが共通に接続され、第１のローデコーダに接続される第１のワード線とメモリセルアレイ内において同一列に配置されたメモリセルのドレインが共通に接続され、カラム選択ゲートに接続される第１のビット線とを備えた不揮発性半導体記憶装置であって、同一行に配置されたメモリセルのゲートが共通接続される第２のワード線と、同一列に配置されたメモリセルのドレインが共通接続される第２のビット線を備えた第１のＲＯＭと、同一行に配置されたメモリセルのゲートが共通接続される第３のワード線と、同一列に配置されたメモリセルのドレインが共通接続される第３のビット線を備えた第２のＲＯＭと、メモリセルアレイと第１のＲＯＭとの間に配置された第１のスイッチと、メモリセルアレイと第２のＲＯＭとの間に配置された第２のスイッチとを備え、検査時において、第１のスイッチ及び第２のスイッチを制御することにより、第１のＲＯＭ及び第２のＲＯＭからのデータを読み出すことができるように制御する制御手段を備えることを特徴とする。
【００１５】
かかる構成により、メモリセルアレイのワード線端及びビット線端に接続されたＲＯＭの記憶データの読み出しを行うだけで、書き込み動作を行うことなく不揮発性半導体記憶装置におけるメモリ周辺回路ブロック及び配線の検査を行うことができ、検査時間の短縮及びコスト低減を図ることが可能となる。
【００１６】
また、本発明にかかる不揮発性半導体記憶装置は、第１のスイッチを制御することにより、第１のワード線と第２のワード線とを接続又は遮断することができることが好ましい。第１のＲＯＭ構成の自由度を上げることができるからである。
【００１７】
また、本発明にかかる不揮発性半導体記憶装置は、第２のスイッチを制御することにより、第１のビット線と第３のビット線とを接続又は遮断することができることが好ましい。第２のＲＯＭ構成の自由度を上げることができるからである。
【００１８】
また、本発明にかかる不揮発性半導体記憶装置は、第１のスイッチ及び第２のスイッチが高耐圧トランジスタであることが好ましい。さらに、第１のＲＯＭ及び第２のＲＯＭに配置されるメモリセルが、第１のスイッチ及び第２のスイッチを構成するトランジスタよりも低い耐圧のトランジスタで構成されることが好ましい。レイアウトサイズを抑制することができるからである。
【００１９】
また、本発明にかかる不揮発性半導体記憶装置は、検査時において、第３のワード線を選択することができる第２のローデコーダをさらに備えることが好ましい。カラム系回路ブロック及び配線の検査を確実に行うことができるからである。
【００６５】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる不揮発性半導体装置について、図面を参照しながら説明する。図１は本発明の実施の形態１にかかる不揮発性半導体装置（フラッシュメモリ）の構成図を示している。図１において、図１３と同一番号の回路ブロックは図１３と同一の機能を有するものであり、特に詳細な説明は省略する。
【００６６】
図１において、１６及び１７は、フラッシュメモリ製造工程であらかじめ、メモリセル記憶データが固定されているＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を示している。１８及び１９は、メモリセルアレイ１とＲＯＭ１６及びＲＯＭ１７を切り離すためのスイッチであり、メモリセルアレイ１に対しては、図２に示すように接続されている。図２は本発明の実施の形態１にかかる不揮発性半導体装置におけるメモリセルアレイ１及びＲＯＭセルアレイの構成図である。
【００６７】
すなわち、ＲＯＭ１６内の同一行に配置されたメモリセルのゲートが共通接続され、スイッチ１９を介して、メモリセルアレイ１の各行のワード線（ＷＬ０〜ＷＬｎ）に接続されている。また、同一列に配置されたメモリセルのドレインはビット線（ＢＬＲ０〜ＢＬＲｋ）に共通接続されており、カラム選択ゲート２１に接続されている。さらに、ＲＯＭ１７内の同一行に配置されたメモリセルのゲートはワード線（ＷＬＲ０〜ＷＬＲ３）に共通接続されており、テストローデコーダ２０に接続されている。そして、ドレインは共通接続されており、スイッチ１８を介して、メモリセルアレイ１の各列のビット線（ＢＬ０〜ＢＬｍ）に接続されている。
【００６８】
本実施の形態１において、ＲＯＭ１６及び１７のメモリセルは、レイアウト面積を小さくするために、論理回路等に用いられる低耐圧トランジスタで構成されている。また、スイッチ１８及び１９は、高耐圧トランジスタで構成されており、メモリセルアレイ１の書き換え時にワード線（ＷＬ０〜ＷＬｎ）及びビット線（ＢＬ０〜ＢＬｍ）に印加される高電圧がＲＯＭメモリセルに印加されるのを防止するために、ＲＯＭ１６及び１７の読み出し時以外は制御信号２２の制御により遮断されている。
【００６９】
また、本実施の形態１においては、ＲＯＭ１６及び１７がコンタクト方式のメモリセルである場合について説明しており、ビット線（ＢＬＲ０〜ＢＬＲｋ、ＢＬ０〜ＢＬｍ）に対するメモリセルドレインコンタクトの有無で、データ“１”又は“０”の情報を記憶している。
【００７０】
ここで、図３は本発明の実施の形態１にかかる不揮発性半導体装置におけるカラム選択ゲート２１の構成図を示している。そして図３（ａ）は、メモリセルアレイ１及びＲＯＭ１６が接続されたカラム選択ゲート２１における読み出し系の具体的な回路例である。
【００７１】
図３（ａ）において、カラム選択ゲート２１は、カラムデコーダ３からの選択信号３０により選択的にトランスファゲート３２を導通させるものであり、ビット線（ＢＬ０〜ＢＬｍ）を選択的に読み出し回路５に接続するものである。
【００７２】
ＲＯＭ１６のデータを読み出す場合には、図２に示す制御信号２２によりスイッチ１９を導通させるとともに、テスト信号３１によりトランスファゲート３３を導通させ、ＲＯＭ１６のビット線（ＢＬＲ０〜ＢＬＲｋ）を読み出し回路５に接続することにより、ローデコーダ２により選択されるワード線（ＷＬ０〜ＷＬｎ）に接続されたＲＯＭ１６内のメモリセルのデータを読み出し回路５を介して読み出すことになる。このとき、選択信号３０は非活性となるよう制御されている。
【００７３】
ここで、図３（ｂ）に示すように、ＲＯＭ１６のメモリセルデータをワード線ごとに異なる値にしておくと、アドレス入力端子１１から入力されるローアドレスにしたがって、選択されたワード線のＲＯＭデータが読み出され、入力アドレスに対応してワード線が正しく選択されていることの確認を行うことができるようになり、ロー系回路ブロック及び配線に不具合がないか否かを検査することが可能となる。
【００７４】
一方、カラム系回路ブロック及び配線に不具合がないか否かの検査については、制御信号２２によりスイッチ１８を導通させるとともに、テストローデコーダ２０を用いてＲＯＭ１７のデータを読み出すことにより行うことができる。この場合、図３（ａ）に示したテスト信号３１は活性化されず、カラム選択ゲート２１はカラムデコーダ３からの選択信号３０により制御されることになる。
【００７５】
すなわち、図３（ｃ）に示すように、ＲＯＭ１７のデータについて、各カラム方向のアドレスに応じて“０”データ書き込み位置を順次移動させるとともに、同一Ｉ／Ｏ内での“０”データ書き込み位置を順次移動させるようなデータパターンとして配置しておくことにより、これらのデータパターンの読み出しを行うことで、カラム系回路ブロック及び配線に不具合がないか否かの検査を行うことが可能となる。
【００７６】
以上のように本実施の形態１によれば、ワード線（ＷＬ０〜ＷＬｎ）及びビット線（ＢＬ０〜ＢＬｍ）端にＲＯＭ１６及びＲＯＭ１７を配置し、これらのＲＯＭのデータを検査に適した内容としておくことにより、フラッシュメモリセルへの書き込みを行うことなく、ＲＯＭ１６及びＲＯＭ１７の読み出し動作のみでメモリ周辺回路ブロック及び配線に不具合がないことの検査を行うことが可能となる。
【００７７】
なお、本実施の形態１において、高耐圧トランジスタを用いたスイッチを介してＲＯＭ１６及びＲＯＭ１７をワード線及びビット線に接続することによって、ＲＯＭ１６及びＲＯＭ１７内のメモリセルを低耐圧トランジスタで構成することができるようになる。したがって、レイアウトサイズの増加を抑えることが可能となる。
【００７８】
（実施の形態２）
以下、本発明の実施の形態２にかかる不揮発性半導体装置について、図面を参照しながら説明する。図４は本発明の実施の形態２にかかる不揮発性半導体装置（フラッシュメモリ）の構成図を示している。図４において、図１と同一番号の回路ブロックは図１と同一の機能を有するものであり、特に詳細な説明は省略する。
【００７９】
本実施の形態２は、検査容易化のために追加する回路によるチップサイズ増加は極力抑えることが望ましいという観点から、チップサイズ増加を抑制するための方策の具体例を示すものである。図４に示すように、ワード線（ＷＬ０〜ＷＬｎ）端に接続されるスイッチ１９及びＲＯＭ１６と、テスト機能付きカラム選択ゲート４０を用いてメモリ周辺回路ブロック及び配線の検査を行うものである。
【００８０】
次に、図５は本発明の実施の形態２にかかる不揮発性半導体装置におけるテスト機能付きカラム選択ゲート４０の構成図である。図５において、スイッチ１９及びＲＯＭ１６は図２と同様に接続されており、ＲＯＭ１６内のメモリセルデータを読み出す場合には、テスト信号３１を活性化することによりトランスファゲート３３を導通状態とすることができるようになる。
【００８１】
また、カラムデコーダ３より出力されるカラム選択信号３０は、メモリセルアレイ１からの読み出し動作時と同様に活性化されており、トランスファゲート３２は入力アドレスに応じて選択的に導通状態となることができる。トランスファゲート５０は、カラム選択信号３０により選択的に導通状態となり、ＲＯＭ１６のデータは、トランスファゲート３３及び５０を介して、入力カラムアドレスに応じたビット線（ＢＬ０〜ＢＬｍ）を通じて読み出し回路５に接続される。
【００８２】
本実施の形態２においても、実施の形態１における図３（ｂ）で説明したように、ＲＯＭ１６のメモリセルデータをワード線（ＷＬ０〜ＷＬｎ）ごとに異なる値としておく。そうすることによって、入力ローアドレスに対応してＲＯＭ１６からアドレスごとに異なるデータが読み出され、入力カラムアドレスに応じてアドレスごとに異なるビット線（ＢＬ０〜ＢＬｍ）を通じて読み出し回路５から出力される。つまり、ＲＯＭ１６の全データを読み出しすることにより、ワード線（ＷＬ０〜ＷＬｎ）及びビット線（ＢＬ０〜ＢＬｍ）が正しく選択され、メモリ周辺回路ブロック及び配線に不具合がないか否かの検査を行うことが可能となる。
【００８３】
以上のように本実施の形態２によれば、カラム選択ゲートにテスト用回路を追加することで、ワード線端にのみＲＯＭを配置するだけでメモリ周辺回路の検査を容易に行うことができ、検査容易化のためのチップ面積増加を抑えることが可能となる。
【００８４】
（実施の形態３）
以下、本発明の実施の形態３にかかる不揮発性半導体装置について、図面を参照しながら説明する。図６は本発明の実施の形態３にかかる不揮発性半導体装置におけるカラム選択ゲートの構成図を示している。
【００８５】
実施の形態１にかかる不揮発性半導体記憶装置においては、ワード線（ＷＬ０〜ＷＬｎ）端に配置されるＲＯＭにおいてワード線（ＷＬ０〜ＷＬｎ）ごとに異なるデータを記憶しており、入力ローアドレスごとに異なるデータを読み出すことができる。そして、ビット線（ＢＬ０〜ＢＬｍ）端に接続されるＲＯＭにおいては、ビット線（ＢＬ０〜ＢＬｍ）ごとに異なるデータを記憶している。このために、カラムアドレスごとに異なるデータを読み出すことができるようになっている。
【００８６】
したがって、メモリセルアレイ１のワード線本数が１０２４本の場合には、ＲＯＭ１６のビット線本数は１０本必要となり、データ入出力ビット幅が１６ビットの場合には、ＲＯＭ１７のワード線本数は１６本必要となることから、チップサイズの増加が無視できないメモリセル容量となってしまう。そこで本実施の形態３においては、ＲＯＭ１６及び１７について、セルサイズの小さな低耐圧トランジスタで形成し、高耐圧トランジスタのスイッチを介してワード線及びビット線と接続することによってチップサイズを増加させない点に特徴を有する。
【００８７】
ここで、周辺回路ブロック及び配線に故障がある場合を想定すると、メモリセルアレイ１で生じる不具合の症状としては以下の３種類となる。
【００８８】
すなわち、▲１▼特定ワード線又はビット線がどの入力アドレスにおいても選択されないという症状、▲２▼特定ワード線又はビット線が異なる入力アドレスにおいて複数回重複して選択されるという症状、及び▲３▼同一の入力アドレスで複数のワード線又はビット線が多重選択されるという症状の３つである。
【００８９】
▲１▼に示す故障が発生する原因としては、アドレスデコード後の選択信号配線が断線している場合、アドレスデコード後の信号が非活性レベルとなる縮退故障の場合、又はアドレスデコード以前のアドレス信号あるいはデコード回路内部ノードでの“０”又は“１”レベル縮退故障の場合が考えられる。
【００９０】
▲２▼又は▲３▼に示す故障が発生する原因としては、アドレスデコード後の選択信号配線間ショートがある場合、又はアドレスデコード以前のアドレス信号あるいはデコード回路内部ノードでの“０”又は“１”レベル縮退故障の場合が考えられる。
【００９１】
▲１▼の故障が発生した場合には、同一ワード線及び同一ビット線に接続されるＲＯＭデータとして“０”及び“１”の両方のデータを配置しておくことで検出可能である。
【００９２】
アドレスデコード後の選択信号配線間ショートにより▲２▼又は▲３▼の故障が発生した場合には、レイアウト的制約から、近接するワード線又はビット線間での故障となる。また、アドレスデコード以前のアドレス信号あるいはデコード回路内部ノードでの“０”又は“１”レベル縮退故障により、▲２▼又は▲３▼の故障が発生した場合には、任意のアドレス位置でのワード線又はビット線間で発生することはなく、規則性を持ったアドレス位置間での故障となる。
【００９３】
このように、メモリの回路あるいはレイアウト的特徴から、ＲＯＭに記憶するデータとしては、あらゆる組み合せを想定したデータである必要性はない。そこで、本実施の形態３においては、図６（ｂ）及び（ｃ）に示すように、かかる観点に鑑みたワード線（ＷＬ０〜ＷＬｎ）端に接続されるＲＯＭ６１の記憶データと、ビット線（ＢＬ０〜ＢＬｍ）端に接続されるＲＯＭ６２の記憶データを構成することになる。
【００９４】
具体的には、図６（ｂ）及び（ｃ）に示すように、ワード線（ＷＬ０〜ＷＬｎ）端に接続されるＲＯＭ６１においては、同一ワード線（ＷＬ０〜ＷＬｎ）上に“０”と“１”の両方のデータを配置するとともに、同一ビット線（ＢＬＲ０、ＢＬＲ１）上のメモリセルに対しては、２nビット間隔で同一のデータパターンを繰り返すことがないデータとし、ビット線（ＢＬ０〜ＢＬｍ）端に接続されるＲＯＭ６２においては、同一ビット線（ＢＬ０〜ＢＬｍ）上に“０”と“１”の両方のデータを配置するとともに、同一ワード線（ＷＬＲ０、ＷＬＲ１）上のメモリセルに対しては、２nビット間隔で同一のデータパターンを繰り返すことがないデータとしている。
【００９５】
このようにすることで、ＲＯＭ６１及びＲＯＭ６２に記憶されている記憶データを読み出すことにより、前記▲１▼〜▲３▼で説明したメモリ周辺回路の不具合を検出することが可能となる。
【００９６】
また、図６に示すように、ワード線端に接続されるＲＯＭ６１の記憶容量をビット線２本分、ビット線端に接続されるＲＯＭ６１の記憶容量をワード線２本分とする場合においては、スイッチを介してＲＯＭを配置するよりも、高耐圧トランジスタを用いてＲＯＭを形成する方がレイアウト面積を縮小することが可能となる。
【００９７】
すなわち、図７に示すように、ＲＯＭメモリセルを高耐圧トランジスタとすることで、ワード線端にはスイッチを介することなくＲＯＭ６１を配置することができ、ビット線端にもスイッチを介することなくＲＯＭ６２を配置することができるようになる。
【００９８】
また、図６（ｂ）に示すように、ＲＯＭ６１でのメモリセルデータは２ビット単位でビット線方向に“０”及び“１”データが連続しており、隣り合うメモリセルのドレインを共有化し、このドレインコンタクトの有無でデータを記憶することができる。したがって、メモリセルアレイ１のワード線ピッチでメモリセルトランジスタを配置することが容易となる。このような構成とすることにより、より少ないチップ面積で検査容易化を実現することができる。
【００９９】
ここで、図６（ｂ）及び（ｃ）に示すＲＯＭ６１及びＲＯＭ６２のデータを、入力ローアドレス又はカラムアドレスを順次増加させて読み出す場合には、ＲＯＭ６１及びＲＯＭ６２からの読み出しデータは同一となる。したがって、図４に示すように、ワード線（ＷＬ０〜ＷＬｎ）端にのみＲＯＭ６１を接続し、テスト機能付きカラム選択ゲート４０を用いた構成とすることにより、メモリセル周辺回路ブロック及び配線に不具合がないか否かの検査を行うことができる。
【０１００】
以上のように本実施の形態３によれば、ＲＯＭ６１及び６２について高耐圧トランジスタで形成し、高耐圧トランジスタのスイッチを不要とすることによって、検査容易化のためにチップサイズを増加させることがなく、よりコストの低減を図ることが可能となる。
【０１０１】
（実施の形態４）
以下、本発明の実施の形態４にかかる不揮発性半導体装置について、図面を参照しながら説明する。本実施の形態４においては、検査容易化実現のために必要とされるＲＯＭ容量を、より小さな面積で実現するための方策について説明する。
【０１０２】
デコーダチェックにおける検査容易化のために追加する回路は、製品検査においてのみ用いられる回路であり、検査実行時における印加電圧及び検査速度のみの動作保証を必要とする回路である。したがって、ＲＯＭに記憶されるデータは、検査のためにあらかじめ決められた値でよいため、ＲＯＭのメモリセルにデータを記憶する手段として多値データ記憶を用いることによって、検査容易化のための追加回路規模を縮小することが可能となる。
【０１０３】
具体的には、図８を参照しながら説明する。図８は本発明の実施の形態４にかかる不揮発性半導体装置におけるＲＯＭメモリセルの動作概念の説明図である。図８においては、２ビットのデータを１つのメモリセルに記憶する場合における記憶データに応じたメモリセル電流を示している。２ビットの記憶データが“１１”の場合には、セル電流は零であり、２ビットの記憶データ“０１”、“１０”、及び“００”となるにつれて、セル電流は順次大きくなっている。
【０１０４】
このようなセル電流を実現する手段としては、例えば２ビットの記憶データ“００”、“０１”、及び“１０”に応じてメモリセルのサイズを変えるという手段が考えられる。また、２ビットの記憶データ“１１”に対応するメモリセルは、メモリセルのビット線に対するドレインコンタクトを無くすることで実現することが可能である。
【０１０５】
また、スイッチを介してワード線端及びビット線端にＲＯＭを接続することから、ＲＯＭ内に配置されたメモリセルは低耐圧トランジスタで構成することが可能である。このため、メモリセルアレイ１におけるＸ方向及びＹ方向ピッチに対して、ＲＯＭメモリセルサイズを変えて、複数のセル電流値を有するメモリセルを構成するということは容易に実現することができることになる。
【０１０６】
また、図８に示すような多値データ記憶手段によりデータが記憶されたメモリセルからの読み出しにおいては、図９に示す多値データ読み出し回路を用いることになる。図９は本発明の実施の形態４にかかる不揮発性半導体装置における多値データ読み出し回路の構成図である。
【０１０７】
図９において、９１、９２及び９３は電流分配回路であり、メモリセルと等価な電流を電流比較回路９４、９５及び９６に与える。Ｒｅｆ１、Ｒｅｆ２及びＲｅｆ３は、図８に示す２ビットの記憶データに対応した４種類のメモリセルの中間に位置するファレンス電流源であり、電流比較回路９４、９５及び９６により、電流分配回路９１、９２及び９３を介して与えられるメモリセルと等価な電流と比較される。また、９７はデコード回路であり、電流比較回路９４、９５及び９６の出力をデコードすることにより、メモリセルに記憶された２ビットのデータＤｏｕｔ１及びＤｏｕｔ２を出力する。
【０１０８】
このように、低耐圧トランジスタを用いたＲＯＭメモリセルとすることにより、フラッシュメモリセルのセル配置ピッチ内で多値データ記憶手段を用いたＲＯＭメモリセルを構成できるとともに、検査条件下でのみ動作保証可能な精度で多値データ読み出し回路を構成することにより、簡単な回路構成でチップサイズの増加を抑えることが可能となる。
【０１０９】
多値データ記憶手段を用いる構成におけるＲＯＭをワード線（ＷＬ０〜ＷＬｎ）端に接続する場合においても、ＲＯＭメモリセルの記憶データはこれまで説明してきた内容と同一である。したがって、図４に示すように、ワード線（ＷＬ０〜ＷＬｎ）端にＲＯＭ１６を接続し、テスト機能付きカラム選択ゲート４０を用いる構成とすることにより、メモリセル周辺回路ブロック及び配線に不具合がないことの検査を行うことができることは明らかである。
【０１１０】
また上述したように、メモリセルアレイに接続されたＲＯＭデータは製品検査時のみ読み出されるものであり、製品検査条件でのみ動作保証できるものであれば良いことから、図９に示す読み出し回路は簡単な構成で実現できる。
【０１１１】
以上のように本実施の形態５によれば、ＲＯＭでのデータ記憶手段として多値データ記憶手段を用いることにより、検査容易化のための回路規模を縮小することができ、よりコストの低減を図ることが可能となる。
【０１１２】
（実施の形態５）
以下、本発明の実施の形態５にかかる不揮発性半導体装置について、図面を参照しながら説明する。図１０は本発明の実施の形態５にかかる不揮発性半導体装置におけるＲＯＭメモリセルの構成図を示している。
【０１１３】
実施の形態１から４においては、フラッシュメモリセルの検査簡略化のために、ワード線端及びビット線端にＲＯＭを配置する手段に関して説明を行ってきた。本実施の形態５においては、検査容易化のために追加する回路によるチップ面積の増加を最小限に抑えるべく、フラッシュメモリセルを用いてＲＯＭを構成する点に特徴を有する。こうすることで、メモリセルアレイ１とＲＯＭ間の分離領域が不要となる等、レイアウトサイズの縮小が可能であることに加えて、メモリセルレイアウトが容易となり、メモリセルアレイにおけるレイアウト繰り返し性が確保でき、製造面におけるメリットも大きくなる。
【０１１４】
図１０（ａ）は一般的なフラッシュメモリセルの構造を示すものである。図１０（ａ）において、基板１００の表面に高濃度不純物領域であるソース１０１及びドレイン１０２が形成されており、ソース１０１及びドレイン１０２間にはチャネル層１０３が形成されている。チャネル１０３上には絶縁膜１０４を介してフローティングゲート１０５が形成され、フローティングゲート１０５上には絶縁膜１０６を介してコントロールゲート１０７が形成されている。
【０１１５】
このような構造を有するフラッシュメモリセルにおいては、フローティングゲート１０５に蓄積される電荷に応じてメモリセルのしきい値が変化する。メモリセルのしきい値が、コントロールゲート１０７に印加される読み出し時の電圧によって、メモリセルのソース１０１とドレイン１０２の間に電流が流れる状態にある場合にはデータ“０”の記憶状態であり、ソース１０１とドレイン１０２の間に電流が流れない状態にある場合には、データ“１”の記憶状態である。
【０１１６】
メモリセルアレイ１の構成は、図１４に示すように、ビット線上の隣り合うメモリセルのドレインは共有化されてビット線に接続されているため、１ビット単位でビット線とのコンタクトの有無を制御することはできない。このために、ＲＯＭで用いられるドレインコンタクトの有無でデータ“０”又は“１”を記憶するコンタクト方式を採用することはできない。
【０１１７】
また、フラッシュメモリは、製造工程における配線工程で紫外線照射されるため、製造工程修了時点において、フローティングゲート１０５の蓄積電荷は零となっている。この状態は、一般にはコントロールゲート１０７に印加される読み出し時の電圧により、メモリセルのソース１０１とドレイン１０２の間に電流が流れる状態となる。
【０１１８】
したがって、製造工程修了時点において、コントロールゲート１０７に読み出し時の電圧を印加した場合においても、メモリセルのソース１０１とドレイン１０２の間に電流が流れない状態のメモリセルを作ることにより、フラッシュメモリセルを用いたＲＯＭを構成することが可能となる。
【０１１９】
図１０（ｂ）は、フローティングゲートを形成しないメモリセルの構成を示している。図１０（ａ）に示すメモリセルでのフローティングゲート１０５形成時に、図１０（ｂ）に示すメモリセルにおいては、フローティングゲートの材料となるポリシリコンをエッチングするマスクパターンとしておくことにより、図１０（ｂ）に示す構造のメモリセルを作成することができる。図１０（ｂ）に示すメモリセルはゲート酸化膜が極端に厚いトランジスタとなり、読み出しバイアス条件下での電流が図１０（ａ）に示すフラッシュメモリセルに比べて少なくなるメモリセル状態を作ることができる。
【０１２０】
また、図１０（ｃ）に示す構造のメモリセルは、図１０（ａ）及び図１０（ｂ）に示すチャネル領域１０３を形成しない構造のメモリセルである。このような構造とすることにより、図１０（ｂ）と同様に、読み出しバイアス条件下での電流が図１０（ａ）に示すフラッシュメモリセルに比べて少なくなるメモリセル状態を作ることができる。
【０１２１】
さらに、図１０（ｄ）に示す構造のメモリセルは、図１０（ｂ）に示すフローティングゲートを削除したメモリセル構造において、チャネル領域を形成しない構造のメモリセルである。このような構造とすることにより、読み出しバイアス条件下での電流が図１０（ｂ）及び図１０（ｃ）に比べ、さらに少なくなる。
【０１２２】
図１０（ａ）、図１０（ｂ）、図１０（ｃ）又は図１０（ｄ）に示す構造のメモリセルを、ＲＯＭの記憶データ“１”及び“０“に対応させて配置することにより、フラッシュメモリセル及びフラッシュメモリセルの構造を変更したメモリセルを用いて、製造工程完了後に、任意のデータパターンを有するＲＯＭを形成することができる。
【０１２３】
図１０に示すフラッシュメモリセル及びフラッシュメモリセルの構造を変更したメモリセルを配置したＲＯＭを、フラッシュメモリセル１のワード線（ＷＬ０〜ＷＬｎ）端及びビット線（ＢＬ０〜ＢＬｍ）端に接続する場合には、図１に示すスイッチ１８及び１９が不要となる。したがって、これらのＲＯＭは、図６に示すように、メモリセルアレイに直接接続することができる。
【０１２４】
図１１は本発明の実施の形態５にかかる不揮発性半導体装置におけるメモリセルアレイ１及びＲＯＭセルアレイの構成図である。図１１において、フラッシュメモリセル及びフラッシュメモリセルの構造を変更したメモリセルを配置したＲＯＭを用いて、図６に示す構成を用いたフラッシュメモリセルアレイ１、ＲＯＭ６１、ＲＯＭ６２及びテストローデコーダ６５の接続を示す。
【０１２５】
図１１において、ＲＯＭ６１及びＲＯＭ６２に用いるフラッシュメモリセルの構造を変更したメモリセルは、図１０（ｃ）に示す構造のものとした場合を示している。図１１からも明らかなように、メモリセル配置においては、フラッシュメモリセルアレイ１とＲＯＭ６１及びＲＯＭ６２の区別はなく、フラッシュメモリセルアレイ１の容量が大きくなった場合と同様のセル配置となる。
【０１２６】
また、ＲＯＭに記憶されるデータは図１で示すＲＯＭの内容と同じであり、フラッシュメモリセル１のワード線（ＷＬ０〜ＷＬｎ）端及びビット線（ＢＬ０〜ＢＬｍ）端に接続されたＲＯＭのデータを読み出すことにより、メモリ周辺回路および配線に不具合がないことの検査が可能なこと、及び図４に示すように、ワード線（ＷＬ０〜ＷＬｎ）端にＲＯＭ６１を接続し、テスト機能付きカラム選択ゲート４０を用いる構成とすることにより、メモリセル周辺回路ブロック及び配線に不具合がないか否かの検査を行うことができることは言うまでもない。
【０１２７】
また、ＲＯＭをフラッシュメモリセル及びフラッシュメモリセルの構造を変更したメモリセルで構成する場合においては、メモリセルアレイ１とＲＯＭ間における分離のための領域が不要となり、ＲＯＭ面積を縮小することができる。
【０１２８】
そして、メモリセルアレイ１と同一のピッチでＲＯＭメモリセルを配置することが可能となり、パターン形成の精度が向上するため、歩留りの向上に有効である。
【０１２９】
さらに、これらのＲＯＭは検査におけるデコーダチェックのみに使用されるものであるため、検査が完了した後には、メモリセルアレイ１と同一のメモリセル構造を有するメモリセルを冗長情報記憶や、チップ固有データ記憶等、他の目的に使用することができ、極めて有用である。
【０１３０】
前述のように、図１０に示すフラッシュメモリセルの構造を変更したメモリセル（ｂ）、（ｃ）及び（ｄ）においては、フラッシュメモリセル（ａ）に対して３種類の異なるセル電流を有するメモリセルを実現している。したがって、これらの４種類のセルをＲＯＭの記憶データに応じて配置することにより、１つのメモリセルで２ビットの情報を記憶する多値記憶手段を用いたＲＯＭを実現することができる。図８に示す２ビットの記憶データに応じて、図１０に示した、異なる４種類のセル電流を有するメモリセルを選択して配置することにより、２ビットの多値データ記憶が可能となる。
【０１３１】
同様に、図９に示す多値データ読み出し回路において、リファレンスの電流値を、図１０に示す４種類のメモリセル構造でのセル電流に従った値とすることにより、多値のデータ読み出しを行うことができる。
【０１３２】
多値データ記憶手段を用いたＲＯＭにおいても、記憶されるデータは図１で示すＲＯＭの内容と同じであり、フラッシュメモリセル１のワード線（ＷＬ０〜ＷＬｎ）端およびビット線（ＢＬ０〜ＢＬｍ）端に接続されたＲＯＭのデータを読み出すことにより、メモリ周辺回路及び配線に不具合がないか否かの検査が可能なこと、及び図４に示すように、ワード線（ＷＬ０〜ＷＬｎ）端にＲＯＭ６１を接続し、テスト機能付きカラム選択ゲート４０を用いる構成とすることにより、メモリセル周辺回路ブロック及び配線に不具合がないか否かの検査を行うことができることは明らかである。
【０１３３】
以上のように本実施の形態５によれば、不揮発性半導体記憶装置の検査におけるメモリ周辺回路ブロック及び配線の検査であるデコーダチェックを、フラッシュメモリセルアレイのワード線端及びビット線端に接続されたＲＯＭの読み出しを行うだけで実現できることから、検査の短縮化を図ることが可能となる。
【０１３４】
（実施の形態６）
以下、本発明の実施の形態６にかかる不揮発性半導体装置の検査方法について、図面を参照しながら説明する。図１２は本発明の実施の形態６にかかる不揮発性半導体装置（フラッシュメモリ）の検査方法の処理流れ図である。
【０１３５】
図１２（ａ）には、一般的なフラッシュメモリの検査処理の流れ図を示している。上述したように、フラッシュメモリは製造工程における配線工程で紫外線を照射されるため、製造修了後の全てのメモリセルにおいて、フローティングゲートには電荷がない状態となっている。したがって、コンタクトテストの後に全てのメモリセルに対して読み出し動作を行いい、配線等の不良を検査初期段階で検出している。
【０１３６】
読み出しテストをパスしたチップに対して、全てのメモリセルに対する書き込み、及び消去テストが実施される。このテストをパスしたチップに対して、メモリ周辺回路及び配線の検査であるデコーダチェックが実施される。
【０１３７】
ここで、デコーダチェックは、メモリセルに対する書き込み動作を必要としているため、多くの検査時間が必要とされているとともに、次の検査のために書き込んだデータを消去する必要があった。
【０１３８】
そこで、デコーダチェックをパスしたチップに対して消去動作を行った後に、チェッカーデータの書き込みテスト、及び消去後におけるチェッカーバー書き込みテストを行い、パスしたチップに対しては全てのメモリセルを書き込み状態として検査を終了する。
【０１３９】
図１２（ｂ）に本発明の実施の形態６にかかる不揮発性半導体装置（フラッシュメモリ）の検査方法の処理流れ図を示している。図１２（ｂ）においては、コンタクトテストの後にデコーダテストを行っている。かかるデコーダテストは、前述したように、メモリセルアレイに接続されたＲＯＭデータを読み出すものである。
【０１４０】
かかるデコーダチェックを行うことにより、メモリ周辺回路ブロック及び配線の不良検査を行うことができるとともに、メモリセルアレイ内のワード線、ソース線及びビット線の配線不具合を検査することができる。このため、図１２（ａ）において、書き込み及び消去を行った後に検出されていた不良を、読み出し動作での短時間の検査で、初期の段階で検出することができる。
【０１４１】
デコーダチェックをパスしたチップに対しては、図１２（ａ）に示すフローでのデコーダチェック及び消去を除く検査が実施される。
【０１４２】
以上のように本実施の形態６によれば、検査時間の短縮化を実現するとともに、不良チップを検査の初期段階で検出することができることから、検査コストの低減を図ることが可能となる。
【０１４３】
【発明の効果】
以上のように本発明にかかる不揮発性半導体記憶装置によれば、メモリセルアレイのワード線端及びビット線端に接続されたＲＯＭの記憶データの読み出しを行うだけで、不揮発性半導体記憶装置におけるメモリ周辺回路ブロック及び配線の検査を行うことが可能となり、検査時間の短縮及びコスト低減を図ることが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる不揮発性半導体記憶装置の構成図
【図２】 本発明の実施の形態１にかかる不揮発性半導体記憶装置におけるメモリセルアレイ及びＲＯＭセルアレイの構成図
【図３】 本発明の実施の形態１にかかる不揮発性半導体記憶装置におけるカラム選択ゲートの構成図
【図４】 本発明の実施の形態２にかかる不揮発性半導体記憶装置の構成図
【図５】 本発明の実施の形態２にかかる不揮発性半導体記憶装置にかかるテスト機能付きカラム選択ゲートの構成図
【図６】 本発明の実施の形態３にかかる不揮発性半導体記憶装置におけるカラム選択ゲートの構成図
【図７】 本発明の実施の形態３にかかる不揮発性半導体記憶装置にかかるメモリセルアレイ及びＲＯＭセルアレイの構成図
【図８】 本発明の実施の形態４にかかる不揮発性半導体記憶装置におけるＲＯＭメモリセルの動作概念の説明図
【図９】 本発明の実施の形態４にかかる不揮発性半導体記憶装置における多値データ読み出し回路の構成図
【図１０】 本発明の実施の形態５にかかる不揮発性半導体記憶装置におけるＲＯＭメモリセル構成図
【図１１】 本発明の実施の形態５にかかる不揮発性半導体記憶装置におけるメモリセルアレイ及びＲＯＭセルアレイの構成図
【図１２】 本発明の実施の形態６にかかる不揮発性半導体記憶装置における検査方法の処理流れ図
【図１３】 従来の不揮発性半導体記憶装置の構成図
【図１４】 従来の不揮発性半導体記憶装置におけるメモリセルアレイの構成図
【図１５】 従来の不揮発性半導体記憶装置の検査方法におけるデコーダチェックの説明図
【符号の説明】
１ メモリセルアレイ
２ ローアドレスバッファ
３ ローデコーダ
４ カラムアドレスバッファ
５ カラムデコーダ
６、２１ カラム選択ゲート
７ 読み出し回路
８ 読み出しデータ出力バッファ
９ 書き込みデータ入力バッファ
１０ 書き込み回路
１１ アドレス入力端子
１２ データ入力端子
１３ 制御信号入力端子
１４ 制御信号発生回路
１５ 電圧発生回路
１６、１７、６１、６２ ＲＯＭ
１８、１９ スイッチ
２０ テストローデコーダ
３０ カラム選択信号
３１ テスト信号
３２、３３、５０ トランスファゲート
４０、６３ テスト機能付きカラム選択回路
６５ テストローデコーダ
９１、９２、９３ 電流分配器
９４、９５、９６ 電流比較器
９７ デコーダ
１００ 半導体基板
１０１ ソース
１０２ ドレイン
１０３ チャネル領域
１０４、１０６ 絶縁膜
１０５ フローティングゲート
１０６ 絶縁膜
１０７ コントロールゲート
Claims (6)
- 二重ゲート構造を有するメモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイ内において同一行に配置されたメモリセルのコントロールゲートが共通に接続され、第１のローデコーダに接続される第１のワード線と前記メモリセルアレイ内において同一列に配置されたメモリセルのドレインが共通に接続され、カラム選択ゲートに接続される第１のビット線とを備えた不揮発性半導体記憶装置であって、
同一行に配置されたメモリセルのゲートが共通接続される第２のワード線と、同一列に配置されたメモリセルのドレインが共通接続される第２のビット線を備えた第１のＲＯＭと、
同一行に配置されたメモリセルのゲートが共通接続される第３のワード線と、同一列に配置されたメモリセルのドレインが共通接続される第３のビット線を備えた第２のＲＯＭと、
前記メモリセルアレイと前記第１のＲＯＭとの間に配置された第１のスイッチと、
前記メモリセルアレイと前記第２のＲＯＭとの間に配置された第２のスイッチとを備え、
検査時において、前記第１のスイッチ及び前記第２のスイッチを制御することにより、前記第１のＲＯＭ及び前記第２のＲＯＭからのデータを読み出すことができるように制御する制御手段を備えることを特徴とする不揮発性半導体記憶装置。 - 前記第１のスイッチを制御することにより、前記第１のワード線と前記第２のワード線とを接続又は遮断することができる請求項１記載の不揮発性半導体装置。
- 前記第２のスイッチを制御することにより、前記第１のビット線と前記第３のビット線とを接続又は遮断することができる請求項１記載の不揮発性半導体装置。
- 前記第１のスイッチ及び前記第２のスイッチが高耐圧トランジスタである請求項１記載の不揮発性半導体装置。
- 前記第１のＲＯＭ及び前記第２のＲＯＭに配置されるメモリセルが、前記第１のスイッチ及び前記第２のスイッチを構成するトランジスタよりも低い耐圧のトランジスタで構成される請求項１記載の不揮発性半導体装置。
- 検査時において、前記第３のワード線を選択することができる第２のローデコーダをさらに備えることを特徴とする請求項１記載の不揮発性半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001174587A JP4209598B2 (ja) | 2001-06-08 | 2001-06-08 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001174587A JP4209598B2 (ja) | 2001-06-08 | 2001-06-08 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002367399A JP2002367399A (ja) | 2002-12-20 |
| JP4209598B2 true JP4209598B2 (ja) | 2009-01-14 |
Family
ID=19015855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001174587A Expired - Fee Related JP4209598B2 (ja) | 2001-06-08 | 2001-06-08 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4209598B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5003106B2 (ja) * | 2006-11-06 | 2012-08-15 | セイコーエプソン株式会社 | 記憶回路の検査方法 |
| KR101028901B1 (ko) * | 2009-02-05 | 2011-04-12 | (주)인디링스 | 메모리 장치, 메모리 관리 장치 및 메모리 관리 방법 |
| JP2009158094A (ja) * | 2009-04-14 | 2009-07-16 | Renesas Technology Corp | 不揮発性記憶装置 |
| KR102252687B1 (ko) * | 2014-08-18 | 2021-05-18 | 삼성전자주식회사 | 복수의 테스트 유닛들을 동시에 단락 테스트하는 테스트 시스템 및 복수의 테스트 유닛들을 동시에 개방 테스트하는 테스트 시스템 |
-
2001
- 2001-06-08 JP JP2001174587A patent/JP4209598B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002367399A (ja) | 2002-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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