JP5003106B2 - 記憶回路の検査方法 - Google Patents

Description

本発明は、温度補償型の水晶発振装置において、温度補償用データを書き込むための記憶部、並びに、当該記憶部に関連する配線及び端子を有する記憶回路における、前記配線及び端子の良否を判断する記憶回路の検査方法に関する。

近年、水晶発振装置の中で温度補償型の水晶発振装置（ＴＣＸＯ）が使われることが多くなっている。温度補償型の水晶発振装置は内部に不揮発性メモリを備え、ここには温度補償データが保存されている。一方、温度補償型の水晶発振器の製造工程において、不揮発性メモリに書き込まれた温度補償データが正しか否か検査を行っているが、不揮発性メモリを含む記憶回路全体の検査方法に関しては様々な方法が提案されている。 例えば、従来の記憶回路の検査方法の一例を示せば、前記記憶回路に前記温度補償用データを書き込むことに先立ち行われ、具体的には、温度補償用データの書き込みを制御するための制御信号を出力する制御回路に、例えば、温度が２０度のときの温度補償用データ、温度が３０度のときの温度補償用データ、．．．を順次与え、各温度補償用データに基づき前記制御回路が出力する前記制御信号が安定した後に、当該制御信号をモニターすることにより、前記記憶回路内の配線及び端子に不具合が無いかどうかを検査するといった方法である。また、特許文献１及び特許文献２には、基板に実装された不揮発性メモリのデータピン或いはアドレスピンと基板との接続状態を含め、不揮発性メモリを含む記憶回路全体を検査する方法が開示されており、具体的には不揮発性メモリに特定のデータを書き込んだ後にこれを読み出して照合するといった方法が採られている。

特開平１０−３１２３３６号公報 特開２０００−２５１４９９号公報

しかしながら、上記した従来の記憶回路の検査方法では、前記温度補償用データを与えてから前記制御信号が安定するまでの時間が長いことから、前記記憶回路内の前記配線及び前記端子を検査するための所要時間が長くなるという問題があった。また、特許文献１、２に開示された検査方法は、不揮発性メモリにデータを書き込んだ後に再びこれを読み出して照合するといった方法であり、検査時間が長くなることに加え、１回しか書き込みができないタイプの不揮発性メモリには採用することができない。

上記した問題を解決すべく、本発明に係る記憶回路の検査方法は、
各メモリセルが、データを表すためのｎ個（ｎは２以上の整数）のビットのうちの一のビットを記憶するｎ個のメモリセルを有する記憶部と、
各フリップフロップが、前記ｎ個のメモリセルのうちの一のメモリセルに対応する、直列接続されたｎ個のフリップフロップを有するシフトレジスタであって、初期時に、各フリップフロップが当該フリップフロップに対応する一のメモリセルから一のビットをロードすることにより前記ｎ個のメモリセルの初期時のデータをロードし、当該ロードされた初期時のデータを１ビット毎にシフトしかつ出力する前記シフトレジスタと、
前記記憶部、前記シフトレジスタ、前記記憶部及び前記シフトレジスタに関連する配線、並びに、当該配線と外部との接続のための端子が設けられた基板と、
を含む記憶回路における、前記シフトレジスタから出力されるｎ個のビットにより規定されるデータが、前記ｎ個のメモリセルの前記初期時のデータと同一であるとき、前記配線及び前記端子に不具合が無いと判断する判断工程を含む。

上記した本発明に係る記憶回路の検査方法によれば、前記判断工程は、前記シフトレジスタから出力されるｎ個のビットにより規定されるデータが、前記記憶部内の前記ｎ個のフリップフロップの前記初期時のデータと同一であるとき、前記記憶部及び前記シフトレジスタに関連する配線、並びに、当該配線と外部との接続のための端子に不具合が無いと判断することにより、従来のような、温度補償用データを与え、かつ、当該温度補償用データに基づく制御信号をモニターすることを必要としないことから、従来に比して、記憶回路の検査に掛かる時間を短縮することが可能となる。

上記した本発明に係る記憶回路の検査方法は、
前記ｎ個のメモリセルの前記初期データは、全てのビットが１及び０の一方の値からなり、
前記シフトレジスタは、さらに、前記ｎ個のフリップフロップのうちの先頭のフリップフロップの前に位置する第１のフリップフロップと、最後尾のフリップフロップの後に位置する第２のフリップフロップと、を有し、
前記記憶回路は、さらに、前記第１、第２のフリップフロップに１及び０の他方の値を設定する設定部を含み、
前記判断工程は、前記シフトレジスタから出力される（ｎ＋２）個のビットにより規定されるデータが、前記ｎ個のメモリセルの前記初期時のデータ、前記第１のフリップフロップに設定された値、及び、前記第２のフリップフロップに設定された値の組み合わせと同一であるとき、前記配線及び前記端子に不具合が無いと判断する判断工程を含む。

本発明に係る記憶回路の検査方法の実施例について図面を参照して説明する。

《構成》
図１は、発振装置の実施例の構成を示す。発振装置ＯＳＤは、図１に示されるように、記憶回路ＭＥと、データセレクタ回路ＤＳと、Ｄ／Ａコンバータ回路ＣＯと、温度補償信号発生回路ＧＥと、発振回路ＯＳとを含む。

記憶回路ＭＥは、（１）検査装置ＩＮＳ（図２に図示。）から受けるデータ信号ＤＴにより規定される温度補償用データＴＣを当該記憶回路ＭＥに書き込むことに先立ち当該温度補償用データＴＣを用いてエミュレーションを行うこと、（２）前記温度補償用データＴＣを前記記憶回路ＭＥに書き込むこと、及び、（３）前記記憶回路ＭＥに書き込んだ前記温度補償用データＴＣを読み出して前記発振回路ＯＳの温度補償を行うこと等のために用いられる。

記憶回路ＭＥが、（１）前記エミュレーション、（２）前記書き込み、及び、（３）前記温度補償のいずれの動作を行うかは、モード設定信号ＭＳ（図３に図示。）及びデータ信号ＤＴにより規定される。

データセレクタ回路ＤＳは、（１）前記エミュレーション、（３）前記温度補償の切り換えを行うべく、検査装置ＩＮＳからのデータ信号ＤＴ、即ち、温度補償用データＴＣを温度補償信号発生回路ＧＥに向けて転送するため経路（バス）、又は、前記記憶回路ＭＥに書き込まれている温度補償用データＴＣを温度補償信号発生回路ＧＥに向けて転送するための経路（バス）を確立するための処理を行う。

Ｄ／Ａコンバータ回路ＣＯは、（１）前記エミュレーションのとき、又は、（３）前記温度補償のとき、前記検査装置ＩＮＳ又は前記記憶回路ＭＥから、データセレクタ回路ＤＳを経由して受け取る、デジタル形式である温度補償用データＴＣをアナログ形式の温度補償用データＴＣＡに変換し、当該アナログ形式の温度補償用データＴＣＡを温度補償信号発生回路ＧＥに出力する。

温度補償信号発生回路ＧＥは、前記アナログ形式である温度補償用データＴＣＡに基づき、温度補償のための制御信号ＣＮＴを生成し、当該生成された制御信号ＣＮＴを発振回路ＯＳに出力する。

発振回路ＯＳは、前記制御信号ＣＮＴに従って、発振信号ＯＳＣの生成の際に温度補償を行う。

図２は、発振装置を基板上に配置した概略図を示したものである。上記した記憶回路ＭＥ〜発振回路ＯＳは、図２に示されるように、基板ＳＢ上に配置されている。基板ＳＢ上には、例えば、記憶回路ＭＥと検査装置ＩＮＳとを機械的に及び電気的に接続するための端子Ｔ１、Ｔ２、Ｔ３が設けられている。端子Ｔ１は、記憶回路ＭＥ内のデータ信号ＤＴのための配線Ｗ１（図３に図示。）を外部の検査装置ＩＮＳと接続する機能を有し、また、端子Ｔ２は、記憶回路ＭＥ内のクロック信号ＣＫのための配線Ｗ２（図３に図示。）を検査装置ＩＮＳと接続する機能を有し、端子Ｔ３は、記憶回路ＭＥ内のモード設定信号ＭＳのための配線Ｗ３（図３に図示。）を検査装置ＩＮＳと接続する機能を有する。

図３は、記憶回路の実施例の構成を示し、また、図４は、記憶回路の実施例の詳細な構成を示したものである。記憶回路ＭＥは、図３に示されるように、データ信号ＤＴと、クロック信号ＣＫと、モード設定信号ＭＳとが入力され、これら３つの信号ＤＴ、ＣＫ、ＭＳに従って動作すべく、記憶部ＲＭと、シフトレジスタＳＲと、モード制御信号発生部ＭＧと、Ｉ／Ｏセレクタ部ＩＯＳと、論理積素子ＡＤと、反転素子ＩＮとを有する。

記憶部ＲＭは、例えば、ヒューズＲＯＭのようなワンタイムＲＯＭ（１回のみ書き込みが可能な不揮発性メモリ）であり、ｎ個（ｎは任意の正の整数）のメモリセルＭＣ１〜ＭＣｎを有する。メモリセルＭＣ１〜ＭＣｎは、それぞれ、一ビットの情報を記憶し、これにより記憶部ＲＭ全体としてｎビットの情報を記憶している。ここで、メモリセルＭＣ１〜ＭＣｎに本来のデータ、即ち、温度補償用データＴＣが書き込まれる前の初期時には、全てのメモリセルＭＣ１〜ＭＣｎの各ビットは、当該記憶部ＲＭに製造上の不具合が無い限り、全て「０」、即ち、「０」、「０」、．．．、「０」になっているものとして説明する。

シフトレジスタＳＲは、図３及び図４に示されるように、直列接続されたｎ個のレジスタセルＲＣ１〜ＲＣｎを有する（ここで、レジスタセルＲＣ１は、先頭であり、レジスタセルＲＣｎは、最後尾である。）。ｎ個のレジスタセルＲＣ１〜ＲＣｎは、記憶部ＲＭ内のｎ個のメモリセルＭＣ１〜ＭＣｎに対応し、ｎ本のバスＢＳ１〜ＢＳｎによってｎ個のメモリセルＭＣ１〜ＭＣｎに接続されている。レジスタセルＲＣ１〜ＲＣｎは、ｎ個のセレクタＳＬ１〜ＳＬｎ、及び、ｎ個のフリップフロップＦＦ１〜ＦＦｎからなる。より正確には、各レジスタセルは、セレクタ及びフリップフロップの一組からなり、例えば、レジスタセルＲＣ１は、セレクタＳＬ１とフリップフロップＦＦ１とからなる。

シフトレジスタＳＲは、さらに、図４に示されるように、先頭のレジスタセルＲＣ１の前段に第１のレジスタセルＲＣｈを有し、また、最後尾のレジスタセルＲＣｎの後段に第２のレジスタセルＲＣｆを有する。第１のレジスタセルＲＣｈは、第１のセレクタＳＬｈ及び第１のフリップフロップＦＦｈからなり、また、第２のレジスタセルＲＣｆは、第２のセレクタＳＬｆ及び第２のフリップフロップＦＦｆからなる。

セレクタＳＬ１〜ＳＬｎ、及び第２のセレクタＳＬｆは、それぞれ、入力端「０」に、前段のフリップフロップからビットの入力を受け、例えば、セレクタＳＬ２は、前段のフリップフロップＦＦ１からビットの入力を受ける。他方で、第１のセレクタＳＬｈは、その入力端「０」に、論理積素子ＡＤから出力されるデータ信号ＤＴｉｎ（後述）が入力されている。

また、セレクタＳＬ１〜ＳＬｎは、それぞれ、入力端「１」に、記憶部ＲＭ内のメモリセルＭＣ１〜ＭＣｎからバスＢＳ１〜ＢＳｎを介してビットの入力を受け、例えば、セレクタＳＬ２は、バスＢＳ２を介してメモリセルＭＣ２からビットの入力を受ける。他方で、第１、第２のセレクタＳＬｈ、ＳＬｆは、それぞれ、入力端「１」に、電源電位ＶＤＤが印加されており、入力端「１」が選択されたときには、第１、第２のフリップフロップＦＦｈ、ＦＦｆは、上記したメモリセルＭＣ１〜ＭＣｎの初期時における「０」とは反対の「１」を出力することが可能となる。

セレクタＳＬ１〜ＳＬｎ及び第１、第２のセレクタＳＬｈ、ＳＬｆは、モード制御信号発生部ＭＧから出力されるロード信号ＬＤが「０」のときには、入力端「０」に入力されているビットを選択出力し、他方で、ロード信号ＬＤが「１」のときには、入力端「１」に入力されているビットを選択出力する。

フリップフロップＦＦ１〜ＦＦｎ及び第１、第２のフリップフロップＦＦｈ、ＦＦｆは、Ｄ型フリップフロップであり、それぞれ、入力されるビットをクロック信号ＣＫにてラッチした信号を後段に出力する。

Ｉ／Ｏセレクタ部ＩＯＳは、モード制御信号発生部ＭＧから出力される読出制御信号ＲＣに従って、シフトレジスタＳＲ内の最後尾のフリップフロップ、即ち、第２のフリップフロップＦＦｈから出力されるビット、即ち、データ信号ＤＴｏｕｔを構成するビットを、データ信号ＤＴの端子Ｔ１に帰還し、又は、帰還しない機能を有する。データ信号ＤＴｏｕｔの端子Ｔ１への帰還により、検査装置ＩＮＳは、端子Ｔ１でデータ信号ＤＴｏｕｔをモニターすることが可能となる。

モード制御信号発生部ＭＧは、前記検査装置ＩＮＳ（図２に図示。）から、データ信号ＤＴ、クロック信号ＣＫ、及びモード設定信号ＭＳの入力を受け、また、上記したロード信号ＬＤ、及び読出制御信号ＲＣを出力する。

論理積素子ＡＤは、シフトレジスタＳＲの前段に、即ち、シフトレジスタＳＲ内の先頭である第１のセレクタＳＬｈの前段に設けられており、前記検査装置ＩＮＳから、データ信号ＤＴの入力を受け、かつ、反転素子ＩＮから反転された読出制御信号ＲＣの入力を受け、当該データ信号ＤＴおよび当該反転された読出制御信号ＲＣに論理積を施し、その結果であるデータ信号ＤＴｉｎを、シフトレジスタＳＲ内の第１のセレクタＳＬｈに出力する。

反転素子ＩＮは、検査装置ＩＮＳからのデータ信号ＤＴがシフトレジスタＳＲに入来することを許可及び禁止すべく、モード制御信号発生部ＭＧから出力される読出制御信号ＲＣの入力を受け、反転された読出制御信号ＲＣを論理積素子ＡＤに出力する。ここで、反転素子ＩＮは、「１」の読出制御信号ＲＣの入力を受け、「０」である反転後の読出制御信号ＲＣを論理積素子ＡＤに出力することにより、データ信号ＤＴがシフトレジスタＳＲに入力されるのを禁止する。

《動作》
図５は、記憶回路の検査方法のタイミングチャートを示したものである。以下、記憶回路の検査方法について図５を参照して説明する。

時刻ｔ１：モード設定信号ＭＳが「０」から「１」に変わると、記憶装置ＭＥは、「未確定」状態から「読出モード」になる。その後、１番目のクロック信号ＣＫに同期して、「読出モード」を表す「００１０」（４個のクロック信号ＣＫの長さに相当。）のデータ信号ＤＴが入力される。

時刻ｔ２：５番目のクロック信号ＣＫに同期して、ロード信号ＬＤが「０」から「１」に立ち上がると、シフトレジスタＳＲ内のセレクタＳＬ１〜ＳＬｎ及び第１、第２のセレクタＳＬｈ、ＳＬｆは、入力端「１」が選択され、当該入力端「１」に入力されている値が出力される。これにより、記憶部ＲＭからシフトレジスタＳＲへ、より正確には、記憶回路部内のｎ個のメモリセルＭＣ１〜ＭＣｎからシフトレジスタＳＲ内のｎ個のフリップフロップＦＦ１〜ＦＦｎに、メモリセルＭＣ１〜ＭＣｎが初期時のビットとして有すべき値「０」、「０」、．．．、「０」がロードされる。

加えて、第１、第２のフリップフロップＦＦｈ、ＦＦｆに、電源電位ＶＤＤにより規定される値「１」が入力される。この結果、この時点で、第１のフリップフロップＦＦｈ、フリップフロップＦＦ１〜ＦＦｎ、及び、第２のフリップフロップＦＦｆには、この順番で、「１」、「０」、「０」、．．．、「０」、「０」、「１」のような値が入力されることになる。

時刻ｔ３：６番目のクロック信号ＣＫに同期して、第１のフリップフロップＦＦｈ、フリップフロップＦＦ１〜ＦＦｎ、及び、第２のフリップフロップＦＦｆは、ラッチ動作を行い、これにより、シフトレジスタＳＲから、データ信号ＤＴｏｕｔとして、第２のフリップフロップＦＦｆにてラッチされたビットの値「１」が出力される。

さらに、読出制御信号ＲＣが「０」から「１」に立ち上がることにより、Ｉ／Ｏセレクタ部ＩＯＳが、シフトレジスタＳＲの出力端とデータ信号ＤＴの端子Ｔ１とを接続し、これにより、データ信号ＤＴの端子Ｔ１に、データ信号ＤＴｏｕｔが出力され、換言すれば、データ信号ＤＴの端子Ｔ１で、データ信号ＤＴｏｕｔを監視（モニター）することができることになる。

加えて、「１」となった前記読出制御信号ＲＣを受けると、反転素子ＩＮは、「１」の反対である「０」を論理積素子ＡＤに出力し、これにより、検査装置ＩＮＳからのデータ信号ＤＴは、論理積素子ＡＤにより阻止され、シフトレジスタＳＲの入力が断となる。

時刻ｔ４〜時刻ｔ５：７番目のクロック信号ＣＫに先立ち、時刻ｔ４で、ロード信号ＬＤが「１」から「０」になることにより、シフトレジスタＳＲ内の第１のセレクタＳＬｈ、セレクタＳＬ１〜ＳＬｎ、及び、第２のセレクタＳＬｈの入力端「０」が選択され、当該入力端「０」に入力されている値が出力される。これにより、本来のシフトレジスタとしての動作を行うべく、第１のレジスタセルＲＣｈ、レジスタセルＲＣ１〜ＲＣｎ、第２のレジスタセルＲＣｆは、それぞれ、前段のレジスタセルからの入力を受けることになり、例えば、レジスタセルＲＣ２は、前段のレジスタセルＲＣ１内のデータの入力を受け、また、レジスタセルＲＣ１は、前段にある第１のレジスタセルＲＣｈ内のデータの入力を受ける。

以後、シフトレジスタＳＲは、データ信号ＤＴｏｕｔとして、７番目のクロック信号ＣＫのとき、フリップフロップＦＦｎ内のビットの値「０」を出力し、８番目のクロック信号ＣＫのとき、フリップフロップＦＦ（ｎ−１）内のビットの値「０」を出力し、（ｎ＋６）番目のクロック信号ＣＫのとき、フリップフロップＦＦ１内のビットの値「０」を出力し、（ｎ＋７）番目のクロック信号ＣＫのとき、第１のフリップフロップＦＦｈ内のビットの値「１」を出力する。

ここで、検査装置ＩＮＳを用いた検査方法について説明する。例えば時刻ｔ４から時刻ｔ５までの間にデータ信号ＤＴの端子Ｔ１に現れるデータ信号ＤＴｏｕｔである、（ｎ＋２）個のビットのパターン（データ）が、予め知られている、ｎ個のメモリセルＭＣ１〜ＭＣｎの初期状態時のｎ個のビットの値「０」、「０」、．．．、「０」と第１、第２のセレクタＳＬｈ、ＳＬｆにより電源電位ＶＤＤに基づき規定される２つのビットの値「１」とにより規定される、合計（ｎ＋２）個のビットのパターン（データ）、即ち、「１」、「０」、「０」、．．．、「０」、「０」、「１」と一致するとき、記憶部ＲＭ及びシフトレジスタＳＲに関連する端子Ｔ１、Ｔ２、Ｔ３、及び配線Ｗ１、Ｗ２、Ｗ３に関係する不具合が無いと判定でき、他方で、一致しないとき、端子Ｔ１、Ｔ２、Ｔ３及び配線Ｗ１、Ｗ２、Ｗ３のいずれかに不具合があると判定することができる。

時刻ｔ６：（ｎ＋７）番目のクロック信号ＣＫが出力された後に、時刻ｔ６になると、モード設定信号ＭＳが「１」から「０」になり、これにより、記憶装置ＭＥのモードは、「読出モード」から「未確定」になり、シフトレジスタＳＲにおけるデータ信号ＤＴｏｕｔを出力する出力端、及び、モード制御信号発生部ＭＧにおける読出制御信号ＲＣを出力する出力端は、「ハイインピーダンス」の状態に設定される。

《効果》
上述したように、本発明に係る記憶回路ＭＥの検査方法では、シフトレジスタＳＲからのデータ信号ＤＴｏｕｔにより規定されるビットのパターン、即ち、データが、記憶部ＲＭのメモリセルＭＣ１〜ＭＣｎの初期時の、予め想定されているｎ個のビットの値「０」、及び、電源電位ＶＤＤ及び第１、第２のセレクタＳＬｈ、ＳＬｆにより規定される２つのビットの値「１」により規定されるパターン、即ち、データである「１」、「０」、「０」、．．．、「０」、「０」、「１」と一致するか否かに基づき、前記端子Ｔ１、Ｔ２、Ｔ３及び前記配線Ｗ１、Ｗ２、Ｗ３の良否を判断することから、従来不揮発性メモリにデータを書き込んでから読み出すといった煩雑な検査が不要となり、従来に比して、当該検査に掛かる所要時間を短縮することが可能となる。また、本発明は不揮発性メモリへの書き込みを模擬（エミュレーション）することができるので、１回しか書き込みができないタイプの不揮発性メモリの場合にも適用することが可能である。

〈変形例１〉
上記したような、メモリセルＭＣ１〜ＭＣｎの初期時のビットの値が全て「０」であるときに、第１、第２のフリップフロップＦＦｈ、ＦＦｆに初期時のビットの値として、前記メモリセルＭＣ１〜ＭＣｎの初期時のビットの値「０」と反対の値「１」を設定することに代えて、メモリセルＭＣ１〜ＭＣｎの初期時のビットの値が全て「１」であるとき、第１、第２のフリップフロップＦＦｈ、ＦＦｆの初期時のビットの値として、当該メモリセルＭＣ１〜ＭＣｎの初期時のビットの値「１」と反対の値「０」を設定することによっても、上記したと同様な効果を得ることができる。

〈変形例２〉
上記した実施例及び変形例１とは異なり、メモリセルＭＣ１〜ＭＣｎの初期時のビットが、全て「０」又は全て「１」ではなく、例えば、「０」、「１」、「１」、．．．、「１」、「０」、「１」のようにランダムであるとき、第１、第２のフリップフロップＦＦｈ、ＦＦｆを用いることなく、データ信号ＤＴの端子Ｔ１に現れるデータ信号ＤＴｏｕｔにより規定されるビットのパターンと、予め想定した、上記したメモリセルＭＣ１〜ＭＣｎの初期時のビットのパターンとを比較することによっても、上記したと同様な効果を得ることができる。

実施例の発振装置の構成を示す図。 実施例の基板上での発振装置の配置を示す図。 実施例の記憶回路の構成を示す図。 実施例の記憶回路の詳細な構成を示す。 実施例の記憶回路の検査方法のタイミングチャート。

符号の説明

ＭＥ…記憶回路、ＲＭ…記憶部、ＳＲ…シフトレジスタ、Ｔ１、Ｔ２、Ｔ３…端子、Ｗ１、Ｗ２、Ｗ３…配線。

Claims (1)

1. 初期値データとして１または０の一方の値のみを記憶しているｎ個（ｎは２以上の整数）のメモリセルを備えている記憶部と、
   一の前記メモリセルと一対一に対応しているフリップフロップをｎ個直列接続した回路、前記初期値データとして一の前記メモリセルに記憶されている値とは異なる値が設定されている第１のフリップフロップ及び前記ｎ個のフリップフロップを介して前記第１のフリップフロップと直列接続されており、かつ前記第１のフリップフロップと同じ値が設定されている第２のフリップフロップを含むフリップフロップ回路を備えたシフトレジスタと、
   前記記憶部、前記シフトレジスタ、前記記憶部及び前記シフトレジスタに関連する配線、並びに、前記配線と外部との接続のための端子が設けられた基板と、を用い、
   前記ｎ個のメモリセルが記憶している前記初期値データを前記ｎ個のフリップフロップに設定する工程と、
   前記フリップフロップ回路に設定されている値を１ビット毎にシフトさせて前記シフトレジスタからデータを出力する工程と、
   前記シフトレジスタから出力される前記データが、前記初期値データの値と前記第１のフリップフロップに設定されている値と前記第２のフリップフロップに設定されている値との組み合わせと同一であるとき、前記配線及び前記端子に不具合が無いと判断する工程と、を含むことを特徴とする記憶回路の検査方法。

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