JP2002208300A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002208300A JP2002208300A JP2001004298A JP2001004298A JP2002208300A JP 2002208300 A JP2002208300 A JP 2002208300A JP 2001004298 A JP2001004298 A JP 2001004298A JP 2001004298 A JP2001004298 A JP 2001004298A JP 2002208300 A JP2002208300 A JP 2002208300A
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- Japan
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- semiconductor device
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- power
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Abstract
(57)【要約】
【課題】 電源投入後の実動作開始時間を短縮する。
【解決手段】 インフォローメモリ領域４内にダミーデ
ータ４Ａを格納しておき、電源投入後に当該ダミーデー
タ４Ａを実行できたか否かでＬＳＩ内部の安定状態を確
認することで、電源投入後の実動作開始までの待ち時間
を短縮することを特徴とする。
ータ４Ａを格納しておき、電源投入後に当該ダミーデー
タ４Ａを実行できたか否かでＬＳＩ内部の安定状態を確
認することで、電源投入後の実動作開始までの待ち時間
を短縮することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、更に言えば、このような半導体装置における電源投
入後の正常動作可能な安定状態であるか否かを確認する
技術に関する。
し、更に言えば、このような半導体装置における電源投
入後の正常動作可能な安定状態であるか否かを確認する
技術に関する。
【０００２】
【従来の技術】以下、従来の半導体装置について説明す
る。
る。
【０００３】一般的に、半導体装置における電源投入後
の正常動作可能な安定状態であるか否かを確認する方式
として、電源投入した後に十分なスペックを持つように
所定タイミングを設定しておき、この所定タイミングが
経過するのを待って、上記正常動作可能な安定状態に入
ったものと判断し、各種実動作に移行するように制御さ
れていた。
の正常動作可能な安定状態であるか否かを確認する方式
として、電源投入した後に十分なスペックを持つように
所定タイミングを設定しておき、この所定タイミングが
経過するのを待って、上記正常動作可能な安定状態に入
ったものと判断し、各種実動作に移行するように制御さ
れていた。
【０００４】
【発明が解決しようとする課題】このように従来方式で
は、電源投入した後に、十分なスペックを持たせて所定
タイミングを設定していたため、実動作開始するまでに
無駄な待ち時間が生じていた。
は、電源投入した後に、十分なスペックを持たせて所定
タイミングを設定していたため、実動作開始するまでに
無駄な待ち時間が生じていた。
【０００５】
【課題を解決するための手段】そこで、本発明の半導体
装置は、情報エリア内にダミーデータを格納しておき、
電源投入後に当該ダミーデータを実行できたか否かでＬ
ＳＩ内部の安定状態を確認することを特徴とする。
装置は、情報エリア内にダミーデータを格納しておき、
電源投入後に当該ダミーデータを実行できたか否かでＬ
ＳＩ内部の安定状態を確認することを特徴とする。
【０００６】これにより、電源投入した後に上記ダミー
データに基づいて所定作業が実行できたか否かでＬＳＩ
内部の安定状態を確認するため、従来のように十分過ぎ
るスペックを持たせて所定タイミングを設定する必要が
なくなり、実動作開始するまでの無駄な待ち時間を短縮
でき、高速化が図れる。
データに基づいて所定作業が実行できたか否かでＬＳＩ
内部の安定状態を確認するため、従来のように十分過ぎ
るスペックを持たせて所定タイミングを設定する必要が
なくなり、実動作開始するまでの無駄な待ち時間を短縮
でき、高速化が図れる。
【０００７】また、本発明の半導体装置は、電源電圧レ
ベル検知回路との併用により、ＬＳＩ内部の安定状態を
確認することを特徴とし、実動作開始可能であるか否か
の確認作業の信頼性が向上する。
ベル検知回路との併用により、ＬＳＩ内部の安定状態を
確認することを特徴とし、実動作開始可能であるか否か
の確認作業の信頼性が向上する。
【０００８】
【発明の実施の形態】以下、本発明の半導体装置に係る
一実施形態について図面を参照しながら説明する。
一実施形態について図面を参照しながら説明する。
【０００９】図１は本発明の半導体装置の概略構成を説
明するための回路図である。尚、図１では、半導体装置
の一例として、いわゆるフラッシュメモリと呼ばれる不
揮発性半導体メモリセルを例にして説明する。
明するための回路図である。尚、図１では、半導体装置
の一例として、いわゆるフラッシュメモリと呼ばれる不
揮発性半導体メモリセルを例にして説明する。
【００１０】この不揮発性半導体メモリセルの特徴は、
電気的に書き込み、読み出し及び消去が可能なことであ
り、複数の不揮発性半導体メモリセルから成るメモリマ
ット１は、メインメモリ領域２（Mainメモリ）、メインメ
モリ領域２に発生した欠陥のあるメモリ領域を代替する
ための冗長メモリ領域３（Redundancyメモリ）、各種の製
造情報等を記憶する情報エリアとしてのインフォローメ
モリ領域４（Inforowメモリ）で構成されている。
電気的に書き込み、読み出し及び消去が可能なことであ
り、複数の不揮発性半導体メモリセルから成るメモリマ
ット１は、メインメモリ領域２（Mainメモリ）、メインメ
モリ領域２に発生した欠陥のあるメモリ領域を代替する
ための冗長メモリ領域３（Redundancyメモリ）、各種の製
造情報等を記憶する情報エリアとしてのインフォローメ
モリ領域４（Inforowメモリ）で構成されている。
【００１１】また、５はアドレスデータに基づいてメイ
ンメモリ領域２をアクセスするための第１のアドレスデ
コーダ、６は冗長アドレスデータに基づいて冗長メモリ
領域３をアクセスするための第２のアドレスデコーダで
ある。
ンメモリ領域２をアクセスするための第１のアドレスデ
コーダ、６は冗長アドレスデータに基づいて冗長メモリ
領域３をアクセスするための第２のアドレスデコーダで
ある。
【００１２】そして、７は欠陥の発生したメモリ領域の
アドレスデータが書き込まれ、記憶される冗長アドレス
メモリである。
アドレスデータが書き込まれ、記憶される冗長アドレス
メモリである。
【００１３】ここで、上述したメモリマット１内に構成
される不揮発性半導体メモリセルは、スプリットゲート
型とスタックゲート型に大きく分類されるが、以下では
例えば、ＷＯ９２／１８９８０公報（Ｇ１１Ｃ１３／０
０）に開示されているスプリットゲート型の不揮発性半
導体メモリセルについて説明する。
される不揮発性半導体メモリセルは、スプリットゲート
型とスタックゲート型に大きく分類されるが、以下では
例えば、ＷＯ９２／１８９８０公報（Ｇ１１Ｃ１３／０
０）に開示されているスプリットゲート型の不揮発性半
導体メモリセルについて説明する。
【００１４】図２は不揮発性半導体メモリセル１０Ａ，
１０Ｂ，１０Ｃ及び１０Ｄがマトリクス配置されて成る
メモリマット１の一部を示す回路図である。
１０Ｂ，１０Ｃ及び１０Ｄがマトリクス配置されて成る
メモリマット１の一部を示す回路図である。
【００１５】図２において、隣り合う不揮発性半導体メ
モリセル１０Ａ及び１０Ｂ、不揮発性半導体メモリセル
１０Ｃ及び１０Ｄ同士は、そのソース領域同士がソース
ラインＳＬに共通接続され、そのドレイン領域はそれぞ
れビットラインＢＬ０，ＢＬ２に接続されている。ま
た、不揮発性半導体メモリセル１０Ａ及び１０Ｂ、１０
Ｃ及び１０ＤのコントロールゲートＣＧは、それぞれワ
ードラインＷＬ０，ＷＬ１に接続されている。
モリセル１０Ａ及び１０Ｂ、不揮発性半導体メモリセル
１０Ｃ及び１０Ｄ同士は、そのソース領域同士がソース
ラインＳＬに共通接続され、そのドレイン領域はそれぞ
れビットラインＢＬ０，ＢＬ２に接続されている。ま
た、不揮発性半導体メモリセル１０Ａ及び１０Ｂ、１０
Ｃ及び１０ＤのコントロールゲートＣＧは、それぞれワ
ードラインＷＬ０，ＷＬ１に接続されている。
【００１６】ここで、本発明の特徴は、上記メモリマッ
ト１内のインフォローメモリ領域４内に予め、あるダミ
ーデータ４Ａを格納しておくことで、例えば、電源投入
後、繰り返される当該ダミーデータ４Ａの実行命令に基
づいて所定の作業が実行できたことを検知した時点で、
ＬＳＩ内部の正常動作可能な安定状態を確認し、制御手
段を介して実動作させるようにしたことである。
ト１内のインフォローメモリ領域４内に予め、あるダミ
ーデータ４Ａを格納しておくことで、例えば、電源投入
後、繰り返される当該ダミーデータ４Ａの実行命令に基
づいて所定の作業が実行できたことを検知した時点で、
ＬＳＩ内部の正常動作可能な安定状態を確認し、制御手
段を介して実動作させるようにしたことである。
【００１７】これにより、電源投入した後に上記ダミー
データ４Ａに基づいて所定作業が実行できたか否かでＬ
ＳＩ内部の安定状態を確認することができるようにな
り、従来のように十分過ぎるスペックを持たせて所定タ
イミングを設定する必要がなくなり、実動作開始までの
無駄な待ち時間を短縮することができ、高速化が可能に
なる。
データ４Ａに基づいて所定作業が実行できたか否かでＬ
ＳＩ内部の安定状態を確認することができるようにな
り、従来のように十分過ぎるスペックを持たせて所定タ
イミングを設定する必要がなくなり、実動作開始までの
無駄な待ち時間を短縮することができ、高速化が可能に
なる。
【００１８】また、本発明の半導体装置は、上記構成に
加えて電源電圧レベル検知回路を併用することにより、
ＬＳＩ内部の安定状態か否かを確認するようにしても良
い。
加えて電源電圧レベル検知回路を併用することにより、
ＬＳＩ内部の安定状態か否かを確認するようにしても良
い。
【００１９】尚、電源電圧レベル検知回路の一例を図３
の回路図を用いて説明すると、電源電圧と接地電圧間に
直列接続された抵抗Ｒ１，Ｒ２で抵抗分割された所定電
圧がインバータＩＮＶを介して内部回路に印加される構
成となっている。
の回路図を用いて説明すると、電源電圧と接地電圧間に
直列接続された抵抗Ｒ１，Ｒ２で抵抗分割された所定電
圧がインバータＩＮＶを介して内部回路に印加される構
成となっている。
【００２０】そして、このような電源電圧レベル検知回
路を併用することで、実動作開始可能か否かの確認作業
の信頼性が向上する。
路を併用することで、実動作開始可能か否かの確認作業
の信頼性が向上する。
【００２１】尚、本実施形態では、不揮発性半導体メモ
リセルに適用した一例を紹介したが、本発明はこれに限
定されるものではなく、任意の半導体装置に適用可能な
ものである。
リセルに適用した一例を紹介したが、本発明はこれに限
定されるものではなく、任意の半導体装置に適用可能な
ものである。
【００２２】
【発明の効果】本発明によれば、電源投入後に、情報エ
リア内に格納しておいたダミーデータに基づいた所定作
業が実行できたか否かでＬＳＩ内部の安定状態を確認す
ることで、従来のように十分過ぎるスペックを持たせて
所定タイミングを設定する必要がなくなり、実動作開始
までの無駄な待ち時間を短縮することができ、高速化が
図れる。
リア内に格納しておいたダミーデータに基づいた所定作
業が実行できたか否かでＬＳＩ内部の安定状態を確認す
ることで、従来のように十分過ぎるスペックを持たせて
所定タイミングを設定する必要がなくなり、実動作開始
までの無駄な待ち時間を短縮することができ、高速化が
図れる。
【００２３】また、電源電圧レベル検知回路との併用に
より、ＬＳＩ内部の安定状態の確認作業の信頼性が向上
する。
より、ＬＳＩ内部の安定状態の確認作業の信頼性が向上
する。
【図１】本発明の一実施形態の半導体装置を示す回路図
である。
である。
【図２】半導体メモリセルの一例を示す回路図である。
【図３】電源電圧レベル検知回路の一例を示す回路図で
ある。
ある。
１ メモリマット ２ メインメモリ領域 ４ インフォローメモリ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６０１Ｚ
Claims (3)
- 【請求項１】 メモリマット内の一領域である情報エリ
ア内にダミーデータを格納しておき、電源投入後に当該
ダミーデータに基づいた所定作業が実行できたか否かで
ＬＳＩ内部の安定状態を確認することを特徴とする半導
体装置。 - 【請求項２】 少なくともメモリマット内にメインメモ
リ領域と情報エリアとを有する半導体装置において、 電源投入後に、前記情報エリア内に予め格納されたダミ
ーデータに基づいて所定作業が実行できた時点で、ＬＳ
Ｉ内部の安定状態を確認する制御手段を具備したことを
特徴とする半導体装置。 - 【請求項３】 電源電圧レベル検知回路との併用によ
り、ＬＳＩ内部の安定状態を確認することを特徴とする
請求項１あるいは請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001004298A JP2002208300A (ja) | 2001-01-12 | 2001-01-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001004298A JP2002208300A (ja) | 2001-01-12 | 2001-01-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002208300A true JP2002208300A (ja) | 2002-07-26 |
Family
ID=18872507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001004298A Pending JP2002208300A (ja) | 2001-01-12 | 2001-01-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002208300A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147024A (ja) * | 2004-11-18 | 2006-06-08 | Takashi Oshikiri | 半導体メモリおよび半導体メモリのテスト方法 |
| JP2007188620A (ja) * | 2006-11-06 | 2007-07-26 | Epson Toyocom Corp | 記憶回路の検査方法 |
| JP2012038403A (ja) * | 2010-08-11 | 2012-02-23 | Pa Net Gijutsu Kenkyusho:Kk | 不揮発性半導体メモリのスクリーニング方法および書き込み装置 |
| JP2012517068A (ja) * | 2009-02-05 | 2012-07-26 | インディリンクス カンパニー リミテッド | メモリ装置、メモリ管理装置、およびメモリ管理方法 |
| JP2012146390A (ja) * | 2005-11-01 | 2012-08-02 | Sandisk Il Ltd | フラッシュメモリをテストするための方法、システム、および、コンピュータで読み取り可能なコード |
| JP2015520473A (ja) * | 2012-05-16 | 2015-07-16 | サイデンス コーポレーション | メモリデバイス用の電源投入検出システム |
-
2001
- 2001-01-12 JP JP2001004298A patent/JP2002208300A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147024A (ja) * | 2004-11-18 | 2006-06-08 | Takashi Oshikiri | 半導体メモリおよび半導体メモリのテスト方法 |
| JP4630643B2 (ja) * | 2004-11-18 | 2011-02-09 | 株式会社メガチップス | 半導体メモリおよび半導体メモリのテスト方法 |
| US8090958B2 (en) | 2004-11-18 | 2012-01-03 | Takashi Oshikiri | Semiconductor memory and method of testing semiconductor memory |
| JP2012146390A (ja) * | 2005-11-01 | 2012-08-02 | Sandisk Il Ltd | フラッシュメモリをテストするための方法、システム、および、コンピュータで読み取り可能なコード |
| JP2007188620A (ja) * | 2006-11-06 | 2007-07-26 | Epson Toyocom Corp | 記憶回路の検査方法 |
| JP2012517068A (ja) * | 2009-02-05 | 2012-07-26 | インディリンクス カンパニー リミテッド | メモリ装置、メモリ管理装置、およびメモリ管理方法 |
| JP2012038403A (ja) * | 2010-08-11 | 2012-02-23 | Pa Net Gijutsu Kenkyusho:Kk | 不揮発性半導体メモリのスクリーニング方法および書き込み装置 |
| JP2015520473A (ja) * | 2012-05-16 | 2015-07-16 | サイデンス コーポレーション | メモリデバイス用の電源投入検出システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| RD01 | Notification of change of attorney |
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|
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