JPH11306769A - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置Info
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- JPH11306769A JPH11306769A JP11224698A JP11224698A JPH11306769A JP H11306769 A JPH11306769 A JP H11306769A JP 11224698 A JP11224698 A JP 11224698A JP 11224698 A JP11224698 A JP 11224698A JP H11306769 A JPH11306769 A JP H11306769A
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- stress
- erase
- erasing
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
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- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Abstract
(57)【要約】 （修正有）
【課題】オーバーイレーズを防止し、且つ、消去時間を
短縮した不揮発性メモリを提供する。 【解決手段】複数のメモリセルをそれぞれ有する複数の
メモリブロックと、メモリブロック単位で消去ストレス
を印加しメモリセル単位で消去終了のベリファイを行う
消去回路とを有する。この消去回路は、過去に消去動作
した時のメモリブロック毎の消去ストレスの回数等の消
去ストレス値を記録し、それらの消去ストレス値の中の
最小の消去ストレス値を記録する。そして、次の消去時
では、最小の消去ストレス値になるまで、複数メモリブ
ロックに対して一括して消去ストレスを印加する。その
結果、メモリブロック毎に消去ストレスの印加と消去ベ
リファイとをそれぞれ繰り返す従来の方法に比較して、
消去時間を短くすることができる。
短縮した不揮発性メモリを提供する。 【解決手段】複数のメモリセルをそれぞれ有する複数の
メモリブロックと、メモリブロック単位で消去ストレス
を印加しメモリセル単位で消去終了のベリファイを行う
消去回路とを有する。この消去回路は、過去に消去動作
した時のメモリブロック毎の消去ストレスの回数等の消
去ストレス値を記録し、それらの消去ストレス値の中の
最小の消去ストレス値を記録する。そして、次の消去時
では、最小の消去ストレス値になるまで、複数メモリブ
ロックに対して一括して消去ストレスを印加する。その
結果、メモリブロック毎に消去ストレスの印加と消去ベ
リファイとをそれぞれ繰り返す従来の方法に比較して、
消去時間を短くすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
等の不揮発性メモリ装置に関し、特に、過消去（オーバ
ー・イレーズ）を防止し且つ消去時間を短縮した不揮発
性メモリ装置に関する。
等の不揮発性メモリ装置に関し、特に、過消去（オーバ
ー・イレーズ）を防止し且つ消去時間を短縮した不揮発
性メモリ装置に関する。
【０００２】
【従来の技術】フラッシュメモリやＥＥＰＲＯＭ等の電
気的に書き換え可能な不揮発性メモリ装置は、電源がな
い状態において記憶データを保持することができ、携帯
電話、携帯情報端末等で広く利用されている。特にフラ
ッシュメモリは、記憶容量の大容量化が進んでおり、大
容量のメモリブロック単位で消去が行われる。
気的に書き換え可能な不揮発性メモリ装置は、電源がな
い状態において記憶データを保持することができ、携帯
電話、携帯情報端末等で広く利用されている。特にフラ
ッシュメモリは、記憶容量の大容量化が進んでおり、大
容量のメモリブロック単位で消去が行われる。
【０００３】不揮発性メモリのメモリセルは、一般に、
ワード線に接続されたコントロールゲートと、ビット線
に接続されたドレインと、ソース線に接続されたソース
とを有する。そして、コントロールゲートとドレインに
高い電圧を印加してメモリセルのトランジスタを導通
し、ソースを低い電圧にして、チャネルを通過する電子
をフローティングゲートに注入することで、プログラム
動作（データ０の書き込み）が行われる。かかるプログ
ラム動作の為にメモリセルに所定の電圧を印加すること
を、プログラムストレスを印加すると称する。プログラ
ム動作が行われると、メモリセルのトランジスタは高い
閾値電圧を有する。
ワード線に接続されたコントロールゲートと、ビット線
に接続されたドレインと、ソース線に接続されたソース
とを有する。そして、コントロールゲートとドレインに
高い電圧を印加してメモリセルのトランジスタを導通
し、ソースを低い電圧にして、チャネルを通過する電子
をフローティングゲートに注入することで、プログラム
動作（データ０の書き込み）が行われる。かかるプログ
ラム動作の為にメモリセルに所定の電圧を印加すること
を、プログラムストレスを印加すると称する。プログラ
ム動作が行われると、メモリセルのトランジスタは高い
閾値電圧を有する。
【０００４】また、消去動作においては、コントロール
ゲートを低い電圧或いは負の電圧にし、ドレインをフロ
ーティングにし、更にソースを高い電圧にすることで、
フローティングゲートから電子を引き抜く。この様なメ
モリセルへの所定の電圧の印加を、消去ストレスを印加
すると称する。消去動作が行われると、メモリセルのト
ランジスタは低い閾値電圧を有する。
ゲートを低い電圧或いは負の電圧にし、ドレインをフロ
ーティングにし、更にソースを高い電圧にすることで、
フローティングゲートから電子を引き抜く。この様なメ
モリセルへの所定の電圧の印加を、消去ストレスを印加
すると称する。消去動作が行われると、メモリセルのト
ランジスタは低い閾値電圧を有する。
【０００５】読み出し動作において、ワード線をプログ
ラム及び消去されたメモリセルの閾値電圧の中間の電圧
に制御することで、プログラム状態のメモリセルのトラ
ンジスタは非導通、消去状態のメモリセルのトランジス
タは導通し、その非導通と導通による電流の有無がビッ
ト線を介して検出される。
ラム及び消去されたメモリセルの閾値電圧の中間の電圧
に制御することで、プログラム状態のメモリセルのトラ
ンジスタは非導通、消去状態のメモリセルのトランジス
タは導通し、その非導通と導通による電流の有無がビッ
ト線を介して検出される。
【０００６】消去動作では、上記した消去ストレスを所
定単位時間印加した後に、消去対象のメモリセルを読み
出して、その閾値電圧が消去ベリファイレベルより低く
なったかをチェック（ベリファイ）する。この消去スト
レスの印加と消去ベリファイとを繰り返し行うことで、
適正な消去動作が行われる。不揮発性メモリを利用した
フラッシュメモリでは、複数のメモリセルを有するメモ
リブロック毎に一括して消去動作が行われる。
定単位時間印加した後に、消去対象のメモリセルを読み
出して、その閾値電圧が消去ベリファイレベルより低く
なったかをチェック（ベリファイ）する。この消去スト
レスの印加と消去ベリファイとを繰り返し行うことで、
適正な消去動作が行われる。不揮発性メモリを利用した
フラッシュメモリでは、複数のメモリセルを有するメモ
リブロック毎に一括して消去動作が行われる。
【０００７】
【発明が解決しようとする課題】上記の消去動作におい
て、消去ストレスの印加が不必要に多く行われると、メ
モリセルのトランジスタの閾値電圧が負になり、ワード
線が非選択状態（Ｌレベル）であってもそれに接続され
たメモリセルが導通することになり、好ましくない。か
かる状態はオーバーイレーズ（過消去）といわれ、消去
動作において避けなければならない状態である。
て、消去ストレスの印加が不必要に多く行われると、メ
モリセルのトランジスタの閾値電圧が負になり、ワード
線が非選択状態（Ｌレベル）であってもそれに接続され
たメモリセルが導通することになり、好ましくない。か
かる状態はオーバーイレーズ（過消去）といわれ、消去
動作において避けなければならない状態である。
【０００８】一方、メモリの大容量化に伴い、各メモリ
セル或いは各メモリブロックで必要な消去ストレスの回
数或いは時間のバラツキが大きくなる傾向にある。一般
に、消去動作は、消去ストレスの印加が複数のメモリセ
ルに対して一括して行われ、消去ベリファイがメモリセ
ル単位で行われる。従って、一部のメモリセルの消去が
完了していても他のメモリセルの消去が完了していなけ
れば、消去が完了しているメモリセルに対しても一括し
て消去ストレスが印加される。その結果、一部のメモリ
セルはオーバーイレーズされることになる。一括して消
去ストレスが印加されるメモリセルの数が多いほど、そ
れらに必要な消去ストレスの回数のバラツキの程度が大
きくなり、オーバーイレーズの確率が高くなる。
セル或いは各メモリブロックで必要な消去ストレスの回
数或いは時間のバラツキが大きくなる傾向にある。一般
に、消去動作は、消去ストレスの印加が複数のメモリセ
ルに対して一括して行われ、消去ベリファイがメモリセ
ル単位で行われる。従って、一部のメモリセルの消去が
完了していても他のメモリセルの消去が完了していなけ
れば、消去が完了しているメモリセルに対しても一括し
て消去ストレスが印加される。その結果、一部のメモリ
セルはオーバーイレーズされることになる。一括して消
去ストレスが印加されるメモリセルの数が多いほど、そ
れらに必要な消去ストレスの回数のバラツキの程度が大
きくなり、オーバーイレーズの確率が高くなる。
【０００９】かかるオーバーイレーズの問題を避ける為
に、従来は、メモリ領域を複数のメモリブロックに分割
し、各メモリブロック毎に消去ストレスの印加と消去ベ
リファイとが繰り返し行われる。一括消去対象のメモリ
セルの数を少なくすることで、消去ストレス印加後のメ
モリセルの閾値電圧のバラツキを少なく抑えることがで
き、オーバーイレーズの問題を回避することができる。
に、従来は、メモリ領域を複数のメモリブロックに分割
し、各メモリブロック毎に消去ストレスの印加と消去ベ
リファイとが繰り返し行われる。一括消去対象のメモリ
セルの数を少なくすることで、消去ストレス印加後のメ
モリセルの閾値電圧のバラツキを少なく抑えることがで
き、オーバーイレーズの問題を回避することができる。
【００１０】ところが、メモリブロック毎に消去ストレ
スの印加と消去ベリファイを繰り返す方法によると、複
数のメモリブロック全てを消去する時間が長くなってし
まう。特に大容量化が進んでいるフラッシュメモリにお
いては、かかる消去時間の長時間化は解決しなければな
らない課題である。
スの印加と消去ベリファイを繰り返す方法によると、複
数のメモリブロック全てを消去する時間が長くなってし
まう。特に大容量化が進んでいるフラッシュメモリにお
いては、かかる消去時間の長時間化は解決しなければな
らない課題である。
【００１１】そこで、本発明の目的は、オーバーイレー
ズを防止し且つ消去時間を短くすることができる不揮発
性メモリ装置を提供することにある。
ズを防止し且つ消去時間を短くすることができる不揮発
性メモリ装置を提供することにある。
【００１２】更に、本発明の目的は、大容量のメモリに
対して、消去によるオーバーイレーズの確率が低く消去
時間が短い不揮発性メモリ装置を提供することにある。
対して、消去によるオーバーイレーズの確率が低く消去
時間が短い不揮発性メモリ装置を提供することにある。
【００１３】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、メモリセルのフローティングゲート内に
キャリアを注入または除去して該メモリセルのプログラ
ムまたは消去が行われる不揮発性メモリ装置において、
複数のメモリセルをそれぞれ有する複数のメモリブロッ
クと、前記メモリブロック単位で消去ストレスを印加
し、メモリセル単位で消去終了のベリファイを行う消去
回路とを有し、前記消去回路は、前記複数のメモリブロ
ックにおける過去の消去ストレス最小値まで該複数のメ
モリブロックに同時に消去ストレスを印加することを特
徴とする。
に、本発明は、メモリセルのフローティングゲート内に
キャリアを注入または除去して該メモリセルのプログラ
ムまたは消去が行われる不揮発性メモリ装置において、
複数のメモリセルをそれぞれ有する複数のメモリブロッ
クと、前記メモリブロック単位で消去ストレスを印加
し、メモリセル単位で消去終了のベリファイを行う消去
回路とを有し、前記消去回路は、前記複数のメモリブロ
ックにおける過去の消去ストレス最小値まで該複数のメ
モリブロックに同時に消去ストレスを印加することを特
徴とする。
【００１４】上記の発明によれば、過去に消去動作した
時のメモリブロック毎の消去ストレスの回数等の消去ス
トレス値を記録し、それらの消去ストレス値の中の最小
の消去ストレス値を記録する。そして、次の消去時で
は、最小の消去ストレス値になるまで、複数メモリブロ
ックに対して一括して消去ストレスを印加する。その結
果、メモリブロック毎に消去ストレスの印加と消去ベリ
ファイとをそれぞれ繰り返す従来の方法に比較して、消
去時間を短くすることができる。
時のメモリブロック毎の消去ストレスの回数等の消去ス
トレス値を記録し、それらの消去ストレス値の中の最小
の消去ストレス値を記録する。そして、次の消去時で
は、最小の消去ストレス値になるまで、複数メモリブロ
ックに対して一括して消去ストレスを印加する。その結
果、メモリブロック毎に消去ストレスの印加と消去ベリ
ファイとをそれぞれ繰り返す従来の方法に比較して、消
去時間を短くすることができる。
【００１５】更に、本発明は、上記の複数メモリブロッ
クへの同時消去ストレス印加後に、各メモリブロック毎
に消去ストレスの印加と消去ベリファイとを行うことを
特徴とする。
クへの同時消去ストレス印加後に、各メモリブロック毎
に消去ストレスの印加と消去ベリファイとを行うことを
特徴とする。
【００１６】上記の発明によれば、メモリセルの閾値電
圧が消去ベリファイレベル近傍になってからは、メモリ
ブロック毎に消去ストレスの印加と消去ベリファイとを
繰り返すので、一括消去対象のメモリセルの数を少なく
することができ、オーバーイレーズの確率を低くするこ
とができる。
圧が消去ベリファイレベル近傍になってからは、メモリ
ブロック毎に消去ストレスの印加と消去ベリファイとを
繰り返すので、一括消去対象のメモリセルの数を少なく
することができ、オーバーイレーズの確率を低くするこ
とができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００１８】図１は、不揮発性メモリセルの全体構成図
である。図１に示された不揮発性メモリ装置は、複数の
メモリセルがマトリックス上に配置されたメモリセルマ
トリックス領域２０とＹゲート１１を有する。さらに、
メモリセルマトリックス２０内のワード線を選択するＸ
デコーダ１０と、Ｙゲート１１を選択するＹデコーダ２
２が設けられる。Ｘデコーダ１０とＹデコーダ２２に
は、外部から供給されたアドレスがアドレスラッチ回路
２３を経由して供給される。図１のメモリ装置では、８
ビットの入出力端子ＤＱ０〜ＤＱ７が入出力バッファ２
６に接続される。この１バイト単位の入出力端子ＤＱ０
〜ＤＱ７は、入出力バッファ２６及びデータラッチ回路
２４を介してメモリセルマトリックス領域２０に接続さ
れる。上記入出力バッファ２６は、チップイネーブル・
出力イネーブル回路２８によって制御される。
である。図１に示された不揮発性メモリ装置は、複数の
メモリセルがマトリックス上に配置されたメモリセルマ
トリックス領域２０とＹゲート１１を有する。さらに、
メモリセルマトリックス２０内のワード線を選択するＸ
デコーダ１０と、Ｙゲート１１を選択するＹデコーダ２
２が設けられる。Ｘデコーダ１０とＹデコーダ２２に
は、外部から供給されたアドレスがアドレスラッチ回路
２３を経由して供給される。図１のメモリ装置では、８
ビットの入出力端子ＤＱ０〜ＤＱ７が入出力バッファ２
６に接続される。この１バイト単位の入出力端子ＤＱ０
〜ＤＱ７は、入出力バッファ２６及びデータラッチ回路
２４を介してメモリセルマトリックス領域２０に接続さ
れる。上記入出力バッファ２６は、チップイネーブル・
出力イネーブル回路２８によって制御される。
【００１９】コマンドレジスタである制御回路３０に
は、制御信号として外部からライトイネーブル信号／Ｗ
Ｅ、リセット信号／ＲＥＳＥＴ、チップイネーブル信号
／ＣＥが供給される。これらの制御信号の組み合わせか
ら、制御回路３０は、内部の書き込み動作（プログラム
動作）と、消去動作と読み出し動作を制御する。
は、制御信号として外部からライトイネーブル信号／Ｗ
Ｅ、リセット信号／ＲＥＳＥＴ、チップイネーブル信号
／ＣＥが供給される。これらの制御信号の組み合わせか
ら、制御回路３０は、内部の書き込み動作（プログラム
動作）と、消去動作と読み出し動作を制御する。
【００２０】不揮発性メモリ装置の一つの特徴点は、従
来技術で説明した通り、プログラム動作及び消去動作時
において、それぞれのワード線、ビット線及びソース線
に所定の電圧を印加することである。そのために、メモ
リ装置内には、プログラム回路３４と、消去回路３２及
びプログラム／消去パルスタイマ３６が設けられる。
来技術で説明した通り、プログラム動作及び消去動作時
において、それぞれのワード線、ビット線及びソース線
に所定の電圧を印加することである。そのために、メモ
リ装置内には、プログラム回路３４と、消去回路３２及
びプログラム／消去パルスタイマ３６が設けられる。
【００２１】制御回路３０は、プログラム動作時におい
て、プログラム回路３４を制御し所定の書き込み用の電
圧を発生させる。さらに制御回路３０は、消去動作時に
おいて、消去回路３２を制御し、所定の消去用電圧を発
生させる。プログラム／消去パルスタイマ３６は、プロ
グラム時のプログラム用ストレス印加期間及び消去時の
消去用ストレス印加時間を制御するために設けられる。
て、プログラム回路３４を制御し所定の書き込み用の電
圧を発生させる。さらに制御回路３０は、消去動作時に
おいて、消去回路３２を制御し、所定の消去用電圧を発
生させる。プログラム／消去パルスタイマ３６は、プロ
グラム時のプログラム用ストレス印加期間及び消去時の
消去用ストレス印加時間を制御するために設けられる。
【００２２】図２は不揮発性メモリの回路図である。図
２には、メモリセルマトリックス領域２０と、データラ
ッチ回路の一部であるセンスアンプＳＡと、Ｘデコーダ
１０及びＹゲート１１が示される。さらに、ワード線電
圧回路１２と、ビット線電圧回路１６及びソース電圧回
路１４が示され、これらの電圧回路は、図１におけるプ
ログラム回路及び消去回路内の電圧発生回路に対応す
る。
２には、メモリセルマトリックス領域２０と、データラ
ッチ回路の一部であるセンスアンプＳＡと、Ｘデコーダ
１０及びＹゲート１１が示される。さらに、ワード線電
圧回路１２と、ビット線電圧回路１６及びソース電圧回
路１４が示され、これらの電圧回路は、図１におけるプ
ログラム回路及び消去回路内の電圧発生回路に対応す
る。
【００２３】図２において、メモリセルマトリックス領
域２０内には、２行２列の合計４つのメモリセルＭＣ０
０，ＭＣ０１，ＭＣ１０，ＭＣ１１が示される。各メモ
リセルは、コントロールゲートと、フローティングゲー
トと、ソース及びドレインを有する。各メモリセルのコ
ントロールゲートは、行方向に配置されたワード線ＷＬ
０，ＷＬ１にそれぞれ接続される。さらにメモリセルの
ドレインは、コラム方向に配置されたビット線ＢＬ０，
ＢＬ１にそれぞれ接続される。そしてメモリセルマトリ
ックス２０内のすべてのメモリセルのソースは、共通に
ソース線ＳＬに接続される。ビット線ＢＬ０，ＢＬ１
は、それぞれＹデコーダ１１を構成するゲートトランジ
スタ９０，９１を介して、センスアンプＳＡに接続され
る。これらゲートトランジスタ９０，９１は、図示しな
いＹデコーダからのコラム選択信号ＣＬ０，ＣＬ１によ
って導通制御される。
域２０内には、２行２列の合計４つのメモリセルＭＣ０
０，ＭＣ０１，ＭＣ１０，ＭＣ１１が示される。各メモ
リセルは、コントロールゲートと、フローティングゲー
トと、ソース及びドレインを有する。各メモリセルのコ
ントロールゲートは、行方向に配置されたワード線ＷＬ
０，ＷＬ１にそれぞれ接続される。さらにメモリセルの
ドレインは、コラム方向に配置されたビット線ＢＬ０，
ＢＬ１にそれぞれ接続される。そしてメモリセルマトリ
ックス２０内のすべてのメモリセルのソースは、共通に
ソース線ＳＬに接続される。ビット線ＢＬ０，ＢＬ１
は、それぞれＹデコーダ１１を構成するゲートトランジ
スタ９０，９１を介して、センスアンプＳＡに接続され
る。これらゲートトランジスタ９０，９１は、図示しな
いＹデコーダからのコラム選択信号ＣＬ０，ＣＬ１によ
って導通制御される。
【００２４】このような不揮発性メモリに対するプログ
ラム、消去及び読み出し動作は、図２の下部の表に示さ
れたように、ワード線ＷＬ、ビット線ＢＬ及びソース線
ＳＬに所定の電圧を印加することで行われる。今仮に、
メモリセルＭＣ００がプログラムされるとする。その場
合、ワード線ＷＬ０は高い電圧（ＨＨレベル）に、ビッ
ト線ＢＬ０にも高い電圧（ＨＨレベル）が、ソース線Ｓ
Ｌには低い電圧（Ｌレベル）がそれぞれ印加される。そ
の結果メモリセルＭＣ００のトランジスタは導通し、チ
ャネル領域を通過する電子が、コントロールゲートとソ
ース領域との間に形成された電界によってフローティン
グゲート内に注入される。その結果メモリセルＭＣ００
の閾値電圧が上昇する。
ラム、消去及び読み出し動作は、図２の下部の表に示さ
れたように、ワード線ＷＬ、ビット線ＢＬ及びソース線
ＳＬに所定の電圧を印加することで行われる。今仮に、
メモリセルＭＣ００がプログラムされるとする。その場
合、ワード線ＷＬ０は高い電圧（ＨＨレベル）に、ビッ
ト線ＢＬ０にも高い電圧（ＨＨレベル）が、ソース線Ｓ
Ｌには低い電圧（Ｌレベル）がそれぞれ印加される。そ
の結果メモリセルＭＣ００のトランジスタは導通し、チ
ャネル領域を通過する電子が、コントロールゲートとソ
ース領域との間に形成された電界によってフローティン
グゲート内に注入される。その結果メモリセルＭＣ００
の閾値電圧が上昇する。
【００２５】次に、仮にメモリセルＭＣ１１が消去され
るとすると、ワード線ＷＬ１に負の電圧が印加され、ビ
ット線ＢＬ１をフローティングにし、さらにソース線Ｓ
Ｌに高い電圧（Ｈレベル）が印加される。その結果、コ
ントロールゲートとソース領域との間に、プログラム時
と反対方向の電界が印加され、フローティングゲート内
の電子が除去される。その結果、メモリセルＭＣ１１の
閾値電圧は低くなる。このときワード線ＷＬ０にも同時
に負の電圧が印加され、メモリセルＭＣ００，ＭＣ０
１，ＭＣ１０もすべて同時に消去される。
るとすると、ワード線ＷＬ１に負の電圧が印加され、ビ
ット線ＢＬ１をフローティングにし、さらにソース線Ｓ
Ｌに高い電圧（Ｈレベル）が印加される。その結果、コ
ントロールゲートとソース領域との間に、プログラム時
と反対方向の電界が印加され、フローティングゲート内
の電子が除去される。その結果、メモリセルＭＣ１１の
閾値電圧は低くなる。このときワード線ＷＬ０にも同時
に負の電圧が印加され、メモリセルＭＣ００，ＭＣ０
１，ＭＣ１０もすべて同時に消去される。
【００２６】図３は、消去動作の概略を示す図である。
図３（ａ）は、横軸にメモリセルの閾値電圧Ｖｔｈが、
縦軸にメモリセル数が示され、メモリセルマトリックス
内の一部のメモリセルがプログラム状態であり、残りの
メモリセルが消去状態の場合の分布を示す。プログラム
状態にあるメモリセルは分布ＰＲ内に位置し、各メモリ
セルの閾値電圧はプログラムベリファイレベルＶＰより
も高くなる。一方、消去状態のメモリセルは分布ＥＲの
中にあり、それらのメモリセルの閾値電圧は、イレーズ
ベリファイレベルＶＥよりも低くなる。そして、読み出
し時において、ワード線を読み出しレベルＶＲに制御す
ることで、プログラム状態にあるメモリセルは非導通と
なり、消去状態にあるメモリセルは導通状態になる。か
かる電流の有無が、Ｙゲート１１を介してセンスアンプ
ＳＡにより検出される。
図３（ａ）は、横軸にメモリセルの閾値電圧Ｖｔｈが、
縦軸にメモリセル数が示され、メモリセルマトリックス
内の一部のメモリセルがプログラム状態であり、残りの
メモリセルが消去状態の場合の分布を示す。プログラム
状態にあるメモリセルは分布ＰＲ内に位置し、各メモリ
セルの閾値電圧はプログラムベリファイレベルＶＰより
も高くなる。一方、消去状態のメモリセルは分布ＥＲの
中にあり、それらのメモリセルの閾値電圧は、イレーズ
ベリファイレベルＶＥよりも低くなる。そして、読み出
し時において、ワード線を読み出しレベルＶＲに制御す
ることで、プログラム状態にあるメモリセルは非導通と
なり、消去状態にあるメモリセルは導通状態になる。か
かる電流の有無が、Ｙゲート１１を介してセンスアンプ
ＳＡにより検出される。
【００２７】不揮発性メモリの消去動作は、複数のメモ
リセルに対して一括して行われる。その一般的な消去動
作は、次の通りである。まず最初に、図３（ｂ）に示さ
れる通り、全てのメモリセルにデータ０をプログラムす
る。即ち、プリプログラムが行われる。その結果、図３
（ｂ）に示される通り、すべてのメモリセルの閾値電圧
は、プログラムベリファイレベルＶＰよりも高くなる。
次に、複数のメモリセルに対して、前述の消去ストレス
が一括して印加される。単位時間の消去ストレスが印加
された後に、メモリセルの閾値電圧がイレーズベリファ
イレベル（消去確認レベル）より低いか否かをチェック
するイレーズベリファイ（消去ベリファイ）が行われ
る。全てのメモリセルがこのイレーズベリファイをパス
しない場合は、再度全てのメモリセルに対して消去スト
レスが印加される。このように消去ストレスの印加とイ
レーズベリファイを繰り返し、全てのメモリセルの閾値
電圧が、イレーズベリファイレベルＶＥより低くなるま
で消去ストレスの印加が繰り返される。その結果、図３
（ｃ）に示される通り、全てのメモリセルの閾値電圧
は、イレーズベリファイレベルＶＥより低くなる。
リセルに対して一括して行われる。その一般的な消去動
作は、次の通りである。まず最初に、図３（ｂ）に示さ
れる通り、全てのメモリセルにデータ０をプログラムす
る。即ち、プリプログラムが行われる。その結果、図３
（ｂ）に示される通り、すべてのメモリセルの閾値電圧
は、プログラムベリファイレベルＶＰよりも高くなる。
次に、複数のメモリセルに対して、前述の消去ストレス
が一括して印加される。単位時間の消去ストレスが印加
された後に、メモリセルの閾値電圧がイレーズベリファ
イレベル（消去確認レベル）より低いか否かをチェック
するイレーズベリファイ（消去ベリファイ）が行われ
る。全てのメモリセルがこのイレーズベリファイをパス
しない場合は、再度全てのメモリセルに対して消去スト
レスが印加される。このように消去ストレスの印加とイ
レーズベリファイを繰り返し、全てのメモリセルの閾値
電圧が、イレーズベリファイレベルＶＥより低くなるま
で消去ストレスの印加が繰り返される。その結果、図３
（ｃ）に示される通り、全てのメモリセルの閾値電圧
は、イレーズベリファイレベルＶＥより低くなる。
【００２８】ここで、一括して消去ストレスが印加され
るメモリセルの数が多いと、図３（ｃ）に実線で示され
る様に、消去動作終了後のメモリセルの閾値電圧のばら
つきが大きくなり、一部のメモリセル（図中斜線）はそ
の閾値電圧がマイナスとなりオーバーイレーズ（過消
去）状態となる。
るメモリセルの数が多いと、図３（ｃ）に実線で示され
る様に、消去動作終了後のメモリセルの閾値電圧のばら
つきが大きくなり、一部のメモリセル（図中斜線）はそ
の閾値電圧がマイナスとなりオーバーイレーズ（過消
去）状態となる。
【００２９】メモリセルの閾値電圧がマイナスになる
と、正常な読み出し動作を行うことができない。例え
ば、図２において、メモリセルＭＣ０１が消去状態（デ
ータ１）であり、メモリセルＭＣ１１がオーバーイレー
ズ状態であるとする。そして、ワード線ＷＬ０を読み出
しレベルに立ち上げて、メモリセルＭＣ０１のデータ１
を読み出そうとする場合、本来ならば、閾値電圧が高く
なっているメモリセルＭＣ０１は非導通状態であり、ビ
ット線には電流が流れない。しかしがら、オーバーイレ
ーズ状態にあるメモリセルＭＣ１１が、ワード線ＷＬ１
の非選択レベル（Ｌレベル）にも係わらず導通し、ビッ
ト線ＢＬ１に電流が流れてしまう。その結果、センスア
ンプＳＡは、メモリセルＭＣ０１がデータ１の消去状態
であると誤って検出することになる。
と、正常な読み出し動作を行うことができない。例え
ば、図２において、メモリセルＭＣ０１が消去状態（デ
ータ１）であり、メモリセルＭＣ１１がオーバーイレー
ズ状態であるとする。そして、ワード線ＷＬ０を読み出
しレベルに立ち上げて、メモリセルＭＣ０１のデータ１
を読み出そうとする場合、本来ならば、閾値電圧が高く
なっているメモリセルＭＣ０１は非導通状態であり、ビ
ット線には電流が流れない。しかしがら、オーバーイレ
ーズ状態にあるメモリセルＭＣ１１が、ワード線ＷＬ１
の非選択レベル（Ｌレベル）にも係わらず導通し、ビッ
ト線ＢＬ１に電流が流れてしまう。その結果、センスア
ンプＳＡは、メモリセルＭＣ０１がデータ１の消去状態
であると誤って検出することになる。
【００３０】以上のように、不揮発性メモリの消去動作
において、そのメモリセルの閾値電圧は消去ベリファイ
レベルＶＥより低く、マイナスにはならないということ
が必要である。従来からかかるオーバーイレーズの確率
を下げるために、一括して消去ストレスを印加する単位
をメモリブロック単位とし、図３（ｃ）の破線に示され
る通り、そのメモリセルの閾値電圧のばらつきを小さく
している。
において、そのメモリセルの閾値電圧は消去ベリファイ
レベルＶＥより低く、マイナスにはならないということ
が必要である。従来からかかるオーバーイレーズの確率
を下げるために、一括して消去ストレスを印加する単位
をメモリブロック単位とし、図３（ｃ）の破線に示され
る通り、そのメモリセルの閾値電圧のばらつきを小さく
している。
【００３１】図４は、消去ストレス回数の変化を示す図
である。図４において、横軸は消去回数を、縦軸は消去
に必要なストレス印加回数（ストレス値）を示し、一般
的な不揮発性メモリの消去に必要なストレス回数の変化
の傾向が示される。図４に示される通り、初期段階では
消去回数が増える毎に、消去に必要なストレス回数は少
なくなり、さらに消去回数が増えると、消去に必要なス
トレス回数は増加する。このように、不揮発性メモリの
消去に必要な消去ストレスの回数は、消去回数の増加に
従って逐次変化するものである。
である。図４において、横軸は消去回数を、縦軸は消去
に必要なストレス印加回数（ストレス値）を示し、一般
的な不揮発性メモリの消去に必要なストレス回数の変化
の傾向が示される。図４に示される通り、初期段階では
消去回数が増える毎に、消去に必要なストレス回数は少
なくなり、さらに消去回数が増えると、消去に必要なス
トレス回数は増加する。このように、不揮発性メモリの
消去に必要な消去ストレスの回数は、消去回数の増加に
従って逐次変化するものである。
【００３２】次に、本発明の実施の形態例にかかる消去
動作を説明する。本実施の形態例においても、従来と同
様に、消去回路は、複数に分割されたメモリブロック毎
に、消去ストレスを印加することができる。また消去ベ
リファイは、メモリセル毎に行われるのは、従来例と同
様である。本実施の形態例では、消去動作において、最
初は複数メモリブロックに対して同時に消去ストレスが
印加される。同時に消去ストレスが印加される回数は、
複数メモリブロックそれぞれに必要な消去ストレス回数
の中で最小の消去ストレス回数である。その後は、メモ
リブロック毎に消去ストレスの印加と消去ベリファイが
繰り返される。或いは適宜、複数のメモリブロックに対
して同時に消去ストレスが印加される。
動作を説明する。本実施の形態例においても、従来と同
様に、消去回路は、複数に分割されたメモリブロック毎
に、消去ストレスを印加することができる。また消去ベ
リファイは、メモリセル毎に行われるのは、従来例と同
様である。本実施の形態例では、消去動作において、最
初は複数メモリブロックに対して同時に消去ストレスが
印加される。同時に消去ストレスが印加される回数は、
複数メモリブロックそれぞれに必要な消去ストレス回数
の中で最小の消去ストレス回数である。その後は、メモ
リブロック毎に消去ストレスの印加と消去ベリファイが
繰り返される。或いは適宜、複数のメモリブロックに対
して同時に消去ストレスが印加される。
【００３３】図５は、消去動作を説明するための複数メ
モリブロックと消去ストレス回数の例を示す図である。
図５の例では、メモリ１００が４つのメモリブロックＢ
Ｌ１〜ＢＬ４に分割されている。そして、各メモリブロ
ックにおける過去の消去動作時において必要だった消去
ストレス値（消去ストレス回数）は、ＥＮ１〜ＥＮ４で
あり、その消去ストレス値の大小関係は、図５に示され
る通りである。即ち、メモリブロックＢＬ２の過去にお
ける消去ストレス値ＥＮ２が最も長く（多く）、メモリ
ブロックＢＬ４における過去の必要な消去ストレス値Ｅ
Ｎ４は最小である。図５に示されるメモリを例にして本
発明の実施の形態例の消去動作を説明する。
モリブロックと消去ストレス回数の例を示す図である。
図５の例では、メモリ１００が４つのメモリブロックＢ
Ｌ１〜ＢＬ４に分割されている。そして、各メモリブロ
ックにおける過去の消去動作時において必要だった消去
ストレス値（消去ストレス回数）は、ＥＮ１〜ＥＮ４で
あり、その消去ストレス値の大小関係は、図５に示され
る通りである。即ち、メモリブロックＢＬ２の過去にお
ける消去ストレス値ＥＮ２が最も長く（多く）、メモリ
ブロックＢＬ４における過去の必要な消去ストレス値Ｅ
Ｎ４は最小である。図５に示されるメモリを例にして本
発明の実施の形態例の消去動作を説明する。
【００３４】図６は、第１の実施の形態例の消去フロー
チャート図である。また、図７は、第１の実施の形態例
の消去動作の例を示す図表である。図５に示したメモリ
の例に、図６の消去フローチャートを適用した場合の状
態の変化が、図７に示される。
チャート図である。また、図７は、第１の実施の形態例
の消去動作の例を示す図表である。図５に示したメモリ
の例に、図６の消去フローチャートを適用した場合の状
態の変化が、図７に示される。
【００３５】第１の実施の形態例では、最初の消去スト
レスは、４つのメモリブロックに対して同時に印加され
る。また、最初の消去ベリファイ対象のメモリブロック
は、過去の消去ストレス値（回数）が最小のメモリブロ
ックＢＬ４に設定される。そして、４つのメモリブロッ
クに同時に消去ストレスを印加しながら、最小消去スト
レス値を有するメモリブロックＢＬ４に対して消去ベリ
ファイを行い、同時消去ストレス回数が最小値ＥＮ４に
達するか、或いはメモリブロックＢＬ４の全てのメモリ
セルが消去ベリファイをパスするまで、消去ストレスの
同時印加を継続する。消去ストレス回数が最小値に達す
るか或いはメモリブロックＢＬ４の全てのメモリセルが
消去ベリファイをパスすると、複数メモリブロックに対
する同時消去ストレスの印加を止め、メモリブロック毎
に消去ストレスの印加と消去ベリファイを行う。
レスは、４つのメモリブロックに対して同時に印加され
る。また、最初の消去ベリファイ対象のメモリブロック
は、過去の消去ストレス値（回数）が最小のメモリブロ
ックＢＬ４に設定される。そして、４つのメモリブロッ
クに同時に消去ストレスを印加しながら、最小消去スト
レス値を有するメモリブロックＢＬ４に対して消去ベリ
ファイを行い、同時消去ストレス回数が最小値ＥＮ４に
達するか、或いはメモリブロックＢＬ４の全てのメモリ
セルが消去ベリファイをパスするまで、消去ストレスの
同時印加を継続する。消去ストレス回数が最小値に達す
るか或いはメモリブロックＢＬ４の全てのメモリセルが
消去ベリファイをパスすると、複数メモリブロックに対
する同時消去ストレスの印加を止め、メモリブロック毎
に消去ストレスの印加と消去ベリファイを行う。
【００３６】図６に示される通り、まず最初に、全ての
消去対象のメモリブロックに対してデータ０をプログラ
ムするプリ・プログラムが行われる（Ｓ１０）。そし
て、過去の消去ストレス値（回数）が最小のメモリブロ
ックＢＬ４を消去ベリファイ対象として設定する（Ｓ１
１）。即ち、メモリブロックアドレスを、メモリブロッ
クＢＬ４に設定する。そして、メモリブロックＢＬ４の
メモリセルの閾値が、消去ベリファイレベルＶＥより低
くなったか否かを確認する消去ベリファイが行われる
（Ｓ１２）。具体的には、ワード線に消去ベリファイレ
ベルＶＥの電圧を印加したときに、対応するビット線に
所定の電流が流れるか否かをチェックすることで行われ
る。
消去対象のメモリブロックに対してデータ０をプログラ
ムするプリ・プログラムが行われる（Ｓ１０）。そし
て、過去の消去ストレス値（回数）が最小のメモリブロ
ックＢＬ４を消去ベリファイ対象として設定する（Ｓ１
１）。即ち、メモリブロックアドレスを、メモリブロッ
クＢＬ４に設定する。そして、メモリブロックＢＬ４の
メモリセルの閾値が、消去ベリファイレベルＶＥより低
くなったか否かを確認する消去ベリファイが行われる
（Ｓ１２）。具体的には、ワード線に消去ベリファイレ
ベルＶＥの電圧を印加したときに、対応するビット線に
所定の電流が流れるか否かをチェックすることで行われ
る。
【００３７】最初は、消去ストレスは印加されていない
ので、消去ベリファイはフェイル（未確認）となる。更
に、最初は、消去ストレスの回数が最小消去ストレス値
よりも少ないので（Ｓ１４）、複数ブロック選択モード
となり（Ｓ１６）、４つのメモリブロック全てに対し
て、同時に単位時間の消去ストレスの印加が行われる
（Ｓ２０）。４つのメモリブロックへの消去ストレスの
同時印加は、最小消去ストレス値（回数）ＥＮ４まで繰
り返される。
ので、消去ベリファイはフェイル（未確認）となる。更
に、最初は、消去ストレスの回数が最小消去ストレス値
よりも少ないので（Ｓ１４）、複数ブロック選択モード
となり（Ｓ１６）、４つのメモリブロック全てに対し
て、同時に単位時間の消去ストレスの印加が行われる
（Ｓ２０）。４つのメモリブロックへの消去ストレスの
同時印加は、最小消去ストレス値（回数）ＥＮ４まで繰
り返される。
【００３８】また、一方で、メモリブロックＢＬ４内の
最初のアドレスのメモリセルが消去ベリファイをパス
（閾値電圧が消去ベリファイレベルＶＥより低くなる）
すると（Ｓ１２）、そのメモリブロック内の最終アドレ
スに達するまで（Ｓ２２）、メモリセルのアドレスがイ
ンクリメントされ、消去ストレスの複数ブロックへの同
時印加（Ｓ１６）が繰り返される。
最初のアドレスのメモリセルが消去ベリファイをパス
（閾値電圧が消去ベリファイレベルＶＥより低くなる）
すると（Ｓ１２）、そのメモリブロック内の最終アドレ
スに達するまで（Ｓ２２）、メモリセルのアドレスがイ
ンクリメントされ、消去ストレスの複数ブロックへの同
時印加（Ｓ１６）が繰り返される。
【００３９】従って、４つのメモリブロックへの消去ス
トレスの同時印加の回数が最小値ＥＮ４に達するか、或
いは、最小消去ストレス値に対応するメモリブロックＢ
Ｌ４の全てのメモリセルの消去ベリファイが完了するか
のうち、いずれか少ない回数まで、上記の４つのメモリ
ブロックへの消去ストレスの同時印加が繰り返される。
その結果、過去において最小消去ストレス値であるメモ
リブロックＢＬ４の消去ストレス値が、図４に示される
通り低下してもオーバーイレーズされることが避けられ
る。また、図４に示される通り、消去ストレス値が増加
する場合は、当然にオーバーイレーズされることは避け
られる。
トレスの同時印加の回数が最小値ＥＮ４に達するか、或
いは、最小消去ストレス値に対応するメモリブロックＢ
Ｌ４の全てのメモリセルの消去ベリファイが完了するか
のうち、いずれか少ない回数まで、上記の４つのメモリ
ブロックへの消去ストレスの同時印加が繰り返される。
その結果、過去において最小消去ストレス値であるメモ
リブロックＢＬ４の消去ストレス値が、図４に示される
通り低下してもオーバーイレーズされることが避けられ
る。また、図４に示される通り、消去ストレス値が増加
する場合は、当然にオーバーイレーズされることは避け
られる。
【００４０】図７に示された例では、消去ストレスの印
加回数がメモリブロックＢＬ４の最小値ＥＮ４に達する
まで、メモリブロックＢＬ４内の全てのメモリセルの消
去ベリファイが終了していない。従って、消去ストレス
の印加回数が最小値ＥＮ４を超えると、メモリブロック
毎に消去ストレスの印加と消去ベリファイとが行われ
る。即ち、図６のフローチャートのステップＳ１８に示
される通り、複数ブロック選択モードが解除されて、消
去ベリファイの対象のメモリブロックＢＬ４への消去ス
トレスの印加が行われる（Ｓ２０）。
加回数がメモリブロックＢＬ４の最小値ＥＮ４に達する
まで、メモリブロックＢＬ４内の全てのメモリセルの消
去ベリファイが終了していない。従って、消去ストレス
の印加回数が最小値ＥＮ４を超えると、メモリブロック
毎に消去ストレスの印加と消去ベリファイとが行われ
る。即ち、図６のフローチャートのステップＳ１８に示
される通り、複数ブロック選択モードが解除されて、消
去ベリファイの対象のメモリブロックＢＬ４への消去ス
トレスの印加が行われる（Ｓ２０）。
【００４１】やがて、メモリブロックＢＬ４内の全ての
メモリセルの閾値が消去ベリファイレベルＶＥ未満とな
ると、最終アドレスとなり（Ｓ２２）、ブロックアドレ
スがインクリメントされる（Ｓ３２）。尚、メモリブロ
ックＢＬ４に対して印加された消去ストレスの回数が、
前回の最小値ＥＮ４より少ない場合は、その最小値は、
新しい値に更新される。或いは、後に消去ベリファイさ
れた他のメモリブロックＢＬ１〜ＢＬ３の消去ストレス
回数が前回のメモリブロックＢＬ４の最小値ＥＮ４より
も少ない場合は、その最小値と最小値ブロックが更新さ
れる（Ｓ２６，Ｓ２８）。
メモリセルの閾値が消去ベリファイレベルＶＥ未満とな
ると、最終アドレスとなり（Ｓ２２）、ブロックアドレ
スがインクリメントされる（Ｓ３２）。尚、メモリブロ
ックＢＬ４に対して印加された消去ストレスの回数が、
前回の最小値ＥＮ４より少ない場合は、その最小値は、
新しい値に更新される。或いは、後に消去ベリファイさ
れた他のメモリブロックＢＬ１〜ＢＬ３の消去ストレス
回数が前回のメモリブロックＢＬ４の最小値ＥＮ４より
も少ない場合は、その最小値と最小値ブロックが更新さ
れる（Ｓ２６，Ｓ２８）。
【００４２】図７に示される通り、ブロックアドレスが
インクリメントされたことにより、メモリブロックＢＬ
１が消去動作の対象ブロックとなる。メモリブロックＢ
Ｌ１に対して消去ストレスを印加しながら（Ｓ２０）、
メモリブロックＢＬ１内のメモリセルの消去ベリファイ
が行われる（Ｓ１２）。全てのメモリセルが消去ベリフ
ァイをパスすると、ブロックアドレスがインクリメント
され、今度は、メモリブロックＢＬ２が消去の対象ブロ
ックとなる。以下、メモリブロックＢＬ２とＢＬ３に対
して、それぞれブロック毎に消去ストレスの印加と、消
去ベリファイが行われる。最後のメモリブロックＢＬ３
の最終アドレスまで消去ベリファイが行われると、消去
動作が終了する。
インクリメントされたことにより、メモリブロックＢＬ
１が消去動作の対象ブロックとなる。メモリブロックＢ
Ｌ１に対して消去ストレスを印加しながら（Ｓ２０）、
メモリブロックＢＬ１内のメモリセルの消去ベリファイ
が行われる（Ｓ１２）。全てのメモリセルが消去ベリフ
ァイをパスすると、ブロックアドレスがインクリメント
され、今度は、メモリブロックＢＬ２が消去の対象ブロ
ックとなる。以下、メモリブロックＢＬ２とＢＬ３に対
して、それぞれブロック毎に消去ストレスの印加と、消
去ベリファイが行われる。最後のメモリブロックＢＬ３
の最終アドレスまで消去ベリファイが行われると、消去
動作が終了する。
【００４３】以上の通り、第１の実施の形態例では、過
去の消去動作または製品出荷前の試験における消去動作
において、各メモリブロックの消去ストレス値（回数）
を記憶し、消去動作時において、その最小値に達するま
で複数メモリブロックに対して同時に消去ストレスを印
加する。或いは、最小値に対応するメモリブロックの全
てのメモリセルの消去ベリファイが終了するまで複数メ
モリブロックに対して同時に消去ストレスを印加する。
その後は、各メモリブロック毎に消去ストレスの印加と
消去ベリファイを行う。従って、メモリブロック間にお
いて必要な消去ストレス値にバラツキがあっても、オー
バーイレーズが発生する確率を少なくすることができ
る。また、図５に示される様に、消去に必要な消去スト
レス値（回数）が変化しても、オーバーイレーズをする
可能性を少なくすることができる。特に、各メモリセル
の消去特性は一定の傾向を有し、過去において最小のス
トレス回数で消去できたメモリセルは、次の消去時にお
いても最小のストレス回数で消去できる傾向を有する。
更に、上記の実施の形態例では、複数のメモリブロック
に対して同時に消去ストレスを印加するので、全体の消
去時間を短くすることができる。
去の消去動作または製品出荷前の試験における消去動作
において、各メモリブロックの消去ストレス値（回数）
を記憶し、消去動作時において、その最小値に達するま
で複数メモリブロックに対して同時に消去ストレスを印
加する。或いは、最小値に対応するメモリブロックの全
てのメモリセルの消去ベリファイが終了するまで複数メ
モリブロックに対して同時に消去ストレスを印加する。
その後は、各メモリブロック毎に消去ストレスの印加と
消去ベリファイを行う。従って、メモリブロック間にお
いて必要な消去ストレス値にバラツキがあっても、オー
バーイレーズが発生する確率を少なくすることができ
る。また、図５に示される様に、消去に必要な消去スト
レス値（回数）が変化しても、オーバーイレーズをする
可能性を少なくすることができる。特に、各メモリセル
の消去特性は一定の傾向を有し、過去において最小のス
トレス回数で消去できたメモリセルは、次の消去時にお
いても最小のストレス回数で消去できる傾向を有する。
更に、上記の実施の形態例では、複数のメモリブロック
に対して同時に消去ストレスを印加するので、全体の消
去時間を短くすることができる。
【００４４】図８は、第２の実施の形態例の消去フロー
チャート図である。また、図９は、第２の実施の形態例
の消去動作の例を示す図表である。図５に示したメモリ
の例に、図８の消去フローチャートを適用した場合の状
態の変化が、図９に示される。
チャート図である。また、図９は、第２の実施の形態例
の消去動作の例を示す図表である。図５に示したメモリ
の例に、図８の消去フローチャートを適用した場合の状
態の変化が、図９に示される。
【００４５】第２の実施の形態例では、全てのメモリブ
ロックの過去における消去ストレス値（回数）を記憶し
ておく。そして、消去時は、それぞれのメモリブロック
の過去の消去ストレス値（回数）に達するまで、他のメ
モリブロックと同時に消去ストレスが印加される。従っ
て、最初の消去ストレスは、全てのメモリブロックに同
時に印加され、その後、過去の消去ストレス値に達した
メモリブロックから順に消去ストレスの同時印加のグル
ープから解除される。また、消去ベリファイの対象は、
第１の実施の形態例の如く最小消去ストレス値のメモリ
ブロックから開始することが好ましいが、任意のメモリ
ブロックから開始しても良い。即ち、第２の実施の形態
例では、過去の消去ストレス値を優先して、複数のメモ
リブロックに同時に消去ストレスを印加し、それぞれの
メモリブロックの過去の消去ストレス値に達っしたら同
時印加の対象から解除する。但し、最小消去ストレス値
のメモリブロックから消去ベリファイすることで、第１
の実施の形態例と同様に、必要な消去ストレス値（回
数）が減少する傾向にある場合は、その分オーバーイレ
ーズを防止することが可能になる。消去ストレスの同時
印加が終わると、その後は、各メモリブロック毎に消去
ストレスの印加と消去ベリファイを行う。
ロックの過去における消去ストレス値（回数）を記憶し
ておく。そして、消去時は、それぞれのメモリブロック
の過去の消去ストレス値（回数）に達するまで、他のメ
モリブロックと同時に消去ストレスが印加される。従っ
て、最初の消去ストレスは、全てのメモリブロックに同
時に印加され、その後、過去の消去ストレス値に達した
メモリブロックから順に消去ストレスの同時印加のグル
ープから解除される。また、消去ベリファイの対象は、
第１の実施の形態例の如く最小消去ストレス値のメモリ
ブロックから開始することが好ましいが、任意のメモリ
ブロックから開始しても良い。即ち、第２の実施の形態
例では、過去の消去ストレス値を優先して、複数のメモ
リブロックに同時に消去ストレスを印加し、それぞれの
メモリブロックの過去の消去ストレス値に達っしたら同
時印加の対象から解除する。但し、最小消去ストレス値
のメモリブロックから消去ベリファイすることで、第１
の実施の形態例と同様に、必要な消去ストレス値（回
数）が減少する傾向にある場合は、その分オーバーイレ
ーズを防止することが可能になる。消去ストレスの同時
印加が終わると、その後は、各メモリブロック毎に消去
ストレスの印加と消去ベリファイを行う。
【００４６】図５のメモリについてこの消去方法を適用
した例を、図８，９を参照しながら説明する。図８に示
される通り、最初に全てのメモリセルに対して、プリプ
ログラムを行い、全てのメモリセルの閾値電圧をプログ
ラムベリファイレベルＶＰより高くする（Ｓ４０）。そ
して、任意のメモリブロックを消去ベリファイ対象と
し、４つのメモリブロックを消去ストレス印加対象とす
る（Ｓ４１）。ここでは、消去ベリファイ対象をメモリ
ブロックＢＬ１とする。
した例を、図８，９を参照しながら説明する。図８に示
される通り、最初に全てのメモリセルに対して、プリプ
ログラムを行い、全てのメモリセルの閾値電圧をプログ
ラムベリファイレベルＶＰより高くする（Ｓ４０）。そ
して、任意のメモリブロックを消去ベリファイ対象と
し、４つのメモリブロックを消去ストレス印加対象とす
る（Ｓ４１）。ここでは、消去ベリファイ対象をメモリ
ブロックＢＬ１とする。
【００４７】消去ベリファイにおいて、確認対象のメモ
リセルの閾値電圧が消去ベリファイレベルＶＥより低く
ない場合は（Ｓ４２）、消去ストレス値（回数）がそれ
ぞれのメモリブロックの過去の消去ストレス値に達する
まで（Ｓ４４）、複数ブロックを選択した状態で（Ｓ４
６）、消去ストレスを印加する（Ｓ５０）。図９に示さ
れる通り、消去ストレス回数が１回からＥＮ４回まで
は、４つのメモリブロックＢＬ１〜ＢＬ４に対して、消
去ストレスが同時に印加される。
リセルの閾値電圧が消去ベリファイレベルＶＥより低く
ない場合は（Ｓ４２）、消去ストレス値（回数）がそれ
ぞれのメモリブロックの過去の消去ストレス値に達する
まで（Ｓ４４）、複数ブロックを選択した状態で（Ｓ４
６）、消去ストレスを印加する（Ｓ５０）。図９に示さ
れる通り、消去ストレス回数が１回からＥＮ４回まで
は、４つのメモリブロックＢＬ１〜ＢＬ４に対して、消
去ストレスが同時に印加される。
【００４８】消去ストレスの印加回数がメモリブロック
ＢＬ４の過去の回数ＥＮ４に達すると、ステップＳ４４
で検出され、メモリブロックＢＬ４は選択から解除され
る（Ｓ４８）。その結果、その後の消去ストレスの印加
は、メモリブロックＢＬ１，ＢＬ２，ＢＬ３に対して同
時に行われる。
ＢＬ４の過去の回数ＥＮ４に達すると、ステップＳ４４
で検出され、メモリブロックＢＬ４は選択から解除され
る（Ｓ４８）。その結果、その後の消去ストレスの印加
は、メモリブロックＢＬ１，ＢＬ２，ＢＬ３に対して同
時に行われる。
【００４９】図９の例では、やがてメモリブロックＢＬ
１の全てのメモリセルが消去ベリファイをパスし、消去
ベリファイ対象ブロック内のアドレスが最終アドレスに
達したことが検出される（Ｓ５２）。このメモリブロッ
クＢＬ１に対する消去ストレス値（回数）が過去の回数
よりも少なくなっている場合は（Ｓ５６）、図４に示さ
れる通り消去ストレス値が減少する段階に該当し、消去
ストレス値（回数）が更新される（Ｓ５８）。これによ
り、常に最小の値が記憶される。そして、最終ブロック
アドレスでなければ（Ｓ６０）、ブロックアドレスがイ
ンクリメントされ、メモリブロックＢＬ２が消去ベリフ
ァイの対象となる（Ｓ６２）。更に、消去ベリファイが
完了したメモリブロックＢＬ１は、もはや消去ストレス
を印加する必要がないので、選択から解除される（Ｓ６
２）。
１の全てのメモリセルが消去ベリファイをパスし、消去
ベリファイ対象ブロック内のアドレスが最終アドレスに
達したことが検出される（Ｓ５２）。このメモリブロッ
クＢＬ１に対する消去ストレス値（回数）が過去の回数
よりも少なくなっている場合は（Ｓ５６）、図４に示さ
れる通り消去ストレス値が減少する段階に該当し、消去
ストレス値（回数）が更新される（Ｓ５８）。これによ
り、常に最小の値が記憶される。そして、最終ブロック
アドレスでなければ（Ｓ６０）、ブロックアドレスがイ
ンクリメントされ、メモリブロックＢＬ２が消去ベリフ
ァイの対象となる（Ｓ６２）。更に、消去ベリファイが
完了したメモリブロックＢＬ１は、もはや消去ストレス
を印加する必要がないので、選択から解除される（Ｓ６
２）。
【００５０】その結果、図９に示される通り、消去スト
レスの印加は、メモリブロックＢＬ２，ＢＬ３に対して
同時に行われ、消去ベリファイ対象はメモリブロックＢ
Ｌ２となる。図９の例では、メモリブロックＢＬ２の消
去ベリファイが終了する前に、メモリブロックＢＬ３の
過去の消去ストレス回数ＥＮ３に達っしたことがステッ
プＳ４４で検出され、メモリブロックＢＬ３の選択が解
除される（Ｓ４８）。その結果、消去ストレスの印加
（Ｓ５０）は、メモリブロックＢＬ２のみとなり、その
メモリブロックＢＬ２に対して消去ベリファイが継続さ
れる。
レスの印加は、メモリブロックＢＬ２，ＢＬ３に対して
同時に行われ、消去ベリファイ対象はメモリブロックＢ
Ｌ２となる。図９の例では、メモリブロックＢＬ２の消
去ベリファイが終了する前に、メモリブロックＢＬ３の
過去の消去ストレス回数ＥＮ３に達っしたことがステッ
プＳ４４で検出され、メモリブロックＢＬ３の選択が解
除される（Ｓ４８）。その結果、消去ストレスの印加
（Ｓ５０）は、メモリブロックＢＬ２のみとなり、その
メモリブロックＢＬ２に対して消去ベリファイが継続さ
れる。
【００５１】やがて、メモリブロックＢＬ２の消去ベリ
ファイが終了すると（Ｓ４２，Ｓ５２）、メモリブロッ
クＢＬ２も選択から解除され、消去ベリファイ対象のメ
モリブロックのブロックアドレスがインクリメントさ
れ、メモリブロックＢＬ３が消去ベリファイの対象とな
る（Ｓ６２）。
ファイが終了すると（Ｓ４２，Ｓ５２）、メモリブロッ
クＢＬ２も選択から解除され、消去ベリファイ対象のメ
モリブロックのブロックアドレスがインクリメントさ
れ、メモリブロックＢＬ３が消去ベリファイの対象とな
る（Ｓ６２）。
【００５２】そして、ステップＳ４３にて、全てのメモ
リブロックが選択から解除されたことが検出されると、
その後は、消去ベリファイ対象のメモリブロックに対し
て、消去ストレスが印加される（Ｓ４５，Ｓ５０）。即
ち、メモリブロック毎に消去ストレスの印加と消去ベリ
ファイとが繰り返し行われ、それぞれのメモリブロック
の消去ベリファイが終了する度に、消去対象のメモリブ
ロックが変更される。
リブロックが選択から解除されたことが検出されると、
その後は、消去ベリファイ対象のメモリブロックに対し
て、消去ストレスが印加される（Ｓ４５，Ｓ５０）。即
ち、メモリブロック毎に消去ストレスの印加と消去ベリ
ファイとが繰り返し行われ、それぞれのメモリブロック
の消去ベリファイが終了する度に、消去対象のメモリブ
ロックが変更される。
【００５３】尚、第１の実施の形態例と同様に、従っ
て、最初の消去ベリファイ対象ブロックを、過去の消去
ストレス値（回数）が最小のメモリブロックＢＬ４にす
る場合は、図４の如く消去ストレス値が減少する段階に
ある時は、メモリブロックＢＬ４に対する消去ストレス
の印加が過去の回数ＥＮ４に達する前に消去ベリファイ
が終了する可能性が高くなる。オーバーイレーズを防止
することができより好ましい。
て、最初の消去ベリファイ対象ブロックを、過去の消去
ストレス値（回数）が最小のメモリブロックＢＬ４にす
る場合は、図４の如く消去ストレス値が減少する段階に
ある時は、メモリブロックＢＬ４に対する消去ストレス
の印加が過去の回数ＥＮ４に達する前に消去ベリファイ
が終了する可能性が高くなる。オーバーイレーズを防止
することができより好ましい。
【００５４】上記の消去動作を制御する消去回路３２
（図１参照）は、例えば、簡易的なマイクロコンピュー
タにより構成されることができる。即ち、図６または図
８に示される消去フローチャートに基づく消去プログラ
ムを格納したＲＯＭと、それを実行する演算回路とを有
する一般的なマイクロコンピュータにより実現すること
ができる。その場合、過去の消去ストレス値が消去回路
に内蔵される不揮発性メモリに記憶される。
（図１参照）は、例えば、簡易的なマイクロコンピュー
タにより構成されることができる。即ち、図６または図
８に示される消去フローチャートに基づく消去プログラ
ムを格納したＲＯＭと、それを実行する演算回路とを有
する一般的なマイクロコンピュータにより実現すること
ができる。その場合、過去の消去ストレス値が消去回路
に内蔵される不揮発性メモリに記憶される。
【００５５】図１０は、かかる消去回路の構成図であ
る。図１０の消去回路３２は、ＣＰＵ３２１と、消去プ
ログラムを格納したＲＯＭ３２２と、消去ストレス値が
記憶される不揮発性メモリ３２３と、インターフェース
３２５とがバス３２４を介して接続される。
る。図１０の消去回路３２は、ＣＰＵ３２１と、消去プ
ログラムを格納したＲＯＭ３２２と、消去ストレス値が
記憶される不揮発性メモリ３２３と、インターフェース
３２５とがバス３２４を介して接続される。
【００５６】上記実施の形態例では、消去ストレス値と
して、単位時間の消去ストレス印加の回数で説明した
が、消去ストレスの印加時間であっても良い。或いは、
消去ストレスの強さを考慮した値であっても良い。
して、単位時間の消去ストレス印加の回数で説明した
が、消去ストレスの印加時間であっても良い。或いは、
消去ストレスの強さを考慮した値であっても良い。
【００５７】
【発明の効果】以上説明した通り、本発明によれば、消
去ストレスの印加を過去の消去ストレス値に基づいて複
数メモリブロックに対して同時に行い、その後は、メモ
リブロック毎に消去ストレスの印加と消去ベリファイを
繰り返し行う。その結果、オーバーイレーズが発生する
確率を低く抑えることができるとともに、消去動作全体
の時間を短くすることができる。
去ストレスの印加を過去の消去ストレス値に基づいて複
数メモリブロックに対して同時に行い、その後は、メモ
リブロック毎に消去ストレスの印加と消去ベリファイを
繰り返し行う。その結果、オーバーイレーズが発生する
確率を低く抑えることができるとともに、消去動作全体
の時間を短くすることができる。
【図１】本発明の対象である不揮発性メモリの全体構成
図である。
図である。
【図２】本発明の対象である一般的な不揮発性メモリの
回路図である。
回路図である。
【図３】消去動作の概略を示す図である。
【図４】消去ストレス回数の変化を示す図である。
【図５】消去動作を説明するための複数メモリブロック
と消去ストレス回数の例を示す図である。
と消去ストレス回数の例を示す図である。
【図６】第１の実施の形態例の消去フローチャート図で
ある。
ある。
【図７】第１の実施の形態例の消去動作の例を示す図表
である。
である。
【図８】第２の実施の形態例の消去フローチャート図で
ある。
ある。
【図９】第２の実施の形態例の消去動作の例を示す図表
である。
である。
【図１０】消去回路の構成図である。
３２ 消去回路 ＢＬ１〜ＢＬ４ メモリブロック ＭＣ メモリセル
Claims (8)
- 【請求項１】メモリセルのフローティングゲート内にキ
ャリアを注入または除去して該メモリセルのプログラム
または消去が行われる不揮発性メモリ装置において、 複数のメモリセルをそれぞれ有する複数のメモリブロッ
クと、 前記メモリブロック単位で消去ストレスを印加し、メモ
リセル単位で消去終了のベリファイを行う消去回路とを
有し、 前記消去回路は、前記複数のメモリブロックにおける過
去の消去ストレス最小値まで該複数のメモリブロックに
同時に消去ストレスを印加することを特徴とする不揮発
性メモリ装置。 - 【請求項２】メモリセルのフローティングゲート内にキ
ャリアを注入または除去して該メモリセルのプログラム
または消去が行われる不揮発性メモリ装置において、 複数のメモリセルをそれぞれ有する複数のメモリブロッ
クと、 前記メモリブロック単位で消去ストレスを印加し、メモ
リセル単位で消去終了のベリファイを行う消去回路とを
有し、 前記消去回路は、前記複数のメモリブロックにおける過
去の消去ストレス最小値まで該複数のメモリブロックに
同時に消去ストレスを印加し、その後、前記メモリブロ
ック毎に消去ストレスの印加と消去終了のベリファイを
行うことを特徴とする不揮発性メモリ装置。 - 【請求項３】メモリセルのフローティングゲート内にキ
ャリアを注入または除去して該メモリセルのプログラム
または消去が行われる不揮発性メモリ装置において、 複数のメモリセルをそれぞれ有する複数のメモリブロッ
クと、 前記メモリブロック単位で消去ストレスを印加し、メモ
リセル単位で消去終了のベリファイを行う消去回路とを
有し、 前記消去回路は、前記複数のメモリブロックにおける過
去の消去ストレス最小値までもしくは前記消去ストレス
最小値に対応するメモリブロック内の全てのメモリセル
の消去終了ベリファイが行われるまで、該複数のメモリ
ブロックに同時に消去ストレスを印加し、その後、前記
メモリブロック毎に消去ストレスの印加と消去終了のベ
リファイを行うことを特徴とする不揮発性メモリ装置。 - 【請求項４】請求項３において、 前記消去回路は、前記消去ストレス最小値に対応するメ
モリブロックの消去が、過去の消去ストレス最小値より
も小さい消去ストレスで完了した時は、当該消去ストレ
ス最小値を更新することを特徴とする不揮発性メモリ装
置。 - 【請求項５】メモリセルのフローティングゲート内にキ
ャリアを注入または除去して該メモリセルのプログラム
または消去が行われる不揮発性メモリ装置において、 複数のメモリセルをそれぞれ有する複数のメモリブロッ
クと、 前記メモリブロック単位で消去ストレスを印加し、メモ
リセル単位で消去終了のベリファイを行う消去回路とを
有し、 前記消去回路は、前記複数のメモリブロックそれぞれに
対し、それぞれの過去の消去ストレス値まで消去ストレ
スを印加しながら、前記消去終了ベリファイが全てのメ
モリセルに対して行われた第１のメモリブロックへの消
去ストレスの印加を終了し、更に前記過去の消去ストレ
ス値に達した第２のメモリブロックへの消去ストレスの
印加を一旦終了し、前記第２のメモリブロックに対して
メモリブロック毎に消去ストレスの印加と消去終了のベ
リファイを行うことを特徴とする不揮発性メモリ装置。 - 【請求項６】請求項５において、 前記消去回路は、前記メモリブロックの消去が、対応す
る過去の消去ストレス値よりも小さい消去ストレス値で
完了した時は、当該メモリブロックの消去ストレス値を
更新することを特徴とする不揮発性メモリ装置。 - 【請求項７】請求項１乃至６のいずれかにおいて、 前記消去ストレス値は、所定の単位消去ストレスの印加
回数であることを特徴とする不揮発性メモリ装置。 - 【請求項８】請求項１乃至６のいずれかにおいて、 前記メモリセルは、ワード線に接続されたコントロール
ゲートと、ビット線に接続されたドレインと、ソース線
に接続されたソースとを有し、 前記消去回路は、前記コントロールゲートとドレインと
の間に電界を印加して、前記消去ストレスを印加するこ
とを特徴とする不揮発性メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11224698A JP3672435B2 (ja) | 1998-04-22 | 1998-04-22 | 不揮発性メモリ装置 |
| US09/196,441 US5982670A (en) | 1998-04-22 | 1998-11-20 | Non-volatile memory device |
| KR1019980058053A KR100290195B1 (ko) | 1998-04-22 | 1998-12-24 | 불휘발성 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11224698A JP3672435B2 (ja) | 1998-04-22 | 1998-04-22 | 不揮発性メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11306769A true JPH11306769A (ja) | 1999-11-05 |
| JP3672435B2 JP3672435B2 (ja) | 2005-07-20 |
Family
ID=14581910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11224698A Expired - Fee Related JP3672435B2 (ja) | 1998-04-22 | 1998-04-22 | 不揮発性メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5982670A (ja) |
| JP (1) | JP3672435B2 (ja) |
| KR (1) | KR100290195B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004515024A (ja) * | 2000-11-21 | 2004-05-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | デュアルビットメモリ消去検証のための方法およびシステム |
| US6781882B2 (en) | 2002-01-17 | 2004-08-24 | Renesas Technology Corp. | Nonvolatile semiconductor storage device having a shortened time required for a data erasing operation and data erasing method thereof |
| JP2007317276A (ja) * | 2006-05-24 | 2007-12-06 | Fujitsu Ltd | 不揮発性半導体記憶装置、不揮発性半導体記憶装置の消去方法および不揮発性半導体記憶装置の試験方法 |
| US7382651B2 (en) | 2005-12-27 | 2008-06-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2010040141A (ja) * | 2008-08-07 | 2010-02-18 | Samsung Electronics Co Ltd | 不揮発性半導体記憶装置のチップ消去方法 |
| JP2012168996A (ja) * | 2011-02-10 | 2012-09-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
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| US6172915B1 (en) * | 1999-09-30 | 2001-01-09 | Eon Silicon Devices, Inc. | Unified erase method in flash EEPROM |
| KR100519534B1 (ko) * | 2000-11-09 | 2005-10-05 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 소거 방법 |
| US7149121B2 (en) * | 2005-01-26 | 2006-12-12 | Macronix International Co., Ltd. | Method and apparatus for changing operating conditions of nonvolatile memory |
| US7986553B2 (en) * | 2007-06-15 | 2011-07-26 | Micron Technology, Inc. | Programming of a solid state memory utilizing analog communication of bit patterns |
| US8659852B2 (en) | 2008-04-21 | 2014-02-25 | Seagate Technology Llc | Write-once magentic junction memory array |
| US7855911B2 (en) | 2008-05-23 | 2010-12-21 | Seagate Technology Llc | Reconfigurable magnetic logic device using spin torque |
| US7852663B2 (en) | 2008-05-23 | 2010-12-14 | Seagate Technology Llc | Nonvolatile programmable logic gates and adders |
| US7881098B2 (en) | 2008-08-26 | 2011-02-01 | Seagate Technology Llc | Memory with separate read and write paths |
| US7985994B2 (en) | 2008-09-29 | 2011-07-26 | Seagate Technology Llc | Flux-closed STRAM with electronically reflective insulative spacer |
| US8169810B2 (en) | 2008-10-08 | 2012-05-01 | Seagate Technology Llc | Magnetic memory with asymmetric energy barrier |
| US8039913B2 (en) | 2008-10-09 | 2011-10-18 | Seagate Technology Llc | Magnetic stack with laminated layer |
| US8089132B2 (en) * | 2008-10-09 | 2012-01-03 | Seagate Technology Llc | Magnetic memory with phonon glass electron crystal material |
| US8045366B2 (en) | 2008-11-05 | 2011-10-25 | Seagate Technology Llc | STRAM with composite free magnetic element |
| US8043732B2 (en) | 2008-11-11 | 2011-10-25 | Seagate Technology Llc | Memory cell with radial barrier |
| US7826181B2 (en) | 2008-11-12 | 2010-11-02 | Seagate Technology Llc | Magnetic memory with porous non-conductive current confinement layer |
| US8004872B2 (en) | 2008-11-17 | 2011-08-23 | Seagate Technology Llc | Floating source line architecture for non-volatile memory |
| US8289756B2 (en) | 2008-11-25 | 2012-10-16 | Seagate Technology Llc | Non volatile memory including stabilizing structures |
| US7826259B2 (en) | 2009-01-29 | 2010-11-02 | Seagate Technology Llc | Staggered STRAM cell |
| US7999338B2 (en) | 2009-07-13 | 2011-08-16 | Seagate Technology Llc | Magnetic stack having reference layers with orthogonal magnetization orientation directions |
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| US10109356B2 (en) * | 2015-02-25 | 2018-10-23 | Nxp Usa, Inc. | Method and apparatus for stressing a non-volatile memory |
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|---|---|---|---|---|
| US5844842A (en) * | 1989-02-06 | 1998-12-01 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| KR970005644B1 (ko) * | 1994-09-03 | 1997-04-18 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치의 멀티블럭 소거 및 검증장치 및 그 방법 |
| JP2689939B2 (ja) * | 1995-02-21 | 1997-12-10 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
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-
1998
- 1998-04-22 JP JP11224698A patent/JP3672435B2/ja not_active Expired - Fee Related
- 1998-11-20 US US09/196,441 patent/US5982670A/en not_active Expired - Lifetime
- 1998-12-24 KR KR1019980058053A patent/KR100290195B1/ko not_active IP Right Cessation
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| KR19990081815A (ko) | 1999-11-15 |
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