JP2689939B2

JP2689939B2 - 不揮発性半導体記憶装置

Info

Publication number: JP2689939B2
Application number: JP3222795A
Authority: JP
Inventors: 利治岡本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-02-21
Filing date: 1995-02-21
Publication date: 1997-12-10
Anticipated expiration: 2012-12-10
Also published as: JPH08227590A; US5646891A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特にフローティングゲートを備えた電界効果ト
ランジスタをメモリセルとして配置した構成のフラッシ
ュメモリ型の不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】フラッシュメモリ型の不揮発性半導体記
憶装置は、書込み時にメモリセルトランジスタのドレイ
ン近傍よりフローティングゲートに電子を注入してしき
い値電圧の高い状態にし、消去時にはフローティングゲ
ートからソースへ電子を引き抜いてしきい値電圧の低い
状態にし、これらしきい値電圧の差により２値情報を記
憶する。書込みはバイトあるいはワード単位に行ない、
消去はチップ全体あるいはセクタ単位で行なう。この不
揮発性半導体記憶装置では、消去においてプロセスに起
因する特性ばらつきのため、消去動作の遅いメモリセル
トランジスタと、消去動作の速いメモリセルトランジス
タとが出現する。そのため、消去動作の遅いメモリセル
トランジスタを考慮して消去時間を充分に長くした場合
には、消去動作の速いメモリセルトランジスタのしきい
値電圧は負になりいわゆるディプレッション状態になっ
てしまう。また、読出しは、メモリセルトランジスタが
消去状態か書込み状態か、すなわちメモリセルトランジ
スタに電流が流れるか流れないかを検出して行なう。し
かし、ビット線に接続されているメモリセルトランジス
タが１つでもディプレッション状態であった場合、この
メモリセルトランジスタは非選択状態、すなわち電位
（ワード線電位）が０Ｖであっても、常にビット線に電
流が流れてしまうため正しいデータが読出せなくなって
しまう。

【０００３】このようなメモリセルトランジスタの過剰
消去状態を防止するため、消去動作中にメモリセルトラ
ンジスタのしきい値電圧を判定して消去動作の制御を行
なう方法が従来から用いられている。これは消去ベリフ
ァイといわれている。

【０００４】図６はこのような消去ベリファイが用いら
れる従来の不揮発性半導体記憶装置の代表的な一例（第
１の例）を示す回路図、図７はこの例の消去動作を説明
するためのフローチャートである。

【０００５】この不揮発性半導体記憶装置は、フローテ
ィングゲートを備えた電界効果トランジスタでメモリセ
ルを形成する複数のメモリセルトランジスタ（ＭＴ１〜
ＭＴＮ，…）を行方向，列方向に配置した（図６では１
行のみ表示）メモリセルアレイ１ｘと、複数のメモリセ
ルトランジスタ（ＭＴ１〜ＭＴＮ，…）の各行それぞれ
と対応して設けられ対応する行の各メモリセルトランジ
スタのコントロールゲートと接続する複数のワード線
（ＷＬ１，…，図６には１本のみ表示）と、複数のメモ
リセルトランジスタ（ＭＴ１〜ＭＴＮ，…）の各列それ
ぞれと対応して設けられ対応する列の各メモリセルトラ
ンジスタのドレインと接続する複数のビット線ＢＬ１〜
ＢＬＮと、複数のメモリセルトランジスタ（ＭＴ１〜Ｍ
ＴＮ，…）それぞれのソースと接続するソース線ＳＬ
と、Ｘアドレス信号ＡＤＸに従って複数のワード線（Ｗ
Ｌ１，…）のうちの１本を選択し、通常の読出し動作時
には読出し選択レベルとし消去ベリファイ動作時にはベ
リファイ選択レベル（ＶＶＲａ）とすると共に、消去パ
ルス印加時には全ワード線を非選択レベルの接地電位と
するＸデコーダ２ｘと、消去パルス印加制御信号ＥＲが
アクティブレベルのとき所定のパルス幅の消去パルスＥ
Ｐをソース線ＳＬに印加しインアクティブレベルのとき
はソース線ＳＬを接地電位とする消去パルス発生回路３
と、通常の読出し動作時及び消去ベリファイ動作時には
Ｙアドレス信号ＡＤＹに従って複数のビット線ＢＬ１〜
ＢＬＮのうちの１本を選択し消去パルス印加時には全ビ
ット線ＢＬ１〜ＢＬＮを非選択，フローティング状態と
するＹデコーダ４ｘ及びビット線選択回路５ｘと、Ｙデ
コーダ４ｘ及びビット線選択回路５ｘにより選択された
ビット線の信号を増幅して出力（Ｄ０）するセンス増幅
器７とを有する構成となっている。

【０００６】次に、この第１の例の動作について説明す
る。

【０００７】消去命令が与えられると消去動作が開始さ
れる。そしてまず、全てのメモリセルトランジスタ（Ｍ
Ｔ１〜ＭＴＮ，…）に対して所定のパルス幅の消去パル
ス印の印加が行なわれる（図７のＳ１）。この消去パル
スＥＰの印加は、全ワード線（ＷＬ１，…）を非選択状
態、すなわち０Ｖ（接地電位）とし、ビット線ＢＬ１〜
ＢＬＮを全て非選択状態、すなわちメモリセルトランジ
スタ（ＭＴ１〜ＭＴＮ，…）のドレインをオープンと
し、消去パルス発生回路３からソース線ＳＬを介してこ
れらメモリセルトランジスタのソースに高電圧（Ｖｈ）
の消去パルスＥＰを印加することで行なわれる。消去パ
ルスＥＰの印加によりフローティングゲートからソース
へ電子が引き抜かれてメモリセルトランジスタのしき値
電圧は低くなる。

【０００８】次に消去ベリファイ（図７のＳ２）が行な
われる。消去ベリファイ動作は、選択ワード線（例えば
ＷＬ１）の電位をメモリセルトランジスタの消去状態及
び書込み状態のしきい値電圧）の中間電位（例えば３．
５Ｖ程度）にする以外は通常のデータ読出しと同様の動
作である。すなわちＸアドレス信号ＡＤＸによってワー
ド線１本を選択すると共に、Ｙアドレス信号ＡＤＹによ
ってビット線１本を選択し、これらワード線及びビット
線の交差する箇所のメモリセルトランジスタの対するデ
ータ読出しを行なう。

【０００９】メモリセルトランジスタのしきい値電圧が
選択ワード線電位よりも低い場合には、メモリセルトラ
ンジスタは導通して電流が流れるため、このメモリセル
トランジスタに対する消去は完了したと判定される（図
７のＳ３のＹｅｓ）。メモリセルトランジスタのしきい
値電圧が選択ワード線電位に比べて高い場合には、メモ
リセルトランジスタは導通しないため電流が流れず、消
去は充分でないと判定される。この場合消去パルス印加
（図７のＳ１）へ戻り、消去パルスＥＰの印加を行ない
再び消去ベリファイが行なわれる。

【００１０】所定のメモリセルトランジスタについて消
去ベリファイ判定をパスしたならば（図７のＳ３のＹｅ
ｓ）、Ｙアドレスをインクリメントして次のビット線を
選択し、次のメモリセルトランジスタの消去ベリファイ
を行なう（図７のＳ４ｘ，Ｓ６ｘ，Ｓ２）。Ｙアドレス
が最終であったならばＸアドレスをインクリメントして
次のワード線に接続しているメモリセルトランジスタの
消去ベリファイを行なう（図７Ｓ５，Ｓ７，Ｓ２）。

【００１１】このようにしてメモリセルトランジスタ１
個づつについて消去ベリファイが行なわれる。そして全
メモリセルトランジスタ（ＭＴ１〜ＭＴＮ，…）につい
て消去ベリファイが終了したならば、すなわち最終アド
レスならば消去動作を終了する。

【００１２】この第１の例では、消去動作での消去ベリ
ファイをメモリセルトランジスタ１個づつ行なうため時
間がかかる。そこで消去ベリファイ動作に要する時間を
短縮するようにしたいくつかの例が提案されている。

【００１３】図８は、消去ベリファイ動作に要する時間
を短縮するようにした従来の不揮発性半導体記憶装置
（第２の例）の回路図である（例えば特開平４−２６９
９６号公報参照）。

【００１４】この第２の例が第１の例と相違する点は、
Ｙデコーダ４ｘのインバータＩＶ４１〜ＩＶ４Ｎに代え
て２入力の一方に消去ベリファイ制御信号ＶＲ＊（＊は
低レベルアクティブを示す）を入力するＮＡＮＤ型の論
理ゲートＧ４１〜Ｇ４Ｎを設けてＹデコーダ４ｙとして
消去ベリファイ動作時に全ビット線ＢＬ１〜ＢＬＮを選
択するようにし、センス増幅器７の最終段のインバータ
ＩＶ７１の入力端と電源電位点との間にゲートに消去ベ
リファイ制御信号ＶＲ＊を受けるＰ型のトランジスタＴ
７６を設けてセンス増幅器７ｘとしてセンス増幅器の感
度を変更するようにした点にある。

【００１５】この第２の例では、消去ベリファイ動作時
に、センス増幅器７ｘの入力端に全ビット線ＢＬ１〜Ｂ
ＬＮを接続する。この状態でＸアドレス信号ＡＤＸによ
って１本のワード線を選択し、このワード線と接続して
いるメモリセルトランジスタ全てについてデータ読出し
を行なう。選択ワード線はベリファイ選択レベル（例え
ば３．５Ｖ）に設定されているので、もし１本のワード
線に接続している全てのメモリセルトランジスタのしき
い値電圧が選択ワード線の電位より低くなっていれば、
これらメモリセルトランジスタは消去状態と判定する。
この場合、センス増幅器７ｘの読出し感度を全てのビッ
ト線に電流が流れれば消去状態と判定するように変更し
てある。

【００１６】この第２の例では、消去ベリファイ動作時
にインクリメントするアドレスはＸアドレスだけで良い
ので、その分消去ベリファイ動作時間を短縮することが
出来る。

【００１７】図９は従来の不揮発性半導体記憶装置の第
３の例を示す回路図である（例えば特開平４−３３９５
号公報参照）。

【００１８】この第３の例は、消去ベリファイ動作時
に、前述の第２の例と同様に全ビット線を選択するほ
か、更に全ワード線を選択するようにしたものである。

【００１９】この第３の例においては、消去ベリファイ
動作時、全ビット線ＢＬ１〜ＢＬＮを選択すると共に全
ワード線ＷＬ１〜ＷＬＭを選択し、全てのメモリセルト
ランジスタ（ＭＴ１〜ＭＴＮ，…）を選択状態にする。
ただし、この場合、ワード線のベリファイ選択レベルを
全メモリセルトランジスタのうちの最小のしきい値電圧
程度（例えば２Ｖ）にしておく。この状態でデータ読出
しを行ない最も消去動作の速いメモリセルトランジスタ
のしきい値電圧がワード線電位より低くなったとき、こ
のメモリセルトランジスタを介して電流が流れるため、
この時点で全メモリセルトランジスタが消去されたと判
定する。この第３の例では、消去ベリファイ動作におけ
るＸアドレス及びＹアドレスのインクリメントは全く不
要なため、消去ベリファイ動作時間を大幅に短縮するこ
とが出来る。

【００２０】また、図１０に示すように、複数のビット
線を所定数本（図１０ではｍ本づつ）の複数組（図１０
ではｎ組）に分けてこれら複数組それぞれの所定数本の
ビット線のうちの１本をビット線選択回路５ａで選択
し、これら複数組それぞれの選択ビット線の信号を増幅
する複数のセンス増幅器７１〜７ｎを設け、これらセン
ス増幅器７１〜７ｎのレベルを判定して１本の選択ワー
ド線と複数の選択ビット線との交点のメモリセルトラン
ジスタが消去されたかどうかを判定する消去ベリファイ
読出し回路８を設けた例（第４の例）もある（例えば特
開平３−２５９４９９号公報参照）。

【００２１】なお、この第４の例では、通常の読出し動
作時のデータは、Ｙデコーダ４ｂ及びマルチプレクサ９
によって複数のセンス増幅器７１〜７ｎの出力データの
うちの１つが選択され出力（Ｄ０）される。

【００２２】この第４の例では、消去ベリファイ動作
時、マルチプレクサ９の全トランジスタＴＢ１〜ＴＢｎ
は非導通状態にされる。そしてセンス増幅器７１〜７ｎ
の入力端に複数組それぞれの選択ビット線を接続させ
る。選択ワード線のうちの選択ビット線に接続している
全てのメモリセルトランジスタが消去状態ならば、全て
のセンス増幅器の出力は高レベルを出力するため、ＡＮ
Ｄ型の論理ゲートＧ８１は高レベルを出力する。消去が
不充分なメモリセルトランジスタが１個でも存在するな
らば、消去不充分なメモリセルトランジスタに接続して
いるセンス増幅器は低レベルを出力するため、論理ゲー
トＧ８１の出力は低レベルを出力する。このようにして
消去ベリファイは行なわれる。この第４の例では、セン
ス増幅器の感度の不要であり、また消去ベリファイ動作
時間も第１の例より大幅に短縮できる。

【００２３】

【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置は、第１の例では、消去ベリファイ動
作時に、Ｘアドレス及びＹアドレスを順次インクリメン
トしてメモリセルトランジスタ１個づつ消去ベリファイ
及びその判定を行う構成となっているので、消去ベリフ
ァイ動作時間、すなわち消去動作時間が長くなるという
欠点があり、第２の例では、１本のワード線と接続する
全てのメモリセルトランジスタが同時に消去ベリファイ
及びその判定ができる構成となっているので、消去ベリ
ファイ時間，消去動作時管を短縮できるものの、センス
増幅器の感度を１本のワード線と接続する全メモリセル
トランジスタが消去状態であるかどうかを判定するよう
にしているため、これらメモリセルトランジスタのうち
に極少数個の非消去状態のものが含まれている場合と全
数消去状態の場合とのレベル差が小さくなり、かつ消去
状態のメモリセルトランジスタに流れる電流値もばらつ
くので、センス増幅器の感度の設定が困難で信頼性にか
けるという問題点があり、第３の例では、全ビット線及
び全ワード線を選択して全メモリセルトランジスタの消
去ベリファイを一度に行う構成となっているので、消去
ベリファイ動作時間、消去動作時間は大幅に短縮される
ものの、全メモリセルトランジスタのうちの最小のしき
い値電圧に最も速い消去動作のメモリセルトランジスタ
が到達したとき消去動作終了としているため、メモリセ
ルトランジスタの数が多くなる程消去動作時間のばらつ
きも大きく、中には消去状態に到達しないものも発生す
る危険性があり、かつセンス増幅器の感度の設定が困難
で信頼性にかけるという問題があり、第４の例では、複
数のビット線を所定数本づつの複数組に分けてこれら複
数組それぞれの所定数本づつのビット線のうちの１本を
選択してその信号を対応するセンス増幅器で増幅し、そ
の増幅出力によって消去ベリファイする構成となってい
るので、第１の例より消去ベリファイ動作時間，消去動
作時間は短縮され、またセンス増幅器の感度の設定は容
易であるものの、通常の読出し動作のために高速動作が
要求されるセンス増幅器の数が多いためチップ面積が増
大するという欠点と、通常の読出し動作時のデータ出力
と消去ベリファイ動作時の判定結果の出力とが別々の２
系統になってしまうという欠点がある。

【００２４】本発明の目的は、消去ベリファイ動作時間
及び消去動作時間を短縮すると共に、センス増幅器の感
度の設定が容易で消去動作の信頼性が高く、チップ面積
が増大するのを抑え、かつ通常の読出し動作時のデータ
出力と消去ベリファイ動作時の判定結果出力とが一系統
で済む不揮発性半導体記憶装置を提供することにある。

【００２５】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、フローティングゲートを備えた電界効果ト
ランジスタでメモリセルを形成する複数のメモリセルト
ランジスタを行方向，列方向に配置したメモリセルアレ
イと、前記複数のメモリセルトランジスタの各行それぞ
れと対応して設けられ対応する行の各メモリセルトラン
ジスタのコントロールゲートと接続する複数のワード線
と、前記複数のメモリセルトランジスタの各列それぞれ
と対応して設けられ対応する列の各メモリセルトランジ
スタのドレインと接続する複数のビット線と、前記複数
のメモリセルトランジスタそれぞれのソースと接続する
ソース線と、前記複数のメモリセルトランジスタそれぞ
れのソース・コントロールゲート間に所定のタイミング
で所定のパルス幅の消去パルスを印加する消去パルス印
加手段と、前記複数のワード線のうちの所定のワード線
を選択して通常の読出し動作時には選択レベルとし前記
消去パルスの印加後の消去ベルファイ動作時にはベリフ
ァイ選択レベルとするＸデコーダと、前記複数のビット
線を所定数本づつの複数組に分けてこれら複数組それぞ
れの所定数本のうちの１本を選択する第１のビット線選
択回路と、前記通常の読出し動作時にはこの第１のビッ
ト線選択回路で選択された複数組それぞれの選択ビット
線の信号のうちの１つを選択し前記消去ベルファイ動作
時にはこれら選択ビット線の信号の伝達を阻止する第２
のビット線選択回路と、この第２のビット線選択回路で
選択された信号を増幅するセンス増幅器と、前記消去ベ
リファイ動作時に、前記第１のビット線選択回路で選択
された複数組それぞれの選択ビット線の信号のレベルを
判定して前記センス増幅器の入力端の電位を制御する消
去ベリファイ判定回路とを有している。また、消去ベリ
ファイ判定回路が、複数組それぞれの選択ビット線の信
号のレベルを判定する複数の選択ビット線レベル判定回
路と、これら複数の選択ビット線レベル判定回路それぞ
れの出力をゲートに受けてセンス増幅器の入力端と基準
電位点との間をオン，オフする複数のトランジスタとを
備えた構成されるか、複数組それぞれの選択ビット線の
信号のレベルを判定する複数の選択ビット線レベル判定
回路と、これら複数の選択ビット線レベル判定回路の出
力信号を入力端に受ける論理ゲートと、この論理ゲート
の出力信号をゲートに受けてセンス増幅器の入力端と基
準電位点との間をオン，オフするトランジスタとを備え
て構成され、更に複数の選択ビット線レベル判定回路そ
れぞれの構成トランジスタのサイズを、センス増幅器の
構成トランジスタのサイズより小さくして構成される。

【００２６】また、ベリファイ選択レベルを、メモリセ
ルトランジスタの消去状態のしきい値電圧と書込み状態
のしきい値電圧との中間の電位とし、消去パルス印加手
段が、ソース線に消去パルスを印加する消去パルス発生
回路と、前記消去パルスの印加時に複数のワード線それ
ぞれを接地電位とするＸデコーダ内の所定の回路と、前
記消去パルスの印加時に複数のビット線それぞれを非選
択，フローティング状態とする第１のビット線選択回路
内の所定の回路とを含んで構成される。

【００２７】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００２８】図１は本発明の第１の実施例を示す回路図
である。

【００２９】この実施例は、フローティングゲートを備
えた電界効果トランジスタでメモリセルを形成る複数の
メモリセルトランジスタ（ＭＴ１１〜ＭＴｎｍ，…）を
行方向，列方向に配置した（図１では１行のみ表示）メ
モリセルアレイ１と、複数のメモリセルトランジスタ
（ＭＴ１１〜ＭＴｎｍ，…）の各行それぞれと対応して
設けられ対応する行の各メモリセルトランジスタのコン
トロールゲートと接続する複数のワード線（ＷＬ１，
…、図１には１本のみ表示）と、複数のメモリセルトラ
ンジスタ（ＭＴ１１〜ＭＴｎｍ，…）の各列それぞれと
対応して設けられ対応する列の各メモリセルトランジス
タのドレインと接続する複数のビット線ＢＬ１１〜ＢＬ
ｎｍと、複数のメモリセルトランジスタ（ＭＴ１１〜Ｍ
Ｔｎｍ，…）それぞれのソースと接続するソース線ＳＬ
と、Ｘアドレス信号ＡＤＸに従って複数のワード線（Ｗ
Ｌ１，…）のうちの１本を選択し、通常の読出し動作時
には読出し選択レベル、消去ベリファイ動作時（消去ベ
リファイ制御信号ＶＲアクティブ、以下同じ）にはベリ
ファイ選択レベル（ＶＶＲａ）にすると共に、消去パル
ス印加時（消去パルス印加制御信号ＥＲアクティブ、以
下同じ）には全ワード線を非選択レベルの接地電位（０
Ｖ）とするＸデコーダ２と、消去パルス印加制御パルス
ＥＲがアクティブレベルのとき所定のパルス幅の消去パ
ルスＥＰをソース線ＳＬに印加しインアクティブレベル
のときはソース線ＳＬを接地電位とする消去パルス発生
回路３と、複数のビット線ＢＬ１１〜ＢＬｎｍを所定数
本（図１ではｍ本）づつの複数組（図１ではｎ組）に分
けて通常の読出し動作時及び消去ベリファイ動作時には
第１のＹアドレス信号ＡＤＹ１に従ってこれら複数組そ
れぞれの所定数本のうちの１本を選択し消去パルス印加
時には全ビット線ＢＬ１１〜ＢＬｎｍを非選択，フロー
ティング状態とする第１のＹデコーダ４ａ及び第１のビ
ット線選択回路５ａと、通常の読出し動作時には第１の
ビット線選択回路５ａで選択された複数組それぞれの選
択ビット線の信号のうちの１つを第２のＹアドレス信号
ＡＤＹ２に従って選択し消去パルス印加時及び消去ベリ
ファイ動作時にはこれら選択ビット線の信号の伝達を阻
止する第２のＹデコーダ４ｂ及び第２のビット線選択回
路５ｂと、この第２のビット線選択回路５ｂで選択され
た信号を増幅して出力するセンス増幅器７と、消去ベリ
ファイ動作時に、第１のビット線選択回路５ａで選択さ
れた複数組それぞれの選択ビット線の信号レベルを判定
する複数の選択ビット線レベル判定回路６１〜６ｎ及び
これら選択ビット線レベル判定回路６１〜６ｎそれぞれ
の出力電圧をゲートに受けてセンス増幅器７の入力端と
接地電位点との間をオン，オフする複数のトランジスタ
Ｔ６１〜Ｔ６ｎを備え複数組それぞれの選択ビット線の
信号レベルの判定結果に応じてセンス増幅器７の入力端
の電位を制御する消去ベリファイ判定回路６とを有する
構成となっている。

【００３０】なお、選択ビット線レベル判定回路６１〜
６ｎそれぞれは、図２に示すように、対応する組の選択
ビット線の電位をソースに受け、ゲートに消去ベリファ
イ制御信号ＥＲを受けるＮチャネル型のトランジスタＴ
６０１と、ソースに電源電位Ｖｃｃを受けドレインをト
ランジスタＴ６０１のドレインと接続しゲートを接地す
るＰチャネル型のトランジスタＴ６０２と、２入力の一
方に消去ベリファイ制御信号ＥＲ、他方にトランジスタ
Ｔ６０１，Ｔ６０２のドレイン接続点の電位を受けるＮ
ＡＮＤ型の論理ゲートＧ６０１と、この論理ゲートＧ６
０１の出力信号をレベル反転して対応するトランジスタ
（Ｔ６１〜Ｔ６ｎ）のゲートに供給するインバータＩＶ
６０１とを備えて構成される。また、センス増幅器７
は、例えば図６と同様の構成となっている。

【００３１】次に、この実施例の消去動作について、図
３に示されたフローチャートを併せて参照し説明する。

【００３２】まず、メモリセルアレイ１の全メモリセル
トランジスタ（ＭＴ１１〜ＭＴｎｍ，…）のソース・コ
ントロールゲート間に消去パルスが印加される（図３の
ステップＳ１）。この消去パルス印加動作は従来の第１
の例等と同様にして行なわれる。この後、消去ベリファ
イが行なわれる（図３のＳ２）。

【００３３】この消去ベリファイ動作は、まず、Ｘアド
レス信号ＡＤＸによって複数のワード線（ＷＬ１，…）
のうちの１本の選択し、第１のＹアドレス信号ＡＤＹ１
によって複数組（ｎ組）それぞれの所定数本（ｍ本）の
うちの１本のビット線を選択する。すなわち、選択ビッ
ト線はｎ本となる。選択ワード線には、メモリセルトラ
ンジスタの消去状態のしきい値電圧と書込み状態のしき
い値電圧との中間電圧のベリファイ選択レベル（例えば
３．５Ｖ）が供給される。この結果、この１本の選択ワ
ード線と複数本（ｎ本）の選択ビット線との交差部に配
置された複数個（ｎ個）のメモリセルトランジスタが選
択され、そのしきい値電圧が選択ワード線のレベルより
低いときには対応する選択ビット線レベル判定回路（６
１〜６ｎ）を介して選択ビット線に電流が流れ、その選
択ビット線は低レベルとなる。また、しきい値電圧が選
択ワード線のレベルより高ければ対応するビット線には
電流が流れず、その選択ビット線は高レベルとなる。

【００３４】選択ビット線レベル判定回路６１〜６ｎは
消去ベリファイ制御信号ＶＲのアクティブレベルに応答
して活性化し、対応する選択ビット線のレベルを判定
し、選択ビット線が高レベルならば高レベル、低レベル
ならば低レベルの信号を出力し、対応するトランジスタ
（Ｔ６１〜Ｔ６ｎ、Ｎチャネル型）のゲートに供給す
る。

【００３５】もし１個でも消去状態となっていない（し
きい値電圧が選択ビット線のレベルより高い）メモリセ
ルトランジスタがあるならば、そのメモリセルトランジ
スタと対応する選択ビット線レベル判定回路の出は高レ
ベルとなるため、この出力をゲートに受けるトランジス
タ（Ｔ６１〜Ｔ６ｎ）は導通しセンス増幅器７の入力端
は低レベルになる。また、選択されたメモリセルトラン
ジスタ全てが消去状態となっているならば、全ての選択
ビット線レベル判定回路６１〜６ｎの出力は低レベルと
なるため、トランジスタＴ６１〜Ｔ６ｎは全て非導通と
なり、センス増幅器７の入力端はオープン状態となる。
その結果、選択されたメモリセルトランジスタのうちに
１個でも消去状態となっていないものがあればセンス増
幅器７から高レベルの信号が出力され、全てが消去状態
となっていれば低レベルの信号が出力される。

【００３６】従って、センス増幅器７の出力が低レベル
ならば、これらメモリセルトランジスタに対する消去は
完了したと判定し、次のステップに進む（図３のＳ３の
Ｙｅｓ）。センス増幅器７の出力が高レベルならば、こ
れらメモリセルトランジスタに対する消去は完了してい
ないと判定され（図３のＳ３のＮｏ）、消去パルス印加
（図３のＳ１）へ戻り、消去パルスＥＰが印加されて再
び消去ベリファイ（図３のＳ２）が行なわれる。このよ
うにして複数個（ｎ個）のメモリセルトランジスタに対
する）消去が完了すると次のステップに進む。第１Ｙア
ドレスが最終かどうかの判定を行ない（Ｓ４）、最終で
ないならば第１Ｙアドレスをインクリメント（Ｓ６）し
て消去ベリファイが行なわれる。第１Ｙアドレスが最終
ならばＸアドレスの判定に移る。そしてＸアドレスが最
終かどうかの判定を行ない（Ｓ５）、最終でないならば
Ｘアドレスをインクリメントして（Ｓ７）消去ベリファ
イを行なう。Ｘアドレスが最終ならば、すなわち全メモ
リセルトランジスタについて消去ベリファイが終了した
ならば消去動作を終了する。

【００３７】この実施例では、複数個（ｎ個）のメモリ
セルトランジスタを同時に消去ベリファイすることがで
きるので、従来の第１の例に比べ大幅に消去ベリファイ
動作時間、すなわち消去動作時間を短縮することができ
る。また、センス増幅器７は、１本の選択ビット線のレ
ベル又はこれと同等の消去ベリファイ判定回路６の出力
レベルの判定をすればよいので、その感度の設定は容易
であり、かつ消去状態に到達しないものが発生しない危
険性がないので信頼性も高い。更に、センス増幅器は１
個で済み、複数組それぞれの選択ビット線のレベルを判
定する選択ビット線レベル判定回路６１〜６ｎは消去ベ
リファイ動作時のみに必要でありセンス増幅器のように
高速読出しは不要であるので、その分構成トランジスタ
のサイズを小さくすることができ、従って従来の第４の
例のように複数組それぞれの選択ビット線のレベルを高
速のセンス増幅器で判定し、その判定結果を利用して消
去ベリファイを行う場合に比べ、チップ面積を小さくす
ることができ、かつ通常の読出し動作時のデータ出力と
消去ベリファイ動作時の判定結果出力とを一系統で済ま
せることができる。

【００３８】図４は本発明の第２の実施例を示す回路
図、図５はこの実施例の選択ビット線レベル判定回路の
回路図である。

【００３９】この実施例は、消去ベリファイ判定回路６
ａを、複数組それぞれの選択ビット線のレベルを判定す
る選択ビット線レベル判定回路６１ａ〜６ｎａと、これ
ら選択ビット線レベル判定回路６１ａ〜６ｎａの出力を
入力端に受けるＮＡＮＤ型の論理ゲートＧ６０と、この
論理ゲートＧ６０の出力をゲートに受けてセンス増幅器
７の入力端と接地電位点との間をオン，オフするトラン
ジスタＴ６０とを備えた構成としたものである。

【００４０】この実施例は、第１の実施例と同様の効果
があるほか、消去ベリファイ判定回路の構成トランジス
タ数を第１の実施例より少なくすることができるので、
その分、更にチップ面積を小さくすることができる。

【００４１】

【発明の効果】以上説明したように本発明は、消去ベリ
ファイ動作時に、第１のビット線選択回路によって選択
された複数組それぞれの選択ビット線のレベルを判定し
てその判定結果に従ってセンス増幅器の入力端の電位を
制御する消去ベリファイ判定回路を設けた構成とするこ
とにより、複数個のメモリセルトランジスタを同時に消
去ベリファイすることができるので、メモリセルトラン
ジスタを１個づつ消去ベリファイする従来例に比べ消去
ベリファイ動作時間、従って消去動作時間を大幅に短縮
することができ、また、センス増幅器は１本の選択ビッ
ト線のレベル又はこれと同等の消去ベリファイ判定回路
の出力レベルを判定すればよいのでその感度の設定が容
易であり、かつ消去状態に到達しないものが発生する危
険性もなく高い信頼性を得ることができ、更に、センス
増幅器は１個で済み複数の選択ビット線レベル判定回路
も消去ベリファイ動作のみでセンス増幅器のような高速
動作が不要であるのでその分構成トランジスタサイズを
小さくすることができ、従って複数の選択ビット線のレ
ベルをセンス増幅器で判定してその結果で消去ベリファ
イする従来例に比べてチップ面積を小さくすることがで
き、かつ通常読出しデータ出力及び消去ベリファイ判定
結果出力を一系統で済ませることができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】図１に示された実施例の選択ビット線レベル判
定回路の回路図である。

【図３】図１に示された実施例の消去動作を説明するた
めのフローチャートである。

【図４】本発明の第２の実施例を示す回路図である。

【図５】図４に示された実施例の選択ビット線レベル判
定回路の回路図である。

【図６】従来の不揮発性半導体記憶装置の第１の例を示
す回路図である。

【図７】図６に示された不揮発性半導体記憶装置の消去
動作を説明するためのフローチャートである。

【図８】従来の不揮発性半導体記憶装置の第２の例を示
す回路図である。

【図９】従来の不揮発性半導体記憶装置の第３の例を示
す回路図である。

【図１０】従来の不揮発性半導体記憶装置の第４の例を
示す回路図である。

【符号の説明】

１，１ｘメモリセルアレイ２，２ｘ，２ｙＸデコーダ３消去パルス発生回路４ａ，４ｂ，４ｘ，４ｙＹデコーダ５ａ，５ｂ，５ｘビット線選択回路６，６ａ消去ベリファイ判定回路７，７ｘ，７ｙ，７１〜７ｎセンス増幅器８消去ベリファイ読出し回路９マルチプレクサ１０基準電圧源６１〜６ｎ，６１ａ〜６ｎａ選択ビット線レベル判
定回路ＢＬ１〜ＢＬＮ，ＢＬ１１〜ＢＬｎｍビット線ＭＴ１〜ＭＴＮ，ＭＴ１１〜ＭＴｎｍメモリセルト
ランジスタＳＬソース線ＷＬ１〜ＷＬＭワード線

Claims

(57)【特許請求の範囲】

【請求項１】フローティングゲートを備えた電界効果
トランジスタでメモリセルを形成する複数のメモリセル
トランジスタを行方向，列方向に配置したメモリセルア
レイと、前記複数のメモリセルトランジスタの各行それ
ぞれと対応して設けられ対応する行の各メモリセルトラ
ンジスタのコントロールゲートと接続する複数のワード
線と、前記複数のメモリセルトランジスタの各列それぞ
れと対応して設けられ対応する列の各メモリセルトラン
ジスタのドレインと接続する複数のビット線と、前記複
数のメモリセルトランジスタそれぞれのソースと接続す
るソース線と、前記複数のメモリセルトランジスタそれ
ぞれのソース・コントロールゲート間に所定のタイミン
グで所定のパルス幅の消去パルスを印加する消去パルス
印加手段と、前記複数のワード線のうちの所定のワード
線を選択して通常の読出し動作時には選択レベルとし前
記消去パルスの印加後の消去ベルファイ動作時にはベリ
ファイ選択レベルとするＸデコーダと、前記複数のビッ
ト線を所定数本づつの複数組に分けてこれら複数組それ
ぞれの所定数本のうちの１本を選択する第１のビット線
選択回路と、前記通常の読出し動作時にはこの第１のビ
ット線選択回路で選択された複数組それぞれの選択ビッ
ト線の信号のうちの１つを選択し前記消去ベルファイ動
作時にはこれら選択ビット線の信号の伝達を阻止する第
２のビット線選択回路と、この第２のビット線選択回路
で選択された信号を増幅するセンス増幅器と、前記消去
ベリファイ動作時に、前記第１のビット線選択回路で選
択された複数組それぞれの選択ビット線の信号のレベル
を判定して前記センス増幅器の入力端の電位を制御する
消去ベリファイ判定回路とを有することを特徴とする不
揮発性半導体記憶装置。
【請求項２】消去ベリファイ判定回路が、複数組それ
ぞれの選択ビット線の信号のレベルを判定する複数の選
択ビット線レベル判定回路と、これら複数の選択ビット
線レベル判定回路それぞれの出力をゲートに受けてセン
ス増幅器の入力端と基準電位点との間をオン，オフする
複数のトランジスタとを備えた構成された請求項１記載
の不揮発性半導体記憶装置。
【請求項３】ベリファイ選択レベルを、メモリセルト
ランジスタの消去状態のしきい値電圧と書込み状態のし
きい値電圧との中間の電位とした請求項１記載の不揮発
性半導体記憶装置。
【請求項４】消去パルス印加手段が、ソース線に消去
パルスを印加する消去パルス発生回路と、前記消去パル
スの印加時に複数のワード線それぞれを接地電位とする
Ｘデコーダ内の所定の回路と、前記消去パルスの印加時
に複数のビット線それぞれを非選択，フローティング状
態とする第１のビット線選択回路内の所定の回路とを含
んで構成された請求項１記載の不揮発性半導体記憶装
置。
【請求項５】消去ベリファイ判定回路が、複数組それ
ぞれの選択ビット線の信号のレベルを判定する複数の選
択ビット線レベル判定回路と、これら複数の選択ビット
線レベル判定回路の出力信号を入力端に受ける論理ゲー
トと、この論理ゲートの出力信号をゲートに受けてセン
ス増幅器の入力端と基準電位点との間をオン，オフする
トランジスタとを備えて構成された請求項１記載の不揮
発性半導体記憶装置。
【請求項６】複数の選択ビット線レベル判定回路それ
ぞれの構成トランジスタのサイズを、センス増幅器の構
成トランジスタのサイズより小さくした請求項２または
請求項５記載の不揮発性半導体記憶装置。