JP2000276882A - 不揮発性半導体記憶装置とその記憶データの消去方法 - Google Patents
不揮発性半導体記憶装置とその記憶データの消去方法Info
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- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
Abstract
(57)【要約】 （修正有）
【課題】 閾値分布を狭くして、高速度化し且つ低電圧
化したメモリセルに好適な不揮発性半導体記憶装置を提
供する。 【解決手段】 メモリセルＭ０１〜Ｍ３２、セルのドレ
インに接続されるビット線ＢＬ０〜ＢＬｎ、セルのコン
トロールゲートに接続されるワード線Ｗ０〜Ｗｎ、セル
のソースに接続されるセルソース線１、セルに対応して
設けられるレファレンスセルＭＲと、選択されたビット
線の電流Ｉｍとレファレンスセルの電流Ｉｒとを比較す
るセンスアンプ３とからなる不揮発性半導体記憶装置に
おいて、セルのウエルに接続されるセルウエル線２を設
け、データ消去後セルの閾値分布を所定の分布にするた
め、過消去された低閾値のセルを検出する際、セルソー
ス線１に所定のバイアス電圧を加えると共に、セルウエ
ル線２の電位をセルソース線１の電位に等しくし、Ｉｍ
とＩｒとを比較することにより低閾値のセルを検出す
る。
化したメモリセルに好適な不揮発性半導体記憶装置を提
供する。 【解決手段】 メモリセルＭ０１〜Ｍ３２、セルのドレ
インに接続されるビット線ＢＬ０〜ＢＬｎ、セルのコン
トロールゲートに接続されるワード線Ｗ０〜Ｗｎ、セル
のソースに接続されるセルソース線１、セルに対応して
設けられるレファレンスセルＭＲと、選択されたビット
線の電流Ｉｍとレファレンスセルの電流Ｉｒとを比較す
るセンスアンプ３とからなる不揮発性半導体記憶装置に
おいて、セルのウエルに接続されるセルウエル線２を設
け、データ消去後セルの閾値分布を所定の分布にするた
め、過消去された低閾値のセルを検出する際、セルソー
ス線１に所定のバイアス電圧を加えると共に、セルウエ
ル線２の電位をセルソース線１の電位に等しくし、Ｉｍ
とＩｒとを比較することにより低閾値のセルを検出す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置とその記憶データの消去方法に係わり、特に、デ
ータを消去した際、セルの閾値分布を精度良く管理出来
るようにした不揮発性半導体記憶装置とその記憶データ
の消去方法に関する。
憶装置とその記憶データの消去方法に係わり、特に、デ
ータを消去した際、セルの閾値分布を精度良く管理出来
るようにした不揮発性半導体記憶装置とその記憶データ
の消去方法に関する。
【０００２】
【従来の技術】図５は従来技術を示す回路図である。Ｆ
ＬＡＳＨメモリーは現在、低電圧化が要求されている。
低電圧化が要求されるなかで、電源電圧は低電圧化する
ものの、セルのしきい値電圧は低しきい値とすることが
できない。その理由は、同一Ｂｉｔ線上に複数のメモリ
ーセルがつながるＮＯＲ型のセルアレイ構成の場合、１
つのセルを考えた場合、コントロールゲートとフローテ
ィングゲートと基板（拡散層も含む）間に夫々カップリ
ング容量をもつため、オフ状態セルの読み出し時におい
て、メモリーセル読み出し時に同一Ｂｉｔ線上の非選択
メモリーセルにおいて、読み出しドレイン電圧によりフ
ローティングゲートの電位が上昇し、リーク電流が発生
する（図４：Ｖｓｗ＝０Ｖ）。このリーク電流は、セル
のしきい値によりリーク量が変動し、特に低しきい値の
場合、リーク量は増大する。又、Ｂｉｔ線上には同一Ｂ
ｉｔ線上にぶらさがるセルの個数分のリーク量が加算さ
れる、即ち、本来オフ状態セルには電流は流れないはず
であるが、リーク電流によりＢｉｔ線に電流が流れ、セ
ンスアンプはオフ状態セルを選択しているのにもかかわ
らず、オン状態セルと誤判定してしまう。現状ではオン
セルしきい値の下限は１Ｖ程度におさえなければならな
い（この明細書では、しきい値が１Ｖ以下のものを低し
きい値とする）。又、消去時のメモリーセルのしきい値
のバラツキは１．５Ｖ程度ばらつく。
ＬＡＳＨメモリーは現在、低電圧化が要求されている。
低電圧化が要求されるなかで、電源電圧は低電圧化する
ものの、セルのしきい値電圧は低しきい値とすることが
できない。その理由は、同一Ｂｉｔ線上に複数のメモリ
ーセルがつながるＮＯＲ型のセルアレイ構成の場合、１
つのセルを考えた場合、コントロールゲートとフローテ
ィングゲートと基板（拡散層も含む）間に夫々カップリ
ング容量をもつため、オフ状態セルの読み出し時におい
て、メモリーセル読み出し時に同一Ｂｉｔ線上の非選択
メモリーセルにおいて、読み出しドレイン電圧によりフ
ローティングゲートの電位が上昇し、リーク電流が発生
する（図４：Ｖｓｗ＝０Ｖ）。このリーク電流は、セル
のしきい値によりリーク量が変動し、特に低しきい値の
場合、リーク量は増大する。又、Ｂｉｔ線上には同一Ｂ
ｉｔ線上にぶらさがるセルの個数分のリーク量が加算さ
れる、即ち、本来オフ状態セルには電流は流れないはず
であるが、リーク電流によりＢｉｔ線に電流が流れ、セ
ンスアンプはオフ状態セルを選択しているのにもかかわ
らず、オン状態セルと誤判定してしまう。現状ではオン
セルしきい値の下限は１Ｖ程度におさえなければならな
い（この明細書では、しきい値が１Ｖ以下のものを低し
きい値とする）。又、消去時のメモリーセルのしきい値
のバラツキは１．５Ｖ程度ばらつく。
【０００３】これらを考慮して正常に読み出し動作がで
きる消去の分布を考えた場合、図３（ａ）に示す消去分
布を満足しなければならないが、しきい値の上限は２．
５Ｖとなり、低電圧化によりワード電位が下がってくる
とセルのオン電流が減少し、このため、高速化がはかれ
ない。高速化のためにセルのオン電流を増加させるに
は、しきい値の上限を図３（ｂ）に示すように低く（２
Ｖ）設定すればよいが、消去時のメモリーセルのしきい
値のバラツキがあるため、低しきい値のメモリーセルが
発生してしまう。
きる消去の分布を考えた場合、図３（ａ）に示す消去分
布を満足しなければならないが、しきい値の上限は２．
５Ｖとなり、低電圧化によりワード電位が下がってくる
とセルのオン電流が減少し、このため、高速化がはかれ
ない。高速化のためにセルのオン電流を増加させるに
は、しきい値の上限を図３（ｂ）に示すように低く（２
Ｖ）設定すればよいが、消去時のメモリーセルのしきい
値のバラツキがあるため、低しきい値のメモリーセルが
発生してしまう。
【０００４】低しきい値のメモリセルに対して、読み出
しが正常に行えるしきい値まで書き込みを行うことでこ
の問題は解決できるが、低しきい値まメモリーセルを検
出する際、低しきい値（Ｖｔｍ＝１Ｖ以下）はオン（電
流が流れる）、低しきい値でないものはオフ（電流が流
れない）と判定しなければならないが、上述した読み出
し時のリーク電流の問題により、正常判定ができず、こ
のため、低しきい値のメモリーセルに対して書き込み動
作を行うことができない。
しが正常に行えるしきい値まで書き込みを行うことでこ
の問題は解決できるが、低しきい値まメモリーセルを検
出する際、低しきい値（Ｖｔｍ＝１Ｖ以下）はオン（電
流が流れる）、低しきい値でないものはオフ（電流が流
れない）と判定しなければならないが、上述した読み出
し時のリーク電流の問題により、正常判定ができず、こ
のため、低しきい値のメモリーセルに対して書き込み動
作を行うことができない。
【０００５】消去時のしきい値分布の狭くしたものとし
ては、例えば、特開平７−１９２４８２号公報が知られ
ているが、この場合基板電位を制御していないため、閾
値分布を精度良く制御出来ないという欠点があった。
ては、例えば、特開平７−１９２４８２号公報が知られ
ているが、この場合基板電位を制御していないため、閾
値分布を精度良く制御出来ないという欠点があった。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、閾値分布を狭くし
て、高速度化し且つ低電圧化したメモリセルに好適な新
規な不揮発性半導体記憶装置とその記憶データの消去方
法を提供するものである。
した従来技術の欠点を改良し、特に、閾値分布を狭くし
て、高速度化し且つ低電圧化したメモリセルに好適な新
規な不揮発性半導体記憶装置とその記憶データの消去方
法を提供するものである。
【０００７】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる不
揮発性半導体記憶装置の第１の態様は、コントロールゲ
ート、フローティングゲート、ソース及びドレインを有
するメモリセルをマトリックス状に配列した複数のメモ
リセルと、前記メモリセルのドレインに接続される複数
のビット線と、前記ビット線と交差するように設けら
れ、前記メモリセルのコントロールゲートに接続される
複数のワード線と、前記メモリセルのソースに接続され
るセルソース線と、前記メモリセルに対応して設けられ
るレファレンスセルと、前記複数のビット線の内の選択
されたビット線の電流と前記レファレンスセルの複数の
ビット線から選択されたビット線の電流とを比較するセ
ンスアンプとからなる不揮発性半導体記憶装置におい
て、前記メモリセルのウエルに接続されるセルウエル線
を設け、書込まれたメモリセルのデータを消去し、消去
されたメモリセルの閾値分布を所定の分布にするため、
過消去された低閾値のメモリセルを検出する際、前記セ
ルソース線に所定のバイアス電圧を加えると共に、前記
セルウエル線の電位を前記セルソース線の電位に等しく
することで低閾値のメモリセルを検出することを特徴と
するものであり、又、第２態様は、セルチェック電圧発
生回路と、消去電圧発生回路と、前記セルチェック電圧
発生回路の出力電圧と前記消去電圧発生回路の出力電圧
とを切替えるスイッチ回路とを設け、前記メモリセルの
過消去状態を検出するため、低閾値のセルを検出する
際、前記セルチェック電圧発生回路の電圧をスイッチ回
路を介して前記セルソース線とセルウエル線とに供給
し、消去動作の際、消去電圧発生回路からの高電圧を前
記スイッチ回路を介して前記セルソース線に印加するよ
うに構成したことを特徴とするものであり、又、第３態
様は、前記メモリセルの過消去状態を検出するため、前
記メモリセルのデータを読み出す際、前記読み出すメモ
リセルのビット線の電位を前記セルソース線に印加した
バイアス電圧分だけ電圧を上げるように制御するビット
線バイアス回路を設けたことを特徴とするものであり、
又、第４態様は、前記メモリセルの過消去状態を検出す
るため、前記メモリセルのデータを読み出す際、前記レ
ファレンスセルのビット線の電位を前記セルソース線に
印加したバイアス電圧分だけ電圧を下げるように制御す
るビット線バイアス回路を設けたことを特徴とするもの
である。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる不
揮発性半導体記憶装置の第１の態様は、コントロールゲ
ート、フローティングゲート、ソース及びドレインを有
するメモリセルをマトリックス状に配列した複数のメモ
リセルと、前記メモリセルのドレインに接続される複数
のビット線と、前記ビット線と交差するように設けら
れ、前記メモリセルのコントロールゲートに接続される
複数のワード線と、前記メモリセルのソースに接続され
るセルソース線と、前記メモリセルに対応して設けられ
るレファレンスセルと、前記複数のビット線の内の選択
されたビット線の電流と前記レファレンスセルの複数の
ビット線から選択されたビット線の電流とを比較するセ
ンスアンプとからなる不揮発性半導体記憶装置におい
て、前記メモリセルのウエルに接続されるセルウエル線
を設け、書込まれたメモリセルのデータを消去し、消去
されたメモリセルの閾値分布を所定の分布にするため、
過消去された低閾値のメモリセルを検出する際、前記セ
ルソース線に所定のバイアス電圧を加えると共に、前記
セルウエル線の電位を前記セルソース線の電位に等しく
することで低閾値のメモリセルを検出することを特徴と
するものであり、又、第２態様は、セルチェック電圧発
生回路と、消去電圧発生回路と、前記セルチェック電圧
発生回路の出力電圧と前記消去電圧発生回路の出力電圧
とを切替えるスイッチ回路とを設け、前記メモリセルの
過消去状態を検出するため、低閾値のセルを検出する
際、前記セルチェック電圧発生回路の電圧をスイッチ回
路を介して前記セルソース線とセルウエル線とに供給
し、消去動作の際、消去電圧発生回路からの高電圧を前
記スイッチ回路を介して前記セルソース線に印加するよ
うに構成したことを特徴とするものであり、又、第３態
様は、前記メモリセルの過消去状態を検出するため、前
記メモリセルのデータを読み出す際、前記読み出すメモ
リセルのビット線の電位を前記セルソース線に印加した
バイアス電圧分だけ電圧を上げるように制御するビット
線バイアス回路を設けたことを特徴とするものであり、
又、第４態様は、前記メモリセルの過消去状態を検出す
るため、前記メモリセルのデータを読み出す際、前記レ
ファレンスセルのビット線の電位を前記セルソース線に
印加したバイアス電圧分だけ電圧を下げるように制御す
るビット線バイアス回路を設けたことを特徴とするもの
である。
【０００８】又、本発明に係わる不揮発性半導体記憶装
置の記憶データの消去方法の第１の態様は、コントロー
ルゲート、フローティングゲート、ソース及びドレイン
を有するメモリセルをマトリックス状に配列した複数の
メモリセルと、前記メモリセルのドレインに接続される
複数のビット線と、前記ビット線と交差するように設け
られ、前記メモリセルのコントロールゲートに接続され
る複数のワード線と、前記メモリセルのソースに接続さ
れるセルソース線と、前記メモリセルのウエルに接続さ
れるセルウエル線と、前記メモリセルに対応して設けら
れるレファレンスセルと、前記複数のビット線の内の選
択されたビット線の電流と前記レファレンスセルの複数
のビット線から選択されたビット線の電流とを比較する
センスアンプとからなる不揮発性半導体記憶装置の記憶
データの消去方法であって、書込まれたメモリセルのデ
ータを消去する第１の工程と、消去されたメモリセルの
閾値分布を所定の分布にするため、過消去された低閾値
のメモリセルを検出する際、前記ソース線に所定のバイ
アス電圧を加えると共に、前記メモリセルのセルウエル
線の電位を前記ソース線の電位に等しくする第２の工程
と、を含むことを特徴とするものであり、又、第２態様
は、前記メモリセルのデータを読み出す際、前記読み出
すメモリセルのビット線の電位を前記セルソース線に印
加したバイアス電圧分だけ電圧を上げてデータを読み出
す第３の工程と、を含むことを特徴とするものである。
置の記憶データの消去方法の第１の態様は、コントロー
ルゲート、フローティングゲート、ソース及びドレイン
を有するメモリセルをマトリックス状に配列した複数の
メモリセルと、前記メモリセルのドレインに接続される
複数のビット線と、前記ビット線と交差するように設け
られ、前記メモリセルのコントロールゲートに接続され
る複数のワード線と、前記メモリセルのソースに接続さ
れるセルソース線と、前記メモリセルのウエルに接続さ
れるセルウエル線と、前記メモリセルに対応して設けら
れるレファレンスセルと、前記複数のビット線の内の選
択されたビット線の電流と前記レファレンスセルの複数
のビット線から選択されたビット線の電流とを比較する
センスアンプとからなる不揮発性半導体記憶装置の記憶
データの消去方法であって、書込まれたメモリセルのデ
ータを消去する第１の工程と、消去されたメモリセルの
閾値分布を所定の分布にするため、過消去された低閾値
のメモリセルを検出する際、前記ソース線に所定のバイ
アス電圧を加えると共に、前記メモリセルのセルウエル
線の電位を前記ソース線の電位に等しくする第２の工程
と、を含むことを特徴とするものであり、又、第２態様
は、前記メモリセルのデータを読み出す際、前記読み出
すメモリセルのビット線の電位を前記セルソース線に印
加したバイアス電圧分だけ電圧を上げてデータを読み出
す第３の工程と、を含むことを特徴とするものである。
【０００９】
【発明の実施の形態】本発明に係わる不揮発性半導体記
憶装置は、コントロールゲート、フローティングゲー
ト、ソース及びドレインを有するメモリセルをマトリッ
クス状に配列した複数のメモリセルと、前記メモリセル
のドレインに接続される複数のビット線と、前記ビット
線と交差するように設けられ、前記メモリセルのコント
ロールゲートに接続される複数のワード線と、前記メモ
リセルのソースに接続されるセルソース線と、前記メモ
リセルに対応して設けられるレファレンスセルと、前記
複数のビット線の内の選択されたビット線の電流と前記
レファレンスセルの複数のビット線から選択されたビッ
ト線の電流とを比較するセンスアンプとからなる不揮発
性半導体記憶装置において、前記メモリセルのウエルに
接続されるセルウエル線を設け、書込まれたメモリセル
のデータを消去し、消去されたメモリセルの閾値分布を
所定の分布にするため、過消去された低閾値のメモリセ
ルを検出する際、前記セルソース線に所定のバイアス電
圧を加えると共に、前記セルウエル線の電位を前記セル
ソース電位に等しくすることで低閾値のメモリセルを検
出するものであり、このように構成することで、低閾値
のメモリセルの検出を可能にした。
憶装置は、コントロールゲート、フローティングゲー
ト、ソース及びドレインを有するメモリセルをマトリッ
クス状に配列した複数のメモリセルと、前記メモリセル
のドレインに接続される複数のビット線と、前記ビット
線と交差するように設けられ、前記メモリセルのコント
ロールゲートに接続される複数のワード線と、前記メモ
リセルのソースに接続されるセルソース線と、前記メモ
リセルに対応して設けられるレファレンスセルと、前記
複数のビット線の内の選択されたビット線の電流と前記
レファレンスセルの複数のビット線から選択されたビッ
ト線の電流とを比較するセンスアンプとからなる不揮発
性半導体記憶装置において、前記メモリセルのウエルに
接続されるセルウエル線を設け、書込まれたメモリセル
のデータを消去し、消去されたメモリセルの閾値分布を
所定の分布にするため、過消去された低閾値のメモリセ
ルを検出する際、前記セルソース線に所定のバイアス電
圧を加えると共に、前記セルウエル線の電位を前記セル
ソース電位に等しくすることで低閾値のメモリセルを検
出するものであり、このように構成することで、低閾値
のメモリセルの検出を可能にした。
【００１０】
【実施例】以下に、本発明に係わる不揮発性半導体記憶
装置とその記憶データの消去方法の具体例を図面を参照
しながら詳細に説明する。 （第１の具体例）図１は、本発明に係わる不揮発性半導
体記憶装置とその製造方法の第１の具体例の構造を示す
図であって、これらの図には、コントロールゲート、フ
ローティングゲート、ソース及びドレインを有するメモ
リセルをマトリックス状に配列した複数のメモリセルＭ
０１〜Ｍ３２と、前記メモリセルのドレインに接続され
る複数のビット線ＢＬ０〜ＢＬｎと、前記ビット線ＢＬ
０〜ＢＬｎと交差するように設けられ、前記メモリセル
のコントロールゲートに接続される複数のワード線Ｗ０
〜Ｗｎと、前記メモリセルＭ０１〜Ｍ３２のソースに接
続されるセルソース線１と、前記メモリセルに対応して
設けられるレファレンスセルＭＲと、前記複数のビット
線ＢＬ０〜ＢＬｎの内の選択されたビット線の電流と前
記レファレンスセルの複数のビット線から選択されたビ
ット線の電流とを比較するセンスアンプ３とからなる不
揮発性半導体記憶装置において、前記メモリセルＭ０１
〜Ｍ３２のウエルに接続されるセルウエル線２を設け、
書込まれたメモリセルＭ０１〜Ｍ３２のデータを消去
し、消去されたメモリセルＭ０１〜Ｍ３２の閾値分布を
所定の分布にするため、過消去された低閾値のメモリセ
ルを検出する際、前記セルソース線１に所定のバイアス
電圧を加えると共に、前記セルウエル線２の電位を前記
セルソース線１の電位に等しくすることで低閾値のメモ
リセルを検出する不揮発性半導体記憶装置が示され、
又、セルチェック電圧発生回路１１と、消去電圧発生回
路１２と、前記セルチェック電圧発生回路１１の出力電
圧と前記消去電圧発生回路１２の出力電圧とを切替える
スイッチ回路１３とを設け、前記メモリセルの過消去状
態を検出するため、低閾値のセルを検出する際、前記セ
ルチェック電圧発生回路１１の電圧をスイッチ回路１３
を介してセルソース線１とセルウエル線２とに供給し、
消去動作の際、消去電圧発生回路１２からの高電圧を前
記スイッチ回路１３を介して前記セルソース線１に印加
するように構成した不揮発性半導体記憶装置が示され、
更に、前記メモリセルＭ０１〜Ｍ３２の過消去状態を検
出するため、前記メモリセルＭ０１〜Ｍ３２のデータを
読み出す際、前記読み出すメモリセルのビット線の電位
を前記セルソース線に印加したバイアス電圧分だけ電圧
を上げるように制御するビット線バイアス回路１４を設
けた不揮発性半導体記憶装置が示されている。
装置とその記憶データの消去方法の具体例を図面を参照
しながら詳細に説明する。 （第１の具体例）図１は、本発明に係わる不揮発性半導
体記憶装置とその製造方法の第１の具体例の構造を示す
図であって、これらの図には、コントロールゲート、フ
ローティングゲート、ソース及びドレインを有するメモ
リセルをマトリックス状に配列した複数のメモリセルＭ
０１〜Ｍ３２と、前記メモリセルのドレインに接続され
る複数のビット線ＢＬ０〜ＢＬｎと、前記ビット線ＢＬ
０〜ＢＬｎと交差するように設けられ、前記メモリセル
のコントロールゲートに接続される複数のワード線Ｗ０
〜Ｗｎと、前記メモリセルＭ０１〜Ｍ３２のソースに接
続されるセルソース線１と、前記メモリセルに対応して
設けられるレファレンスセルＭＲと、前記複数のビット
線ＢＬ０〜ＢＬｎの内の選択されたビット線の電流と前
記レファレンスセルの複数のビット線から選択されたビ
ット線の電流とを比較するセンスアンプ３とからなる不
揮発性半導体記憶装置において、前記メモリセルＭ０１
〜Ｍ３２のウエルに接続されるセルウエル線２を設け、
書込まれたメモリセルＭ０１〜Ｍ３２のデータを消去
し、消去されたメモリセルＭ０１〜Ｍ３２の閾値分布を
所定の分布にするため、過消去された低閾値のメモリセ
ルを検出する際、前記セルソース線１に所定のバイアス
電圧を加えると共に、前記セルウエル線２の電位を前記
セルソース線１の電位に等しくすることで低閾値のメモ
リセルを検出する不揮発性半導体記憶装置が示され、
又、セルチェック電圧発生回路１１と、消去電圧発生回
路１２と、前記セルチェック電圧発生回路１１の出力電
圧と前記消去電圧発生回路１２の出力電圧とを切替える
スイッチ回路１３とを設け、前記メモリセルの過消去状
態を検出するため、低閾値のセルを検出する際、前記セ
ルチェック電圧発生回路１１の電圧をスイッチ回路１３
を介してセルソース線１とセルウエル線２とに供給し、
消去動作の際、消去電圧発生回路１２からの高電圧を前
記スイッチ回路１３を介して前記セルソース線１に印加
するように構成した不揮発性半導体記憶装置が示され、
更に、前記メモリセルＭ０１〜Ｍ３２の過消去状態を検
出するため、前記メモリセルＭ０１〜Ｍ３２のデータを
読み出す際、前記読み出すメモリセルのビット線の電位
を前記セルソース線に印加したバイアス電圧分だけ電圧
を上げるように制御するビット線バイアス回路１４を設
けた不揮発性半導体記憶装置が示されている。
【００１１】以下に、本発明を更に詳細に説明する。図
１は本発明の構成図であり、Ｍ０１〜Ｍ３２はフローテ
ィングゲートとコントロールゲートを有するメモリセル
でマトリクス状に配置されている。ＢＬ０〜ＢＬｎはビ
ット線で、これらのビット線はビット線方向に並ぶセル
のドレインに並列に接続される。それぞれのビット線は
セレクトトランジスタＴｒ０〜Ｔｒ３のソースに接続さ
れ、トランジスタＴｒ０〜Ｔｒ３のドレインはセンスア
ンプ３に入力されるノードＤＩＧに接続される。セレク
トトランジスタのゲートはコラムデコーダ２２より出力
されるＹ０〜Ｙｎに接続される。
１は本発明の構成図であり、Ｍ０１〜Ｍ３２はフローテ
ィングゲートとコントロールゲートを有するメモリセル
でマトリクス状に配置されている。ＢＬ０〜ＢＬｎはビ
ット線で、これらのビット線はビット線方向に並ぶセル
のドレインに並列に接続される。それぞれのビット線は
セレクトトランジスタＴｒ０〜Ｔｒ３のソースに接続さ
れ、トランジスタＴｒ０〜Ｔｒ３のドレインはセンスア
ンプ３に入力されるノードＤＩＧに接続される。セレク
トトランジスタのゲートはコラムデコーダ２２より出力
されるＹ０〜Ｙｎに接続される。
【００１２】Ｗ０〜Ｗｎは、ロウデコーダ２１より出力
されるワード線で、ワード線方向に並ぶセルのコントロ
ールゲートに並列に接続される。ＭＲはリファレンス用
メモリセルで、ソースはＧＮＤに、ゲートはノードＷｒ
ｅｆに、ドレインはトランジスタＴｒｒのソースに接続
される。又、ＹｒｅｆはトランジスタＴｒｒのゲートで
あり、ドレインはノードＤＩＧＲＲに接続される。マト
リクス状に配置されているメモリセルＭ０１〜Ｍ３２の
ソースのすべてが電源スイッチ回路１３から出力される
ノードＶｓに接続され、各メモリセルＭ０１〜Ｍ３２の
ウェルも同様にすべてが電源スイッチ回路１３から出力
されるノードＶｗに接続される。電源スイッチ回路１３
の入力は、ＧＮＤに接続されるか、又はセルチェック電
圧発生回路１１の出力又は消去電圧発生回路１２の出力
の何れかが選択的に入力される。電源スイッチ回路１３
は電源スイッチ制御信号１３ａにより制御される。Ｂｉ
ｔ線バイアス回路１４はノードＤＩＧに接続され、メモ
リセルのデータの読み出し時、ノードＤＩＧは一定の電
位に保たれる。Ｂｉｔ線バイアス回路１５も同様にセン
スアンプ３のノードＤＩＧＲに接続され、読み出し時ノ
ードＤＩＧＲは一定の電位に保たれる。セルチェック信
号２０はＢｉｔ線バイアス回路１４とセルチェック電圧
発生回路１１に入力され、セルチェック電圧発生回路１
１とＢｉｔ線バイアス回路１４との制御を行う。
されるワード線で、ワード線方向に並ぶセルのコントロ
ールゲートに並列に接続される。ＭＲはリファレンス用
メモリセルで、ソースはＧＮＤに、ゲートはノードＷｒ
ｅｆに、ドレインはトランジスタＴｒｒのソースに接続
される。又、ＹｒｅｆはトランジスタＴｒｒのゲートで
あり、ドレインはノードＤＩＧＲＲに接続される。マト
リクス状に配置されているメモリセルＭ０１〜Ｍ３２の
ソースのすべてが電源スイッチ回路１３から出力される
ノードＶｓに接続され、各メモリセルＭ０１〜Ｍ３２の
ウェルも同様にすべてが電源スイッチ回路１３から出力
されるノードＶｗに接続される。電源スイッチ回路１３
の入力は、ＧＮＤに接続されるか、又はセルチェック電
圧発生回路１１の出力又は消去電圧発生回路１２の出力
の何れかが選択的に入力される。電源スイッチ回路１３
は電源スイッチ制御信号１３ａにより制御される。Ｂｉ
ｔ線バイアス回路１４はノードＤＩＧに接続され、メモ
リセルのデータの読み出し時、ノードＤＩＧは一定の電
位に保たれる。Ｂｉｔ線バイアス回路１５も同様にセン
スアンプ３のノードＤＩＧＲに接続され、読み出し時ノ
ードＤＩＧＲは一定の電位に保たれる。セルチェック信
号２０はＢｉｔ線バイアス回路１４とセルチェック電圧
発生回路１１に入力され、セルチェック電圧発生回路１
１とＢｉｔ線バイアス回路１４との制御を行う。
【００１３】次に、本発明の具体例の動作を説明する。
まず、通常読み出し時の動作について説明する。通常読
み出し時には、セルチェック信号２０は非アクティブと
なり、セルチェック動作制御回路１１は動作しない。
又、電源制御スイッチ信号１３ａにより、電源スイッチ
回路１３はノードＶｓとノードＶｗをＧＮＤ（０Ｖ）レ
ベルに接続する。従って、セルアレイ内のメモリセルＭ
０１〜Ｍ３２のソースとウェルの電圧はＧＮＤレベル
（０Ｖ）になる。
まず、通常読み出し時の動作について説明する。通常読
み出し時には、セルチェック信号２０は非アクティブと
なり、セルチェック動作制御回路１１は動作しない。
又、電源制御スイッチ信号１３ａにより、電源スイッチ
回路１３はノードＶｓとノードＶｗをＧＮＤ（０Ｖ）レ
ベルに接続する。従って、セルアレイ内のメモリセルＭ
０１〜Ｍ３２のソースとウェルの電圧はＧＮＤレベル
（０Ｖ）になる。
【００１４】メモリセルアレイ内のそれぞれのメモリセ
ルは、ワード線Ｗ０〜ＷｎとＢｉｔ線ＢＬ０〜ＢＬｎと
を選択することによって所定のメモリセルは選択され
る。例えば、メモリセルＭ０１を選択しようとした場
合、ロウデコーダ２１によりワード線Ｗ０が選択され
る。この時、ワード線Ｗ０以外のワード線はＧＮＤレベ
ル（０Ｖ）となる。又、コラムデコーダ２２によりＹ０
が選択されることにより、トランジスタＴｒ０はターン
オンし、Ｂｉｔ線ＢＬ０がノードＤＩＧに接続される。
Ｙ０以外のノード（Ｙ１〜Ｙｎ）はＧＮＤレベル（０
Ｖ）となるため、トランジスタＴｒ１〜Ｔｒ３はオフ
し、Ｂｉｔ線ＢＬ１〜ＢＬ３はノードＤＩＧに接続され
ない。
ルは、ワード線Ｗ０〜ＷｎとＢｉｔ線ＢＬ０〜ＢＬｎと
を選択することによって所定のメモリセルは選択され
る。例えば、メモリセルＭ０１を選択しようとした場
合、ロウデコーダ２１によりワード線Ｗ０が選択され
る。この時、ワード線Ｗ０以外のワード線はＧＮＤレベ
ル（０Ｖ）となる。又、コラムデコーダ２２によりＹ０
が選択されることにより、トランジスタＴｒ０はターン
オンし、Ｂｉｔ線ＢＬ０がノードＤＩＧに接続される。
Ｙ０以外のノード（Ｙ１〜Ｙｎ）はＧＮＤレベル（０
Ｖ）となるため、トランジスタＴｒ１〜Ｔｒ３はオフ
し、Ｂｉｔ線ＢＬ１〜ＢＬ３はノードＤＩＧに接続され
ない。
【００１５】リファレンス側も同様にＷｒｅｆとＹｒｅ
ｆが選択されることにより、リファレンスセルＭＲのド
レインがノードＤＩＧＲＥＦに接続される。Ｂｉｔ線バ
イアス回路１４は、通常読み出し時、ノードＤＩＧの電
位（１Ｖ）を一定に保つために付加されている。同様に
Ｂｉｔ線バイアス回路１５もノードＤＩＧＲＥＦの電位
（１Ｖ）を一定に保つために付加されている。
ｆが選択されることにより、リファレンスセルＭＲのド
レインがノードＤＩＧＲＥＦに接続される。Ｂｉｔ線バ
イアス回路１４は、通常読み出し時、ノードＤＩＧの電
位（１Ｖ）を一定に保つために付加されている。同様に
Ｂｉｔ線バイアス回路１５もノードＤＩＧＲＥＦの電位
（１Ｖ）を一定に保つために付加されている。
【００１６】選択セルＭ０１のワード線Ｗ０が選択され
たにもかかわらずターンオンを行わない高いしき値のセ
ル（オフセル）で、且つ、同一Ｂｉｔ線上の非選択セル
のワード線が０Ｖで、非選択セルのドレイン電圧に１Ｖ
が加わった状態でオフ状態であれば、センスアンプ３に
入力されるメモリセル側の電流Ｉｍは０μＡとなり、一
方、リファレンスセルＭＲはドレインに電位（１Ｖ）が
加わり、ターンオンするため、センスアンプ３は電流Ｉ
ｒ及びＩｍを比較し、選択セルＭ０１がオフセルである
ことを認識する（Ｉｍ＜Ｉｒ→オフセル）。
たにもかかわらずターンオンを行わない高いしき値のセ
ル（オフセル）で、且つ、同一Ｂｉｔ線上の非選択セル
のワード線が０Ｖで、非選択セルのドレイン電圧に１Ｖ
が加わった状態でオフ状態であれば、センスアンプ３に
入力されるメモリセル側の電流Ｉｍは０μＡとなり、一
方、リファレンスセルＭＲはドレインに電位（１Ｖ）が
加わり、ターンオンするため、センスアンプ３は電流Ｉ
ｒ及びＩｍを比較し、選択セルＭ０１がオフセルである
ことを認識する（Ｉｍ＜Ｉｒ→オフセル）。
【００１７】しかしながら、Ｂｉｔ線上の非選択セルの
中に、非選択セルのワード線が０Ｖであるにもかかわら
ず、非選択セルのドレイン電圧に１Ｖが加わった状態
で、低しきい値のメモリセルによるリーク電流によりタ
ーンオンしてしまうセルがあると、センスアンプ３に入
力される電流Ｉｍに電流が流れてしまい、Ｉｍ＞＝Ｉｒ
という状態になると、選択セルはオフセルであるにもか
かわらず、オンセルと誤判定してしまうため、このよう
な低しきい値のセルに対しては、それらのセルを検知
し、リーク電流が発生しないような所定の閾値に設定す
る必要がある。
中に、非選択セルのワード線が０Ｖであるにもかかわら
ず、非選択セルのドレイン電圧に１Ｖが加わった状態
で、低しきい値のメモリセルによるリーク電流によりタ
ーンオンしてしまうセルがあると、センスアンプ３に入
力される電流Ｉｍに電流が流れてしまい、Ｉｍ＞＝Ｉｒ
という状態になると、選択セルはオフセルであるにもか
かわらず、オンセルと誤判定してしまうため、このよう
な低しきい値のセルに対しては、それらのセルを検知
し、リーク電流が発生しないような所定の閾値に設定す
る必要がある。
【００１８】次に、低しきい値状態のセルを検知する動
作を説明する。この状態では、セルチェック信号２０は
アクティブとなり、セルチェック電圧発生回路１１が動
作し、セルチェック電圧発生回路１１は０．５Ｖの電位
を出力する。電源制御スイッチ信号１３ａにより、電源
スイッチ回路１３はノードＶｓとノードＶｗをセルチェ
ック電圧発生回路１１に接続することにより、０．５Ｖ
をノードＶｓとノードＶｗに出力する。このため、メモ
リセルアレイ内のメモリセルＭ０１〜Ｍ３２のソースと
ウェルの電圧は０．５Ｖになる。
作を説明する。この状態では、セルチェック信号２０は
アクティブとなり、セルチェック電圧発生回路１１が動
作し、セルチェック電圧発生回路１１は０．５Ｖの電位
を出力する。電源制御スイッチ信号１３ａにより、電源
スイッチ回路１３はノードＶｓとノードＶｗをセルチェ
ック電圧発生回路１１に接続することにより、０．５Ｖ
をノードＶｓとノードＶｗに出力する。このため、メモ
リセルアレイ内のメモリセルＭ０１〜Ｍ３２のソースと
ウェルの電圧は０．５Ｖになる。
【００１９】メモリセルアレイ内のそれぞれのメモリセ
ルは、ワード線とＢｉｔ線を選択することによって所定
のメモリセルが選択される。例えば、メモリセルＭ０１
を選択しようとした場合、ロウデコーダ２１によりワー
ド線Ｗ０が選択される。選択ワード線の電位は低しきい
値のセルに対してのみターンオンする所定のレベルが与
えられる。
ルは、ワード線とＢｉｔ線を選択することによって所定
のメモリセルが選択される。例えば、メモリセルＭ０１
を選択しようとした場合、ロウデコーダ２１によりワー
ド線Ｗ０が選択される。選択ワード線の電位は低しきい
値のセルに対してのみターンオンする所定のレベルが与
えられる。
【００２０】ワード線Ｗ０以外のワード線はＧＮＤレベ
ル（０Ｖ）となる。又、コラムデコーダ２２によりＹ０
が選択されることにより、トランジスタＴｒ０はターン
オンしＢｉｔ線ＢＬ０がノードＤＩＧに接続される。Ｙ
０以外のノード（Ｙ１〜Ｙｎ）はＧＮＤレベル（０Ｖ）
となるため、トランジスタＴｒ１〜Ｔｒ３はオフし、Ｂ
ｉｔ線ＢＬ１〜ＢＬ３はノードＤＩＧに接続されない。
リファレンス側も同様にＷｒｅｆとＹｒｅｆが選択され
ることにより、リファレンスセルＭＲのドレインがノー
ドＤＩＧＲＥＦに接続される。セルチェック信号２０が
アクティブであるから、Ｂｉｔ線バイアス回路１４はノ
ードＤＩＧの電位を通常読み出し時（１Ｖ）よりセルチ
ェック発生電圧（０．５Ｖ）分高い電位（１．５Ｖ）に
一定に保つ。これは、リファレンス側で流す電流との相
関をとるために行われるもので（リファレンスセルＭＲ
のゲート、ソース、ウェル、ドレイン電圧とメインセル
Ｍ０１のゲート、ソース、ウェル、ドレイン電圧との関
係を相対的に保つために行われるものであり）、一方、
Ｂｉｔ線バイアス回路１５は通常読み出し時と同様にノ
ードＤＩＧＲＥＦの電位（１Ｖ）を一定に保つ。
ル（０Ｖ）となる。又、コラムデコーダ２２によりＹ０
が選択されることにより、トランジスタＴｒ０はターン
オンしＢｉｔ線ＢＬ０がノードＤＩＧに接続される。Ｙ
０以外のノード（Ｙ１〜Ｙｎ）はＧＮＤレベル（０Ｖ）
となるため、トランジスタＴｒ１〜Ｔｒ３はオフし、Ｂ
ｉｔ線ＢＬ１〜ＢＬ３はノードＤＩＧに接続されない。
リファレンス側も同様にＷｒｅｆとＹｒｅｆが選択され
ることにより、リファレンスセルＭＲのドレインがノー
ドＤＩＧＲＥＦに接続される。セルチェック信号２０が
アクティブであるから、Ｂｉｔ線バイアス回路１４はノ
ードＤＩＧの電位を通常読み出し時（１Ｖ）よりセルチ
ェック発生電圧（０．５Ｖ）分高い電位（１．５Ｖ）に
一定に保つ。これは、リファレンス側で流す電流との相
関をとるために行われるもので（リファレンスセルＭＲ
のゲート、ソース、ウェル、ドレイン電圧とメインセル
Ｍ０１のゲート、ソース、ウェル、ドレイン電圧との関
係を相対的に保つために行われるものであり）、一方、
Ｂｉｔ線バイアス回路１５は通常読み出し時と同様にノ
ードＤＩＧＲＥＦの電位（１Ｖ）を一定に保つ。
【００２１】選択セルがワード線が選択されたにもかか
わらずターンオンしない高しきい値のセルであれば、セ
ンスアンプ３に入力される電流Ｉｍは０μＡとなり、一
方、リファレンスセルＭＲでは、この選択されたリファ
レンスセルＭＲのドレインに電位（１Ｖ）が加わること
により、ターンオンするため、センスアンプ３は、入力
される電流Ｉｒ，Ｉｍを比較し、選択セルＭ０が低しき
い値のセルでないことを認識する。
わらずターンオンしない高しきい値のセルであれば、セ
ンスアンプ３に入力される電流Ｉｍは０μＡとなり、一
方、リファレンスセルＭＲでは、この選択されたリファ
レンスセルＭＲのドレインに電位（１Ｖ）が加わること
により、ターンオンするため、センスアンプ３は、入力
される電流Ｉｒ，Ｉｍを比較し、選択セルＭ０が低しき
い値のセルでないことを認識する。
【００２２】一方、選択セルが、ターンオンをした場
合、センスアンプ３に入力される電流Ｉｍは流れ、選択
セルは低しきい値の状態であると認識する。通常読み出
し時には非選択セルがリークしてしまうという問題が生
じていたが、低しきい値セルの検知時には、非選択セル
はワード線は０Ｖ、ドレインに１Ｖの電圧、ソースとウ
ェルには０．５Ｖの電圧が加わった状態であるから、非
選択セルはターンオンしない。これは見かけ上非選択セ
ルのＶｇｓは−０．５Ｖ加わることによってターンオン
しなくなるからである。
合、センスアンプ３に入力される電流Ｉｍは流れ、選択
セルは低しきい値の状態であると認識する。通常読み出
し時には非選択セルがリークしてしまうという問題が生
じていたが、低しきい値セルの検知時には、非選択セル
はワード線は０Ｖ、ドレインに１Ｖの電圧、ソースとウ
ェルには０．５Ｖの電圧が加わった状態であるから、非
選択セルはターンオンしない。これは見かけ上非選択セ
ルのＶｇｓは−０．５Ｖ加わることによってターンオン
しなくなるからである。
【００２３】これらの動作によって消去後、低しきい値
状態のセルを検知した後、低しきい値のセルに書き込み
を行うことでしきい値を高くし、これにより通常時読み
出し時には低しきい値のセルをなくし、読み出しを可能
にする。したがって、この方法によりしきい値の上限を
下げることができる。なお、低しきい値のセルの検出の
際、セルのソースとウェルの電位は通常読み出し時と同
じＧＮＤレベルとし、非選択のセルのゲート電位を負電
圧にして検出する方法も考えられているが、負の電圧を
印加するため、負電圧発生回路、負電圧をワード毎に制
御する特殊なデコーダが必要になるので、構成が複雑に
なり、現実的でない。
状態のセルを検知した後、低しきい値のセルに書き込み
を行うことでしきい値を高くし、これにより通常時読み
出し時には低しきい値のセルをなくし、読み出しを可能
にする。したがって、この方法によりしきい値の上限を
下げることができる。なお、低しきい値のセルの検出の
際、セルのソースとウェルの電位は通常読み出し時と同
じＧＮＤレベルとし、非選択のセルのゲート電位を負電
圧にして検出する方法も考えられているが、負の電圧を
印加するため、負電圧発生回路、負電圧をワード毎に制
御する特殊なデコーダが必要になるので、構成が複雑に
なり、現実的でない。
【００２４】（第２の具体例）図２に基づき本発明の第
２の具体例について説明する。Ｍ０１〜Ｍ３２はフロー
ティングゲートとコントロールゲートを有するメモリセ
ルでマトリクス状に配置されている。ＢＬ０〜ＢＬｎは
ビット線で、これらのビット線はビット線方向に並ぶセ
ルのドレインに並列に接続される。それぞれのビット線
はセレクトトランジスタＴｒ０〜Ｔｒ３のソースに接続
され、トランジスタＴｒ０〜Ｔｒ３のドレインはセンス
アンプ３のノードＤＩＧに接続される。セレクトトラン
ジスタＴｒ０〜Ｔｒ３のゲートは、コラムデコーダ２２
より出力されるＹ０〜Ｙｎに接続される。
２の具体例について説明する。Ｍ０１〜Ｍ３２はフロー
ティングゲートとコントロールゲートを有するメモリセ
ルでマトリクス状に配置されている。ＢＬ０〜ＢＬｎは
ビット線で、これらのビット線はビット線方向に並ぶセ
ルのドレインに並列に接続される。それぞれのビット線
はセレクトトランジスタＴｒ０〜Ｔｒ３のソースに接続
され、トランジスタＴｒ０〜Ｔｒ３のドレインはセンス
アンプ３のノードＤＩＧに接続される。セレクトトラン
ジスタＴｒ０〜Ｔｒ３のゲートは、コラムデコーダ２２
より出力されるＹ０〜Ｙｎに接続される。
【００２５】Ｗ０〜Ｗｎは、ロウデコーダ２１より出力
されるワード線で、ワード線方向に並ぶセルのコントロ
ールゲートに並列に接続される。ＭＲはリファレンス用
メモリセルで、ソースはＧＮＤに、ゲートはノードＷｒ
ｅｆに、ドレインはトランジスタＴｒｒのソースに接続
される。ＹｒｅｆはトランジスタＴｒｒのゲートであ
り、トランジスタＴｒｒのドレインはノードＤＩＧＲＲ
に接続される。マトリクス状に配置されているメモリセ
ルのソースのすべてが電源スイッチ回路１３から出力さ
れるノードＶｓに接続され、夫々のメモリセルのウェル
も同様にすべてが電源スイッチ回路１３から出力される
ノードＶｗに接続される。電源スイッチ回路１３には、
ＧＮＤレベルとセルチェック電圧発生回路１１の出力と
消去電圧発生回路１２の出力とが選択的に入力される。
電源スイッチ回路１３は、電源スイッチ制御信号１３ａ
により制御される。
されるワード線で、ワード線方向に並ぶセルのコントロ
ールゲートに並列に接続される。ＭＲはリファレンス用
メモリセルで、ソースはＧＮＤに、ゲートはノードＷｒ
ｅｆに、ドレインはトランジスタＴｒｒのソースに接続
される。ＹｒｅｆはトランジスタＴｒｒのゲートであ
り、トランジスタＴｒｒのドレインはノードＤＩＧＲＲ
に接続される。マトリクス状に配置されているメモリセ
ルのソースのすべてが電源スイッチ回路１３から出力さ
れるノードＶｓに接続され、夫々のメモリセルのウェル
も同様にすべてが電源スイッチ回路１３から出力される
ノードＶｗに接続される。電源スイッチ回路１３には、
ＧＮＤレベルとセルチェック電圧発生回路１１の出力と
消去電圧発生回路１２の出力とが選択的に入力される。
電源スイッチ回路１３は、電源スイッチ制御信号１３ａ
により制御される。
【００２６】Ｂｉｔ線バイアス回路１４はノードＤＩＧ
に接続され、読み出し時ノードＤＩＧは一定の電位に保
たれる。Ｂｉｔ線バイアス回路１５も同様にノードＤＩ
ＧＲに接続され、読み出し時ノードＤＩＧＲは一定の電
位に保たれる。セルチェック信号２０は、Ｂｉｔ線バイ
アス回路１５とセルチェック電圧発生回路１１に入力さ
れ、セルチェック電圧発生回路１１とＢｉｔ線バイアス
回路１５との制御を行う。
に接続され、読み出し時ノードＤＩＧは一定の電位に保
たれる。Ｂｉｔ線バイアス回路１５も同様にノードＤＩ
ＧＲに接続され、読み出し時ノードＤＩＧＲは一定の電
位に保たれる。セルチェック信号２０は、Ｂｉｔ線バイ
アス回路１５とセルチェック電圧発生回路１１に入力さ
れ、セルチェック電圧発生回路１１とＢｉｔ線バイアス
回路１５との制御を行う。
【００２７】次に、この具体例の動作を説明する。通常
読み出し時は、第１の具体例と同様である。低しきい値
状態のセルを検出するモード時には、セルチェック信号
２０はアクティブとなりセルチェック電圧発生回路１１
が動作し、０．５Ｖの電位を出力する。電源制御スイッ
チ信号１３ａにより、電源スイッチ回路１３はノードＶ
ｓとノードＶｗをセルチェック電圧発生回路１１に接続
することにより、０．５ＶをノードＶｓとノードＶｗに
発生させる。従ってセルアレイ内のメモリセルのソース
とウェルの電圧は共に０．５Ｖになる。メモリセルアレ
イ内のそれぞれのメモリセルは、ワード線とＢｉｔ線と
を選択することによって所定のメモリセルが選択され
る。例えば、メモリセルＭ０１を選択しようとした場
合、ロウデコーダ２１によりワード線Ｗ０が選択され
る。選択ワード線Ｗ０の電位は低しきい値のセルに対し
てのみターンオンするレベルが与えられる。
読み出し時は、第１の具体例と同様である。低しきい値
状態のセルを検出するモード時には、セルチェック信号
２０はアクティブとなりセルチェック電圧発生回路１１
が動作し、０．５Ｖの電位を出力する。電源制御スイッ
チ信号１３ａにより、電源スイッチ回路１３はノードＶ
ｓとノードＶｗをセルチェック電圧発生回路１１に接続
することにより、０．５ＶをノードＶｓとノードＶｗに
発生させる。従ってセルアレイ内のメモリセルのソース
とウェルの電圧は共に０．５Ｖになる。メモリセルアレ
イ内のそれぞれのメモリセルは、ワード線とＢｉｔ線と
を選択することによって所定のメモリセルが選択され
る。例えば、メモリセルＭ０１を選択しようとした場
合、ロウデコーダ２１によりワード線Ｗ０が選択され
る。選択ワード線Ｗ０の電位は低しきい値のセルに対し
てのみターンオンするレベルが与えられる。
【００２８】ワード線Ｗ０以外のワード線はＧＮＤレベ
ル（０Ｖ）となる。又、コラムデコーダ２２によりＹ０
が選択されることにより、トランジスタＴｒ０はターン
オンしＢｉｔ線ＢＬ０がノードＤＩＧに接続される。Ｙ
０以外のノード（Ｙ１〜Ｙｎ）はＧＮＤレベル（０Ｖ）
となるため、トランジスタＴｒ１〜Ｔｒ３はオフし、Ｂ
ｉｔ線ＢＬ１〜ＢＬ３はノードＤＩＧに接続されない。
リファレンス側も同様にＷｒｅｆとＹｒｅｆとが選択さ
れることにより、リファレンスセルＭＲのドレインがノ
ードＤＩＧＲＥＦに接続される。Ｂｉｔ線バイアス回路
１４はノードＤＩＧの電位（１Ｖ）を一定に保つ。Ｂｉ
ｔ線バイアス回路１５は、セルチェック信号２０がアク
ティブであればノードＤＩＧＲＥＦの電位を通常読み出
し時（１Ｖ）よりセルチェック発生電圧（０．５Ｖ）分
低い電圧（０．５Ｖ）に一定に保つ、これは、リファレ
ンス側で流す電流との相関をとるため（リファレンスセ
ルＭＲのゲート、ソース、ウェル、ドレイン電圧とメイ
ンセルＭ０１のゲート、ソース、ウェル、ドレイン電圧
との関係を相対的に保つため）である。
ル（０Ｖ）となる。又、コラムデコーダ２２によりＹ０
が選択されることにより、トランジスタＴｒ０はターン
オンしＢｉｔ線ＢＬ０がノードＤＩＧに接続される。Ｙ
０以外のノード（Ｙ１〜Ｙｎ）はＧＮＤレベル（０Ｖ）
となるため、トランジスタＴｒ１〜Ｔｒ３はオフし、Ｂ
ｉｔ線ＢＬ１〜ＢＬ３はノードＤＩＧに接続されない。
リファレンス側も同様にＷｒｅｆとＹｒｅｆとが選択さ
れることにより、リファレンスセルＭＲのドレインがノ
ードＤＩＧＲＥＦに接続される。Ｂｉｔ線バイアス回路
１４はノードＤＩＧの電位（１Ｖ）を一定に保つ。Ｂｉ
ｔ線バイアス回路１５は、セルチェック信号２０がアク
ティブであればノードＤＩＧＲＥＦの電位を通常読み出
し時（１Ｖ）よりセルチェック発生電圧（０．５Ｖ）分
低い電圧（０．５Ｖ）に一定に保つ、これは、リファレ
ンス側で流す電流との相関をとるため（リファレンスセ
ルＭＲのゲート、ソース、ウェル、ドレイン電圧とメイ
ンセルＭ０１のゲート、ソース、ウェル、ドレイン電圧
との関係を相対的に保つため）である。
【００２９】選択セルがワード線が選択されたにもかか
わらずターンオンを行わない高いしきい値のセルであれ
ば、センスアンプ３に入力される電流Ｉｍは０μＡとな
り、一方、選択されたリファレンスセルＭＲのドレイン
に電位（１Ｖ）が加わることにより、リファレンスセル
ＭＲがターンオンするため、センスアンプ３は入力され
る電流Ｉｒ及びＩｍを比較し、選択セルＭ０１が低しき
い値のセルでないことを認識する。
わらずターンオンを行わない高いしきい値のセルであれ
ば、センスアンプ３に入力される電流Ｉｍは０μＡとな
り、一方、選択されたリファレンスセルＭＲのドレイン
に電位（１Ｖ）が加わることにより、リファレンスセル
ＭＲがターンオンするため、センスアンプ３は入力され
る電流Ｉｒ及びＩｍを比較し、選択セルＭ０１が低しき
い値のセルでないことを認識する。
【００３０】一方、選択セルがターンオンをしたしきい
値のセルであれば、センスアンプ３に入力される電流が
流れ、この選択セルが低しきい値の状態であることを認
識する。
値のセルであれば、センスアンプ３に入力される電流が
流れ、この選択セルが低しきい値の状態であることを認
識する。
【００３１】
【発明の効果】従来の低しきい値の検出動作において
は、セルのソースとウェルの電位は通常読み出し時と同
じＧＮＤレベルであったため、非選択セルに対してのリ
ーク電流が影響し、低しきい値のセルを検出することが
できなかったが、本発明によればセルのソースとウェル
に正のバイアス電位（０．５Ｖ）を印加することで、非
選択セルのＶｇｓは相対的に−０．５Ｖとなるため、非
選択セルのドレイン電圧の影響によるリーク電流をおさ
え、正常な読み出しが可能となる。
は、セルのソースとウェルの電位は通常読み出し時と同
じＧＮＤレベルであったため、非選択セルに対してのリ
ーク電流が影響し、低しきい値のセルを検出することが
できなかったが、本発明によればセルのソースとウェル
に正のバイアス電位（０．５Ｖ）を印加することで、非
選択セルのＶｇｓは相対的に−０．５Ｖとなるため、非
選択セルのドレイン電圧の影響によるリーク電流をおさ
え、正常な読み出しが可能となる。
【図１】本発明に係わる不揮発性半導体記憶装置の第１
の具体例を示す回路図である。
の具体例を示す回路図である。
【図２】本発明に係わる不揮発性半導体記憶装置の第２
の具体例を示す回路図である。
の具体例を示す回路図である。
【図３】閾値分布の状態を示すグラフである。
【図４】メモリセルの電流特性を示し、ソースバイアス
電圧とセル電流との関係を示すグラフである。
電圧とセル電流との関係を示すグラフである。
【図５】従来の不揮発性半導体記憶装置を示す回路図で
ある。
ある。
１ セルソース線 ２ セルウエル線 ３ センスアンプ １１ セルチェック電圧発生回路 １２ 消去電圧発生回路 １３ 電源スイッチ回路 １３ａ 電源スイッチ制御回路 １４ ビット線バイアス回路 １５ ビット線バイアス回路 ２０ セルチェック信号 ２１ ロウデコーダ ２２ コラムデコーダ ＭＲ０１〜ＭＲ３２ メモリセル ＭＲ レファレンスセル Ｗ０〜Ｗｎ ワード線 ＢＬ０〜ＢＬｎ ビット線
Claims (6)
- 【請求項１】 コントロールゲート、フローティングゲ
ート、ソース及びドレインを有するメモリセルをマトリ
ックス状に配列した複数のメモリセルと、前記メモリセ
ルのドレインに接続される複数のビット線と、前記ビッ
ト線と交差するように設けられ、前記メモリセルのコン
トロールゲートに接続される複数のワード線と、前記メ
モリセルのソースに接続されるセルソース線と、前記メ
モリセルに対応して設けられるレファレンスセルと、前
記複数のビット線の内の選択されたビット線の電流と前
記レファレンスセルの複数のビット線から選択されたビ
ット線の電流とを比較するセンスアンプとからなる不揮
発性半導体記憶装置において、 前記メモリセルのウエルに接続されるセルウエル線を設
け、書込まれたメモリセルのデータを消去し、消去され
たメモリセルの閾値分布を所定の分布にするため、過消
去された低閾値のメモリセルを検出する際、前記セルソ
ース線に所定のバイアス電圧を加えると共に、前記セル
ウエル線の電位を前記セルソース線の電位に等しくする
ことで低閾値のメモリセルを検出するように構成したこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 セルチェック電圧発生回路と、消去電圧
発生回路と、前記セルチェック電圧発生回路の出力電圧
と前記消去電圧発生回路の出力電圧とを切替えるスイッ
チ回路とを設け、前記メモリセルの過消去状態を検出す
るため、低閾値のセルを検出する際、前記セルチェック
電圧発生回路の電圧をスイッチ回路を介して前記セルソ
ース線とセルウエル線とに供給し、消去動作の際、消去
電圧発生回路からの高電圧を前記スイッチ回路を介して
前記セルソース線に印加するように構成したことを特徴
とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記メモリセルの過消去状態を検出する
ため、前記メモリセルのデータを読み出す際、前記読み
出すメモリセルのビット線の電位を前記セルソース線に
印加したバイアス電圧分だけ電圧を上げるように制御す
るビット線バイアス回路を設けたことを特徴とする請求
項１又は２記載の不揮発性半導体記憶装置。 - 【請求項４】 前記メモリセルの過消去状態を検出する
ため、前記メモリセルのデータを読み出す際、前記レフ
ァレンスセルのビット線の電位を前記セルソース線に印
加したバイアス電圧分だけ電圧を下げるように制御する
ビット線バイアス回路を設けたことを特徴とする請求項
１又は２記載の不揮発性半導体記憶装置。 - 【請求項５】 コントロールゲート、フローティングゲ
ート、ソース及びドレインを有するメモリセルをマトリ
ックス状に配列した複数のメモリセルと、前記メモリセ
ルのドレインに接続される複数のビット線と、前記ビッ
ト線と交差するように設けられ、前記メモリセルのコン
トロールゲートに接続される複数のワード線と、前記メ
モリセルのソースに接続されるセルソース線と、前記メ
モリセルのウエルに接続されるセルウエル線と、前記メ
モリセルに対応して設けられるレファレンスセルと、前
記複数のビット線の内の選択されたビット線の電流と前
記レファレンスセルの複数のビット線から選択されたビ
ット線の電流とを比較するセンスアンプとからなる不揮
発性半導体記憶装置の記憶データの消去方法であって、 書込まれたメモリセルのデータを消去する第１の工程
と、 消去されたメモリセルの閾値分布を所定の分布にするた
め、過消去された低閾値のメモリセルを検出する際、前
記ソース線に所定のバイアス電圧を加えると共に、前記
メモリセルのセルウエル線の電位を前記ソース線の電位
に等しくする第２の工程と、を含むことを特徴とする不
揮発性半導体記憶装置の記憶データの消去方法。 - 【請求項６】 前記メモリセルのデータを読み出す際、
前記読み出すメモリセルのビット線の電位を前記セルソ
ース線に印加したバイアス電圧分だけ電圧を上げてデー
タを読み出す第３の工程と、を含むことを特徴とする請
求項５記載の不揮発性半導体記憶装置の記憶データの消
去方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11078411A JP2000276882A (ja) | 1999-03-23 | 1999-03-23 | 不揮発性半導体記憶装置とその記憶データの消去方法 |
| US09/531,548 US6229734B1 (en) | 1999-03-23 | 2000-03-20 | Nonvolatile semiconductor storage device having controlled cell threshold voltage distribution |
| KR1020000014427A KR100366011B1 (ko) | 1999-03-23 | 2000-03-22 | 제어된 셀 임계 전압 분포를 갖는 불휘발성 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11078411A JP2000276882A (ja) | 1999-03-23 | 1999-03-23 | 不揮発性半導体記憶装置とその記憶データの消去方法 |
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| Publication Number | Publication Date |
|---|---|
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ID=13661307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11078411A Pending JP2000276882A (ja) | 1999-03-23 | 1999-03-23 | 不揮発性半導体記憶装置とその記憶データの消去方法 |
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| JP (1) | JP2000276882A (ja) |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005149695A (ja) * | 2003-11-18 | 2005-06-09 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子のしきい電圧測定方法 |
| US6906957B2 (en) * | 2001-06-12 | 2005-06-14 | Stmicroelectronics S.R.L. | Sensing circuitry for reading and verifying the contents of electrically programmable and erasable non-volatile memory cells, useful in low supply-voltage technologies |
| US7477549B2 (en) * | 2005-04-12 | 2009-01-13 | Kabushiki Kaisha Toshiba | Reference current generating circuit of nonvolatile semiconductor memory device |
| US7835185B2 (en) | 2006-06-12 | 2010-11-16 | Nec Electronics Corporation | Nonvolatile semiconductor memory device |
| US8085609B2 (en) | 2009-01-29 | 2011-12-27 | Oki Semiconductor Co., Ltd. | Nonvolatile semiconductor memory and method for detecting leakage defects of the same |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6532556B1 (en) | 2000-01-27 | 2003-03-11 | Multi Level Memory Technology | Data management for multi-bit-per-cell memories |
| US6662263B1 (en) | 2000-03-03 | 2003-12-09 | Multi Level Memory Technology | Sectorless flash memory architecture |
| US6697283B2 (en) | 2001-01-03 | 2004-02-24 | Micron Technology, Inc. | Temperature and voltage compensated reference current generator |
| US7177181B1 (en) * | 2001-03-21 | 2007-02-13 | Sandisk 3D Llc | Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics |
| US6584017B2 (en) * | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
| US6590810B2 (en) * | 2001-08-15 | 2003-07-08 | Winbond Electronics Corporation | Source biasing circuit for flash EEPROM |
| US6903987B2 (en) | 2002-08-01 | 2005-06-07 | T-Ram, Inc. | Single data line sensing scheme for TCCT-based memory cells |
| US7324394B1 (en) | 2002-08-01 | 2008-01-29 | T-Ram Semiconductor, Inc. | Single data line sensing scheme for TCCT-based memory cells |
| US7046555B2 (en) * | 2003-09-17 | 2006-05-16 | Sandisk Corporation | Methods for identifying non-volatile memory elements with poor subthreshold slope or weak transconductance |
| KR100688524B1 (ko) * | 2005-01-25 | 2007-03-02 | 삼성전자주식회사 | 메모리 셀 어레이의 바이어싱 방법 및 반도체 메모리 장치 |
| US7701779B2 (en) * | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7286412B1 (en) * | 2006-05-09 | 2007-10-23 | Macronix International Co., Ltd. | Method and apparatus to improve nonvolatile memory data retention |
| US7580302B2 (en) * | 2006-10-23 | 2009-08-25 | Macronix International Co., Ltd. | Parallel threshold voltage margin search for MLC memory application |
| JP2009141640A (ja) * | 2007-12-06 | 2009-06-25 | Seiko Instruments Inc | 電源切換回路 |
| US9881676B1 (en) * | 2016-10-11 | 2018-01-30 | Sandisk Technologies Llc | Sense amplifier with program biasing and fast sensing |
| US10062440B1 (en) * | 2017-06-20 | 2018-08-28 | Winbond Electronics Corp. | Non-volatile semiconductor memory device and reading method thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2709751B2 (ja) * | 1990-06-15 | 1998-02-04 | 三菱電機株式会社 | 不揮発性半導体記憶装置およびそのデータ消去方法 |
| JP2541087B2 (ja) * | 1992-10-30 | 1996-10-09 | 日本電気株式会社 | 不揮発性半導体記憶装置のデ―タ消去方法 |
| JP3359404B2 (ja) | 1993-12-27 | 2002-12-24 | 三菱電機株式会社 | 不揮発性半導体記憶装置の記憶データの消去方法 |
| JPH08102198A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 電気的書換え可能な不揮発性半導体記憶装置の初期化方 法 |
| JP2689939B2 (ja) * | 1995-02-21 | 1997-12-10 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
-
1999
- 1999-03-23 JP JP11078411A patent/JP2000276882A/ja active Pending
-
2000
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- 2000-03-22 KR KR1020000014427A patent/KR100366011B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906957B2 (en) * | 2001-06-12 | 2005-06-14 | Stmicroelectronics S.R.L. | Sensing circuitry for reading and verifying the contents of electrically programmable and erasable non-volatile memory cells, useful in low supply-voltage technologies |
| JP2005149695A (ja) * | 2003-11-18 | 2005-06-09 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子のしきい電圧測定方法 |
| US7477549B2 (en) * | 2005-04-12 | 2009-01-13 | Kabushiki Kaisha Toshiba | Reference current generating circuit of nonvolatile semiconductor memory device |
| US7835185B2 (en) | 2006-06-12 | 2010-11-16 | Nec Electronics Corporation | Nonvolatile semiconductor memory device |
| US8085609B2 (en) | 2009-01-29 | 2011-12-27 | Oki Semiconductor Co., Ltd. | Nonvolatile semiconductor memory and method for detecting leakage defects of the same |
Also Published As
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|---|---|
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