JPH07182884A

JPH07182884A - 不揮発性半導体記憶装置

Info

Publication number: JPH07182884A
Application number: JP34730693A
Authority: JP
Inventors: Yukihiro Watsuji; 行広和辻; Akira Maruyama; 明丸山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1993-01-27
Filing date: 1993-12-24
Publication date: 1995-07-21
Anticipated expiration: 2021-02-08
Also published as: US5574686A; US5654920A; JP3743453B2; US5432738A

Abstract

(57)【要約】【目的】過剰消去を原因とする誤読み出しの防止、下
限動作マージンの向上、電源の低電圧化、単一電源化を
図れる不揮発性半導体記憶装置を実現すること。【構成】メモリートランジスタ１〜４の読み出し動作
時において、Ｘデコーダ回路５及び負電圧発生回路８に
より、非選択のワードラインＷＬ２に負電圧を印加し、
これにより、過剰消去を原因とする誤読み出しを防止で
きる。また、メモリートランジスタ１〜４の消去動作時
にワードラインＷＬ１、ＷＬ２に負電圧を印加し、ソー
スラインＳＬに印加される高電圧を低電圧化する。これ
により電源の低電圧化、単一電源化が可能となる。更
に、読み出し動作時に基板に負電圧を印加することによ
り、過剰消去を原因とする誤読み出しを防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特にフラッシュ（一括消去型）ＥＥＰＲＯＭ
の回路に関するものである。

【０００２】

【従来の技術】図１６は従来のフラッシュＥＥＰＲＯＭ
の回路図であり、説明を簡単にするために４つのメモリ
ートランジスタ構成として示している。

【０００３】さて、図１６に示すように、メモリートラ
ンジスタ１〜４のソース領域にはソースラインＳＬが接
続され、このソースラインＳＬにはＮチャネルトランジ
スタ１１、Ｐチャネルトランジスタ１２が接続されてい
る。そして、Ｎチャネルトランジスタ１１のゲート電極
には消去信号の反転信号が、Ｐチャネルトランジスタ１
２のゲート電極にはインターフェイス回路８８を介して
消去信号の反転信号が入力される。なお、ここでインタ
ーフェイス回路８８は、Ｖｄｄ−ＧＮＤの電圧振幅入力
をＶPP−ＧＮＤの電圧振幅出力に変える働きを持つ。

【０００４】メモリートランジスタ１〜４のコントロー
ルゲート電極にはワードラインＷＬ１、ＷＬ２が、ドレ
イン領域にはビットラインＢＬ１、ＢＬ２が接続されて
いる。

【０００５】アドレス信号は、アドレスバッファ９０を
介してＸデコーダ回路９２、Ｙデコーダ回路９４に入力
される。Ｘデコーダ回路９２では、これによりワードラ
インＷＬ１、ＷＬ２へのワードライン信号が生成され
る。また、Ｙデコーダ回路９４では、これによりＹデコ
ーダ信号が生成され、ビットライン制御回路９５、セン
スアンプ９６に、このＹデコーダ信号が出力される。

【０００６】ビットライン制御回路９５では、このＹデ
コーダ信号により、データの書き込み制御が行われる。
即ち、ビットライン制御回路９５により、データバッフ
ァ９８を介して入力されたデータ信号が、このＹデコー
ダ信号をアドレスとしてメモリートランジスタ１〜４に
書き込まれる。更に、ビットライン制御回路９５では、
メモリートランジスタ１〜４の消去制御、読み出し制御
も行われる。

【０００７】また、センスアンプ９６では、メモリート
ランジスタ１〜４に記憶されたデータが、Ｙデコーダ信
号をアドレスとして読み出される。読み出されたデータ
は、データバッファ９８を介してデータ信号として出力
される。

【０００８】次に、この従来の回路の動作を、図１７の
真理値表を用いて説明する。

【０００９】まず、書き込み動作について説明する。書
き込み動作を行う場合は、消去信号をＧＮＤレベルに設
定して、トランジスタ１１をオン状態、１２をオフ状態
とする。これにより図１７に示すようにソースラインＳ
ＬはＧＮＤレベルに設定される。そして、メモリートラ
ンジスタ１に対して書き込み動作を行う場合には、ＷＬ
１、ＢＬ１を各々高電圧ＶPPレベル（例えば１０〜１２
Ｖ）、ＷＬ２をＧＮＤレベル、ＢＬ２をオープンレベル
に設定する。

【００１０】以上のように設定すると、メモリートラン
ジスタ１のみコントロールゲート電極の電圧とドレイン
領域の電圧とが同時にＶPPレベルとなるためチャンネル
電流が発生する。この結果、ドレイン領域端部にホット
エレクトロンが発生し、フローティングゲート電極に電
子が注入される。これによりメモリートランジスタ１に
書き込み動作が行われ、データ" ０" が記憶されること
になる。一方、メモリートランジスタ２〜４では、コン
トロールゲート電極の電圧とドレイン領域の電圧とが同
時にＶPPレベルとはならないため、チャンネル電流が発
生しない。このためメモリートランジスタ２〜４には書
き込み動作は行われないことになる。

【００１１】次に、消去動作について説明する。消去動
作を行う場合には、消去信号をＶＤＤレベルに設定し
て、トランジスタ１１をオフ状態、１２をオン状態とす
る。これにより図１７に示すようにソースラインＳＬは
ＶPPレベルに設定される。更に、この状態でＷＬ１、Ｗ
Ｌ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々オープ
ンレベルに設定する。

【００１２】以上のように設定すると、メモリートラン
ジスタ１〜４は、ソース領域が各々ＶPPレベル、フロー
ティングゲート電極が各々ＧＮＤレベルに設定されるた
め、フローティングゲート電極とソース領域との間にト
ンネル電流が発生する。この結果、フローティングゲー
ト電極からソース領域に電子が放出され、消去動作が行
われることになる。

【００１３】次に読み出し動作について説明する。読み
出し動作を行う場合には、消去信号をＧＮＤレベルに設
定して、トランジスタ１１をオン状態、１２をオフ状態
とする。これにより図１７に示すようにソースラインＳ
ＬはＧＮＤレベルに設定される。そして、メモリートラ
ンジスタ１からデータを読み出す場合には、ＷＬ１をＶ
ＤＤレベル、ＢＬ１を正の電圧である読み出しレベルＶ
red （例えば１Ｖ）、ＷＬ２をＧＮＤレベル、ＢＬ２を
オープンレベルに設定する。

【００１４】以上のように設定すると、メモリートラン
ジスタ１のみコントロールゲート電極がＶＤＤレベル、
ドレイン領域がＶred レベル、ソース領域がＧＮＤレベ
ルに設定されることになる。そして、メモリートランジ
スタ１に書き込み動作が行われている場合、即ち、デー
タ" ０" が記憶されている場合にはビットラインＢＬ１
にドレイン電流が流れない。逆に、メモリートランジス
タ１に書き込み動作が行われていない場合、即ち、デー
タ" １" が記憶されている場合にはドレイン電流が流れ
ることになる。従って、センスアンプ９６によりこのド
レイン電流を検出することにより、記憶されたデータを
読み出すことが可能となる。

【００１５】なお、以上の書き込み、消去、読み出し動
作におけるＸデコーダ回路９２、ビットライン制御回路
９５の動作は、書き込み信号、読み出し信号、消去信号
等により制御されている。

【００１６】

【発明が解決しようとする課題】さて、上記従来技術で
は、上記消去動作時に電子の放出が進みすぎメモリート
ランジスタのしきい値電圧が負になる現象、すなわち過
剰消去現象が発生するという問題があった。

【００１７】例えば、今、メモリートランジスタ３が上
記消去動作により過剰消去されたと仮定する。また、メ
モリートランジスタ１には、上記書き込み動作によりデ
ータ" ０" が記憶されていたとする。この状態で、メモ
リートランジスタ１からデータの読み出しを行った場
合、メモリートランジスタ１にはデータ" ０" が記憶さ
れているため、ビットラインＢＬ１には電流が流れない
はずである。しかし、メモリートランジスタ３が過剰消
去されている場合には、そのコントロールゲート電極が
ＧＮＤレベルでも図１６に示すようなドレイン電流が流
れてしまう。このドレイン電流によりセンスアンプ９６
が誤動作し、メモリートランジスタ１には" １" が記憶
されているという誤った判断がなされてしまう。この結
果、読み出し動作不良を引き起こすことになってしま
う。

【００１８】このような過剰消去を防止する従来技術と
して例えば特開平１−２９４２９７に示す技術がある。
この従来技術では、消去動作時にメモリートランジスタ
に流れる電流を検出する。そして、電流が検出されると
消去電圧を与えているトランジスタをオフ状態にして消
去動作を停止するものである。

【００１９】しかし、この従来技術では、１つのメモリ
ートランジスタが過剰消去された時点で、他のメモリー
トランジスタに対する消去動作も停止してしまうため、
これらの他のメモリートランジスタの下限動作マージン
が減少してしまうという問題があった。

【００２０】更に、過剰消去を防止する他の従来技術と
しては、ベリファイ動作と呼ばれる手法を用いた技術が
ある（例えば特開平４−３３９５）。このベリファイ動
作と呼ばれる手法では、消去動作の後、メモリートラン
ジスタのしきい値電圧が随時モニタされる。そして、全
てのメモリートランジスタのしきい値電圧があらかじめ
設定されたベリファイ電圧以下であれば、メモリートラ
ンジスタの消去は適正に行われたとみなし、その時点で
次回からの消去動作は中止される。一方、メモリートラ
ンジスタのしきい値電圧が１つでもベリファイ電圧より
大きければ、消去は適正に行われていないとみなし、再
度消去動作を行った後、ベリファイ動作が再び行われ
る。そして、全てのメモリートランジスタの消去動作が
適正に行われるまで、これらのベリファイ動作、消去動
作が繰り返される。

【００２１】しかし、このベリファイ動作手法では、消
去される速度の早いメモリートランジスタ、即ち消去動
作の際、メモリートランジスタのしきい値電圧の負方向
へのシフト量が大きいメモリートランジスタについて
は、過剰消去を防止できないという問題があった。

【００２２】更に、従来のフラッシュＥＥＰＲＯＭ回路
では、消去動作が一括消去又はブロック消去により行わ
れているため、消去動作時にソースラインＳＬに大量の
電流が流れるという問題があった。このため、ソースラ
インＳＬに高電圧ＶPPを供給するための内部昇圧回路の
電流供給能力の制限により、メモリーの記憶容量が制限
されたり、あるいは、高電圧ＶPPを半導体チップの外部
から供給しなければならないとい問題が生じた。これら
の問題は、電源の低電圧化、単一電源化を図る際におけ
る大きな妨げとなっていた。

【００２３】本発明は以上のような技術的課題を解決す
るものであり、その目的とするところは、過剰消去され
たメモリートランジスタが生じても誤った読み出し動作
が生ずるのを防止でき、読み出し動作時の下限動作マー
ジンを向上できる不揮発性半導体記憶装置を実現するこ
とにある。また、本発明の更なる目的は、電源の低電圧
化、単一電源化に好適な不揮発性半導体記憶装置を実現
することにある。

【００２４】

【課題を解決するための手段】請求項１の発明は、フロ
ーティングゲート電極と、コントロールゲート電極と、
ソース領域と、ドレイン領域とを備え、前記フローティ
ングゲート電極に対する電子の注入・放出動作によりデ
ータの書き込み動作、消去動作を行うメモリートランジ
スタをマトリクス状に配列し、前記メモリートランジス
タのドレイン領域がビットラインに、ソース領域がソー
スラインに、コントロールゲート電極がワードラインに
各々接続される不揮発性半導体記憶装置において、前記
ワードラインに所定のワードライン信号を供給するＸデ
コーダ回路と、前記Ｘデコーダ回路に接続され、前記Ｘ
デコーダ回路に負電圧電源を供給する負電圧発生回路と
を含み、前記メモリートランジスタの消去動作の際に、
前記Ｘデコーダ回路及び前記負電圧発生回路により前記
ワードラインに負電圧の前記ワードライン信号を印加す
るとともに、前記メモリートランジスタの読み出し動作
の際に、前記Ｘデコーダ回路及び前記負電圧発生回路に
より非選択の前記ワードラインに負電圧の前記ワードラ
イン信号を印加することを特徴とする。

【００２５】請求項２の発明は、前記ビットラインに供
給されるビットライン信号はビットライン制御回路によ
り生成され、前記ビットライン制御回路が、前記メモリ
ートランジスタの書き込み動作の際に、前記ビットライ
ンに高電圧の印加を行わないことを特徴とする。

【００２６】請求項３の発明は、フローティングゲート
電極と、コントロールゲート電極と、ソース領域と、ド
レイン領域とを備え、前記フローティングゲート電極に
対する電子の注入・放出動作によりデータの書き込み動
作、消去動作を行うメモリートランジスタをマトリクス
状に配列し、前記メモリートランジスタのドレイン領域
がビットラインに、ソース領域がソースラインに、コン
トロールゲート電極がワードラインに各々接続される不
揮発性半導体記憶装置において、前記メモリートランジ
スタのしきい値電圧を検出して前記消去動作の停止を行
う消去動作停止回路と、前記ワードラインに所定のワー
ドライン信号を供給するＸデコーダ回路と、前記Ｘデコ
ーダ回路に接続され、前記Ｘデコーダ回路に負電圧電源
を供給する負電圧発生回路とを含み、前記消去動作停止
回路は、しきい値電圧の低下が最も速いメモリートラン
ジスタのしきい値電圧を検出し、この検出されたしきい
値電圧が所定の設定電圧より低くなった場合に前記消去
動作の停止を行い、前記メモリートランジスタの読み出
し動作の際に、前記Ｘデコーダ回路及び前記負電圧発生
回路により非選択の前記ワードラインに負電圧の前記ワ
ードライン信号を印加し、前記負電圧が前記消去動作停
止回路における前記設定電圧より低い電圧であることを
特徴とする。

【００２７】請求項４の発明は、フローティングゲート
電極と、コントロールゲート電極と、ソース領域と、ド
レイン領域とを備え、前記フローティングゲート電極に
対する電子の注入・放出動作によりデータの書き込み動
作、消去動作を行うメモリートランジスタをマトリクス
状に配列し、前記メモリートランジスタのドレイン領域
がビットラインに、ソース領域がソースラインに、コン
トロールゲート電極がワードラインに各々接続される不
揮発性半導体記憶装置において、前記メモリートランジ
スタの基板に接続され負電圧電源の供給を行う負電圧発
生回路を含み、前記メモリートランジスタの読み出し動
作の際に、前記負電圧発生回路により前記メモリートラ
ンジスタの基板に負電圧を印加することを特徴とする。

【００２８】請求項５の発明は、フローティングゲート
電極と、コントロールゲート電極と、ソース領域と、ド
レイン領域とを備え、前記フローティングゲート電極に
対する電子の注入・放出動作によりデータの書き込み動
作、消去動作を行うメモリートランジスタをマトリクス
状に配列し、前記メモリートランジスタのドレイン領域
がビットラインに、ソース領域がソースラインに、コン
トロールゲート電極がワードラインに各々接続される不
揮発性半導体記憶装置において、前記ビットラインに所
定のビットライン信号を供給するビットライン制御回路
と、前記ソースラインに所定のソースライン信号を供給
するソースライン制御回路と、前記ソースライン制御回
路に接続され前記ソースライン制御回路に正電圧電源を
供給する正電圧発生回路とを含み、前記メモリートラン
ジスタの読み出し動作の際に、前記ソースライン制御回
路及び正電圧発生回路により前記ソースラインに正電圧
の前記ソースライン信号を印加するとともに前記ビット
ライン制御回路により前記ビットラインに前記正電圧よ
りも高い電圧の前記ビットライン信号を印加することを
特徴とする。

【００２９】請求項６の発明は、前記メモリートランジ
スタの基板に接続され、負電圧電源の供給を行う負電圧
発生回路を更に含み、前記メモリートランジスタの読み
出し動作の際に、前記ソースラインに正電圧の前記ソー
スライン信号を印加するとともに前記負電圧発生回路に
より前記メモリートランジスタの基板に負電圧を印加す
ることを特徴とする。

【００３０】請求項７の発明は、前記消去動作によりし
きい値電圧の低下が最も遅いメモリートランジスタのし
きい値電圧としきい値電圧の低下が最も速いメモリート
ランジスタのしきい値電圧との間のしきい値電圧差が十
分小さくなった後に、前記読み出し動作が行われること
を特徴とする。

【００３１】請求項８の発明は、前記メモリートランジ
スタの読み出し動作の際に、非選択の前記ワードライン
に負電圧の前記ワードライン信号を印加することを特徴
とする。

【００３２】

【作用】請求項１の発明によれば、読み出し動作の際
に、非選択のワードラインに負電圧のワードライン信号
が印加される。これにより、非選択のメモリトランジス
タが過剰消去されていても非選択のメモリトランジスタ
はオン状態とならず、誤まった読み出し動作が行われる
のを有効に防止できる。また、請求項１の発明によれ
ば、消去動作の際に、ワードラインに負電圧のワードラ
イン信号が印加される。これにより、消去動作の際にソ
ースラインに印加すべき高電圧レベルを低くすることが
できる。しかも、請求項１の発明によれば、これらの動
作を同様のハードウェア、即ち同様の負電圧発生回路、
Ｘデコーダ回路等で行うことが可能となる。

【００３３】また、請求項２の発明によれば、メモリー
トランジスタの書き込み動作の際にビットラインに高電
圧の印加が行われない。これにより、電流の流れる経路
が低インピーダンスである部分の電源に高電圧の電源を
使用する必要がなくなる。

【００３４】また、請求項３の発明によれば、しきい値
電圧の低下が最も速いメモリートランジスタのしきい値
電圧が所定の設定電圧よりも低くなった場合に消去動作
が停止される。そして、読み出し動作の際に、非選択の
ワードラインに前記設定電圧よりも低い電圧である負電
圧が印加される。これにより、誤った読み出し動作を確
実に防止することが可能となる。

【００３５】また、請求項４の発明によれば、メモリー
トランジスタの読み出し動作の際に、メモリートランジ
スタの基板に負電圧が印加される。これにより読み出し
動作の際におけるメモリトランジスタのしきい値電圧を
上昇させることができる。従って、過剰消去されたメモ
リトランジスタのしきい値電圧がＧＮＤレベルより大き
くなるように前記負電圧の値を設定すれば、非選択ワー
ドラインにＧＮＤレベルが印加されても過剰消去された
メモリトランジスタはオン状態とならず、誤った読み出
し動作が行われるのを有効に防止できる。

【００３６】また、請求項５の発明によれば、メモリー
トランジスタの読み出し動作の際に、ソースラインに正
電圧のソースライン信号が印加されるとともにビットラ
インに前記正電圧よりも高い電圧の前記ビットライン信
号が印加される。これにより読み出し動作の際における
メモリトランジスタのしきい値電圧を上昇させることが
できる。従って、過剰消去されたメモリトランジスタの
しきい値電圧がＧＮＤレベルより大きくなるように前記
正電圧の値を設定すれば、非選択ワードラインにＧＮＤ
レベルが印加されても過剰消去されたメモリトランジス
タはオン状態とならず、誤った読み出し動作が行われる
のを有効に防止できる。

【００３７】また、請求項６の発明によれば、メモリー
トランジスタの読み出し動作の際に、ソースラインに正
電圧のソースライン信号が印加されるとともにメモリー
トランジスタの基板に負電圧が印加される。これによ
り、負電圧レベルの値及び正電圧レベルの値の絶対値を
それほど大きくしなくても、読み出し動作の際における
メモリートランジスタのしきい値電圧を十分に上昇させ
ることが可能となる。

【００３８】また、請求項７の発明によれば、消去動作
によりしきい値電圧の低下が最も遅いメモリートランジ
スタと最も速いメモリートランジスタとの間のしきい値
電圧差が十分小さくなった後に、基板に負電圧を印加し
た読み出し動作、又は、ソース領域に正電圧を印加した
読み出し動作、又は、基板に負電圧を印加するとともに
ソース領域に正電圧を印加した読み出し動作が行われ
る。これにより、メモリートランジスタのしきい値電圧
のばらつき幅が小さくなった後に、メモリートランジス
タのしきい値電圧を上昇させ、メモリートランジスタの
読み出し動作を行うことができる。この結果、過剰消去
を原因とする誤読み出しを防止できるとともに、下限動
作マージンの向上を図ることが可能となる。

【００３９】

【実施例】１．第１の実施例（１）実施例の構成図１は本発明の第１の実施例を示すフラッシュＥＥＰＲ
ＯＭの回路図である。説明を簡単にするため４つのメモ
リートランジスタ構成とした。但し、実際には、このメ
モリートランジスタから成るメモリー部は、所望の数の
メモリートランジスタがマトリックス状に配列されるこ
とにより形成されている。なお、以下の説明では、図１
６に示す従来例と同一のものについては同一符号を付し
て説明を省略する。

【００４０】図１に示すように、本実施例は図１６に示
す従来例と比較して、負電圧発生回路８が新たに設けら
れている点、また、これに関連してＸデコーダ回路５の
構成が異なる点が相違しており、これら以外については
同様の構成となる。本実施例では、これらの負電圧発生
回路８、Ｘデコーダ回路５を設けることにより、メモリ
ートランジスタの読み出し動作の際に非選択のワードラ
インに負電圧ＶBBレベルを印加することが可能となる。

【００４１】図３には、本実施例を構成する負電圧発生
回路８の一例が示される。図３に示すように、この負電
圧発生回路８は、インバータ回路２４、コンデンサー２
５-1〜２５-n、Ｐチャネルトランジスタ２６-1〜２６-n
を含んで構成される。そして、この負電圧発生回路８で
はノードｈに降圧用クロックを印加することで、負電圧
の出力電圧を生成することが可能となる。この出力電圧
は後述するＸデコーダ回路５に出力され、Ｘデコーダ回
路５の負電圧電源となる。なお、他のノード例えばノー
ドｉ等から出力電圧を取り出すことにより、多数の種類
の負電圧電源を作り出すことも可能である。

【００４２】図４（Ａ）には、本第１の実施例に使用さ
れるＸデコーダ回路５の一例が示される。但し、説明を
簡単にするために、図４（Ａ）では、Ｘデコーダ回路５
のうち１本のワードラインＷＬに接続される部分のみが
示されている。図４（Ａ）に示すように、このＸデコー
ダ回路５は、Ｎチャンネルトランジスタ１３、１４、１
５、Ｐチャネルトランジスタ１６、１７、１８、ＮＡＮ
Ｄ回路１９を含んで構成される。

【００４３】ここでＮチャネルトランジスタ１４、１５
は、他のＮチャンネルトランジスタが設けられたウエル
と分離して形成されたウエル内に設けられたＮチャネル
トランジスタである。このような構造としたのは、Ｎチ
ャンネルトランジスタ１４、１５のソース領域に後述す
るように負電圧ＶBBが印加された場合に、他のウエルの
電位が変化してしまうことを防止するためである。ま
た、Ｐチャネルトランジスタ１８は、デプレッション型
のＰチャネルトランジスタであり、ワードラインＷＬに
出力された負電圧がＮチャネルトランジスタ１３側に逆
流するのを防止するために設けられている。また、ＮＡ
ＮＤ回路１９は、アドレス信号をデコードするために設
けられたものである。具体的にはアドレス信号が全てＶ
ＤＤレベルの場合に、即ち当該ワードラインＷＬが選択
された場合にＧＮＤレベルを出力することになる。

【００４４】さて、図４（Ａ）に示すＸデコーダ回路５
は、ワードラインＷＬが非選択の場合に、負電圧のワー
ドライン信号を出力できるように構成されており、この
点において、従来のＸデコーダ回路９２と異なる構成と
なっている。そして、この場合に必要となる負電圧電源
は、図３に示す負電圧発生回路８により形成されること
になる。

【００４５】（２）実施例の動作次に本第１の実施例の動作について説明する。

【００４６】まず、書き込み動作について説明する。書
き込み動作を行う場合は、図２に示すように消去信号を
ＧＮＤレベルに設定しソースラインＳＬをＧＮＤレベル
に設定する。そして、メモリートランジスタ１に対して
書き込み動作を行う場合には、ＷＬ１、ＢＬ１を各々高
電圧ＶPPレベル、ＷＬ２をＧＮＤレベル、ＢＬ２をオー
プンレベルに設定する。

【００４７】以上のように設定すると、メモリートラン
ジスタ１のみコントロールゲート電極の電圧とドレイン
領域の電圧とが同時にＶPPレベルとなり、フローティン
グゲート電極に電子が注入される。これにより、メモリ
ートランジスタ１にのみ書き込み動作が行われデータ"
０" が記憶されることになる。一方、メモリートランジ
スタ２〜４では、コントロールゲート電極とドレイン領
域の電圧が同時にＶPPレベルとはならないため、書き込
み動作は行われない。

【００４８】次に、消去動作について説明する。消去動
作を行う場合には、図２に示すように消去信号をＶＤＤ
レベルに設定しソースラインＳＬをＶPPレベルに設定す
る。更に、この状態でＷＬ１、ＷＬ２を各々ＧＮＤレベ
ル、ＢＬ１、ＢＬ２を各々オープンレベルに設定する。

【００４９】以上のように設定すると、メモリートラン
ジスタ１〜４は、ソース領域が各々ＶPPレベル、フロー
ティングゲート電極が各々ＧＮＤレベルに設定され、フ
ローティングゲート電極からソース領域に電子が放出さ
れる。これにより、メモリートランジスタ１〜４に対す
る消去動作が行われることになる。

【００５０】次に読み出し動作について説明する。読み
出し動作を行う場合には、図２に示すように消去信号を
ＧＮＤレベルに設定しソースラインＳＬをＧＮＤレベル
に設定する。そして、メモリートランジスタ１からデー
タを読み出す場合には、ＷＬ１をＶＤＤレベル、ＢＬ１
を読み出しレベルＶred に設定する。また、ＢＬ２をオ
ープンレベルに設定する。

【００５１】さて、図１６に示す従来例では、図１７の
真理値表に示されるように、非選択のワードライン、即
ちＷＬ２はＧＮＤレベルに設定されていた。これに対し
て、本第１の実施例では、図２の真理値表に示されるよ
うに、非選択ワードラインＷＬ２は負電圧ＶBBレベルに
設定される。そして、この場合の負電圧ＶBBは、Ｘデコ
ーダ回路５及びこれに接続された負電圧発生回路８によ
り形成されることになる。

【００５２】以上のように設定すると、メモリートラン
ジスタ１のみコントロールゲート電極がＶＤＤレベル、
ドレイン領域がＶred レベル、ソース領域がＧＮＤレベ
ルに設定されることになる。そして、メモリートランジ
スタ１に書き込み動作が行われている場合、即ち、デー
タ" ０" が記憶されている場合にはビットラインＢＬ１
にドレイン電流が流れない。逆に、メモリートランジス
タ１に書き込み動作が行われていない場合、即ち、デー
タ" １" が記憶されている場合にはドレイン電流が流れ
ることになる。従って、センスアンプ９６によりこのド
レイン電流を検出することにより、記憶されたデータを
読み出すことが可能となる。

【００５３】さて、上述の状態では、図２の真理値表に
示すように、非選択のワードラインＷＬ２は負電圧ＶBB
レベルとなっており、また、ソースラインＳＬはＧＮＤ
レベルとなっている。従って、メモリートランジスタ３
のゲート・ソース間電圧差ＶGSは負電圧ＶBBボルトとな
る。ここで、今、メモリートランジスタ３が上記消去動
作により過剰消去され、しきい値電圧が負電圧になった
と仮定する。また、メモリートランジスタ１には、上記
書き込み動作によりデータ" ０" が記憶されていたとす
る。この状態で、メモリートランジスタ１からデータの
読み出しを行った場合、図１６に示す従来例では、メモ
リートランジスタ３のゲート・ソース電圧ＶGSが０ボル
トとなり、メモリートランジスタ３がオン状態となって
しまう。これによりメモリートランジスタ３を介したド
レイン電流が流れ、読み出し動作不良を引き起こしてい
た。これに対して、本第１の実施例では、たとえメモリ
ートランジスタ３が過剰消去されていたとしも、前述の
ようにゲート・ソース間電圧ＶGSが負電圧レベルＶBBと
なっているため、メモリートランジスタ３はオン状態と
ならない。従って、メモリートランジスタ３を介したド
レイン電流は流れず、この結果、上記のような読み出し
動作不良も生じないことになる。

【００５４】但し、本実施例において読み出し不良を生
じさせないためには、しきい値電圧の低下が最も速いメ
モリートランジスタのしきい値電圧が、過剰消去により
ＶBBボルト以下とならないことが条件となる。例えば、
上述の例では、メモリートランジスタのしきい値電圧が
ＶBBボルト以下になると、メモリートランジスタ３を介
したドレイン電流が流れ、読み出し動作不良が生ずるこ
とになる。

【００５５】以上のように、本第１の実施例では、過剰
消去されたメモリートランジスタが生じても、誤った読
み出し動作が生ずるのを防止できる。また、本第１の実
施例では、過剰消去されたメモリートランジスタからも
データの読み出しができるため、消去動作時にメモリー
トランジスタのしきい値電圧を十分に低くすることがで
きる。この結果、全てのメモリートランジスタの下限動
作マージンを非常に増加させることができるとともに、
メモリートランジスタの読み出し速度の高速化を図るこ
とも可能となる。

【００５６】（３）Ｘデコーダ回路の動作次に、図４（Ａ）に示すＸデコーダ回路５の動作につい
て簡単に述べる。図２に示す真理値表から明らかなよう
に、本第１の実施例におけるＸデコーダ回路５は、ＶPP
レベル、ＶＤＤレベル、ＧＮＤレベル、負電圧ＶBBレベ
ルを出力できるよう構成されていなければならない。以
下、それぞれのレベルの切り換え方法について、図４
（Ｂ）に示す真理値表に基づいて説明する。

【００５７】まず、ワードラインＷＬにＶPPレベルを出
力する場合には、図４（Ｂ）に示すようにノードａをＶ
PPレベル、ノードｂをＧＮＤレベルに設定する。この状
態で、ＮＡＮＤ回路１９によりノードｃをＧＮＤレベル
に設定すると、Ｎチャネルトランジスタ１３はオフ状
態、Ｐチャネルトランジスタ１６はオン状態となる。こ
れにより、ノードｄはＶPPレベルになる。そして、ノー
ドｄがＶPPレベルになるとＮチャネルトランジスタ１４
がオン状態、Ｐチャネルトランジスタ１７がオフ状態と
なる。これにより、ノードｅがＧＮＤレベルとなるが、
Ｎチャネルトランジスタ１５はオン状態とならないた
め、ノードｄの電圧に変化は生じない。従って、ワード
ラインＷＬにはＶPPレベルが出力されることになる。

【００５８】ワードラインＷＬにＶＤＤレベルを出力す
る場合には、図４（Ｂ）に示すようにノードａをＶＤＤ
レベル、ノードｂをＧＮＤレベルに設定する。この状態
で、ＮＡＮＤ回路１９によりノードｃをＧＮＤレベルに
設定すると、Ｎチャネルトランジスタ１３はオフ状態、
Ｐチャネルトランジスタ１６はオン状態となる。これに
より、ノードｄはＶＤＤレベルになる。そして、ノード
ｄがＶＤＤレベルになるとＮチャネルトランジスタ１４
がオン状態、Ｐチャネルトランジスタ１７がオフ状態と
なる。これにより、ノードｅがＧＮＤレベルとなるが、
Ｎチャネルトランジスタ１５はオン状態とならないた
め、ノードｄの電圧に変化は生じない。従って、ワード
ラインＷＬにはＶＤＤレベルが出力されることになる。

【００５９】ワードラインＷＬにＧＮＤレベルを出力す
る場合には、図４（Ｂ）に示すようにノードａをＶＤＤ
レベル、ノードｂをＧＮＤレベルに設定する。この状態
でＮＡＮＤ回路１９により、ノードｃをＶＤＤレベルに
設定すると、Ｎチャネルトランジスタ１３はオン状態、
Ｐチャネルトランジスタ１６はオフ状態となる。これに
より、ノードｄはＧＮＤレベルになる。そして、ノード
ｄがＧＮＤレベルになるとＮチャネルトランジスタ１４
がオフ状態、Ｐチャネルトランジスタ１７がオン状態と
なる。これにより、ノードｅはＶＤＤレベルとなる。ノ
ードｅがＶＤＤレベルとなると、Ｎチャネルトランジス
タ１５がオン状態となるので、ワードラインＷＬにはＧ
ＮＤレベルが出力されることになる。

【００６０】ワードラインＷＬにＶBBレベルを出力する
場合には、図４（Ｂ）に示すようにノードａをＶＤＤレ
ベル、ノードｂを負電圧発生回路８により発生されたＶ
BBレベルに設定する。この状態でＮＡＮＤ回路１９によ
り、ノードｃをＶＤＤレベルに設定すると、Ｎチャネル
トランジスタ１３はオン状態、Ｐチャネルトランジスタ
１６はオフ状態となる。これにより、ノードｄはＧＮＤ
レベルになる。そして、ノードｄがＧＮＤレベルになる
とＮチャネルトランジスタ１４がオフ状態、Ｐチャネル
トランジスタ１７がオン状態となる。これにより、ノー
ドｅはＶＤＤレベルとなる。ノードｅがＶＤＤレベルと
なると、Ｎチャネルトランジスタ１５がオン状態とな
り、ノードｄの電圧はＶBBレベルに引っ張られ、ノード
ｄに電圧の変化が生ずる。これにより、ワードラインＷ
Ｌには負電圧ＶBBレベルが出力されることになる。

【００６１】以上より、図４（Ａ）に示すＸデコーダ回
路５はＶPPレベル、ＶＤＤレベル、ＧＮＤレベル、負電
圧ＶBBレベルの全てのレベルを出力できることが理解さ
れる。なお、ノードａ、ｂ、ｃに対するＶｐｐレベル、
ＶＤＤレベル、ＧＮＤレベル、ＶBBレベルの設定は、書
き込み信号、消去信号、読み出し信号、アドレス信号の
切り換え等により行うことになる。

【００６２】（４）ソースラインＳＬに印加される電圧
の低電圧化さて、従来のフラッシュＥＥＰＲＯＭ回路では、図２の
真理値表に示すように、消去動作を行う場合には、ソー
スラインＳＬ、即ちメモリートランジスタのソース領域
に非常に高い電圧であるＶPPレベル（例えば１０〜１２
ボルト）を印加しなければならなかった。そして、この
ようにメモリートランジスタのソース領域に高電圧ＶＰ
Ｐレベルを印加すると以下のような２つの問題点が生ず
る。

【００６３】まず、第１の問題点について説明する。消
去動作時にソース領域に印加される電圧を高電圧とする
ためには、ソース領域における接合耐圧を十分に高く設
定する必要がある。一方、消去動作時に発生するバンド
間トンネリング電流によりメモリートランジスタのＥｎ
ｄｕｒａｎｃｅ特性が劣化するのを防止するためには、
ソース領域の不純物濃度を高くしてバンド間トンネリン
グ電流を減少させる必要がある。そして、これらの二つ
の要求を満たすためには、ソース領域を不純物濃度の高
い層と不純物濃度の低い層の二重構造とする必要ある。
しかし、このようにソース領域を二重構造とする手法に
は、メモリートランジスタの微細化を妨げるという問題
点があった。

【００６４】次に、第２の問題点について説明する。通
常、その種のフラッシュＥＥＰＲＯＭ回路では、前記消
去動作は一括消去あるいはブロック消去により行われ
る。即ち半導体チップ内に存在する全てのメモリートラ
ンジスタ、あるいはブロック内に存在する全てのメモリ
ートランジスタに対して消去動作を行わなければならな
い。このため、高電圧ＶPPレベルを供給する電源には、
非常に大量の電流が流れることになる。従って、この高
電圧Ｖｐｐレベルを、半導体チップに内蔵された昇圧回
路により供給するのは困難であり、仮に、この昇圧回路
により高電圧Ｖｐｐレベルを供給した場合には、この昇
圧回路の面積が非常に増大化してしまう。このため、従
来のフラッシュＥＥＰＲＯＭ回路では、高電圧Ｖｐｐを
供給するために、通常の電圧ＶＤＤを供給する外部電源
と高電圧Ｖｐｐを供給する外部電源を２つ用意する方
式、即ち２電源方式を採用していた。このことは、外部
電源電圧の単一化の妨げとなっていた。

【００６５】本第１の実施例では、メモリートランジス
タの消去動作の際に、全てのワードラインに負電圧ＶBB
レベルを印加することで、上記の２つの問題点を解決し
ている。即ち、この場合には、図５の真理値表に示すよ
うに、消去動作時にワードラインＷＬ１、ＷＬ２に負電
圧ＶBBレベル（例えば−９ボルト）を印加することで、
ソースラインＳＬに印加すべき電圧をＶＤＤレベル（例
えば５ボルト）とすることができる。つまり、図１にお
いて、Ｐチャンネルトランジスタ１２に接続される電源
をＶＤＤレベルとすることができる。これにより、消去
動作の際に、メモリートランジスタのコントロールゲー
ト電極（ＶBBレベル、例えば−９ボルト）とソース領域
（ＶＤＤレベル、例えば５ボルト）との間の電圧差を例
えば１４ボルトとすることができるため、トンネル電流
による消去動作が可能となる。

【００６６】さて、この場合、負電圧ＶBBについては図
２に示す負電圧発生回路８により発生させる必要があ
る。しかし、この負電圧ＶBBは、ワードラインを駆動す
るものであり、入力インピーダンスの非常に高いコント
ロールゲート電極を駆動するものである。従って、負電
圧ＶBBを供給する負電圧発生回路８には、それほど多く
の電流供給能力は必要とされない。従って、負電圧発生
回路８により半導体チップ内部でこの負電圧ＶBBを発生
させても、昇圧回路により半導体チップ内部で高電圧Ｖ
PPを発生させる場合に生ずるような前述の問題点は生じ
ない。しかも、消去動作の際に負電圧を発生させる回路
は、読み出し動作の際に負電圧を発生させる回路、即ち
Ｘデコーダ回路５及び負電圧発生回路８により兼用する
ことができる。従って、消去動作の際に負電圧を発生さ
せるために、新たにハードウェアを設ける必要がなくな
る。

【００６７】以上のように、本第１の実施例では、読み
出し動作の際に非選択のワードラインに負電圧を印加す
ることで過剰消去を原因とする誤読み出しを有効に防止
できる。そして、この誤読み出しを防止するハードウェ
アと同様のハードウェアを用いて、消去動作の際に全て
のワードラインに負電圧を印加することで、ソースライ
ンに印加すべき高電圧ＶPPのレベルを低くすることが可
能となる。これにより、メモリートランジスタの構造を
前述のように二重構造とする必要がなくなり、メモリー
トランジスタの小面積化を図ることができる。また、高
電圧ＶPPを例えばＶＤＤレベルまで低くすれば、ソース
ラインに対する電源の供給を、内部昇圧回路ではなく半
導体チップの外部電源により行うことが可能となる。こ
れにより、半導体チップの電源の単一電源化も可能とな
る。

【００６８】なお、図６の真理値表に示すように、消去
動作時のソースラインＳＬのみならず、書き込み動作時
の選択ビットラインＢＬ１に供給する電源をＶＤＤとす
れば、完全な単一電源化が可能となる。即ち、コントロ
ールゲート電極の入力インピーダンスは非常に高いた
め、ワードラインについては内部昇圧回路によりＶPPレ
ベルを供給してもそれほど問題はない。従って、電流の
流れる経路が低インピーダンスである書き込み動作時の
選択ビットラインＢＬ１の電源をＶＤＤとすれば、完全
な単一電源化が可能となる。そして、このように書き込
み動作時の選択ビットラインの電源をＶＤＤとしても、
読み出し動作にそれほど大きな影響を及ぼすこともな
い。

【００６９】２．第２の実施例図７には、本第２の実施例が示される。ここで図１に示
す本第１の実施例と同一のものは同一符号を付して説明
を省略する。

【００７０】前述の第１の実施例と比較して、本第２の
実施例では、消去動作停止回路４０を含んでいる点が異
なっており、それ以外の部分は同様の構成となってい
る。

【００７１】消去動作停止回路４０は、Ｎチャネルトラ
ンジスタ４２、４４を含んで構成される。そして、Ｎチ
ャネルトランジスタ４２、４４は、ソース領域がＧＮＤ
レベル、ゲート電極が消去信号に接続され、ドレイン領
域が各々ビットラインＢＬ１、ＢＬ２に接続されてい
る。この構成により、消去動作停止回路４０は、しきい
値電圧の低下が最も速いメモリートランジスタのしきい
値電圧を検出する。そして、検出されたしきい値電圧が
所定の設定電圧、即ちこの場合には０ボルトよりも低い
電圧の場合に消去動作の停止を行うことになる。そし
て、読み出し動作の際に非選択のワードラインに印加さ
れる電圧ＶBBは、この設定電圧（０ボルト）よりも低い
電圧に設定されている。これにより過剰消去を原因とす
る誤読み出しを確実に防止できる。

【００７２】次に、本第２の実施例の動作について、図
８に示す信号波形図に基づいて説明する。

【００７３】まず、書き込み動作であるが、図２に示す
第１の実施例の動作と全く同様に行われるため、説明を
省略する。

【００７４】次に、消去動作について説明する。消去動
作を行う場合には、図８に示すように消去信号をＶＤＤ
レベルに設定しソースラインＳＬをＶPPレベルに設定す
る。更に、この状態でＷＬ１、ＷＬ２を各々ＧＮＤレベ
ル、ＢＬ１、ＢＬ２を各々オープンレベルに設定する。

【００７５】以上のように設定すると、メモリートラン
ジスタ１〜４は、ソース領域が各々ＶPPレベル、フロー
ティングゲート電極が各々ＧＮＤレベルに設定され、こ
れにより、メモリートランジスタ１〜４に対する消去動
作が行われることになる。

【００７６】さて、消去動作が進むと、メモリートラン
ジスタ１〜４のしきい値電圧は徐々に下がってくる。こ
の場合、Ｐチャネルトランジスタ１２の電流供給能力
を、メモリートランジスタ１〜４、Ｎチャネルトランジ
スタ４２、４４の電流供給能力よりも十分小さく設定し
ておく。すると、メモリートランジスタ１〜４のうち、
しきい値電圧の低下が最も速いメモリートランジスタが
オン状態になると、図８に示すようにソースラインＳＬ
の電圧が、Ｎチャンネルトランジスタ４２又は４４を介
してＧＮＤレベルに引っ張られることになる。この結
果、ソースラインＳＬの電圧の低下が進む。ソースライ
ンＳＬの電圧が低下すると、メモリートランジスタ１〜
４のフローティングゲート電極とソース領域間のトンネ
ル電流も減少し、やがて消去動作が停止することにな
る。

【００７７】さて、本第２の実施例の場合、消去動作の
際に、ビットラインＢＬ１、ＢＬ２はＧＮＤレベルに設
定され、ワードラインＷＬ１、ＷＬ２もＧＮＤレベルに
設定されている。そして、上述のように消去動作による
しきい値電圧の低下が最も速いメモリートランジスタが
オン状態となった場合に、ソースラインＳＬがＧＮＤレ
ベルに引っ張られ、消去動作が停止する。従って、消去
動作が停止した時点のメモリートランジスタ１〜４のし
きい値電圧は０ボルト以上となることが保証される。ま
た、たとえ消去動作停止回路４０等の回路の動作速度の
ばらつき、プロセス変動等を考慮したとしても、メモリ
ートランジスタの１〜４のしきい値電圧は例えば−１ボ
ルト以上となることが保証される。

【００７８】このように消去動作が停止した後に読み出
し動作を行う。読み出し動作を行う場合には、図８に示
すように消去信号をＧＮＤレベルに設定しソースライン
ＳＬをＧＮＤレベルに設定する。そして、メモリートラ
ンジスタ１からデータを読み出す場合には、ＷＬ１をＶ
ＤＤレベル、ＢＬ１を読み出しレベルＶred に設定す
る。また、ＷＬ２を負電圧ＶBBレベルに、ＢＬ２をオー
プンレベルに設定する。

【００７９】以上のように設定することにより、メモリ
ートランジスタ１に対する読み出し動作が可能となる。
この場合、メモリートランジスタ３のコントロールゲー
ト電極は負電圧ＶBBレベル、ソース領域はＧＮＤレベル
に設定されるため、メモリートランジスタ３のゲート・
ソース間電圧ＶGSはＶBBボルトに設定される。従って、
メモリートランジスタ３のしきい値電圧がＶBBボルト以
下でない限り、メモリートランジスタ３はオン状態とな
らないことになる。そして、前述のように、消去動作停
止回路４０による消去停止動作により、メモリートラン
ジスタの１〜４のしきい値電圧は０ボルト以上になると
保証され、消去停止部４０の動作速度のばらつき、プロ
セス変動等を考慮したとしても例えば−１ボルト以上に
なると保証される。従って、負電圧ＶBBレベルを０ボル
トより小さく、好ましくは例えば−１ボルト以下とすれ
ば、確実に過剰消去を原因とする誤まった読み出し動作
を防止できる。この点、前述の第１の実施例では、しき
い値電圧の低下速度が極端に速く、消去動作が停止した
時のしきい値電圧がＶBBボルト以下となるメモリートラ
ンジスタが存在した場合には、誤まった読み出し動作が
生ずる。これに対して、本第２の実施例では、消去動作
停止回路４０によりメモリートランジスタのしきい値電
圧が所定の設定電圧以下とならないことが保証され、こ
の設定電圧以下の電圧でメモリートランジスタの読み出
し動作が行われるため、誤った読み出し動作を確実に防
止できることになる。

【００８０】なお、本第２の実施例では、消去停止を行
うしきい値電圧を０ボルトと設定したが、本発明はこれ
に限らずあらゆる値を設定することができる。また、負
電圧ＶBBレベルの値も少なくとも前記設定電圧よりも小
さければよく、あらゆる値を設定することができる。

【００８１】３．第３の実施例図９には、本第３の実施例が示される。ここで図１に示
す第１の実施例と同一のものは同一符号を付して説明を
省略する。

【００８２】本第３の実施例は、前述の第１の実施例と
比較して、負電圧発生回路８がメモリートランジスタ１
〜４の基板に接続され、Ｘデコーダ回路に接続されてい
ない点が相違する。また、Ｘデコーダ回路６の構成が第
１の実施例におけるＸデコーダ回路５の構成と異なる点
が相違する。そして、それ以外の部分は本第１の実施例
と同様の構成となっている。

【００８３】本第３の実施例では、読み出し動作の際
に、負電圧発生回路８がメモリートランジスタ１〜４の
基板に負電圧を印加する構成となっている。このように
基板に負電圧を印加することで、メモリートランジスタ
１〜４のしきい値電圧Ｖthは上昇する。これにより、誤
った読み出し動作が行われるのを防止することが可能と
なる。

【００８４】図１１（Ａ）には、本第３の実施例に使用
されるＸデコーダ回路６の一例が示される。図１１
（Ａ）に示すように、このＸデコーダ回路６は、ＮＡＮ
Ｄ回路１９、Ｎチャネルトランジスタ２０、２１、Ｐチ
ャネルトランジスタ２２、２３により構成される。この
構成により、Ｘデコーダ回路はワードラインＷＬにＶPP
レベル、ＶＤＤレベル、ＧＮＤレベルの電圧を印加する
ことが可能となる。なお、Ｎチャネルトランジスタ２０
は、ワードラインＷＬにＶPPレベルを出力する際に、高
電圧がノードｆの方向に逆流するのを防止するために設
けられている。

【００８５】次に、本第３の実施例の動作について、図
１０の真理値表を用いて説明する。

【００８６】まず、書き込み動作、消去動作であるが、
これは図２に示す第１の実施例の動作と全く同様に行わ
れるため、説明を省略する。

【００８７】次に、読み出し動作について説明する。読
み出し動作を行う場合には、図８に示すように消去信号
をＧＮＤレベルに設定しソースラインＳＬをＧＮＤレベ
ルに設定する。そして、メモリートランジスタ１からデ
ータを読み出す場合には、ＷＬ１をＶＤＤレベル、ＢＬ
１を読み出しレベルＶred に設定する。また、ＷＬ２を
ＧＮＤレベルに、ＢＬ２をオープンレベルに設定する。
更に、負電圧発生回路８によりメモリートランジスタの
基板を負電圧ＶBBレベルに設定する。

【００８８】以上のように設定することにより、メモリ
ートランジスタ１に対する読み出し動作が可能となる。
この場合、メモリートランジスタ３のコントロールゲー
ト電極、ソース領域はＧＮＤレベルに設定されている。
従って、仮にメモリートランジスタ３が過剰消去されて
おり、しきい値電圧が０ボルト以下となっていた場合に
は、メモリートランジスタ３はオン状態となり、誤った
読み出し動作が生じてしまう。しかし、本第３の実施例
では、メモリートランジスタ３の基板は前述のように負
電圧ＶBBレベルに設定されているため、しきい値電圧が
上昇することになる。

【００８９】Ｖth＝｜Ｖth0 ｜＋γ｛（｜ＶSB｜＋２｜
ψａ｜）^1/2−（２｜ψａ｜）^1/2｝Ｖth0 ：ＶSB＝０（Ｖ）の時のしきい値電圧 ψａ：バルクポテンシャルＶSB ：ソース・基板（バルク）間の電圧即ち、上記のしきい値電圧の式において、基板の電圧が
負電圧ＶBBレベルであるため（ソース領域はＧＮＤレベ
ル）、｜ＶSB｜＞０（Ｖ）となり、しきい値電圧Ｖthが
上昇することになる。従って、仮にメモリセルトランジ
スタ３が過剰消去されていたとしても、しきい値電圧Ｖ
thが０ボルトよりも大きくなるように負電圧ＶBBレベル
を設定しておけば、メモリートランジスタ３はオン状態
とならない。この結果、メモリートランジスタ３を介し
たドレイン電流の発生を防止でき、誤った読み出し動作
が行われるのを防止できることになる。

【００９０】次に、図１１（Ａ）に示すＸデコーダ回路
６の動作について図１１（Ｂ）の真理値表を用いて簡単
に説明する。

【００９１】Ｘデコーダ回路６はワードラインＷＬにＶ
PPレベル、ＶＤＤレベル、ＧＮＤレベルを出力できるよ
う構成されている。

【００９２】まず、ワードラインＷＬにＶPPレベルを出
力する場合には、図１１（Ｂ）に示すようにノードｇを
ＶPPレベルに設定する。この状態でＮＡＮＤ回路１９に
よりノードｆをＧＮＤレベルに設定すると、Ｎチャネル
トランジスタ２１はオフ状態、Ｐチャネルトランジスタ
２３はオン状態となる。これによりワードラインＷＬに
はＶPPレベルが出力されることになる。

【００９３】ワードラインＷＬにＶＤＤレベルを出力す
る場合には、ノードｇをＶＤＤレベルに設定する。この
状態でノードｆをＧＮＤレベルに設定すると、Ｎチャネ
ルトランジスタ２１はオフ状態、Ｐチャネルトランジス
タ２３はオン状態となる。これにより、ワードラインＷ
ＬにはＶＤＤレベルが出力されることになる。

【００９４】ワードラインＷＬにＧＮＤレベルを出力す
る場合には、ノードｇをＶＤＤレベルに設定する。この
状態でノードｆにＶＤＤレベルに設定すると、Ｎチャネ
ルトランジスタ２１はオン状態、Ｐチャネルトランジス
タ２３はオフ状態となる。これによりワードラインＷＬ
にはＧＮＤレベルが出力されることになる。

【００９５】さて、以上述べたように本第３の実施例で
は、読み出し動作の際にメモリートランジスタの基板に
負電圧ＶBBレベルを印加することで、過剰消去を防止し
ている。この場合、消去動作を十分に行い、メモリート
ランジスタのしきい値電圧を十分低下させた後に、基板
に負電圧を印加した読み出し動作を行えば、下限動作マ
ージンを非常に向上させることができる。この点は、図
１２に示す特性図からも明らかである。

【００９６】図１２には、消去動作の際の消去電圧印加
時間に対するしきい値電圧の低下についての特性図が示
される。ここで、特性曲線Ｋはしきい値電圧の低下が最
も遅いメモリートランジスタ（以下、消去の遅いメモリ
ートランジスタと呼ぶ）の特性曲線であり、特性曲線Ｌ
はしきい値電圧の低下が最も速いメモリートランジスタ
（以下、消去の速いメモリートランジスタと呼ぶ）の特
性曲線である。図１２に示すように、消去電圧印加時間
が増えるにしたがって、しきい値電圧の低下率が徐々に
減少し、しきい値電圧は所定の値に収束する。そして、
消去の速いメモリートランジスタの方が、消去の遅いメ
モリートランジスタよりも速く所定の値に収束すること
になる。従って、消去電圧印加時間が増えるにしたがっ
て、消去の遅いメモリートランジスタのしきい値電圧と
消去の速いメモリートランジスタのしきい値電圧とのし
きい値電圧差が、徐々に小さくなってくる。

【００９７】例えば、図１２において、消去電圧印加時
間が１００μsec の時のこのしきい値電圧差をＶ１、消
去電圧印加時間が１００ｍsec の時のしきい値電圧差を
Ｖ４とする。すると、図１２に示されように、Ｖ１は約
１．５ボルトとなりＶ４は約０．８ボルトとなり、Ｖ４
の方が小さくなっている。即ち、消去動作が進むにつれ
て、このしきい値電圧差が小さくなる。このことは、消
去動作を十分にすることでメモリートランジスタ間での
しきい値電圧のばらつき幅が小さくなることを意味して
いる。従って、消去動作を十分に行い、このしきい値電
圧差、即ちしきい値電圧のばらつき幅が十分に小さくな
った後に、基板をＶBBレベルにして読み出し動作を行え
ば、下限動作マージンを非常に向上させることができ
る。

【００９８】例えば図１２において１００ｍsec の時間
の消去動作を行った後に、基板をＶBBレベルにして、メ
モリートランジスタのしきい値電圧を約２．０ボルト上
昇させる。すると、この場合の消去の最も速いメモリー
トランジスタしきい値電圧はＶL （約０．６ボルト）と
なり、正の値となる。これにより、誤った読み出し動作
が起こらないことを保証できる。一方、消去の最も遅い
メモリートランジスタのしきい値電圧はＶH （約１．８
ボルト）となる。従って、十分な下限動作マージンを得
ることができる。これにより安定した、高速の読み出し
動作が可能となり、また、電源の低電圧化に好適なフラ
ッシュＥＥＰＲＯＭ回路を提供できることになる。

【００９９】なお、図１２において消去電圧印加時間が
例えば１００ｍsec 〜１．０sec となる領域は、消去電
圧印加時間ｔに対するしきい値電圧Ｖthの変化量即ち、
△Ｖth／△ｔが非常に少ない領域である。従って、この
領域では、しきい値電圧Ｖthの制御を非常に容易に行う
ことが可能となる。

【０１００】４．第４の実施例図１３には、本第４の実施例が示される。ここで図９に
示す第３の実施例と同一のものは同一符号を付して説明
を省略する。

【０１０１】本第４の実施例は前述の第３の実施例と比
較して、ソースライン制御回路４６及びこれに接続され
た正電圧発生回路５０を含む点が相違している。また、
ビットライン制御回路１０７の構成が異なる点、及び、
基板がＧＮＤレベルに印加する点が相違する。それ以外
の部分は本第３の実施例と同様の構成となっている。

【０１０２】本第４の実施例では、読み出し動作の際
に、ソースライン制御回路４６及び正電圧発生回路５０
により、ソースラインＳＬに正電圧ＶX レベルが印加さ
れる。このようにメモリートランジスタ１〜４のソース
領域に正電圧を印加することにより、メモリートランジ
スタ１〜４のしきい値電圧Ｖthは上昇し、誤読み出し動
作の防止が可能となる。なお、この時、選択されたビッ
トラインＢＬ１には、ビットライン制御回路１０７によ
り（ＶX ＋Ｖｒｅｄ）レベルの電圧が印加される。

【０１０３】ソースライン制御回路４６は、Ｎチャンネ
ルトランジスタ１１、４８及びＰチャンネルトランジス
タ１２を含んで構成される。そして、Ｎチャンネルトラ
ンジスタ１１は、ソース領域がＧＮＤレベルとなってお
り、ゲート電極には書き込み信号が入力される。また、
Ｐチャンネルトランジスタ１２は、ソース領域がＶPPレ
ベルとなっており、ゲート電極にはインターフェイス回
路８８を介して消去信号の反転信号が入力されている。
また、Ｎチャンネルトランジスタ４８は、ソース領域が
正電圧発生回路５０に接続されており、ゲート電極には
読み出し信号が接続されている。以上の構成のソースラ
イン制御回路４６により、ソースラインＳＬは、書き込
み動作時にＧＮＤレベル、消去動作時にＶPPレベル、読
み出し動作時に正電圧ＶX レベルに設定されることにな
る。

【０１０４】図１５（Ａ）、（Ｂ）には、本第４の実施
例に使用される正電圧発生回路５０の例が示される。こ
こで図１５（Ａ）に示す回路は、ダイオードのように動
作するように接続されたトランジスタ５２、５４を直列
に接続することにより構成され、これによりＶＯＵＴに
正電圧ＶX レベルを出力できる。また、図１５（Ｂ）
は、ＶＤＤレベルを抵抗Ｒ１、Ｒ２で抵抗分割する回路
であり、これによりＶＯＵＴに正電圧ＶX レベルを出力
できることになる。

【０１０５】次に、本第４の実施例の動作について、図
１４の真理値表を用いて説明する。

【０１０６】まず、書き込み動作、消去動作であるが、
これは図１０に示す第３の実施例の動作と全く同様に行
われるため、説明を省略する。

【０１０７】次に、読み出し動作について説明する。読
み出し動作を行う場合には、図１４に示すように、書き
込み信号及び消去信号をＧＮＤレベルに、読み出し信号
をＶＤＤレベルに設定する。これによりＮチャネルトラ
ンジスタ１１、Ｐチャネルトランジスタをオフ状態、Ｎ
チャネルトランジスタ４８をオン状態にして、ソースラ
インＳＬを正電圧ＶX レベルに設定する。この場合の正
電圧ＶX は、正電圧発生回路５０により生成される。そ
して、メモリートランジスタ１からデータを読み出す場
合には、ＷＬ１をＶＤＤレベル、ＢＬ１を読み出しレベ
ル（ＶX ＋Ｖred ）に設定する。ここで、ＢＬ１を（Ｖ
X ＋Ｖred ）レベルに設定するのは、選択されたメモリ
ートランジスタ１を流れるドレイン電流が、ドレイン領
域からソース領域に流れるようにするためである。そし
て、この（ＶX ＋Ｖred ）レベルはビットライン制御部
１０７により生成される。更に、ＷＬ２をＧＮＤレベル
に、ＢＬ２をオープンレベルに設定する。

【０１０８】以上のように設定することにより、メモリ
ートランジスタ１に対する読み出し動作が可能となる。
この場合、メモリートランジスタ３のコントロールゲー
ト電極、ソース領域はＧＮＤレベルに設定されている。
従って、仮にメモリートランジスタ３が過剰消去されて
おり、しきい値電圧が０ボルト以下となっていた場合に
は、メモリートランジスタ３はオン状態となり、誤った
読み出し動作が生じてしまう。しかし、本第４の実施例
では、メモリートランジスタ３のソース領域は正電圧Ｖ
X レベルに設定されているため、しきい値電圧が上昇す
ることになる。

【０１０９】Ｖth＝｜Ｖth0 ｜＋γ｛（｜ＶSB｜＋２｜
ψａ｜）^1/2−（２｜ψａ｜）^1/2｝即ち、上記のしきい値電圧の式において、ソース領域の
電圧が正電圧ＶX レベルであるため（基板はＧＮＤレベ
ル）、｜ＶSB｜＞０（Ｖ）となり、しきい値電圧Ｖthが
上昇することになる。従って、仮にメモリセルトランジ
スタ３が過剰消去されていたとしても、しきい値電圧Ｖ
thが０ボルトよりも大きくなるように正電圧ＶX レベル
を設定しておけば、メモリートランジスタ３はオン状態
とならない。この結果、メモリートランジスタ３を介し
たドレイン電流の発生を防止でき、誤った読み出し動作
が行われるのを防止できることになる。

【０１１０】以上のように本第４の実施例では、読み出
し動作の際にメモリートランジスタのソース領域に正電
圧ＶX レベルを印加することで、過剰消去を防止でき
る。この場合、消去動作を十分に行い、メモリートラン
ジスタのしきい値電圧を十分低下させた後に、ソース領
域に正電圧を印加した読み出し動作を行えば、上述の第
３の実施例と全く同様に、下限動作マージンを非常に向
上させることができる。この点は、前述の図１２に示す
特性図からも明らかである。

【０１１１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。

【０１１２】例えばＸデコーダ回路、負電圧発生回路、
正電圧発生回路の構成としては、第１〜第４の実施例で
説明したものに限らず、本発明ではあらゆる種類のもの
を用いることができる。また、負電圧発生回路、正電圧
発生回路は、半導体チップ内に必ずしも内蔵する必要は
なく、外部回路から負電圧電源、正電圧電源を供給して
もかまわない。

【０１１３】また、上記の第１〜第４の実施例では、Ｖ
ＤＤを例えば５ボルトとした場合について説明したが、
半導体チップの低電圧化を行う場合には、ＶＤＤを例え
ば３ボルト等とした場合にも本発明は当然に適用でき
る。

【０１１４】また、本第２の実施例における消去動作停
止回路としては前述した構成に限らず、本発明ではあら
ゆる構成の消去動作停止回路を用いることができる。例
えば、ビットラインに流れる電流を検出して、消去動作
を停止するような構成であってもよい。更に、消去動作
停止回路を設ける代わりに、例えばベリファイ手段を設
けてもかまわない。

【０１１５】また、本発明では、本第１の実施例と本第
３の実施例を組み合わせて読み出し動作を行ってもよ
い。即ち、非選択のワードラインＷＬをＶBBレベルに
し、メモリートランジスタの基板をＶBBレベルにして読
み出し動作を行ってもよい。同様に、本第２の実施例と
第３の実施例を組み合わせたり、本第１の実施例と本第
４の実施例を組み合わせたり、本第２の実施例と本第４
の実施例を組み合わせてもよい。以上のような組み合わ
せを行うことにより、前述の図１２に示す特性曲線の性
質を利用してしきい値電圧のばらつき幅を小さくすると
ともに、過剰消去を原因とする誤った読み出し動作を確
実に防止できる。

【０１１６】更に、本第３の実施例と第４の実施例を組
み合わせ、即ちメモリートランジスタの基板を負電圧Ｖ
BBレベルに設定とともに、メモリートランジスタのソー
ス領域に正電圧ＶX レベルに設定して、読み出し動作を
行うことも可能である。このように組み合わせること
で、負電圧ＶBBレベルの値及び正電圧ＶX レベルの値の
絶対値をそれほど大きくしなくても、読み出し動作の際
に十分にメモリートランジスタのしきい値電圧を上昇さ
せることが可能となる。

【０１１７】また、本発明は、本第１〜第５の実施例で
説明した選択書き込み・一括消去の手法のみならず、一
括書き込み・選択消去の手法にも容易に適用できる。特
に、後者の手法は、半導体チップの単一電源化に有効で
ある。

【０１１８】

【発明の効果】請求項１の発明によれば、読み出し動作
の際に非選択のワードラインに負電圧のワードライン信
号が印加されるため、過剰消去を原因とする誤まった読
み出し動作が行われるのを有効に防止できる。これによ
り、信頼性の向上、歩留まりの向上、電源電圧の低減
化、下限動作マージンの向上、読み出し動作の高速化等
を図ることができる。更に、ベリファイ動作を行った場
合には、ベリファイ動作の回数を減少させることもでき
る。また、請求項１の発明によれば、消去動作の際にワ
ードラインに負電圧のワードライン信号が印加されるた
め、消去動作の際にソースラインに印加すべき高電圧レ
ベルを低くすることができる。これにより、ソース領域
を不純物濃度の高い層と低い層の二重構造とする必要が
なくなり、メモリーの小面積化、信頼性の向上等を図れ
る。更に、電源の低電圧化、電源の単一電源化等を図る
ことも可能となる。そして、請求項１の発明によれば、
以上の効果を同様のハードウェア、即ち同様の負電圧発
生回路、Ｘデコーダ回路等で達成できる。従って、請求
項１の発明は、過剰消去を原因とする誤読み出し等を防
止できるとともに、消去動作時のソースライン電圧を低
減化しメモリー面積の小面積化、電源の単一電源化等が
可能であり、しかも、これらの効果を同様のハードウェ
アで達成できるという特有の効果を有していることにな
る。

【０１１９】また、請求項２の発明によれば、メモリー
トランジスタの書き込み動作の際にビットラインに高電
圧が印加されないため、電流の流れる経路が低インピー
ダンスである部分の電源に、高電圧の電源を使用する必
要がなくなる。これにより、更に完全な電源の単一電源
化が可能となる。

【０１２０】また、請求項３の発明によれば、しきい値
電圧の低下が最も速いメモリートランジスタのしきい値
電圧が所定の設定電圧よりも低くなった場合に消去動作
が停止され、読み出し動作の際に、非選択のワードライ
ンに前記設定電圧よりも低い負電圧が印加される。これ
により、過剰消去を原因とする誤った読み出し動作が行
われるのを確実に防止することが可能となる。この場
合、回路の動作速度のばらつき、プロセス変動等を考慮
して、上記設定電圧と上記負電圧との電圧差を大きくす
れば、より確実に過剰消去を原因とする誤読み出しを防
止できる。

【０１２１】また、請求項４の発明によれば、メモリー
トランジスタの読み出し動作の際に、メモリートランジ
スタの基板に負電圧が印加されるため、読み出し動作の
際におけるメモリトランジスタのしきい値電圧を上昇さ
せることができる。従って、過剰消去を原因とする誤っ
た読み出し動作が行われるのを有効に防止できる。これ
により、信頼性の向上、歩留まりの向上、電源電圧の低
減化、下限動作マージンの向上、読み出し動作の高速化
等を図ることができる。更に、ベリファイ動作を行った
場合には、ベリファイ動作の回数を減少させることもで
きる。

【０１２２】また、請求項５の発明によれば、メモリー
トランジスタの読み出し動作の際に、ソースラインに正
電圧が印加されるため、読み出し動作の際におけるメモ
リトランジスタのしきい値電圧を上昇させることができ
る。従って、過剰消去を原因とする誤った読み出し動作
が行われるのを有効に防止できる。これにより、信頼性
の向上、歩留まりの向上、電源電圧の低減化、下限動作
マージンの向上、読み出し動作の高速化等を図ることが
できる。更に、ベリファイ動作を行った場合には、ベリ
ファイ動作の回数を減少させることもできる。

【０１２３】また、請求項６の発明によれば、メモリー
トランジスタの読み出し動作の際に、ソースラインに正
電圧、基板に負電圧が印加されるため、負電圧レベル及
び正電圧レベルの値の絶対値をそれほど大きくしなくて
も、読み出し動作の際におけるメモリートランジスタの
しきい値電圧を十分に上昇させることが可能となる。こ
れにより、更に確実な誤読み出し防止が可能となる。

【０１２４】また、請求項７の発明によれば、メモリー
トランジスタのしきい値電圧のばらつき幅が小さくなっ
た後に、メモリートランジスタのしきい値電圧を上昇さ
せ、メモリートランジスタの読み出し動作を行うことが
できる。従って、過剰消去を原因とする誤読み出しを防
止できるとともに、下限動作マージンの向上を図ること
が可能となる。これにより、信頼性の向上、歩留まりの
向上、電源電圧の低減化、下限動作マージンの向上、読
み出し動作の高速化等を図ることができる。更に、ベリ
ファイ動作を行った場合には、ベリファイ動作の回数を
減少させることもできる。

【図面の簡単な説明】

【図１】本発明に係る第１の実施例の一例を示す回路図
である。

【図２】本第１の実施例の動作を説明するための真理値
表である。

【図３】本発明に使用される負電圧回路の一例を示す回
路図である。

【図４】図４（Ａ）は、Ｘデコーダ回路の一例を示す回
路図であり、図４（Ｂ）は、このＸデコーダ回路の動作
を説明するための回路図である。

【図５】消去動作時のワードラインに負電圧を印加した
場合の本第１の実施例の動作を説明するための真理値表
である。

【図６】書き込み動作時のビットラインに高電圧を印加
しない場合の本第１の実施例の動作を説明するための真
理値表である。

【図７】本発明に係る第２の実施例の一例を示す回路図
である。

【図８】本第２の実施例の動作を説明するための信号波
形図である。

【図９】本発明に係る第３の実施例の一例を示す回路図
である。

【図１０】本第３の実施例の動作を説明するための真理
値表である。

【図１１】図１１（Ａ）は、Ｘデコーダ回路の一例を示
す回路図であり、図１１（Ｂ）は、このＸデコーダ回路
の動作を説明するための回路図である。

【図１２】消去電圧印加時間に対するしきい値電圧の特
性曲線を示す特性図である。

【図１３】本発明に係る第４の実施例の一例を示す回路
図である。

【図１４】本第４の実施例の動作を説明するための真理
値表である。

【図１５】図１５（Ａ）、（Ｂ）は、本発明に使用され
る正電圧発生回路の例を示す回路図である。

【図１６】従来の不揮発性半導体装置を示す回路図であ
る。

【図１７】従来の不揮発性半導体装置の動作を説明する
ための真理値表である。

【符号の説明】

１〜４メモリトランジスタ５、６Ｘデコーダー回路７、１０７ビットライン制御回路８負電圧発生回路１１Ｎチャネルトランジスタ１２ＰチャネルトランジスタＷＬ１〜ＷＬ２ワードラインＢＬ１〜ＢＬ２ビットラインＳＬソースライン１３、１４、１５Ｎチャネルトランジスタ１６、１７Ｐチャネルトランジスタ１８デプレッション型Ｐチャネルトランジスタ１９ＮＡＮＤ回路２０、２１Ｎチャネルトランジスタ２２、２３Ｐチャネルトランジスタ２４インバータ回路２５-1〜２５-n コンデンサ２６-1〜２６-n Ｐチャネルトランジスタ４０消去動作停止回路４６ソースライン制御回路５０正電圧発生回路８８インターフェイス回路９０アドレスバッファ９４Ｙデコーダ回路９６センスアンプ９８データバッファ

Claims

【特許請求の範囲】

【請求項１】フローティングゲート電極と、コントロ
ールゲート電極と、ソース領域と、ドレイン領域とを備
え、前記フローティングゲート電極に対する電子の注入
・放出動作によりデータの書き込み動作、消去動作を行
うメモリートランジスタをマトリクス状に配列し、前記
メモリートランジスタのドレイン領域がビットライン
に、ソース領域がソースラインに、コントロールゲート
電極がワードラインに各々接続される不揮発性半導体記
憶装置において、前記ワードラインに所定のワードライン信号を供給する
Ｘデコーダ回路と、前記Ｘデコーダ回路に接続され、前
記Ｘデコーダ回路に負電圧電源を供給する負電圧発生回
路とを含み、前記メモリートランジスタの消去動作の際に、前記Ｘデ
コーダ回路及び前記負電圧発生回路により前記ワードラ
インに負電圧の前記ワードライン信号を印加するととも
に、前記メモリートランジスタの読み出し動作の際に、
前記Ｘデコーダ回路及び前記負電圧発生回路により非選
択の前記ワードラインに負電圧の前記ワードライン信号
を印加することを特徴とする不揮発性半導体記憶装置。
【請求項２】請求項１において、前記ビットラインに供給されるビットライン信号はビッ
トライン制御回路により生成され、前記ビットライン制
御回路が、前記メモリートランジスタの書き込み動作の
際に、前記ビットラインに高電圧の印加を行わないこと
を特徴とする不揮発性半導体記憶装置。
【請求項３】フローティングゲート電極と、コントロ
ールゲート電極と、ソース領域と、ドレイン領域とを備
え、前記フローティングゲート電極に対する電子の注入
・放出動作によりデータの書き込み動作、消去動作を行
うメモリートランジスタをマトリクス状に配列し、前記
メモリートランジスタのドレイン領域がビットライン
に、ソース領域がソースラインに、コントロールゲート
電極がワードラインに各々接続される不揮発性半導体記
憶装置において、前記メモリートランジスタのしきい値電圧を検出して前
記消去動作の停止を行う消去動作停止回路と、前記ワー
ドラインに所定のワードライン信号を供給するＸデコー
ダ回路と、前記Ｘデコーダ回路に接続され、前記Ｘデコ
ーダ回路に負電圧電源を供給する負電圧発生回路とを含
み、前記消去動作停止回路は、しきい値電圧の低下が最も速
いメモリートランジスタのしきい値電圧を検出し、この
検出されたしきい値電圧が所定の設定電圧より低くなっ
た場合に前記消去動作の停止を行い、前記メモリートランジスタの読み出し動作の際に、前記
Ｘデコーダ回路及び前記負電圧発生回路により非選択の
前記ワードラインに負電圧の前記ワードライン信号を印
加し、前記負電圧が前記消去動作停止回路における前記
設定電圧より低い電圧であることを特徴とする不揮発性
半導体記憶装置。
【請求項４】フローティングゲート電極と、コントロ
ールゲート電極と、ソース領域と、ドレイン領域とを備
え、前記フローティングゲート電極に対する電子の注入
・放出動作によりデータの書き込み動作、消去動作を行
うメモリートランジスタをマトリクス状に配列し、前記
メモリートランジスタのドレイン領域がビットライン
に、ソース領域がソースラインに、コントロールゲート
電極がワードラインに各々接続される不揮発性半導体記
憶装置において、前記メモリートランジスタの基板に接続され負電圧電源
の供給を行う負電圧発生回路を含み、前記メモリートランジスタの読み出し動作の際に、前記
負電圧発生回路により前記メモリートランジスタの基板
に負電圧を印加することを特徴とする不揮発性半導体記
憶装置。
【請求項５】フローティングゲート電極と、コントロ
ールゲート電極と、ソース領域と、ドレイン領域とを備
え、前記フローティングゲート電極に対する電子の注入
・放出動作によりデータの書き込み動作、消去動作を行
うメモリートランジスタをマトリクス状に配列し、前記
メモリートランジスタのドレイン領域がビットライン
に、ソース領域がソースラインに、コントロールゲート
電極がワードラインに各々接続される不揮発性半導体記
憶装置において、前記ビットラインに所定のビットライン信号を供給する
ビットライン制御回路と、前記ソースラインに所定のソ
ースライン信号を供給するソースライン制御回路と、前
記ソースライン制御回路に接続され前記ソースライン制
御回路に正電圧電源を供給する正電圧発生回路とを含
み、前記メモリートランジスタの読み出し動作の際に、前記
ソースライン制御回路及び正電圧発生回路により前記ソ
ースラインに正電圧の前記ソースライン信号を印加する
とともに前記ビットライン制御回路により前記ビットラ
インに前記正電圧よりも高い電圧の前記ビットライン信
号を印加することを特徴とする不揮発性半導体記憶装
置。
【請求項６】請求項５において、前記メモリートランジスタの基板に接続され、負電圧電
源の供給を行う負電圧発生回路を更に含み、前記メモリートランジスタの読み出し動作の際に、前記
ソースラインに正電圧の前記ソースライン信号を印加す
るとともに前記負電圧発生回路により前記メモリートラ
ンジスタの基板に負電圧を印加することを特徴とする不
揮発性半導体記憶装置。
【請求項７】請求項４乃至６のいずれかにおいて、前記消去動作によりしきい値電圧の低下が最も遅いメモ
リートランジスタのしきい値電圧としきい値電圧の低下
が最も速いメモリートランジスタのしきい値電圧との間
のしきい値電圧差が十分小さくなった後に、前記読み出
し動作が行われることを特徴とする不揮発性半導体記憶
装置。
【請求項８】請求項４乃至７のいずれかにおいて、前記メモリートランジスタの読み出し動作の際に、非選
択の前記ワードラインに負電圧の前記ワードライン信号
を印加することを特徴とする不揮発性半導体記憶装置。