JPH01294297A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、不揮発性半導体記憶装置に関し、フローテ
ィングゲートを有する電気的に書き込み及び消去可能な
ＥＥＦＲＯＭ　（エレクトリカリ・イレーザブル＆プロ
グラマブル・リード・オンリー・メモリ）に利用して有
効な技術に関するものである。

〔従来の技術〕

ＦＬＯＴＯＸ　（フローティングゲート・トンネルオキ
サイド型やＭＮＯＳ　（メタル・ナイトライド・オキサ
イド・セミコンダク）型の不揮発性記憶素子では電気的
に消去動作により、そのしきい値電圧が負（デイプレッ
ションモード）になるため、アドレス選択用のスイッチ
ＭＯＳＦＥＴを記憶素子に直列に設ける構成としている
。

このようなＦＬＯＴＯＸ型やＭＮＯＳ型の記憶素子に関
しては、−オーム社昭和６０年１２月２５日発行１マイ
クロコンピュータハンドブック」頁２６６〜頁２６７が
ある。

（発明が解決しようとする課題〕 上記のように記憶素子にアドレス選択用のＭＯＳＦＥＴ
を設けると、メモリセルの占有面積が増大するため、記
憶容量を大きくすることを妨げる原因になっている。

そこで、本願発明者等は、紫外線照射によって消去が行
われるＥＦＲＯＭ　（イレーザブル＆プログラマブル・
リード・オンリー・メモリ）のように、メモリセルを１
つの不揮発性記憶素子により構成するＥＥＰＲＯＭを検
討した。この場合、読み出しを可能とするために上記不
揮発性記憶素子の消去時のしきい値電圧が、負にならな
いようにする制御が必要になるものである。

この発明の目的は、電気的に消去が可能で、大記憶容量
化を図った不揮発性半導体記憶装置を提供することにあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、コントロールゲートとフローティングゲート
を備えたスタックドゲート構造の不揮発性記憶素子が結
合されたソース線に消去電圧を与えるスイッチＭＯＳＦ
ＥＴを、消去が行われる不揮発性記憶素子に流れる電流
を検出するとオフ状態とするように制御する。

〔作　用〕

上記した手段によれば、不揮発性記憶素子の電気的特性
を利用し、そのしきい値電圧の変化をモニターすること
により不揮発性記憶素子の過剰な消去動作を防止できる
。

〔実施例〕

第５図には、この発明が適用されたＥＥＦＲＯＭのメモ
リアレイ部の一実施例の回路図が示されている。同図の
各回路素子は、特に制限されないが、公知のＣＭＯ３（
相補型ＭＯ３）集積回路の製造技術によって、１個の単
結晶シリコンのような半導体基板上において形成される
。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成し、回路の接地電位が供給される。

Ｎ型ウェル領域は、その上に形成されたＰチャンネルＭ
ＯＳ　Ｆ　ＥＴの基板ゲートを構成する。Ｐチャンネル
ＭＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型ウェル領域
は、電源電圧Ｖｃｃに結合される。

あるいは、集積回路は、単結晶Ｎ型シリコンからなる半
導体基板上に形成してもよい。この場合、Ｎチャンネル
ＭＯＳＦＥＴと不揮発性記憶素子はＰ型ウェル領域に形
成され、ＰチャンネルＭＯＳＦＥＴはＮ型基板上に形成
される。

特に制限されないが、この実施例のＥＥＰＲＯＭは、外
部端子から供給されるＸ、Ｙアドレス信号ＡＸ、ＡＹを
受けるアドレスバッファを通して形成された相補アドレ
ス信号がアドレスデコーダＤＣＨに供給される。同図で
は、アドレスバッファとアドレスデコーダとが同じ回路
ブロックＸＡＤＢ−ＤＣＲ，ＹＡＤＢ−ＤＣＲとしてそ
れぞれ示されている。特に制限されないが、上記アドレ
スバッファＸＡＤＢ、ＹＡＤＢは、内部チップ選択信号
ｃｅにより活性化され、外部端子からのアドレス信号Ａ
Ｘ、ＡＹを取り込み、外部端子から供給されたアドレス
信号と同相の内部アドレス信号と逆相のアドレス信号と
からなる相補アドレス信号を形成する。

ロウ（Ｘ）アドレスデコーダ（Ｘ）ＤＣＲは、アドレス
バッファＸＡＤＢの相補アドレス信号に従ったメモリア
レイＭ−ＡＲＹのワード線Ｗの選択信号を形成する。

カラム（Ｙ）アドレスデコーダ（Ｙ）ＤＣＲは、アドレ
スバッファＹＡＤＢの相補アドレス信号に従ったメモリ
アレイＭ−ＡＲＹのデータ線りの選択信号を形成する。

上記メモリアレイＭ−ＡＲＹは、代表として例示的に１
つのメモリブロックが示されている。このメモリブロッ
クは、コントロールゲートとフローティングゲートを有
するスタックドゲート構造の記憶素子（不揮発性メモリ
素子・・ＭＯＳＦＥＴＱＩ〜Ｑ６）と、ワード線Ｗｌ、
Ｗ２・・・、及びデータ線Ｄ１〜Ｄｎとにより構成され
ている。

上記記憶素子は、特に制限されないが、ＥＰＲＯＭの記
憶素子と同様な構造とされる。ただし、その消去動作が
後述するようにフローティングゲートとソース線に結合
されるソース、ドレイン領域間のトンネル現象を利用し
て行われる点が、従来のＥＦＲＯＭの消去と異なる。

メモリブロックにおいて、同じ行に配置された記憶素子
Ｑ１〜Ｑ３　（Ｑ４〜Ｑ６）のコントロールゲートは、
それぞれ対応するワード線Ｗｌ（Ｗ２）に接続され、同
じ列に配置された記憶素子Ｑ１、Ｑ４〜Ｑ３．Ｑ、６の
ドレインは、それぞれ対応するデータ線Ｄ１〜Ｄｎに接
続されている。上記記憶素子のソースは、ソース線Ｃ８
に結合される。この実施例では、上記ソース線Ｃ３には
、書き込み／読み出し動作のときオン状態になってソー
ス線Ｃ８に回路の接地電位を与えるＮチャンネルＭＯＳ
ＦＥＴＩＯと、後述するような消去制御回路ＥＲＣによ
りスイッチ制御され、消去用の高電圧ｖｐｐを与えるＰ
チャンネルＭＯＳＦＥＴＱＩ７が設けられる。

なお、メモリアレイＭ−ＡＲＹの部分的な消去を可能に
したいなら、上記ソース線が複数個設けられそれぞれに
対応して上記スイッチＭＯＳＦＥＴが設けられ、メモリ
アレイＭ−ＡＲＹの全メモリセルを消去する場合には、
ソース線Ｃ８は１つとされ、それに対応して上記ＭＯＳ
ＦＥＴＱＩ　ＯとＱ１７が設けられる。

特に制限されないが、８ビツトの単位での書き込み／読
み出しを行うため、上記メモリアレイＭ−ＡＲＹは、合
計で８ｍ設けられるよう構成される。同図においては、
そのうち１つのメモリアレイＭ−ＡＲＹが代表として例
示的に示されている。

上記１つのメモリアレイＭ−ＡＲＹを構成する各データ
線Ｄ１〜Ｄｎは、上記アドレスデコーダＤＣＲ（Ｙ）に
よって形成された選択信号を受けるカラム（列）選択ス
イッチＭＯＳＦＥＴＱ７〜Ｑ９を介して、共通データ線
ＣＤに接続される。

共通データ線ＣＤは、各メモリブロックに対応して設け
られる。共通データ線ＣＤには、外部端子Ｉ１０から入
力される書込み信号を受ける書込み用のデータ人カバッ
フプＤＩＲの出力端子が接続される。同様に他の２メモ
リアレイＭ−ＡＲＹに対しても、上記同様なカラム選択
回路スイッチＭＯＳＦＥＴが設けられ、それに対応した
アドレスデコーダにより選択信号が形成される。

上記メモリアレイＭ−ＡＲＹに対応して設けられる共通
データＩｃＤには、スイッチＭＯＳＦＥＴＱ１６を介し
てセンスアンプＳＡの入力段回路を構成し、次に説明す
る初段増幅回路ＰＡの入力端子に結合される。

すなわち、第５図においで、上記例示的に示されている
共通データ線ＣＤは、読み出し制御信号ｓｃによりオン
状態にされるＭＯＳＦＥＴＱ１６を通して、そのソース
が接続されたＮチャンネル型の増幅ＭＯ５ＦＥＴＱＩ　
１のソースに接続される。この増幅ＭＯ’Ｓ　Ｆ　ＥＴ
Ｑ　１１のドレインと電源電圧端子Ｖｃｃとの間には、
そのゲートに回路の接地電位の印加されたＰチャンネル
型の負荷ＭＯＳＦＥＴＱ１２が設けられる。上記負荷Ｍ
ＯＳＦＥＴＱ１２は、読み出し動作のために共通データ
ｖＡｃＤにプリチャージ電流を流すような動作を行う。

上記増幅ＭＯＳＦＥＴＱＩ　１の感度を高くするため、
スイッチＭＯＳＦＥＴＱ１６を介した共通データ線ＣＤ
の電圧は、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ１３と
Ｐチーｔ−７ネル型の負荷ＭＯＳＦＥＴＱ１４とからな
る反転増幅回路の入力である駆動Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　１３のゲートに供給される。

この反転増幅回路の出力電圧は、上記増幅ＭＯＳＦＥＴ
ＱＩＩのゲートに供給される。さらに、センスアンプの
非動作期間での無駄な電流消費を防止するため、上記増
幅ＭＯＳＦＥＴＱＩ　１のゲートと回路の接地電位点と
の間には、ＮチャンネルＭＯＳＦＥＴＱ１５が設けられ
る。このＭＯＳＦＥＴＱ１５と上記ＰチャンネルＭＯＳ
ＦＥＴＱＩ４のゲートには、共通にセンスアンプの動作
タイミング信号ｓｃが供給される。

メモリセルの読み出し時において、センスアンプ動作タ
イミング信号３Ｃはロウレベルにされ、ＭＯＳＦＥＴＱ
１４はオン状態に、ＭＯＳ　Ｆ　ＥＴＱ１５はオフ状態
にされる。メモリセルは、書込みデータに従って、ワー
ド線の選択レベルに対して高いしきい値電圧か又は低い
しきい値電圧を持つものである。

各アドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選
択されたメモリセルがワード線が選択レベルにされてい
るにもかかわらずオフ状態にされている場合、共通デー
タｙＡＣＤは、ＭＯＳＦＥＴＱ１２とＱｌｌからの電流
供給によって比較的ハイレベルにされる。一方、選択さ
れたメモリセルがワード線選択レベルによってオン状態
にされている場合、共通データ線ＣＤは比較的ロウレベ
ルにされる。

この場合、共通データ線ＣＤのハイレベルは、このハイ
レベルの電位を受ける反転増幅回路により形成された比
較的低いレベルの出力電圧がＭＯＳＦＥＴＱＩ　１のゲ
ートに供給されることによって比較的低い電位に制限さ
れる。一方、共通データ線ＣＤのロウレベルは、このロ
ウレベルの電位を受ける反転増幅回路により形成された
比較的高いレベルの電圧がＭＯＳＦＥＴＱＩ　１のゲー
トに供給されることによって比較的高い電位に制限され
る。このような共通データｂ％ｃＤのハイレベルとロウ
レベルとを制限すると、この共通データ線ＣＤ等に信号
変化速度を制限する浮遊容量等の容量が存在するにかか
わらずに、読み出しの高速化を図ることができる。すな
わち、複数のメモリセルからのデータを次々に読み出す
ような場合において共通データ線ＣＤの一方のレベルが
他方のレベルへ変化させられるまでの時間を短くするこ
とができる。このような高速読み出し動作のために、上
記負荷ＭＯＳＦＥＴＱＩ　２のコンダクタンスは比較的
太き（設定される。

なお、上記増幅用のＭＯＳＦＥＴＱＩ　ｌは、ゲート接
地型ソース入力の増幅動作を行い、その出力信号をＣＭ
ＯＳインバータ回路によって構成されたセンスアンプＳ
　Ａに伝える。そして、このセンスアンプＳＡの出力信
号は、対応したデータ出力ハフファＤＯＢによって、特
に制限されないが、増幅されて上記外部端子Ｉ１０から
送出される。

また、上記外部端子Ｉ１０から供給されろ書き込み信号
は、データ入カバソファＤＩＢを介して、上記共通デー
タ線ＣＤに伝えられる。他のメモリブロックに対応した
共通データ線と外部端子との間においても、−上記同様
な人力段回路及びセンスアンプ並びにデータ出カバ・ソ
ファからなる読み出し回路と、データ入カバソファから
なる書き込み回路とがそれぞれ設けられる。

タイミング制御回路Ｃ０ＮＴは、特に制限されないが、
外部端子ＣＢ、ＯＥ、ＰＧＭ及びＶｌ）Ｉ）に供給され
るチップイネーブル信号、アウトプットイネーブル信号
、プログラム信号及び書込み／消去用高電圧に応じて、
内部制御信号Ｃｅ、ｅｒ。

ＳＣ等のタイミング信号、及びアドレスデコーダに選択
的に供給する読み出し用低電圧Ｖ　ＣＣ／　書き込み用
高電圧Ｖｌ）り等を形成する。

書き込み／消去用高電圧Ｖｌ）ｐが供給された状態にお
いて、チップイネーブル信号ＣＦ、がロウレベルで、ア
ウトプットイネーブル信号ＯＥがハイレベルで、プログ
ラム信号ＰＧＭがロウレベルなら、書き込みモードとさ
れ、上記内部信号ｃｅはハイレベルにされる。そして、
アドレスデコーダ回路ＸＤＣＲ，ＹＤＣＲ及びデータ入
力回路ＤＩＢには、その動作電圧として高電圧ｖｐｐが
供給される。

書き込みが行われるワード線は、その電圧が上記高電圧
ＶＩＩＩ）になる。そして、フローティングゲートに電
子を注入すべき記憶素子が結合されたデータ線は、上記
同様な高電圧Ｖｌ）Ｐにされる。これにより、記憶素子
にチャンネル飽和電流が流れ、データ線に結合されたド
レイン近傍のピンチオフ領域では高電界により加速され
た電子がイオン化を起こし、高エネルギーを持つ電子、
いわゆるホットエレクトロンが発生する。一方、フロー
ティングゲートは、ワード線が結合されたコントロール
ゲートの電圧とドレイン電圧、及び基板とフローティン
グゲート間の容重とフローティングゲートとコントロー
ルゲートとの容遣とに決まる電圧となり、ホットエレク
トロンを誘引して、フローティングゲートの電位を負に
する。これにより、コントロールゲートが結合されたワ
ード線の電位を選択状態にしても、非導通状態になるよ
うにする。

上記電子の注入を行わない記憶索子のドレインは、ドレ
イン近傍のピンチオフ領域でホットエレクトロンが発生
しないような低いレベルにされる。

チップイネーブル信号ＣＥがロウレベルで、アウトプッ
トイネーブル信号ＯＥがロウレベルで、プログラム信号
ＰＧＭがハイレベルでｖｐｐが書込み用高電圧なら、ベ
リファイモードとされ、上記内部信号ＳＣとｃｅはハイ
レベルにされる。このベリファイモードでは、各回路Ｘ
ＤＣＲ，ＹＤＣＲ及びＤＩＢには、その動作電圧が上記
高電圧■ｐｐから電源電圧ＶＣＣのように切り換えられ
て供給される。

チップイネーブル信号ＣＥがロウレベルで、アウトプッ
トイネーブル信号ＯＥがロウレベルで、プログラム信号
ＰＧＭがハイレベルでＶｌ）Ｉ）が読み出し用低電圧（
Ｖｃｃと同じレベル）なら、前記説明したような読み出
しモードとされ、上記内部信号ＳＣとＣｅはハイレベル
にされる。

チンブイネーブル信号ＣＥがロウレベルで、アウトプッ
トイネーブル信号ＯＥがハイレベルで、プログラム信号
ＰＧＭがハイレベルでｖｐｐが高Ｎ圧なら、消去モード
とされ、上記内部信号ｅｒとｃｅはハイレベルにされ、
信号ＳＣはロウレベルにされる。

この消去モードのとき、消去制御回路ＥＲＣが動作状態
になり、消去電圧ｖｐｐをソース線Ｃ８に供給し、記憶
素子Ｑｌ等のフローティングゲートに蓄積された電荷を
ソース（実際にはドレインとして作用する）に与えられ
た高電圧Ｖｐρによるトンネル現象によってソース側に
引き抜かれることによって消去動作が行われる。信号ｅ
ｒは、共通データ線ＣＤに設けられたスイッチＭＯＳＦ
ＥＴＱ１８をオン状態にし、データ線及びカラムスイッ
チを通して消去される記憶素子に流れる電流を消去制御
回路ＥＲＣに伝える。このような電流検出動作により、
記憶素子のしきい値電圧をモニターして消去量の制御を
行う。

第１図には、上記消去制御回路ＥＲＣの一実施例の回路
図が示されている。

この実施例では、消去量を制御するために、消去される
記憶素子Ｑｌに流れる電流をメモリアレイＭ−ＡＲＹの
データｙＡＤ１、カラムスイッチＭＯＳＦＥＴＱ７．Ｑ
７’及び共通データ線ＣＤからなるカラム選択回路を利
用して取り出し、上記消去動作のときにオン状態になる
スイッチＭＯＳＦＥＴＱ１８を通して、電流検出回路■
Ｓに供給する。

この電流検出回路ＩＳは、ダイオード形態にされたＭＯ
ＳＦＥＴＱ２０と、そのドレイン電圧を受けるＮチャン
ネル、型の駆動ＭＯＳＦＥＴＱ２２とＰチー？ンネル型
の負荷ＭＯ３ＦＦ、ＴＱ２３からなるインバータ回路、
及びインバータ回路の出力信号を受けるＮチャンネルＭ
ＯＳＦＥＴＱ２４とＰ千ヤニ／ネルＭＯＳＦＥＴＱ２５
からなるＣＭＯＳインパーク回路とから構成されろ。上
記ダイオード形態にされたＭＯＳＦＥＴＱ２０は、記憶
素子Ｑ１に流れる電流を電圧に変化する作用を行う。

そして、その電圧を上記インバータ回路で増幅し、ＣＭ
ＯＳインバータ回路のロジックスレッシヲルド電田を基
準電子とし１、噴出すべき電流の有無をハイレベル／ロ
ウレベルとして出力する。なお、上記電流／電圧変換用
ＭＯＳＦＥＴＱ２０には、リセット用のＭＯＳＦＥＴＱ
２１が並列に設けられる。

同図では、カラムスイ・ノチＭＯＳＦＥＴは、Ｍ０３Ｆ
ＥＴＱ７．Ｑ７’　のように２段構成とされるものであ
る。また、消去動作のときには、特に制限されないが、
記憶素子のコントロールゲートが結合されるワード線Ｗ
１は、回路の接地電位（又は負の電圧）にされ、Ｙデコ
ーダＹＤＣＲにより、消去状態のモニターを行うべきメ
モリセルのカラムスイッチＱ７．Ｑ７”がオン状態にさ
れるものである。

上記電流検出回路Ｉｓの出力信号は、ノアゲート回路Ｇ
ｌ、Ｇ２からなるラッチ回路ＦＦにより保持される。ノ
アゲート回路Ｇ１には、上記電流検出回路ＩＳの出力信
号が供給され、他方のノアゲート回路Ｇ２及び上記リセ
ットＭＯＳ　Ｆ　ＥＴＱ２１のゲートには、消去動作を
開始させるリセット信号Ｒ３が供給される。

このラッチ回ｆｉＦＦの出力信号は、レベル変換回路Ｌ
ＶＣに入力され、ここで消去電圧ｖｐｐを上記消去すべ
き記憶素子Ｑ１が結合されたソース線に供給すみＭＯＳ
ＦＥＴＱＩ　７のゲート制御信号に変換される。すなわ
ち、上記ラッチ回路ＦＦの出力信号は、５■系の信号で
あり、上記のような高電圧Ｖｐｌ）を出力するＰチャン
ネルＭＯＳＦＥＴＱ１７をオフ状態にするためには、そ
れをｖｐｐレベルに変換することが必要である。

レベル変換回路ＬＶＣは、以下の回路素子により構成さ
れる。上記ノアゲート回路Ｇ１の出力信号はＮチャンネ
ルＭＯＳＦＥＴＱ２６のゲートに供給される。このＭＯ
ＳＦＥＴＱ２６のドレインと高電圧Ｖｐｐとの間には、
ＰチャンネルＭＯＳＦＥＴＱ２８が設けられる。これら
のＮチャンネルＭＯＳＦＥＴＱ２６とＰチャンネルＭＯ
ＳＦＥＴＱ２８を相補的にスイッチ動作させて、レベル
変換出力を得るために、上記ノアゲート回路Ｇ１の出力
信号は、ゲートに電源電圧Ｖｃｃが定常的に供給された
ＮチャンネルＭＯ５ＦＥＴＱ２７を介して上記Ｐチャン
ネルＭＯ３ＦＢＴＱ２８のゲートに供給される。また、
ＰチャンネルＭＯＳＦＥＴＱ２８のゲートと高電圧ｖｐ
ｐとの間には、上記レベル変換出力を受けるＰチャンネ
ルＭＯ５ＦＥＴＱ２９が設けられる。

この実施例回路のレベル変換動作は、下記の通りである
。

ノアゲート回路Ｇ１の出力信号がハイレベル（５ｖ）の
とき、Ｎチ＋　ンネルＭＯＳ　Ｆ　ＥＴＱ　２６がオン
状態になり、その出力を回路の接地電位のようなロウレ
ベルにする。これにより、ＰチャンネルＭＯＳＦＥＴＱ
２９がオン状態になり、上記ＭＯＳＦＥＴＱ２６と直列
に接続されたＰチャンネルＭＯＳＦＥＴＱ２８をオフ状
態にする。このとき、ＭＯＳＦＥＴＱ２７は、ゲートと
ソースには、上記５ｖが供給されるのでオフ状態になり
、ＭＯＳＦＥＴＱ２９とノアゲート回路Ｇｌのハイレベ
ルを形成するＰチャンネルＭＯＳ　Ｆ　ＥＴとの間で直
流電流が流れるのを防止する。このように、入力信号が
５■のようなハイレベルなら出力は接地電位のようなロ
ウレベルになる。これに対して、入力信号がＯ■のよう
なロウレベルなら、上記ＮチャンネルＭＯＳＦＥＴＱ２
６はオフ状態になる。

そして、このロウレベルの信号は、ＭＯＳＦＥＴＱ２７
を通してＭＯＳＦＥＴＱ２８のゲートに伝えられ、Ｐチ
ャンネルＭＯＳＦＥＴＱ２８をオン状態にする。したが
って、出力信号はｖｐｐのようなハイレベルになる。

第２図には、これから説明する消去動作時のメモリセル
の概略断面図が示されている。消去動作のときには、前
記のようにコントロールゲートＣＧに接地電位ＧＮＤ　
（又は負の電圧）を供給し、ソース線に接続されたソー
ス、ドレインＳＤ（不揮発性記憶素子は、双方向特性を
持つので電圧の供給の仕方によりソースとドレインとが
入れ換わるのでソース、ドレインＳＤとする）に約１２
Ｖのような高電圧を印加する。このようにすると、フロ
ーティングゲートＦＧに蓄積されていた電子がコントロ
ールゲートＣＧとソース、ドレインＳＤとの間に高電界
が作用して、トンネル現象により電子がソース線に結合
されるソース、ドレインＳＤ側に引き抜かれることによ
って消去動作が行われる。

なお、書き込み動作のときには、他方のソース。

ドレインがデータ線に結合されるものであり、そこで前
記のようなホットエレクトロンを発生させて、フローテ
ィングゲートＦＧへの電子の注入を行わせるものである
。

したがって、第１図において、消去動作を行うとき、モ
ニターすべき記憶素子Ｑ１を選ぶＹアドレスを指定して
カラムスイッチＭＯＳＦＥＴＱ７゜Ｑ７’　をオン状態
にする。

そして、リセット信号Ｒ３をハイレベルにすると、ＭＯ
ＳＦＥＴＱ２１がオン状態になり、電流検出回路Ｉｓの
出力信号をロウレベルにするとともに、ランチ回路ＦＦ
がリセットされてその出力信号をハイレベルにする。上
記リセット信号Ｒ３は、１シツヨトパルスとされ、−時
的にハイレベルにされるものである。

上記ラッチ回路ＦＦの出力信号のハイレベルに応じてレ
ベル変換回路ＬＶＣの出力信号がロウレベルになり、消
去動作を行わせるＰチャンネルＭＯＳＦＥＴＱ１７をオ
ン状態にする。

これにより、上記第２図で説明したような消去動作が開
始され、フローティングゲー）ＦＣの電子はソース線側
のソース、ドレインに引き抜かれる。この結果、消去動
作に伴う電子の減少が進むとフローティングゲートＦＧ
の電位は、ソース線が結合されたソース、ドレインＳＤ
とフローティングゲートＦＣ及び７０−テイングゲート
ＦＣとコントロールゲートＣＧとの容量結合により上昇
して、第３図の特性図に示すようなチャンネル電流が流
れる。

この電流は、データ線Ｄ１及びカラムスイッチＭＯＳＦ
ＥＴＱ７．Ｑ７°及び共通データ″ＩＣＤとスイッチＭ
ＯＳＦＥＴＱＩ　６を通してダイオード形態のＭＯＳＦ
ＥＴＱ２０に流れる。この結果、ＭＯＳＦＥＴＱ２０の
共通接続されたゲートとドレインの電位は、第４図の特
性図に示すように電流の増加に対応して上昇する。この
電位は、ＭＯＳＦＥＴＱ２２とＱ２３からなるインバー
タ回路で増幅されて、電圧検出作用を行うＣＭＯＳイン
バータ回路に伝えられ、そのロジックスレッショルド電
圧を基準電圧として、ハイレベル／ロウレベルの信号に
なる。すなわち、検出すべき電流を増幅回路としてのイ
ンバータ回路とＣＭＯＳインバータ回路で判定し′、一
定の電流に達するとＣＭＯＳインバータ回路の出力がロ
ウレベルからハイレベルに変化し、ランチ回路の出力を
ハイレベルからロウレベルに反転させる。

このようにラッチ回路ＦＦの反転動作により、レベル変
換回路ＬＶＣは、高電圧ｖｐｐを出力するのでＰチャン
ネルＭＯＳＦＥＴＱ１７がオフ状態となり、消去動作の
停止が行われる。

上記消去量は、コントロールゲートＣＧを５ｖのような
選択レベルとしたとき、記憶素子Ｑ１がオン状態になり
、０■のような非選択レベルとしたときオフ状態となる
しきい（Ｉ！電圧を持つように設定されるものである。

これにより、記憶素子にアドレス選択ＭＯＳＦＥＴを設
けることなく、ＥＦＲＯＭと同様に読み出しや書き込み
を行うことができる。言い換えるならば、記憶素子Ｑｌ
等が消去動作によって、負のしきい値電圧を持つように
なると、ワード線をＯｖのような非選択レベルとしても
、記憶信号がオン状態になりメモリセルの選択／非選択
を実質的に不能となる。

上記のようにメモリセルを１つの記憶素子により構成で
きるから、Ｅ　Ｅ　Ｐ　ＲＯＭの記憶容量を大きくでき
るものとなる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すわなち、 （１）フローティングゲートを備えたスタックドゲート
構造の不揮発性記憶素子が結合されたソース線に消去電
圧を与えるスイッチＭＯＳ　Ｆ　ＥＴを、消去が行われ
る不揮発性記憶素子の電気的特性を利用し、言い換える
ならば、消去動作に伴いそれに流れる電流をモニターし
てスイッチ制御することにより、消去される記憶素子の
しきい値電圧の制御が可能になるという効果が得られる
。

（２）上記（１）により、メモリセルを１素子で構成で
きるから、ＥＥＰＲＯＭの大記憶容量化を実現できると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、記憶素子とし
ては、ＥＰＲＯＭに用いられるスタックドゲート構造の
ＭｏＳトランジスタの他、書き込み動作もトンネル現象
を用いるＦＬＯＴＯＸ型の不揮発性記憶素子を用いるも
のであってもよい。また、ダミー記憶素子を設けてその
消去状態を前記同様な回路でモニターして消去制御を行
うようにしてもよい。この場合には、消去時にカラム選
択動作を省略できる。また、電流検出回路、ラッチ回路
及びレベル変換回路等の具体的構成は、種々の実施形態
を採ることができるものである０例えば記憶素子に流れ
る電流を電圧信号に変換するダイオード形態のＭＯＳ　
Ｆ　ＥＴを複数個直列接続してもよい。書き込み／消去
用の高電圧は、内部回路により電源電圧Ｖｃｃを受けて
それを昇圧して形成するものであってもよい。

外部制御信号は、種々の実施形態を採ることができるも
のである。

ＥＥＦＲＯＭを構成するメモリアレイやその周辺回路の
具体的回路構成は、種々の実施形態を採ることができる
ものである。さらに、ＥＥＦＲＯＭ装置は、マイクロコ
ンピュータ等のようなディジタル半導体集積回路装置に
内蔵されるものであってもよい。

この発明は、ＥＦＲＯＭに用いられるようなスタックド
ゲート構造の不揮発性記憶素子や、ＦＬＯＴＯＸ型の記
憶素子を用いる不揮発性半導体記憶装置に広く利用でき
るものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、フローティングゲートを備えたスタックド
ゲート構造の不揮発性記憶素子が結合されたソース線に
消去電圧を与えるスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔを、消
去が行われる不揮発性記憶素子の電気的特性を利用し、
言い換えるならば、消去動作に伴いそれに流れる電流を
モニターしてスイッチ制御することにより、消去される
記憶素子のしきい値電圧のＷＩ？Ｂが可能になる。

【図面の簡単な説明】

第１図は、この発明に係るＥＥＰＲＯＭに用いられる消
去制御１１回路の一実施例を示す回路図、第２図は、消
去動作を説明するための記憶素子の概略構造図、 第３図は、その消去動作を説明するための記憶素子の特
性図、 第４図は、その消去制御を説明°３−るための電流／電
圧変換の特性図、 第５図は、この発明が通用されたＥＥＰＲＯＭの一実施
例を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、フローティングゲートを備えた不揮発性記憶素子が
   結合されたソース線に消去電圧を与えるスイッチＭＯＳ
   ＦＥＴと、消去が行われる不揮発性記憶素子に流れる電
   流を検出して上記スイッチＭＯＳＦＥＴをオフ状態にさ
   せる電圧検出回路とからなる消去制御回路を備えてなる
   ことを特徴とする不揮発性半導体記憶装置。 ２、上記消去制御回路は、上記電流を検出する電流検出
   部と、その検出信号を保持するラッチ回路及びこのラッ
   チ回路の出力信号により上記スイッチＭＯＳＦＥＴをス
   イッチ制御させる高レベル制御信号を形成するレベル変
   換回路とを備えてなることを特徴とする特許請求の範囲
   第１項記載の不揮発性半導体記憶装置。 ３、上記不揮発性記憶素子は、そのドレインがデータ線
   に結合され、消去動作のときデータ線選択回路を利用し
   て上記電流を検出する経路が形成されるものであること
   を特徴とする特許請求の範囲第１又は第２項記載の不揮
   発性半導体記憶装置。