JPH03113800A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】 本発明は電気的に情報の消去を行なう半導体不揮発性記
憶装置に係り、メモリアレイの各メモリセルのしきい値
電圧を読み取るのに好適な半導体不揮発性記憶装置に関
する。 【従来の技術１ 半導体不揮発性記憶装置としては紫外線により情報の消
去が可能なＥ　Ｐ　ＲＯＭ　（Ｅｒａｓａｂｌｅ　ａｎ
ｄＰｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍ
ｅｍｏｒｙ）、電気的に消去が可能なＥ　Ｅ　Ｐ　ＲＯ
Ｍ　（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅａ
ｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ
　Ｍｅｍｏｒｙ）が従来よりプログラムやデータの格納
用として用いられてきた。ＥＰＲＯＭはメモリセル面積
が小さく、大容量化に適しているが、紫外線照射で消去
するため窓付きパッケージを必要とする事、プログラマ
にて書込みを行なう故、Ｓ換時にシステムから取り外す
必要がある事などの問題がある。一方、ＥＥＰＲＯＭは
システム内で電気的に書換が可能であるが、メモリセル
の大きさがＥＰＲＯＭの１．５倍から２倍程度と大きい
ため、大容量化には適していない。 そこで最近では両者の中間的な記憶装置としてフラッシ
ュＥＥＰＲＯＭと呼ばれるものが開発されている。フラ
ッシュＥＥＰＲＯＭはチップ−括。 またはあるひとまとまりのメモリセルを一括して電気的
に消去する機能をもつ不揮発性半導体記憶装置である。 メモリセルの大きさはＥＰＲＯＭ並の大きさを実現でき
る。 第２図は１９８７年国際電子デバイス会議（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　
Ｍｅｅｔｊ、ｎｇ）おいて発表されたフラッシュＥ　Ｅ
　Ｐ　ＲＯＭのメモリセルである。通常のＥＰＲＯＭと
よく似た２層ゲート構造である。書き込みはＥＰＲＯＭ
と同様にドレイン３接合近傍で発生させたホットキャリ
アを浮遊ゲート４に注入することにより行なう。書き込
みによりメモリセルの制御ゲート６からみたしきい値は
高くなる。一方、消去は制御ゲート６を接地し、ソース
５に高電圧を印加する事により浮遊ゲート４とソース５
の間に高電界を発生させ。 薄い酸化膜７をとおしたトンネル現象を利用して浮遊ゲ
ート４に蓄積された電子をソース５に引き抜くことによ
って行なう。 消去により、制御ゲート６からみたしきい値は低くなる
。読み出しはドレイン３（こ弱い書き込みが起こりにく
いよう１ｖ程度の低電圧を印加し。 制御ゲート６に５Ｖ程度を印加し、流れるチャネル電流
の大小を情報の′０″とＩＩ　Ｉ　ＩＩに対応させる。 なお２図中８はｐ型シリコン基板、９はｎ型拡散層、１
０は低濃度のｎ型拡散層、１１はｎ型拡散層である。 一般に電気的消去では消去を長時間続けたときのしきい
値は熱平衡状態のしきい値とは異なり。 負の値となりうる。ＥＰＲＯＭのように紫外線で消去し
た場合にはその記憶装置を作製した時のしきい値に落ち
着き２作製法により制御しうるのとは対照的である。 第３図を用いて、上記メモリセルではしきい値が負にな
ると読み出しに悪影響があることを説明する。 今、＠き込まれた状態のメモリセルＭ１を読みだす場合
を考える。図中ＳＡはセンスアンプを表わす。この時メ
モリセルＭ１に対応するワード線Ｗ１にはＶｃｃが印加
され、他のメモリセルＭ２は非選択状態、即ちワード！
！Ｗ２はＯｖになっている。もし読み出されるメモリセ
ルに対応するデータ線Ｄ１につながる非選択状態のメモ
リセルでしきい値が負のメモリセルが存在するとワード
ｇｗ２の電圧、即ちゲート電圧がＯｖであってもデータ
線Ｄ１に電流（非選択リーク電流）が流れて読み出し時
間の遅れ、ひいては誤読み出しを引き起こす。 またメモリセルのしきい値が負になると、書込み時にも
悪影響がある。 通常ホットキャリアを利用した書込み時には外部から与
えられた電圧（高電圧Ｖｐｐ）からＭＯＳＦＥＴを介し
てメモリセルのドレインに印加される。ＭＯＳＦＥＴで
の電圧降下は流れる電流によって変わる。しきい値が負
となるような条件下では電圧降下が大きすぎてメモリセ
ルのドレインにかかる電圧が低くなり、＠込み時間の増
加を引き起こす。このためにも消去後のしきい電圧は精
度良く制御しなければならない。ただし、書き込みもト
ンネル現象を利用して行なう場合には、この問題はない
。 よって電気的消去を実現しようとする場合には記憶用の
トランジスタと非選択リーク電流を阻止するための選択
トランジスタを直列に接続し、これを１つのメモリセル
とするのが一般的であり。 従来のＥ　Ｅ　Ｐ　ＲＯＭはそのようになっている。例
えば、１９８０年国際固体回路会議（ＩＳＳＣＣ８０）
　。 第１５２頁。また、フラッシュＥＥＰＲＯＭとして１９
８７年国際固体回路会議（ＩＳＳＣＣ８７）で発表され
たメモリのメモリセルは第４図に示す新面構造をしてい
る。このメモリセルの動作は第２図のメモリセルの場合
とほぼ同じであるが、消去もドレイン側で行なう点が異
なる。ゲート端子は１つしかないが、実質的に２つのト
ランジスタからなり、読出し時の非選択リーク電流の問
題を解決している。しかし、書込みへの影響については
ホットキャリアを利用している以上、改善されない。 また、フラッシュＥＥＰＲＯＭを電気的消去した後のメ
モリアレイの各メモリセルのしきい値電圧は装置内であ
る分布をもっている。このしきい値電圧のばらつきの大
きさは、約１ｖ〜３■である。したがって、消去した後
において、メモリアレイ内の全てのメモリセルのしきい
値電圧が負の電圧にならないように精度良く制御する必
要がある。 すなわち、第２図、第４図のような１面積がＥＰＲＯＭ
並に小さなメモリセルで電気的−括消去機能を実現する
ためには消去後のしきい電圧＄制御が不可欠である。こ
れには消去を何回かに分割して行ない、消去するたびに
読出しを行ない、消去が十分であるかどうか確認し、十
分でなければ再度消去するという動作を繰り返す必要が
ある。アイ・イー・イー・イー、ジャーナル　オブ　ソ
リッドステート　サーキッツ、第２３巻、第５号（１９
８８年）第１１５７頁から第１１６３頁（ＩＥＥＥ、　
Ｊ、　５ｏｌｉｄ−３ｔａｔｅ　Ｃ１ｃｕｉｔｓ、　ｖ
ｏｌ、２３（１９８８）ρρ、１１５７−１１６３）に
は上記のような消去アルゴリズムが提案されている。通
常読出し時における動作可能電源電圧下限Ｖ　ｃｃｍｉ
ｎを確保するためこのアルゴリズム中の読出し時（消去
ベイファイ時）にはメモリチップ中でベリファイ電圧を
発生させると述べている。しきい値電圧のばらつきの最
大値はこの動作可能電源電圧下限ＶＣＣＩｌｌｌｎｔす
なわちベリファイ電圧で決まる。確かにこの時、装置内
のｍ−りい値電圧のばらつきが小さければ装置内のしき
い値電圧の最小値は０７以上となるが、この点を確かめ
ているわけではない。この意味において、負のしきい値
電圧までのマージンおよびプロセスの安定性等を知るう
えで各メモリセルのしきい値電圧の分布を調べる必要が
あるが、以下に述べる理由で低いしきい値電圧を知るこ
とは困難である。 半導体不揮発性記憶装置の読み出し回路（センスアンプ
回Ｎ）を第５図に示す。回路は１９８８年国際固体回路
会議（ＩＳＳＣＣ８８）　、第１２３頁に示される図と
同等の回路である。この回路はＥＰＲＯＭ用であるが、
フラッシュＥ　Ｅ　Ｐ　ＲＯＭ用としても使うことがで
きる。 メモリセルをドライバとし、ｐチャネルＭＯＳＦＥＴＱ
６を負荷とするインバータ構成である。 メモリセルのしきい値電圧が高ければ電流は流れずＰチ
ャネルＭＯＳＦＥＴＱ６での電圧降下はほとんど起きな
いのに対し、メモリセルのしきい値電圧が低い場合には
、電流が流れ、ＰチャネルＭＯ３ＦＥＴＱ６で電圧降下
を生じる。これをＭ０ＳＦＥＴＱ８．Ｑ９で構成するイ
ンバータ回路により判定する。ＭＯ５ＦＥＴＱ４〜Ｑ７
で構成されている回路Ａはメモリのドレイン電圧を約１
■の電圧に設定する回路であり、同時にデータ線Ｄ１あ
るいはＤ２．共通データ線ＣＤの信号振幅を小さくシ、
高速に読み出せるようにしたものである。このような低
電圧にバイアスするのは、読み出し動作中の弱い書込み
を防ぐためである。長時間にわたり、ドレインに電圧が
加わると通常の書込み条件以下であっても弱い書込みが
起こる。これを許容範囲内におさめるためには約１Ｖ程
度にする必要がある。また、ＭＯ３ＦＥＴＱＩ〜Ｑ３で
構成する回路Ｐは１列選択スイッチＭＯ３ＦＥＴＱ１２
あるいはＱ　ｉ　３で選択されたデータ線Ｄ１あるいは
Ｄ２を高速にプリチャージする回路である。 第６図は、第５図のセンスアンプ回路においてＩＩ　Ｏ
ＩＩの書き込まれた状態　（ｄ　ｌ　ＩＩの消去された
状態のメモリセルを読み出した場合の静特性を示す。縦
軸はセンスアンプのノードＢの電位ＶＢ。 横軸は電源電圧Ｖｃｃである。図中にＭＯ８ＦＥＴＱ８
．Ｑ９で構成するインバータ回路の論理しきい値を同時
に示した。この論理しきい値とＩｔ　１　＋７の場合の
実線の交わる点が動作可能電源電圧下限Ｖ　ｃｃｍｉｎ
である。すなわち、このような読み出し方式ではメモリ
セルのしきい値電圧はＶｃｃｍｉｎと１対１に対応して
いる。この関係を利用して、ＩＷＩＪ作可能電源電圧下
限Ｖｃｃｍｉｎを測定することにより、メモリセルのし
きい値電圧を知ることができる。 第７図には　１１１　Ｉｔのメモリのしきい値電圧Ｖｔ
ｈとＶ　ｃｃｍｉｎの関係を示す。′１′″のしきい値
電圧ｖｔｈが低すぎると、センスアンプの動作限界をこ
えてしまう。すなわち、あるしきい値電圧１■〜２ｖ以
下については、この動作可能電源電圧下限Ｖ　ｃｃｍｉ
ｎからしきい値電圧ｖｔｈを求めることができない。 したがって、フラッシュＥＥＰＲＯＭを消去した後の各
メモリセルの低いしきい値電圧の分布を知ることができ
ない。これは、先に述べた誤読み出しの原因となる負の
しきい値電圧までのマージンおよびプロセスの安定性等
を知るうえで不都合となる。 ［発明が解決しようとする課Ｍｌ 上記従来技術の電気的消去を行なう半導体不揮発性記憶
装置は、電気的消去後のメモリセルしきい値電圧が低い
場合の読み出しに配慮がなされておらず、各メモリセル
の低いしきい値電圧の分布を測定できないという問題点
があった。 本発明は上述した消去後のメモリセルの低いしきい値電
圧等の任意のしきい値電圧を持つメモリアレイの各メモ
リセルのしきい値電圧の分布を測定することができる半
導体不揮発性記憶装置を提供することを目的とする。 【課題を解決するための手段］ 半導体不揮発性記憶装置の各メモリセルのしきい値電圧
の分布を知るためには、メモリセルの制御ゲートの電位
をセンスアンプに供給する電圧と異なる。読み出し専用
電圧を印加する。第１図のおいてＸＤＣＲはメモリセル
Ｍ１の制御ゲートに接続されているワード線Ｗに電圧を
供給する行アドレスデコーダであり、制御ゲートの電位
を決める回路の電源電圧はセンスアンプＳＡ等に用いる
電ｇ電圧Ｖｃｃと異なる専用読み出し電源電圧Ｖｅｒを
用いる。 電源電圧Ｖｃｃを変えて、読み出し専用電圧Ｖｅｒはそ
の間、一定の電圧に保つ。このような場合。 しきい値電圧は動作可能電源電圧上限Ｖｃｃｍａｘと関
係づけられる。 第８図にメモリセルの低いしきい値電圧ｖｔｈを読み出
す場合の静特性を示す。縦軸はセンスアンプのノードＢ
の電圧ＶＢ、横軸は電源電圧Ｖｃｃである。図中にＭＯ
８ＦＥＴＱ８．Ｑ９で構成するインバータ回路の論理し
きい値を同時しこ示した。 この論理しきい値とメモリセルのしきい値電圧ｖｔｈの
実線の交わる点が動作可能電源電圧上限■ｃｃｍａｘで
ある。すなわち、このような読み出し方式ではメモリセ
ルのしきい値電圧ｖｔｈはＶｃｃｍａｘと１対１に対応
している。この関係を利用して。 動作可能電源電圧上限Ｖｃｃｍａｘを測定することによ
り、メモリセルのしきい値電圧ｖｔｈを測定することが
できる。 第９図には、メモリセルのしきい値電圧ｖｔｈとＶ　ｃ
ｃｍａｘの関係を示す。メモリセルの制御ゲートの電位
を読み出し専用の電源電圧Ｖｅｒとすることにより、メ
モリセルの任意のしきい値電圧の読み出しがＶｃｃｍａ
ｘで読み取ることができる。読み出し専用の電源電圧Ｖ
ｅｒを３■とした場合、電源電圧Ｖｃｃの範囲２ｖ〜Ｉ
ＯＶにおいて、メモリセルのしきい値電圧ｖｔｈＩ７１
読み出す範囲がＯｖ〜２゜５■程度である。この読み出
し専用の電源電圧Ｖｅｒを変えることにより、現実的な
電源電圧Ｖｃｃの範囲において、ある範囲の各メモリセ
ルのしきい値電圧ｖｔｈを知ることができる。 この専用読み出し電源電圧Ｖｅｒは、外部からの供給、
もしくは内部で電源電圧Ｖｃｃに依存しない一定電圧で
あれば良い。 ［作用］ 上述した手段によれば、半導体不揮発性記憶装置のメモ
リセルの制御ゲートの電位をセンスアンプに供給する電
圧と異なる。読み出し専用電圧とし、＠原電圧を変えて
動作可能な電源電圧の上限Ｖｃｃｍａｘを求めることに
より、電気的消去を行なった後のメモリセルの低いしき
い値電圧等の任意のしきい値電圧を持つメモリアレイの
各メモリセルのしきい値電圧の分布を知ることができる
。 〔実施例］ 第１０図（ａ）、（ｂ）は２本発明の一実施例の半導体
不揮発性記憶装置の回路図である。 同図の各回路素子は、特に制限されないが、公知のＣＭ
Ｏ５（相補型ＭＯ８）集積回路の製造技術により、１個
の単結晶シリコンのような半導体基板上において形成さ
れる。 特に制限されないが、集積回路は単結晶ｐ型シリコンか
らなる半導体基板上に形成される。ｎチャネルＭＯ５Ｆ
ＥＴはかかる半導体基板表面に形成されたソース領域、
ドレイン領域およびソース領域とドレイン領域との間の
半導体基板上に薄い厚さのゲート絶縁膜を介して形成さ
れたポリシリベンなどからなるゲート電極から構成され
る・ｐチャネルＭＯ３ＦＥＴは、上記半導体基板表面に
形成されたｎ型ウェル領域に形成される。これによって
半導体基板はその上に形成された複数のｎチャネルＭＯ
５ＦＥＴの共通の基板ゲートを構成し２回路の接地電位
が供給される。ｐチャネル間Ｏ８ＦＥＴの共通の基板ゲ
ート、すなわちｎ型ウェル領域は電源電圧Ｖｃｃに接続
される。あるいは。 高電圧回路であれば外部から与えられた高電圧■ＰＰ＋
内部発生高電圧等に接続される。あるいは。 集積回路は単結晶ｎ型シリコンからなる半導体基板上に
形成しても良い。この場合ｎチャネルＭＯ３ＦＥＴはｎ
型ウェル領域に形成される。 特に制限されないが、この実施例の半導体不揮発性記憶
装置は、外部端子から供給される行２列アドレス信号Ａ
Ｘ、ＡＹを受けるアドレスバッファＸＡＤＢ、ＹＡＤＢ
を通して形成された相補アドレス信号が行２列アドレス
デコーダＸＤＣＲ。 ＹＤＣＲに供給される。特に制限されないが、上記行２
列アドレスバッファＸＡＤＢ、ＹＡＤＢは、５内部の選
択信号ｃｅにより活性化され、外部端子からのアドレス
信号ＡＸ、ＡＹを取り込み。 外部端子から供給されたアドレス信号と同相の内部アド
レス信号と逆相のアドレス信号とからなる相補アドレス
信号を形成する。 行アドレスデコーダＸＤＣＲは、アドレスバッファＸＡ
ＤＢの相補アドレス信号に従ったメモリアレイのワード
線Ｗの選択信号を形成し２列アドレスデコーダＹＤＣＲ
は、アドレスバッファＹＡＤＢの相補アドレス信号に従
ったメモリアレイのデータ線りの選択信号を形成する。 特に制限されないが、メモリセルの選択は８ビツトある
いは１６ビツト単位等での書込み、読み出しを行なうた
め２行アドレスデコーダＸＤＣＲと列アドレスデコーダ
ＹＤＣＲによりメモリセルは８個あるいは１６個等が選
択される。一つのデータブロックのメモリセルはワード
線方向（行方向）にｎ個、データ線方向（列方向）にｍ
個とした。言い替えると、メモリアレイはｎＸｍ個のメ
モリセル群のデータブロックが８個に分かれている。 上記メモリアレイは、制御ゲートと浮遊ゲートを有する
スタックドゲート構造のメモリセルＭ○ＳＦＥＴＭＩ　
〜Ｍ９と、ワードａＷおよびデータ線りおよびソース線
Ｃ８とにより構成されている。 ソース線ＣＳは、消去ｍｆＩ御＠ＭＥＲＣに接続さ九で
おり、消去時には高電圧Ｖρρに接続され、消去時以外
の書込み、読み出し等では回路の接地電位に接続される
。同図のメモリアレイにおいて、同じ行に配置されたメ
モリセル例えばＭｌ、Ｍ４．。 Ｍｌの制御ゲートはワード線Ｗ１に接続され、同じ列に
配置されたメモリセル例えばＭ１〜Ｍ３のドレインはデ
ータ、ＩＤＩに接続されている。 データ１ＩＪＡＤ　ｌ　”　Ｄ　ｍは、上記アドレスデ
コーダＹＤＣＲによって形成された選択信号を受ける列
選択スイッチＭＯ８ＦＥＴＱユ２〜Ｑ１４を介して共通
データｇｃＤに接続される。共通データ線ＣＤには外部
端子Ｉ１０から入力される書込み信号を受ける書込み用
データ人カバッファＤＩＢの出力端子が、書込み時オン
となる書込み制御信号ｗｅを受けるＭＯ５ＦＥＴＱ１６
を介して接続される。また、共通データａＣＤは、読み
出し時オンとなる読み出し制御信号ｓｃを受けるスイッ
チＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１５を介してセンスアン
プＳＡに結合され、さらに読み出し用データ呂カバッフ
ァＤＯＢを通り外部端子■／○に接続される。 第１０図（ｂ）のタイミング制御回路Ｃ０ＮＴは、特に
制限されないが、外部端子ＣＦ、○Ｅ。 ＷＥ、ＥＥおよびＶｐｐに供給されるチップイネーブル
信号、アウトプットイネーブル信号、ライトイネーブル
信号、イレーズイネーブル信号および書込み、消去用高
電圧とに応じて、内部制御信号Ｑｅ、ＳＣ，Ｗｅ、　ｅ
ｒ等のタイミング信号、およびアドレスデコーダ等に選
択的に供給する読み出し相電源電圧Ｖｃｃ、書込み円高
電圧ＶＰＰ等を発生する。 上記メモリセルは特に制限されないが、ＥＰＲＯＭ　（
ｅｒａｓａｂｌｅ　２ｒｏｇｒａｍｍａｂ１．ｅ　ｒｅ
ａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）のメモリセルと類似の
構成とされる。ただし、その消去動作が浮遊ゲートとソ
ース線に結合されるソース間のトンネル現象を利用して
電気的に行なねれる点が、従来の紫外線を用いたＥＰＲ
ＯＭの消去方法と異なる。 書込み時には、上記内部信号ｃｅおよびｗｅはハイレベ
ルにされる。行９列アドレスデコーダ回路ＸＤＣＲ，Ｙ
ＤＣＲおよびデータ入力回路ＤＩＢには、その動作電圧
として高電圧ＶＰＰが供給される。書込みが行なわれる
ワード線Ｗはその電圧が上記高電圧ＶＰＰになる。浮遊
ゲートに電子を注入すべきメモリセルが接続されたデー
タ線りは。 上記同様な高電圧ＶＰＰに接続される。これにより。 メモリセルに書込みが行なわれる。書込まれた（″Ｏ″
′状ｍ＞メモリセルはその浮遊ゲートに電子が蓄積され
る。 消去時には、上記内部信号ａｅおよびｅｒはハイレベル
にされる。なお、外部端子から消去動作を指示する制御
信号を供給することにより消去時を指定しても良い。こ
の時、全ワードａＷは接地電位のような非選択レベルで
ある。タイミング制御回路Ｃ０ＮＴから発生された消去
信号ｅｒがハイレベルの時は、消去制御回路ＥＲＣが消
去のための高電圧ＶＰＰを供給される。これにより、消
去が行なわれる。この時、制御ゲートからソースに向か
う高電界が作用し、メモリセルの浮遊ゲートに蓄積され
た電子がトンネル現象によりソース線側に引き抜かれる
（“１″状態）ことによって消去動作が行なわれる。 通常の読み出し時には、上記内部信号ｓｃおよびｃｅは
ハイレベルにされる。行２列アドレスデコーダ回路ＸＤ
ＣＲ，ＹＤＣＲおよびデータ入力回路ＤＩＲには、その
動作電圧として電源電圧Ｖｃｃが供給される。読み出し
が行なわれるメモリセルに接続されたワード、ＷＷはそ
の電圧が電源電圧Ｖｃｃになる。データ線りには２弱い
書き込みが起こりにくいよう１ｖ程度の低電圧をセンス
アンプＳＡより供給される。書込まれた４６０１１状態
のメモリセルは、その浮遊ゲートに電子がＮ積され。 しきい値電圧は高くなり、読み出し時にワード線Ｗを選
択してもドレイン電流は流れない。電子の注入が行なわ
れていない１１１　ｊｊ状態の′メモリセルのしきい値
電圧は低く、ワードＳＷを選択すると電流が流れる。こ
の電流をセンスアンプＳＡで受け、データ出力口ＭＤＯ
Ｂを通り外部端子１１０に出力される。これにより、メ
モリアレイの通常の読み出しが行なわれる。 同図においてメモリセルの制御ゲートはワード線Ｗに接
続されており、さらに行アドレスデコーダＸＤＣＲに接
続されている。 第１１図に行アドレスデコーダＸＤＣＲを示す。 図中のａｘ、ａｘｐは外部から供給される行アドレス信
号ＡＸを受けるアドレスバッファＸＡＤＢを通して形成
されたデコーディング信号である。 デコーディング信号ａｘ、ａｘｐがハイレベルの時、ワ
ード線Ｗの電位はＭＯ８ＦＥＴＱ２８〜Ｑ３１のインバ
ータ回路の電ｇ電圧が供給される。 なお、ＭＯ８ＦＥＴＱ２８〜Ｑ３１で構成されるインバ
ータ回路の電源電圧の端子はＶｐｐ１である。 このＭｌ源端子ＶｐＰ１は通常の読み出し時には電源電
圧Ｖｃｃに接続され、書込み時には先に述べたように高
電圧ＶＰＰに接続されている。また、ＭＯ５ＦＥＴＱ２
１とＱ２２．Ｑ２５とＱ２６とで構成されるインバータ
回路の電源電圧の端子はＶｐｐ２である。この電源端子
Ｖｐｐ２は通常の読み出し時および書込み時には電源電
圧Ｖｃｃに接続されている。 電気的消去を行なった後のメモリアレイの各メモリセル
の低いしきい値電圧ｖｔｈの分布を知るためには、メモ
リセルの制御ゲートにセンスアンプＳＡに供給する電源
電圧Ｖｃｃと異なる読み出し専用電圧Ｖｅｒを印加し、
電源電圧Ｖｃｃを変えて電源電圧Ｖｃｃの動作可能上限
Ｖｃｃｍａｘを測定する・これは電源端子Ｖｐｐ１およ
びＶｐｐ２に読み出し専用電源電圧Ｖｅｒを供給するこ
とにより可能となる。 メモリセルに流れる電流は、制御ゲートに印加されてい
る読み出し専用電源電圧Ｖｅｒとメモリセルのしきい値
電圧ｖｔｈの差によってほぼ決まる。 電源電圧Ｖｃｃを変えていても読み出し専用電源電圧Ｖ
ｅｒは一定であるからメモリセルに流れる電流は常に一
定の電流である。しかし、センスアンプ回路の電源電圧
ｖＣＣは変化させているので、電源電圧Ｖｃｃがある高
い値となるとノードＢの電位が上がる。この電位がＭＯ
５ＦＥＴＱ８とＱ９で構成されるインバータ回路の論理
しきい値を超えるため動作可能電源電圧上限Ｖｃｃｍａ
ｘとして測定できる。 これにより、上述したように電源電圧Ｖｃｃを変えて動
作可能な電源電圧の上限Ｖｃｃｍａｘを測定することに
より、メモリアレイの各メモリセルのしきい値電圧ｖｔ
ｈの分布がわかる。 現実的には、動作可能電源電圧上限Ｖｃｃｍａｘの値す
なわち電源電圧Ｖｃｃを変化させる値はＩＯＶ以内にな
るように読み出し専用電圧Ｖｅｒを設定する。−例とし
て読み出し専用電圧Ｖｅｒを３ｖとするとメモリセルの
しきい値電圧ｖｔｈの分布はＯｖ〜２．５■の範囲で読
み出すことができる。 また、広範囲のしきい値電圧分布を読み出す場合には、
電源電圧を変化させて電源電圧の動作可能上限Ｖｃｃｍ
ａｘを測定する方法と、メモリセルの制御ゲートに電源
電圧を供給し電′ｇ電圧の動作可能下限Ｖ　ｃｃｍｉｎ
を測定する方法とを組み合わせることにより、広範囲の
しきい値電圧を知ることができる。 フラッシュＥＥＰＲＯＭにおいては誤読み出しの原因と
なるメモリセルのしきい値電圧が負の電圧にならないよ
うに精度良く制御しなければならないため、消去を何回
かに分割し、消去するたびに読出しを行ない、消去が十
分であるかどうか確認し、十分でなければ消去するとい
う動作を繰り返す必要がある。この読出し時（消去ベイ
ファイ時）の制御ゲートのベリファイ電圧を読み出し専
用電源電圧Ｖｅｒとすることにより、しきい値電圧のば
らつきの最小値で制御することができるため。 メモリアレイの全てのメモリセルは負のしきい値電圧に
なることがない。実際には、電源電圧はある少ない範囲
でばらつくため、ばらつきの高い電圧状態でメモリセル
のしきい値電圧がＯｖとなるような読み出し電圧Ｖｅｒ
を設定し、これをメモリセルの制御ゲートに供給する。 この専用読み出し電源電圧Ｖｅｒは、外部から供給して
も良いし、内部で電源電圧Ｖｃｃに依存しない一定電圧
を発生しても良い。こような読み出し専用電圧Ｖｅｒを
外部から供給する場合、取り呂し用のポンディングパッ
ドを必要とする。一般にパッケージ状態では電源電圧ｖ
ｃｃのピンは１つしか存在しないので２以上のしきい値
電圧ｖｔｈの測定が終了し、パッケージに組み込む時に
は電源電圧Ｖｃｃおよび専用読み出し電源電圧Ｖｅｒの
バットを同じパッケージ上のＶｃｃのピンに接続するよ
う、ワイヤボンディングを行なえば、記憶装置としての
動作にはまったく問題はない。 また、第５図のセンスアンプ回路の負荷ｐチャネルＭＯ
８ＦＥＴＱ６のゲートを接地した形式から第１２図に示
すような負荷ｐチャネルＭＯ８ＦＥＴＱ６のゲートをノ
ードＢに接続した形式であっても良い。 【発明の効果１ 以上述べたように本発明によればＥＰＲＯＭ並の小さな
メモリセルで電気的に消去可能な半導体不運発性記憶装
置において、電気的消去を行なった後の各メモリセルの
低いしきい値電圧のばらつきの分布を測定できるため、
誤読み出しの原因となる負のしきい値電圧までのマージ
ン確保およびプロセスの安定性等を知ることができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するための回路図。 第２図、第４図はメモリセルを構成する半導体素子断面
図、第３図はメモリセルアレイを示す回路ブロック図、
第５図は従来のセンスアンプの回路図、第６図は第５図
の回路の特性図、第７図はメモリのしきい値電圧とＶｃ
ｃｍｉｎの関係を示す特性図、第８図は第５図のセンス
アンプのノードＢのε 電圧と電源電圧の関係を示す特性図、第９図メモリセル
のしきい値電圧とＶｃｃｍａｘの関係を示す特性図、第
１０図、第１２図は本発明の実施例の半導体装置の回路
図、第１１図は本発明の実施例のアドレスデコーダの回
路図である。 符号の説明 Ｍ１〜Ｍ９・・・メモリセル ＸＤＣＲ・・・行アドレスデコーダ ＳＡ・・・センスアンプ Ｗ・・ ワード線。 ｐｐｌ ・・テスト用読み出し電源電圧Ｖｅｒ端子第１１２１ 第５（２１ 第６図 第７図 ”１”　Ｖ　ｔ　ｈ 第８図 第９図 ｔｈ

Claims (1)

1. 【特許請求の範囲】 １、不揮発性半導体記憶素子（メモリセル）に流れる電
   流の大小を２値の情報に対応させる半導体不揮発性記憶
   装置において、そのメモリセルのゲートに他の回路部分
   とは異なる電圧を印加する手段を備えたことを特徴とす
   る半導体不揮発性記憶装置。 ２、特許請求範囲第１項記載の半導体不揮発性記憶装置
   はメモリセルが浮遊ゲートと制御ゲートの２層ゲート構
   造を持つＭＯＳＦＥＴであることを特徴とする半導体不
   揮発性記憶装置。 ３、特許請求範囲第１項記載の半導体不揮発性記憶装置
   の電圧が装置の内蔵電源電圧であることを特徴とする半
   導体不揮発性記憶装置。 ４、半導体不揮発性記憶装置の電源電圧を変化させて、
   メモリセルのゲートに電源電圧と異なる一定の読み出し
   電圧を供給し電源電圧の動作可能上限Ｖｃｃｍａｘを測
   定する手段と、ゲートに電源電圧を供給し電源電圧の動
   作可能下限Ｖｃｃｍｉｎを測定する手段とを備えたこと
   を特徴とする半導体不揮発性記憶装置。 ５、半導体不揮発性記憶装置の電気的消去動作を行なっ
   た後、メモリセルの状態を読み出しその情報に基づいて
   さらに消去の継続、停止を制御する半導体不揮発性記憶
   装置においてその読み出し時にメモリセルのゲートに他
   の回路部分とは異なる電圧を印加する手段を備えたこと
   を特徴とする半導体不揮発性記憶装置。