JPH11243185A - 不揮発性半導体メモリ - Google Patents

不揮発性半導体メモリ

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JPH11243185A
JPH11243185A JP27735898A JP27735898A JPH11243185A JP H11243185 A JPH11243185 A JP H11243185A JP 27735898 A JP27735898 A JP 27735898A JP 27735898 A JP27735898 A JP 27735898A JP H11243185 A JPH11243185 A JP H11243185A
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potential
memory cell
control gate
cell
drain
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JP27735898A
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Koichi Yamada
光一 山田
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】書き込み及び消去の制御が容易な不揮発性半導
体メモリを提供する。 【解決手段】メモリセル１が書き込み状態で浮遊ゲート
ＦＧに電子が注入されている場合、チャネルＣＨはオフ
状態にあるので、制御ゲートＣＧとソースＳおよびドレ
インＤとの間の静電結合はほとんどなく、ワード線ＷＬ
を立ち上げてソースＳ，ドレインＤの電位を変化させて
も、制御ゲートＣＧの電位はほとんど変化しない。ま
た、メモリセル１が消去状態で浮遊ゲートＦＧから電子
が引き抜かれている場合、チャネルＣＨはオン状態にあ
るので、制御ゲートＣＧとソースＳおよびドレインＤと
の間に静電結合が生じ、ワード線ＷＬを立ち上げてソー
スＳ，ドレインＤの電位を変化させると、制御ゲートＣ
Ｇの電位もそれに応じて変化する。この制御ゲートＣＧ
の電位変化によりデータ値を判定することにより、過剰
消去を防止するために従来行っていた複雑な制御が必要
なくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リに係り、詳しくは、フラッシュメモリ等の不揮発性半
導体メモリに関するものである。
【０００２】
【従来の技術】近年の携帯電話、ディジタルスチルカメ
ラ等の小型情報機器の急速な普及に伴って、強誘電性メ
モリ（Ferro-electric Random Access Memory ）、ＥＰ
ＲＯＭ（Erasable and Programmable Read Only Memor
y）、ＥＥＰＲＯＭ（ElectricalErasable and Programm
able Read Only Memory ）、フラッシュメモリ等の電気
的に再書き込みが可能な不揮発性半導体メモリの需要が
ますます増大している。この中で、ＥＥＰＲＯＭは、消
去動作を電気的に行うことも可能であり、例えば製品出
荷後にファームウェアの更新を行ったり、撮像画像を繰
り返し記憶したりすることも容易にできる。フラッシュ
メモリは、フラッシュＥＥＰＲＯＭとも呼ばれ、チップ
全体もしくは所定ブロックを一括消去することが可能な
ＥＥＰＲＯＭである。フラッシュメモリのメモリセルは
１つのトランジスタから構成され、ＥＥＰＲＯＭと較べ
て高集積化が容易であるという利点を有する。
【０００３】図３に示すのは、フラッシュメモリのメモ
リセルを構成するセルトランジスタ３０の一例である。
このセルトランジスタ３０は、浮遊ゲートＦＧ、制御ゲ
ートＣＧと呼ばれる２つのゲート電極ＧＰが相互に積層
されたスタックゲート型と呼ばれるものである。
【０００４】セルトランジスタ３０へデータを書き込む
場合には、例えば、図４（ａ）に示すように、ビット線
ＢＬを介して選択するセルトランジスタ３０のソースＳ
に５Ｖ、ワード線ＷＬを介して制御ゲートＣＧに１２Ｖ
の電位が与えられる。この状態では、浮遊ゲートＦＧの
電位は持ち上げられ、ソースＳの近傍で生じたホットエ
レクトロンが浮遊ゲートＦＧへ注入される。尚、選択さ
れたセルトランジスタ３０に接続されていないビット線
ＢＬ、ワード線ＷＬ、各セルトランジスタ３０のドレイ
ンＤは共通のドレイン線ＤＬを介して０Ｖに設定され
る。
【０００５】浮遊ゲートＦＧに電子が注入されると、浮
遊ゲートＦＧが負に帯電することとなるため、ソースＳ
とドレインＤとの間に形成されるチャネルＣＨはオフの
状態となる。また、セルトランジスタ３０のデータを消
去する場合には、例えば、図４（ｂ）に示すように、ワ
ード線ＷＬを介して全てのセルトランジスタ３０の制御
ゲートが０Ｖに設定される共に、全てのビット線ＢＬ、
すなわち全てのセルトランジスタ３０のソースＳがオー
プン状態にされる。また、各セルトランジスタ３０のド
レインには、共通のドレイン線ＤＬを介して１５Ｖの電
位が与えられる。この状態では、ＦＮ（Fowler-Nordhei
m)トンネル電流によって、浮遊ゲートＦＧにある電子が
ドレインＤ側へ引き抜かれる。この消去動作は全ての又
は所定のブロックにあるセルトランジスタ３０に対して
一括して行われる。
【０００６】浮遊ゲートＦＧの電子が引き抜かれると、
浮遊ゲートＦＧは正に帯電することとなるため、ソース
ＳとドレインＤとの間に形成されるチャネルＣＨはオン
の状態となる。そして、セルトランジスタ３０からデー
タを読み出す場合には、例えば図４（ｃ）に示すよう
に、ビット線ＢＬを介して選択されたセルトランジスタ
３０のソースＳに２．５Ｖの電位が与えられ、ワード線
ＷＬを介して制御ゲートＣＧに５Ｖの電位が、共通のド
レイン線ＤＬを介してドレインＤに０Ｖの電位が与えら
れる。
【０００７】この読み出しの際に、セルトランジスタ３
０のソースＳからドレインＤに流れる電流は、当該セル
トランジスタ３０のチャネルＣＨがオンしているかオフ
しているかによってその大きさが変化する。すなわち、
チャネルＣＨがオンしている消去状態の方が、チャネル
ＣＨがオフしている書き込み状態よりもソースＳからド
レインＤに電流が流れやすい。従って、この電流の差を
ビット線ＢＬに接続されたセンスアンプで検出すれば、
メモリセルに記憶されたデータの値を読み出すことがで
きる。
【０００８】
【発明が解決しようとする課題】ところで、多くのセル
トランジスタ３０を有する実際のメモリチップでは、各
セルトランジスタ３０間で消去・書き込みの特性に微妙
にばらつきが生じてしまう。その結果、例えばデータの
消去を行うのに同じ電位を与えた場合でも、あるセルト
ランジスタ３０では消去に必要な電位に達しているの
に、他のセルトランジスタ３０では消去に必要な電位に
達していないというような状況が生じる。
【０００９】この場合、消去が行い難いセルトランジス
タ３０に合わせて、消去の行い易いセルトランジスタ３
０の電位を上げていくと、消去の行い易いセルトランジ
スタ３０の浮遊ゲートＦＧから電子が過剰に引き抜かれ
てしまい、常にチャネルＣＨがオンされてしまう。する
と、読み出し時に選択されていないセルトランジスタ３
０の電流によって誤読み出しが発生するという問題、い
わゆる過剰消去の問題が起こる。
【００１０】この問題を防止するために、これまでは、
以下の方法を行っていた。 データの書き込み時において、浮遊ゲートＦＧに電子
を注入する時間を調整して浮遊ゲートＦＧの電荷量を制
御し、浮遊ゲートＦＧに過剰な電子が注入されないよう
にする。また、データの消去時において、浮遊ゲートＦ
Ｇから電子を引き抜く時間を調整して浮遊ゲートの電荷
量を制御し、浮遊ゲートＦＧから過剰に電子が引き抜か
れないようにする。
【００１１】データの書き込み時において、書き込み
を一定時間行った後に、検証のための読み出し（ベリフ
ァイ読み出し）を行って浮遊ゲートＦＧに過剰な電子が
注入されていないか否かを確認し、この書き込みとベリ
ファイ読み出しとを繰り返し行うことで浮遊ゲートＦＧ
の電荷量を制御する。また、データの消去時において、
消去を一定時間行った後に、ベリファイ読み出しを行っ
て浮遊ゲートＦＧから過剰な電子が引き抜かれていない
か否かを確認し、この消去とベリファイ読み出しとを繰
り返し行うことで浮遊ゲートＦＧの電荷量を制御する。
【００１２】データの書き込み時において、書き込み
を行った後にベリファイ読み出しを行い、次に、ワード
線ＷＬおよびビット線ＢＬの電位を少し上昇させて再度
書き込みを行った後にベリファイ読み出しを行い、この
書き込みとベリファイ読み出しとを繰り返し行うことに
より、ワード線ＷＬおよびビット線ＢＬの電位を少しず
つ上昇させて書き込みを行うことで浮遊ゲートの電荷量
ＦＧを制御する。また、データの消去時において、消去
を行った後にベリファイ読み出しを行い、次に、共通の
ドレイン線ＤＬの電位を少し上昇させて再度消去を行っ
た後にベリファイ読み出しを行い、この消去とベリファ
イ読み出しとを繰り返し行うことにより、共通のドレイ
ン線ＤＬの電位を少しずつ上昇させて消去を行うことで
浮遊ゲートＦＧの電荷量を制御する。
【００１３】消去前にデータが書き込まれていないセ
ルトランジスタ３０にもデータを書き込んでおくことに
より、全てのセルトランジスタ３０の状態を書き込み状
態に揃えておいてから消去を行う。 上記〜の制御は複雑であるため、その制御回路の構
成が複雑になるという問題があった。また、複雑な制御
を行うためにメモリの動作速度が低下するという問題も
あった。
【００１４】ところで、近年、フラッシュメモリの集積
度を向上させるため、１つのメモリセルに消去状態と書
き込み状態の２値（＝１ビット）を記憶させるだけでな
く、３値以上を記憶させるようにした多値メモリが提案
されている。この多値メモリにおいても、過剰消去を防
止する必要がある。そのため、過剰消去にならない電圧
範囲でセルトランジスタ３０のしきい値電圧を制御しな
ければならず、狭い電圧範囲を複数に区分して各データ
値に対応させる必要があるため、当該しきい値電圧の制
御が難しいという問題があった。
【００１５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、書き込み及び消去の制
御が容易な不揮発性半導体メモリを提供することにあ
る。また、本発明の別の目的は、書き込み及び消去の制
御が容易で、メモリセルに３値以上の多値を記憶させる
ことが可能な不揮発性半導体メモリを提供することにあ
る。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、ビット線がメモリセルの制
御ゲートに接続されたことをその要旨とする。また、請
求項２に記載の発明は、メモリセルのソース、ドレイン
のどちらか一方又は両方にワード線が、制御ゲートにビ
ット線がそれぞれ接続されてなることをその要旨とす
る。
【００１７】また、請求項３に記載の発明は、ソース、
ドレイン、浮遊ゲート、及び制御ゲートを有するメモリ
セルと、複数配列された上記メモリセルを選択するため
のビット線、及びワード線とを具備し、上記メモリセル
のソース、ドレインのどちらか一方又は両方に上記ワー
ド線が、上記制御ゲートに上記ビット線がそれぞれ接続
されてなることをその要旨とする。
【００１８】また、請求項４に記載の発明は、上記請求
項１〜３のいずれか１項に記載の不揮発性半導体メモリ
において、上記ビット線に、上記制御ゲートの電位をセ
ンスするためのセンスアンプが接続されてなることをそ
の要旨とする。また、請求項５に記載の発明は、上記請
求項４に記載の不揮発性半導体メモリにおいて、一対の
ビット線のどちらか一方に接続されたメモリセルに対応
するダミーセルが、上記一対のビット線の他方に接続さ
れてなることをその要旨とする。
【００１９】また、請求項６に記載の発明は、上記請求
項５に記載の不揮発性半導体メモリにおいて、上記ダミ
ーセルは、上記ダミーセルの浮遊ゲートから電子が引き
抜かれた消去状態に設定されてなることをその要旨とす
る。また、請求項７に記載の発明は、上記請求項５又は
６に記載の不揮発性半導体メモリにおいて、上記一対の
ビット線が、上記メモリセルに接続されるローカルビッ
ト線と、上記センスアンプに接続されるグローバルビッ
ト線とをそれぞれ有し、上記ローカルビット線は上記グ
ローバルビット線を介して上記センスアンプに接続され
てなることをその要旨とする。
【００２０】また、請求項８に記載の発明は、上記請求
項５〜７のいずれか１項に記載の不揮発性半導体メモリ
において、上記ダミーセルの静電容量が、対応するメモ
リセルの静電容量に対応して設定されていることをその
要旨とする。また、請求項９に記載の発明は、上記請求
項５〜７のいずれか１項に記載の不揮発性半導体メモリ
において、上記ダミーセルが、対応するメモリセルと同
じ構造を有するものであり、上記メモリセルからデータ
を読み出す際に上記ダミーセルが接続されたローカルビ
ット線を含む複数のローカルビット線が上記センスアン
プに接続されてなることをその要旨とする。
【００２１】また、請求項１０に記載の発明は、上記請
求項５〜９のいずれか１項に記載の不揮発性半導体メモ
リにおいて、上記センスアンプが、上記メモリセル及び
ダミーセルのソース、ドレインのどちらか一方又は両方
の電位を変化させた場合に、上記ダミーセルの制御ゲー
トの電位を参照して、上記メモリセルの制御ゲートに生
じる電位をセンスするものであることをその要旨とす
る。
【００２２】また、請求項１１に記載の発明は、上記請
求項１〜１０のいずれか１項に記載の不揮発性半導体メ
モリにおいて、上記ワード線により上記メモリセルのソ
ース、ドレインのどちらか一方又は両方の電位を変化さ
せた時に、上記制御ゲートの電位が変化するか否かによ
って上記メモリセルが消去状態にあるか書き込み状態に
あるかを判別してなることをその要旨とする。
【００２３】上記請求項１〜１１のいずれか１項に記載
の不揮発性半導体メモリでは、メモリセルのソース、ド
レインのどちらか一方又は両方にワード線が、制御ゲー
トにビット線がそれぞれ接続されており、ソースとドレ
インとの間に流れる電流ではなく、上記ワード線の電位
を変化させた時に上記制御ゲートの電位が変化するか否
かによってデータの値が判別されるため、過剰消去の恐
れがなくなり、複雑な読み出し制御も必要なくなる。こ
のため、構成を簡素にしてコストを低減することができ
ると共に、動作速度を向上させることができる。
【００２４】また、請求項１２に記載の発明は、上記ビ
ット線により上記メモリセルの制御ゲートの電位を第１
の電位に設定した後に、上記ワード線により上記メモリ
セルのソース、ドレインのどちらか一方又は両方の電位
を変化させた時に、上記制御ゲートの電位が変化するか
否かによって上記メモリセルに書き込まれた上位ビット
のデータ値を判別し、上記ビット線により上記メモリセ
ルの制御ゲートの電位を第１の電位よりも高い第２の電
位に設定した後に、上記ワード線により上記メモリセル
のソース、ドレインのどちらか一方又は両方の電位を変
化させた時に、上記制御ゲートの電位が変化するか否か
によって上記メモリセルに書き込まれた下位ビットのデ
ータ値を判別してなる請求項１〜１０のいずれか１項に
記載の不揮発性半導体メモリをその要旨とする。
【００２５】従って、本発明によれば、ビット線の電位
を第１の電位と第２の電位との２回変化させることによ
り、メモリセルに書き込まれた上位ビットと下位ビット
とからなる多値データを容易に読み出すことができる。
また、請求項１３に記載の発明は、上記制御ゲートの電
位を第１の電位と第２の電位との中間の電位に設定した
後に、上記ワード線により上記メモリセルのソース、ド
レインのどちらか一方又は両方の電位を変化させた時
に、上記制御ゲートの電位が変化するか否かによって、
上記メモリセルに書き込まれた上位ビットと下位ビット
との中間ビットのデータ値を判別してなる請求項１２に
記載の不揮発性半導体メモリをその要旨とする。
【００２６】従って、本発明によれば、ビット線の電位
を第１の電位と第２の電位に加えてその中間の電位に多
数回変化させることにより、その変化回数に対応してメ
モリセルに書き込まれた複数ビットからなる多値データ
を容易に読み出すことができる。
【００２７】
【発明の実施の形態】（第１実施形態）以下、本発明を
具体化した第１実施形態を図面と共に説明する。図１
に、本実施形態の不揮発性半導体メモリで用いられるメ
モリセルの概略断面を示す。
【００２８】メモリセル１は、ソースＳ、ドレインＤ、
浮遊ゲートＦＧ、制御ゲートＣＧを備えている。浮遊ゲ
ートＦＧの周囲は絶縁膜によって囲まれ、浮遊ゲートＦ
Ｇは電気的に浮いた状態である。メモリセル１では、こ
の浮遊ゲートＦＧに電子が蓄積されているか否かによっ
て２値のデータが記憶される。すなわち、ソースＳとド
レインＤに挟まれたチャネルＣＨがオンされているかオ
フされているかでデータ値が判別される。
【００２９】本実施形態の不揮発性半導体メモリが、従
来のものと特に異なるのは、ソースＳとドレインＤとの
間に流れる電流の変化によりデータ値を判別するのでは
なく、制御ゲートＣＧの電位の変化によりデータ値を判
別する点である。すなわち、浮遊ゲートＦＧに電子が蓄
積されており、チャネルＣＨがオフしている場合には、
ソースＳやドレインＤの電位を変化させても、制御ゲー
トＣＧの電位はほとんど変化しない。
【００３０】逆に、浮遊ゲートＦＧから電子が引き抜か
れている場合には、チャネルＣＨがオンし、ソースＳと
ドレインＤとが導通状態となるので、ソースＳやドレイ
ンＤの電位を変化させれば、静電結合により制御ゲート
ＣＧの電位も変化する。この制御ゲートＣＧの電位変化
の有無をセンスするため、不揮発性半導体メモリでは、
メモリセル１のソースＳおよびドレインＤはワード線Ｗ
Ｌに、制御ゲートＣＧはビット線ＢＬにそれぞれ接続さ
れる。
【００３１】以下、本実施形態の不揮発性半導体メモリ
の詳細について説明する。ここで、図２はメモリセル１
を複数マトリクス状に配したメモリセルアレイＡＬの概
略構成を示す回路図である。セルアレイＡＬは、電気的
に互いに同等な一対のビット線（ビット線対）ＢＬ、Ｂ
ＬＢを差動式センスアンプ２について対称に配置した構
造（一般に、「開放形ビット線構造」と呼ばれる）を有
するものである。
【００３２】ビット線ＢＬとビット線ＢＬＢには同じ数
のメモリセル１が接続され、センスアンプ２はビット線
ＢＬ又はＢＬＢを介して各メモリセル１の制御ゲートＣ
Ｇの電位をセンスし各メモリセル１のデータ値を判別す
る。センスアンプ２によるデータ値の判別は、どちらか
一方のビット線ＢＬ又はＢＬＢに現れた信号電圧を、他
方のビット線ＢＬＢ又はＢＬに現れた参照電圧と比較す
ることによって行われる。
【００３３】センスアンプ２は、ビット線対ＢＬ及びＢ
ＬＢ間の差の電圧を増幅する。このため、信号電圧が参
照電圧より大きい場合には出力は正となり、例えばこれ
をデータ値「１」に対応させる。また、信号電圧が参照
電圧より小さい場合には出力は負となり、例えばこれを
データ値「０」に対応させる。
【００３４】この参照電圧は、通常信号電圧の最大と最
小の中間の値に設定される。この参照電圧をビット線Ｂ
Ｌ又はＢＬＢに発生させるために、読み出しされるメモ
リセル１と構造が類似したダミーセルＤＳが用いられ
る。このダミーセルＤＳは、例えばその静電容量が読み
出しされるメモリセル１の静電容量の１／２に設定され
たものである。ダミーセルＤＳは、消去状態に設定され
ており、出力される電圧は中間の値で常に一定である。
【００３５】また、ダミーセルＤＳは、ビット線ＢＬ又
はＢＬＢに接続された複数のメモリセル１に対応して、
対となるビット線ＢＬＢ又はＢＬ側に１個ずつ設けられ
る。そして、読み出しされるメモリセル１が選択された
ときに、対応するダミーセルＤＳがダミーワード線ＤＷ
Ｌを用いて同時に選択される。
【００３６】そして、ビット線ＢＬ又はＢＬＢは、セン
スアンプ２に直接接続されるグローバルビット線ＧＢＬ
又はＧＢＬＢと、各メモリセル１に直接接続されるロー
カルビット線ＬＢＬ又はＬＢＬＢとから構成される。グ
ローバルビット線ＧＢＬ又はＧＢＬＢは、複数のローカ
ルビット線ＬＢＬ又はＬＢＬＢとトランジスタＳＴを介
して接続されている。このトランジスタＳＴは、選択線
ＬＳＬの電位によってオン・オフされる。選択線ＬＳＬ
によってトランジスタＳＴがオンされたときに、複数あ
るローカルビット線ＬＢＬ又はＬＢＬＢのいずれかがグ
ローバルビット線ＧＢＬ又はＧＢＬＢを介して、センス
アンプ２に接続される。
【００３７】すなわち、セルデータの読み出しの際に
は、読み出す対象となっているメモリセル１が接続され
たローカルビット線ＬＢＬ又はＬＢＬＢ以外のローカル
ビット線ＬＢＬ又はＬＢＬＢは、トランジスタＳＴによ
ってグローバルビット線ＧＢＬ又はＧＢＬＢから切り離
されている。これは、読み出しの際のビット線ＢＬ又は
ＢＬＢ全体の静電容量をできるだけ低減しセンスの精度
を低下させないためである。
【００３８】このような不揮発性半導体メモリにおい
て、メモリセル１にデータを書き込む場合には、例えば
０Ｖの低電位がワード線ＷＬを介してソースＳ、ドレイ
ンＤ、基板に与えられる。また、選択線ＬＳＬによりト
ランジスタＳＴをオンして、対象となるメモリセル１が
接続される例えばローカルビット線ＬＢＬが選択され、
このローカルビット線ＬＢＬを介して、メモリセル１の
制御ゲートＣＧに例えば２０Ｖの高電位が与えられる。
この状態では、制御ゲートＣＧに与えられた電位によっ
て浮遊ゲートＦＧの電位も持ち上げられている。従っ
て、浮遊ゲートＦＧと０Ｖの基板との間に高電位差が生
じ、ＦＮトンネル電流により浮遊ゲートＦＧに電子が注
入される。浮遊ゲートＦＧに電子が注入されると、ソー
スＳとドレインＤとの間のチャネルＣＨがオフされる。
【００３９】また、メモリセル１のデータを消去する場
合には、ワード線ＷＬを介して対象となるメモリセル１
のソースＳ、ドレインＤ、基板に例えば２０Ｖの高電位
が与えられる。また、選択線ＬＳＬによりトランジスタ
ＳＴをオンして、対象となるメモリセル１が接続される
例えばローカルビット線ＬＢＬが選択され、このローカ
ルビット線ＬＢＬを介して、メモリセル１の制御ゲート
ＣＧに例えば０Ｖの低電位が与えられる。この状態で
は、ＦＮトンネル電流により浮遊ゲートＦＧから基板側
へ電子が引き抜かれるために、浮遊ゲートＦＧが正に帯
電し、ソースＳとドレインＤとの間のチャネルＣＨはオ
ンされる。
【００４０】そして、対象となるメモリセル１から記憶
されたデータの値を読み出す場合には、例えばワード線
ＷＬを介してソースＳおよびドレインＤの電位を０Ｖか
ら５Ｖに変化させる。このとき、ソースＳとドレインＤ
との間のチャネルＣＨがオンしているかオフしているか
によって制御ゲートＣＧの電位の変化量が異なる。
【００４１】対象となるメモリセル１が書き込み状態で
あって浮遊ゲートＦＧに電子が注入されている場合に
は、チャネルＣＨはオフ状態にあるので、制御ゲートＣ
ＧとソースＳおよびドレインＤとの間の静電結合はほと
んどなく、ワード線ＷＬを立ち上げてソースＳおよびド
レインＤの電位を変化させても、制御ゲートＣＧの電位
はほとんど変化しない。
【００４２】これに対し、対象となるメモリセル１が消
去状態にあって浮遊ゲートＦＧから電子が引き抜かれて
いる場合には、チャネルＣＨはオン状態にあるので、制
御ゲートＣＧとソースＳおよびドレインＤとの間に静電
結合が生じる。従って、この状態でワード線ＷＬを立ち
上げてソースＳおよびドレインＤの電位を変化させる
と、制御ゲートＣＧの電位もそれに応じて変化する。こ
の制御ゲートＣＧの電位の変化量は例えばローカルビッ
ト線ＬＢＬおよびグローバルビット線ＧＢＬを介してセ
ンスアンプ２に入力される。
【００４３】一方、セルデータの読み出しの際には、対
象となるメモリセル１と同時に、そのメモリセル１に対
応するダミーセルＤＳも選択される。すなわち、ダミー
ワード線ＤＷＬを介してダミーセルＤＳのソースＳおよ
びドレインＤに５Ｖの電位が与えられる。ダミーセルＤ
Ｓは、常に消去状態に設定されているので、ソースＳお
よびドレインＤの電位を変化させると、ダミーセルＤＳ
の制御ゲートＣＧの電位も変化する。ただし、このとき
の制御ゲートＣＧの電位変化は、ダミーセルＤＳの静電
容量がメモリセル１の静電容量の半分に設定されている
ため、その変化量も半分となる。このダミーセルＤＳの
制御ゲートＣＧの電位の変化量は例えばローカルビット
線ＬＢＬＢおよびグローバルビット線ＧＢＬＢを介して
センスアンプ２に入力される。
【００４４】従って、対象となるメモリセル１が書き込
み状態であって、その制御ゲートＣＧの電位が変化しな
い場合には、メモリセル１からビット線ＢＬを介してセ
ンスアンプ２に入力される信号電圧が、ダミーセルＤＳ
からビット線ＢＬＢを介して入力される参照電圧より小
さくなり、センスアンプ２から出力されるデータ値は
「０」となる。
【００４５】また、対象となるメモリセル１が消去状態
であって、その制御ゲートＣＧの電位が変化した場合に
は、メモリセル１からビット線ＢＬを介してセンスアン
プ２に入力される信号電圧が、ダミーセルＤＳからビッ
ト線ＢＬＢを介して入力される参照電圧より大きくな
り、センスアンプ２から出力されるデータ値は「１」と
なる。
【００４６】このように、本実施形態の不揮発性半導体
メモリでは、セルデータの判別に電流を使用せず、制御
ゲートＣＧの電位変化によって判定を行っている。この
ため、過剰消去を防止するため従来行っていた複雑な制
御（前記〜参照）が必要なくなる。従って、その制
御回路の構成を簡素化できる上に、不揮発性半導体メモ
リの動作速度を向上させることができる。
【００４７】尚、上記第１実施形態は以下のように変更
してもよく、その場合でも、第１実施形態と同様の作用
および効果を得ることができる。 （１）第１実施形態ではスタックゲート型のメモリセル
を備えた不揮発性半導体メモリについて本発明を適用し
たが、例えば、メモリセル１の絶縁膜を強誘電体膜に取
り替えた構造のメモリセルを備えた強誘電体メモリや他
のメモリに本発明を適用することも可能である。
【００４８】（２）第１実施形態ではセルアレイＡＬに
開放形ビット線構造を用いたが、電気的に互いに同等な
一対のビット線（ビット線対）ＢＬ、ＢＬＢを差動式セ
ンスアンプ２の一方にまとめて配置した構造（一般に、
「折り返し形ビット線構造」と呼ばれる）を有するセル
アレイＡＬを用いてもよい。
【００４９】（３）第１実施形態ではソースＳおよびド
レインＤの両方をワード線ＷＬに接続していたが、ソー
スＳおよびドレインＤのどちらか一方をワード線ＷＬに
接続するようにしてもよい。ソースＳおよびドレインＤ
のどちらか一方をワード線ＷＬに接続した場合でも、セ
ルデータの読み出しの際、チャネルＣＨの有無に応じて
制御ゲートＣＧの電位を変化させることが可能である。
【００５０】（４）第１実施形態ではセンスアンプ２に
参照電圧を入力するために、ダミーセルＤＳの静電容量
をメモリセル１の静電容量の１／２に設定したが、参照
電圧に応じてダミーセルＤＳの静電容量をメモリセル１
の静電容量の１／２以外の値（例えば１／３等）に変更
してもよい。つまり、正確な読み出しのために十分なマ
ージンを得るには、メモリセル１からビット線ＢＬ，Ｂ
ＬＢを介してセンスアンプ２に入力される信号電圧の変
化範囲のほぼ中間の値に参照電圧を設定することが望ま
しい。ここで、ビット線ＬＢＬ，ＧＢＬに寄生静電容量
が存在せず、メモリセル１の静電容量にバラツキがない
場合には、ダミーセルＤＳの静電容量をメモリセル１の
静電容量の１／２に設定することで、参照電圧が前記信
号電圧の変化範囲の中間の値になる。しかし、ビット線
ＬＢＬ，ＧＢＬに寄生容量が存在する場合や、メモリセ
ル１の静電容量にバラツキがある場合には、その寄生容
量やバラツキに対応してダミーセルＤＳの静電容量を調
節することにより、参照電圧を前記信号電圧の変化範囲
のほぼ中間の値にすることができる。
【００５１】（５）ダミーセルＤＳの構造をメモリセル
１と全く同じにしてもよい。例えばローカルビット線Ｌ
ＢＬに接続されたメモリセル１からデータが読み出され
る場合には、ダミーセルＤＳが接続されたローカルビッ
ト線ＬＢＬＢを含む複数のローカルビット線ＬＢＬＢが
センスアンプ２に接続される。この場合、ダミーセルＤ
Ｓ単体の静電容量は同じであっても、接続するローカル
ビット線ＬＢＬＢの本数によってグローバルビット線Ｇ
ＢＬＢに結合する静電容量を変化させることができる。
この静電容量を調整することによって、参照電圧を例え
ば信号電圧の最大と最小との中間の値に設定すればよ
い。メモリセル１とダミーセルＤＳの構造を同一にする
ことによってプロセスを容易にし歩留りを向上させるこ
とができる。
【００５２】（６）第１実施形態では選択された１つの
メモリセル１からデータを読み出す場合について説明し
たが、複数のメモリセル１から同時にデータを読みだす
ことも可能である。ワード線ＷＬを選択すると、そのワ
ード線ＷＬに接続された全てのメモリセル１の制御ゲー
トＣＧの電位が変化する。従って、グローバルビット線
ＧＢＬ又はＧＢＬＢ毎に設けられたセンスアンプ２を複
数同時に動作させれば、ＤＲＡＭのページモードのよう
に、一列分のメモリセル１のデータを一括して読み出す
ことも可能となる。
【００５３】（第２実施形態）次に、本発明を具体化し
た第２実施形態を図面と共に説明する。尚、本第２実施
形態において、第１実施形態と同じ構成部材については
符号を等しくしてその詳細な説明を省略する。
【００５４】本第２実施形態は、第１実施形態の不揮発
性半導体メモリにおいて、１つのメモリセル１に消去状
態と書き込み状態の２値（＝１ビット）を記憶させるだ
けでなく、３値以上を記憶させるようにした多値メモリ
を実現するものである。本第２実施形態の不揮発性半導
体メモリにおけるメモリセル１およびセルアレイＡＬの
構成については、第１実施形態と同じである。
【００５５】本第２実施形態において、メモリセル１に
データを書き込む場合には、浮遊ゲートＦＧに注入する
電荷量を制御することにより、しきい値電圧を制御す
る。ここで、浮遊ゲートＦＧに注入する電荷量を制御す
るには、以下の方法を用いればよい。
【００５６】［１］浮遊ゲートＦＧに電子を注入する時
間を調整することにより、浮遊ゲートＦＧの電荷量を制
御する。つまり、浮遊ゲートＦＧに電子を注入する時間
が長くなるほど、浮遊ゲートＦＧに蓄積される電荷量が
大きくなる。 ［２］浮遊ゲートＦＧに電子を一定時間注入した後に、
検証のための読み出し（ベリファイ読み出し）を行い、
この電子の注入とベリファイ読み出しとを繰り返し行う
ことより、浮遊ゲートＦＧの電荷量を制御する。
【００５７】［３］浮遊ゲートＦＧに電子を一定時間注
入した後にベリファイ読み出しを行い、次に、ビット線
ＢＬ，ＬＢＬの電位を少し上昇させて再度電子を注入し
た後にベリファイ読み出しを行い、この電子の注入とベ
リファイ読み出しとを繰り返し行うことにより、ビット
線ＢＬ，ＬＢＬの電位を少しずつ上昇させて電子の注入
を行うことにより、浮遊ゲートＦＧの電荷量を制御す
る。
【００５８】このようにして、データの書き込み時に、
浮遊ゲートＦＧに注入する電荷量を制御することによ
り、メモリセル１にデータ値「１１」が書き込まれた場
合のしきい値電圧を例えば０Ｖ以下、データ値「０１」
が書き込まれた場合のしきい値電圧を例えば２〜３Ｖ、
データ値「００」が書き込まれた場合のしきい値電圧を
例えば６Ｖ以上に制御する。
【００５９】以下、各データ値「１１」「０１」「０
０」毎の読み出し動作について説明する。 《データ値「１１」を読み出す場合》対象となるメモリ
セル１にデータ値「１１」が書き込まれている場合、し
きい値電圧は０Ｖ以下になっている。メモリセル１のし
きい値電圧が０Ｖ以下の状態は、常にチャネルＣＨがオ
ンしている過剰消去の状態である。
【００６０】読み出し時には、まず、上位１ビットのデ
ータ値を読み出し、次に、下位１ビットのデータ値を読
み出す。上位１ビットのデータ値を読み出すには、ま
ず、ビット線ＢＬを介して制御ゲートＣＧを０Ｖに予め
設定（プリチャージ）し、次に、ビット線ＢＬを０Ｖの
ままオープン状態にする。このとき、メモリセル１のし
きい値電圧は０Ｖ以下であるため、チャネルＣＨはオン
状態にあり、制御ゲートＣＧとソースＳおよびドレイン
Ｄとの間に静電結合が生じる。
【００６１】そして、ワード線ＷＬを介してソースＳお
よびドレインＤを０Ｖから５Ｖに立ち上げてソースＳお
よびドレインＤの電位を変化させると、メモリセル１の
制御ゲートＣＧの電位ＶCGMもそれに応じて変化し、式
（１）に示す値になる。この制御ゲートＣＧの電位ＶCG
Mは、例えばローカルビット線ＬＢＬおよびグローバル
ビット線ＧＢＬを介してセンスアンプ２に入力される。 ＶCGM＝０＋α ………（式１） α＝５×Ｃ１／Ｃ２ ………（式２） Ｃ１：メモリセル１の制御ゲートＣＧとソースＳおよび
ドレインＤとの間に生じる静電結合による静電容量 Ｃ２：ビット線ＢＬの静電容量 一方、セルデータの読み出しの際には、対象となるメモ
リセル１と同時に、そのメモリセル１に対応するダミー
セルＤＳも選択される。そして、ダミーワード線ＤＷＬ
を介してダミーセルＤＳのソースＳおよびドレインＤを
０Ｖから５Ｖに立ち上げてソースＳおよびドレインＤの
電位を変化させると、ダミーセルＤＳの制御ゲートＣＧ
の電位ＶCGDもそれに応じて変化し、式（３）に示す値
になる。ここで、ダミーセルＤＳの静電容量がメモリセ
ル１の静電容量の半分に設定されている場合、式（５）
に示すように、式（４）に示すβは式（３）に示すαの
１／２の値になる。そして、制御ゲートＣＧの電位ＶCG
Dは、例えばローカルビット線ＬＢＬＢおよびグローバ
ルビット線ＧＢＬＢを介してセンスアンプ２に入力され
る。 ＶCGD＝０＋β ………（式３） β＝５×Ｃ３／Ｃ２ ………（式４） β＝α／２ ………（式５） Ｃ３：ダミーセルＤＳの制御ゲートＣＧとソースＳおよ
びドレインＤとの間に生じる静電結合による静電容量 そして、センスアンプ２において各電位ＶCGM，ＶCGDを
比較する。その結果、電位ＶCGMが電位ＶCGDよりα／２
分だけ大きいため、上位１ビットのデータ値「１」が得
られる。
【００６２】次に、下位１ビットのデータ値を読み出
す。まず、ビット線ＢＬを介して制御ゲートＣＧを５Ｖ
に予め設定（プリチャージ）し、続いて、ビット線ＢＬ
を５Ｖのままオープン状態にする。このとき、メモリセ
ル１のしきい値電圧は０Ｖ以下であるため、チャネルＣ
Ｈはオン状態にあり、制御ゲートＣＧとソースＳおよび
ドレインＤとの間に静電結合が生じる。
【００６３】そして、ワード線ＷＬを介してソースＳお
よびドレインＤを０Ｖから５Ｖに立ち上げてソースＳお
よびドレインＤの電位を変化させると、メモリセル１の
制御ゲートＣＧの電位ＶCGMもそれに応じて変化し、式
（６）に示す値になる。この制御ゲートＣＧの電位ＶCG
Mは、例えばローカルビット線ＬＢＬおよびグローバル
ビット線ＧＢＬを介してセンスアンプ２に入力される。 ＶCGM＝５＋α ………（式６） 一方、ダミーワード線ＤＷＬを介してダミーセルＤＳの
ソースＳおよびドレインＤを０Ｖから５Ｖに立ち上げて
ソースＳおよびドレインＤの電位を変化させると、ダミ
ーセルＤＳの制御ゲートＣＧの電位ＶCGDもそれに応じ
て変化し、式（７）に示す値になる。この制御ゲートＣ
Ｇの電位ＶCGDは、例えばローカルビット線ＬＢＬＢお
よびグローバルビット線ＧＢＬＢを介してセンスアンプ
２に入力される。 ＶCGD＝５＋β＝５＋α／２ ………（式７） そして、センスアンプ２において各電位ＶCGM，ＶCGDを
比較する。その結果、電位ＶCGMが電位ＶCGDよりα／２
分だけ大きいため、下位１ビットのデータ値「１」が得
られる。
【００６４】《データ値「０１」を読み出す場合》対象
となるメモリセル１にデータ値「０１」が書き込まれて
いる場合、しきい値電圧は２〜３Ｖになっている。メモ
リセル１のしきい値電圧が２〜３Ｖの状態は、通常の消
去状態である。
【００６５】まず、上位１ビットのデータ値を読み出
す。ビット線ＢＬを介して制御ゲートＣＧを０Ｖに予め
設定し、次に、ビット線ＢＬを０Ｖのままオープン状態
にする。このとき、メモリセル１のしきい値電圧は２〜
３Ｖであるため、チャネルＣＨはオフ状態にあり、制御
ゲートＣＧとソースＳおよびドレインＤとの間に静電結
合はほとんどなく、静電容量Ｃ１はほぼ０になる。
【００６６】そして、ワード線ＷＬを介してソースＳお
よびドレインＤを０Ｖから５Ｖに立ち上げてソースＳお
よびドレインＤの電位を変化させると、メモリセル１の
制御ゲートＣＧの電位ＶCGMもそれに応じて変化し、式
（１）に示す値になる。但し、静電容量Ｃ１はほぼ０で
あるため、式（２）よりαは０になり、式（１）より電
位ＶCGMも０となる。
【００６７】一方、ダミーワード線ＤＷＬを介してダミ
ーセルＤＳのソースＳおよびドレインＤを０Ｖから５Ｖ
に立ち上げてソースＳおよびドレインＤの電位を変化さ
せると、ダミーセルＤＳの制御ゲートＣＧの電位ＶCGD
もそれに応じて変化し、式（３）に示す値になる。ここ
で、静電容量Ｃ３は０ではないため、式（４）よりβは
０より大きくなる。そして、センスアンプ２において各
電位ＶCGM，ＶCGDを比較する。その結果、電位ＶCGMが
電位ＶCGDよりβ分だけ小さいため、上位１ビットのデ
ータ値「０」が得られる。
【００６８】次に、下位１ビットのデータ値を読み出
す。ビット線ＢＬを介して制御ゲートＣＧを５Ｖに予め
設定し、続いて、ビット線ＢＬを５Ｖのままオープン状
態にする。このとき、メモリセル１のしきい値電圧は２
〜３Ｖであるため、チャネルＣＨはオン状態にあり、制
御ゲートＣＧとソースＳおよびドレインＤとの間に静電
結合が生じる。
【００６９】そして、ワード線ＷＬを介してソースＳお
よびドレインＤを０Ｖから５Ｖに立ち上げてソースＳお
よびドレインＤの電位を変化させると、メモリセル１の
制御ゲートＣＧの電位ＶCGMもそれに応じて変化し、式
（６）に示す値になる。一方、ダミーワード線ＤＷＬを
介してダミーセルＤＳのソースＳおよびドレインＤを０
Ｖから５Ｖに立ち上げてソースＳおよびドレインＤの電
位を変化させると、ダミーセルＤＳの制御ゲートＣＧの
電位ＶCGDもそれに応じて変化し、式（７）に示す値に
なる。
【００７０】そして、センスアンプ２において各電位Ｖ
CGM，ＶCGDを比較する。その結果、電位ＶCGMが電位ＶC
GDよりα／２分だけ大きいため、下位１ビットのデータ
値「１」が得られる。 《データ値「００」を読み出す場合》対象となるメモリ
セル１にデータ値「００」が書き込まれている場合、し
きい値電圧は６Ｖ以上になっている。メモリセル１のし
きい値電圧が６Ｖ以上の状態は、通常の書き込み状態で
ある。
【００７１】まず、上位１ビットのデータ値を読み出
す。ビット線ＢＬを介して制御ゲートＣＧを０Ｖに予め
設定し、次に、ビット線ＢＬを０Ｖのままオープン状態
にする。このとき、メモリセル１のしきい値電圧は６Ｖ
以上であるため、チャネルＣＨはオフ状態にあり、制御
ゲートＣＧとソースＳおよびドレインＤとの間に静電結
合はほとんどなく、静電容量Ｃ１はほぼ０になる。
【００７２】そして、ワード線ＷＬを介してソースＳお
よびドレインＤを０Ｖから５Ｖに立ち上げてソースＳお
よびドレインＤの電位を変化させると、メモリセル１の
制御ゲートＣＧの電位ＶCGMもそれに応じて変化し、式
（１）に示す値になる。但し、静電容量Ｃ１はほぼ０で
あるため、式（２）よりαは０になり、式（１）より電
位ＶCGMも０となる。
【００７３】一方、ダミーワード線ＤＷＬを介してダミ
ーセルＤＳのソースＳおよびドレインＤを０Ｖから５Ｖ
に立ち上げてソースＳおよびドレインＤの電位を変化さ
せると、ダミーセルＤＳの制御ゲートＣＧの電位ＶCGD
もそれに応じて変化し、式（３）に示す値になる。ここ
で、静電容量Ｃ３は０ではないため、式（４）よりβは
０より大きくなる。
【００７４】そして、センスアンプ２において各電位Ｖ
CGM，ＶCGDを比較する。その結果、電位ＶCGMが電位ＶC
GDよりβ分だけ小さいため、上位１ビットのデータ値
「０」が得られる。次に、下位１ビットのデータ値を読
み出す。
【００７５】ビット線ＢＬを介して制御ゲートＣＧを５
Ｖに予め設定し、次に、ビット線ＢＬを５Ｖのままオー
プン状態にする。このとき、メモリセル１のしきい値電
圧は６Ｖ以上であるため、チャネルＣＨはオフ状態にあ
り、制御ゲートＣＧとソースＳおよびドレインＤとの間
に静電結合はほとんどなく、静電容量Ｃ１はほぼ０にな
る。
【００７６】そして、ワード線ＷＬを介してソースＳお
よびドレインＤを０Ｖから５Ｖに立ち上げてソースＳお
よびドレインＤの電位を変化させると、メモリセル１の
制御ゲートＣＧの電位ＶCGMもそれに応じて変化し、式
（６）に示す値になる。但し、静電容量Ｃ１はほぼ０で
あるため、式（２）よりαは０になり、式（６）より電
位ＶCGMも０となる。
【００７７】一方、ダミーワード線ＤＷＬを介してダミ
ーセルＤＳのソースＳおよびドレインＤを０Ｖから５Ｖ
に立ち上げてソースＳおよびドレインＤの電位を変化さ
せると、ダミーセルＤＳの制御ゲートＣＧの電位ＶCGD
もそれに応じて変化し、式（７）に示す値になる。ここ
で、静電容量Ｃ３は０ではないため、式（４）よりβは
０より大きくなる。
【００７８】そして、センスアンプ２において各電位Ｖ
CGM，ＶCGDを比較する。その結果、電位ＶCGMが電位ＶC
GDよりβ分だけ小さいため、下位１ビットのデータ値
「０」が得られる。このように、本第２実施形態の不揮
発性半導体メモリによれば、ビット線ＢＬの電位を０Ｖ
と５Ｖの２回変化させることにより、１つのメモリセル
１に書き込まれた３値のデータ値（「１１」「０１」
「００」）を容易に読み出すことができる。
【００７９】尚、本発明は上記第２実施形態に限定され
るものではなく、本発明の主旨を逸脱しない範囲におい
て適宜変更を加えてもよく、例えば、ビット線ＢＬの電
位を変化させる０Ｖと５Ｖの中間の電位を設定し、その
電位を含めてビット線電位を３回以上変化させることに
より、１つのメモリセル１に書き込まれた４値以上のデ
ータ値を容易に読み出すことができる。また、上記第２
実施形態において、しきい値電圧が例えば８Ｖ以上の過
剰書き込みの状態にデータ値「００」を対応させるよう
にしてもよい。
【００８０】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下に記載する。 （イ）ビット線が、センスアンプを中心に対称に配置さ
れた互いに電気的に同等な一対のビット線である請求項
４に記載の不揮発性半導体メモリ。
【００８１】（ロ）一対のビット線のどちらか一方に接
続されたメモリセルと当該メモリセルに対応するダミー
セルとが同時に選択されてなる請求項５〜１０のいずれ
か１項に記載の不揮発性半導体メモリ。 （ハ）ダミーセルの静電容量が、対応するメモリセルの
ほぼ１／２の静電容量に設定されてなる請求項８に記載
の不揮発性半導体メモリ。
【００８２】（ニ）センスアンプによるセルデータ読み
出し時に、選択されたメモリセルが接続されるグローバ
ルビット線から、当該メモリセルが接続されたローカル
ビット線以外のローカルビット線が切り離されてなる請
求項７〜９のいずれか１項に記載の不揮発性半導体メモ
リ。
【００８３】（ホ）ビット線を低電位に、ワード線を高
電位に設定して、当該メモリセルの浮遊ゲートから電子
を引き抜く消去動作を行う請求項１〜１３のいずれか１
項に記載の不揮発性半導体メモリ。 （ヘ）ビット線を高電位に、ワード線を低電位に設定し
て、当該メモリセルの浮遊ゲートへ電子を注入する書き
込み動作を行う請求項１〜１３のいずれか１項に記載の
不揮発性半導体メモリ。
【００８４】（ト）メモリセルの浮遊ゲートへの電子の
注入および浮遊ゲートからの電子の引き抜きは、浮遊ゲ
ートとソース・ドレイン領域との間に設けられた絶縁膜
を介したＦＮ（fowler-nordheim)トンネル電流により行
われてなる請求項１〜１３のいずれか１項に記載の不揮
発性半導体メモリ。
【００８５】（チ）メモリセルが、スタックゲート型ト
ランジスタである請求項１〜１３のいずれか１項に記載
の不揮発性半導体メモリ。 （リ）各ビット線毎に設けられたセンスアンプにより、
選択されるワード線に接続された複数のメモリセルから
一括してデータが読み出されてなる請求項４〜１０のい
ずれか１項に記載の不揮発性半導体メモリ。
【００８６】（ヌ）メモリセルの浮遊ゲートと制御ゲー
トとの間に形成される絶縁膜に強誘電体材料が用いられ
てなる請求項１〜１３のいずれか１項に記載の不揮発性
半導体メモリ。 （ル）センスアンプとビット線とを全て切り離してなる
請求項１〜１３のいずれか１項に記載の不揮発性半導体
メモリ。
【図面の簡単な説明】
【図１】本発明を具体化した第１および第２実施形態の
不揮発性半導体メモリに用いられるセルトランジスタの
断面構造を示す概略断面図。
【図２】第１および第２実施形態の不揮発性半導体メモ
リのメモリセルアレイを示す要部回路図。
【図３】従来のセルトランジスタの断面構造を示す概略
断面図。
【図４】従来のメモリセルの動作を説明するための要部
回路図。
【符号の説明】
１…セルトランジスタ（メモリセル） ２…センスアンプ Ｓ…ソース Ｄ…ドレイン ＣＨ…チャネル ＦＧ…浮遊ゲート ＣＧ…制御ゲート

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 ビット線がメモリセルの制御ゲートに接
    続された不揮発性半導体メモリ。
  2. 【請求項２】 メモリセルのソース，ドレインのどちら
    か一方又は両方にワード線が，制御ゲートにビット線が
    それぞれ接続されてなる不揮発性半導体メモリ。
  3. 【請求項３】 ソース，ドレイン，浮遊ゲート，制御ゲ
    ートを有するメモリセ ルと、複数配列された上記メモリセルを選択するための
    ビット線およびワード線とを具備し、 上記メモリセルのソース，ドレインのどちらか一方又は
    両方に上記ワード線が、上記制御ゲートに上記ビット線
    がそれぞれ接続されてなる不揮発性半導体メモリ。
  4. 【請求項４】 上記ビット線に、上記制御ゲートの電位
    をセンスするためのセンスアンプが接続されてなる請求
    項１〜３のいずれか１項に記載の不揮発性半導体メモ
    リ。
  5. 【請求項５】 一対のビット線のどちらか一方に接続さ
    れたメモリセルに対応するダミーセルが、上記一対のビ
    ット線の他方に接続されてなる請求項４に記載の不揮発
    性半導体メモリ。
  6. 【請求項６】 上記ダミーセルは、上記ダミーセルの浮
    遊ゲートから電子が引き抜かれた消去状態に設定されて
    なる請求項５に記載の不揮発性半導体メモリ。
  7. 【請求項７】 上記一対のビット線が、上記メモリセル
    に接続されるローカルビット線と、上記センスアンプに
    接続されるグローバルビット線とをそれぞれ有し、上記
    ローカルビット線は上記グローバルビット線を介して上
    記センスアンプに接続されてなる請求項５又は６に記載
    の不揮発性半導体メモリ。
  8. 【請求項８】 上記ダミーセルの静電容量が、対応する
    メモリセルの静電容量に対応して設定されている請求項
    ５〜７のいずれか１項に記載の不揮発性半導体メモリ。
  9. 【請求項９】 上記ダミーセルが、対応するメモリセル
    と同じ構造を有するものであり、上記メモリセルからデ
    ータを読み出す際に上記ダミーセルが接続されたローカ
    ルビット線を含む複数のローカルビット線が上記センス
    アンプに接続されてなる請求項５〜７のいずれか１項に
    記載の不揮発性半導体メモリ。
  10. 【請求項１０】 上記センスアンプが、上記メモリセル
    およびダミーセルのソース、ドレインのどちらか一方又
    は両方の電位を変化させた場合に、上記ダミーセルの制
    御ゲートの電位を参照して、上記メモリセルの制御ゲー
    トに生じる電位をセンスするものである請求項５〜９の
    いずれか１項に記載の不揮発性半導体メモリ。
  11. 【請求項１１】 上記ワード線により上記メモリセルの
    ソース、ドレインのどちらか一方又は両方の電位を変化
    させた時に、上記制御ゲートの電位が変化するか否かに
    よって上記メモリセルが消去状態にあるか書き込み状態
    にあるかを判別してなる請求項１〜１０のいずれか１項
    に記載の不揮発性半導体メモリ。
  12. 【請求項１２】 上記ビット線により上記メモリセルの
    制御ゲートの電位を第１の電位に設定した後に、上記ワ
    ード線により上記メモリセルのソース、ドレインのどち
    らか一方又は両方の電位を変化させた時に、上記制御ゲ
    ートの電位が変化するか否かによって上記メモリセルに
    書き込まれた上位ビットのデータ値を判別し、上記ビッ
    ト線により上記メモリセルの制御ゲートの電位を第１の
    電位よりも高い第２の電位に設定した後に、上記ワード
    線により上記メモリセルのソース、ドレインのどちらか
    一方又は両方の電位を変化させた時に、上記制御ゲート
    の電位が変化するか否かによって上記メモリセルに書き
    込まれた下位ビットのデータ値を判別してなる請求項１
    〜１０のいずれか１項に記載の不揮発性半導体メモリ。
  13. 【請求項１３】 上記制御ゲートの電位を第１の電位と
    第２の電位との中間の電位に設定した後に、上記ワード
    線により上記メモリセルのソース、ドレインのどちらか
    一方又は両方の電位を変化させた時に、上記制御ゲート
    の電位が変化するか否かによって、上記メモリセルに書
    き込まれた上位ビットと下位ビットとの中間ビットのデ
    ータ値を判別してなる請求項１２に記載の不揮発性半導
    体メモリ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014175480A (ja) * 2013-03-08 2014-09-22 Toshiba Corp 不揮発性半導体記憶装置

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7031214B2 (en) * 1999-01-14 2006-04-18 Silicon Storage Technology, Inc. Digital multilevel memory system having multistage autozero sensing
US6944056B2 (en) * 2001-04-02 2005-09-13 Renesas Technology Corp. Semiconductor non-volatile storage device
US6798693B2 (en) * 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP4599059B2 (ja) * 2001-09-18 2010-12-15 キロパス テクノロジー インコーポレイテッド 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ
US6700151B2 (en) * 2001-10-17 2004-03-02 Kilopass Technologies, Inc. Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric
US6992925B2 (en) * 2002-04-26 2006-01-31 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor and having counter-doped poly and buried diffusion wordline
US6777757B2 (en) * 2002-04-26 2004-08-17 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor
US6940751B2 (en) * 2002-04-26 2005-09-06 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor and having variable gate oxide breakdown
US6898116B2 (en) * 2002-04-26 2005-05-24 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor having a buried N+ connection
US7031209B2 (en) * 2002-09-26 2006-04-18 Kilopass Technology, Inc. Methods and circuits for testing programmability of a semiconductor memory cell and memory array using a breakdown phenomenon in an ultra-thin dielectric
US7042772B2 (en) * 2002-09-26 2006-05-09 Kilopass Technology, Inc. Methods and circuits for programming of a semiconductor memory cell and memory array using a breakdown phenomenon in an ultra-thin dielectric
US6791891B1 (en) 2003-04-02 2004-09-14 Kilopass Technologies, Inc. Method of testing the thin oxide of a semiconductor memory cell that uses breakdown voltage
US6721204B1 (en) * 2003-06-17 2004-04-13 Macronix International Co., Ltd. Memory erase method and device with optimal data retention for nonvolatile memory
US6924664B2 (en) * 2003-08-15 2005-08-02 Kilopass Technologies, Inc. Field programmable gate array
US7064973B2 (en) * 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
US6972986B2 (en) * 2004-02-03 2005-12-06 Kilopass Technologies, Inc. Combination field programmable gate array allowing dynamic reprogrammability and non-votatile programmability based upon transistor gate oxide breakdown
US20050218929A1 (en) * 2004-04-02 2005-10-06 Man Wang Field programmable gate array logic cell and its derivatives
US8767433B2 (en) 2004-05-06 2014-07-01 Sidense Corp. Methods for testing unprogrammed OTP memory
JP4981661B2 (ja) 2004-05-06 2012-07-25 サイデンス コーポレーション 分割チャネルアンチヒューズアレイ構造
US9123572B2 (en) 2004-05-06 2015-09-01 Sidense Corporation Anti-fuse memory cell
US8735297B2 (en) 2004-05-06 2014-05-27 Sidense Corporation Reverse optical proximity correction method
US7755162B2 (en) 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
US7511982B2 (en) * 2004-05-06 2009-03-31 Sidense Corp. High speed OTP sensing scheme
US7164290B2 (en) * 2004-06-10 2007-01-16 Klp International, Ltd. Field programmable gate array logic unit and its cluster
US20050275427A1 (en) * 2004-06-10 2005-12-15 Man Wang Field programmable gate array logic unit and its cluster
US7135886B2 (en) * 2004-09-20 2006-11-14 Klp International, Ltd. Field programmable gate arrays using both volatile and nonvolatile memory cell properties and their control
US7193436B2 (en) * 2005-04-18 2007-03-20 Klp International Ltd. Fast processing path using field programmable gate array logic units
EP1901308A1 (en) * 2006-09-15 2008-03-19 STMicroelectronics S.r.l. Improved nand flash memory with reduced programming disturbance
KR100882841B1 (ko) * 2007-06-19 2009-02-10 삼성전자주식회사 읽기 디스터번스로 인한 비트 에러를 검출할 수 있는메모리 시스템 및 그것의 읽기 방법
US9471418B2 (en) 2007-06-19 2016-10-18 Samsung Electronics Co., Ltd. Memory system that detects bit errors due to read disturbance and methods thereof
US9413349B1 (en) 2015-04-01 2016-08-09 Qualcomm Incorporated High-K (HK)/metal gate (MG) (HK/MG) multi-time programmable (MTP) switching devices, and related systems and methods
TWI606448B (zh) 2015-07-29 2017-11-21 國立交通大學 介電質熔絲型記憶電路及其操作方法
GB201907540D0 (en) 2019-05-29 2019-07-10 Univ Of Lancaster Improvements relating to electronic memory devices

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5237534A (en) * 1989-04-27 1993-08-17 Kabushiki Kaisha Toshiba Data sense circuit for a semiconductor nonvolatile memory device
JP3375087B2 (ja) * 1991-10-21 2003-02-10 ローム株式会社 半導体記憶装置およびその記憶情報読出方法
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
JP2930168B2 (ja) * 1992-10-09 1999-08-03 シャープ株式会社 強誘電体メモリ装置の駆動方法
US5694356A (en) * 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
US5856944A (en) * 1995-11-13 1999-01-05 Alliance Semiconductor Corporation Self-converging over-erase repair method for flash EPROM
EP0786779B1 (en) * 1996-01-24 2004-07-28 STMicroelectronics S.r.l. Erase voltage control circuit for an electrically erasable non-volatile memory cell
KR100226769B1 (ko) * 1996-11-19 1999-10-15 김영환 다중 비트 셀의 데이타 센싱장치 및 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014175480A (ja) * 2013-03-08 2014-09-22 Toshiba Corp 不揮発性半導体記憶装置

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