JP4599059B2 - 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ - Google Patents
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を与えないようにするかについての一例が田村らによる2001年6月19日発行の特許文献4に開示されている。田村らは、一の実施形態においてpチャネルMOSトランジスタと直列接続され、別の実施形態においてnチャネルMOSトランジスタと直列接続されたアンチフューズを有するアンチフューズ回路を開示している。アンチフューズをアンチフューズ回路の形成に通常必要な膜形成プロセスを追加することなく形成するが、田村らは別の問題に遭遇している。アンチフューズが一旦短絡してしまうと、それに直列接続されたトランジスタはトランジスタの二酸化シリコン層をブレークダウンさせるのに十分な高電圧に晒される。田村らは、第1のトランジスタがブレークダウン電位に晒されるのを回避するために回路に別のトランジスタを付加することを示している。
いては、行ラインの内の1つの選択ラインに第1電圧を印加して、選択行ラインに接続されるゲートを有するMOS電界効果トランジスタの各々をオンにする工程と、列ラインの内の一の選択ラインに第2電圧を印加する工程と、少なくとも一つのソースラインに第3電圧を印加する工程とを備える。第2電圧及び第3電圧により、選択行ライン及び選択列ラインに接続されるメモリセルの超薄膜誘電体に、メモリセルの超薄膜誘電体をブレークダウンさせるのに十分な電位差を生じさせる。
17と、114,118と、125,121と、126,122と、127,123と、128,124と、131,135と、132,136と、133,137と、134,138と、145,141と、146,142と、147,143と、148,144とから形成される。
ジスタ121は次の方法によりpウェル活性領域313に形成される。
511のゲート端子はソースラインS1に接続される。図1に示す他のメモリセルは同様のハーフトランジスタ−トランジスタの組み512,516と、513,517と、514,518と、521,525と、522,526と、523,527と、524,528と、531,535と、532,536と、533,537と、534,538と、541,545と、542,546と、543,547と、544,548とにより形成される。
図6はメモリアレイ500の一部の部分レイアウト図600を示し、そして図7は例示としてのMOS集積回路700の断面を示し、この断面により、図5のレイアウト図に従ってトランジスタ−ハーフトランジスタの組515,511と、525,521とにより形成されるペアメモリセルに対応するMOS集積回路の基本的な構造形態が示される。図6のレイアウト図は、例えば先端CMOSロジックプロセスに適している。メモリアレイ500は格子の形状にレイアウトすることが好ましく、この場合C1及びC2のような列ラインがR1,R2,R3,R4などの行ラインだけでなくS1のようなソースラインにも直交する。パターン612,614,622,624(図6)を含むn+拡散及び活性領域マスクを使用して酸化膜トレンチ704(図7)を含む酸化膜絶縁構造を形成し、そして710(図7)のような活性領域を画定するが、この活性領域にはメモリアレイの種々のトランジスタ及びハーフトランジスタが含まれることになる。行ラインR1と列ラインC1の交点のMOSハーフトランジスタ511及びMOSトランジスタ515、及び行ラインR2と列ラインC1の交点のMOSハーフトランジスタ521及びMOSトランジスタ525は次の方法によりpウェル活性領域710に形成される。超薄膜ゲート酸化膜層702を形成した後にポリシリコンの成膜とポリシリコンへのドーピングが続き、このポリシリコンは、選択トランジスタ515,525,516及び526、及びハーフトランジスタ511,521,512及び522のゲートとして機能するR1,S1及びR2のようなパターンを含むゲートマスクを使用してパターニングされる。種々のソース及びドレイン領域をNLDD(N型低濃度ドープドレイン)プロセス工程(注入、スペーサ、及びn+ソース/ドレイン注入)により形成すると、n+領域712,714,716及び718が形成される(図7)。パターン610,616,620及び626(図6)を含むコンタクトマスクを使用してドレイン712及び718(図7)だけでなく他のドレイン(図示せず)にコンタクトするコンタクトビアを形成する。メタルマスクはC1及びC2(図6)で示す破線パターンを含み、これらのパターンによりC1及びC2のような列ラインを形成し、これらの列ラインはR1、R2、R3及びR4のようなポリシリコン行ラインだけでなくS1のようなポリシリコンソースラインに直交する。メモリ500の他のトランジスタ−ハーフトランジスタペアは同じ方法で同時に形成される。
ジスタ111のゲート酸化膜212はこの電位差によりブレークダウンするように設計されており、このブレークダウンによりメモリセルに書込みが行なわれる。ハーフトランジスタ111がブレークダウンすると、その結果として得られる導電パスは十分な抵抗値を示すことになり、トランジスタ115のゲート酸化膜212は劣化またはブレークダウンしない。一例として、幾つかの装置においては、トランジスタ115のチャネル抵抗は約10KΩオーダーであり、ブレークダウンした酸化膜の抵抗は約100KΩ超のオーダーである。
Vをメモリセルのトランジスタのゲートに印加する。列ラインには1.5Vが印加されているが、トランジスタはオフしたままであるので電流は流れない。非選択行ラインと非選択列ラインの場合に対応する行808に示すように、0Vをメモリセルのトランジスタのゲートに印加し、そして列ラインに0Vが印加されているので電流は流れない。
スタ522が構成し、非選択行と非選択列(「UR/UC」)の交点に位置するメモリセルに与える衝撃を考える。行904に示すように、行ラインR2の電圧は0Vであり、そしてドレインラインC2の電圧は0Vであるので、トランジスタ526はオンしない。ソースラインS1の電圧も0Vであるので、ハーフトランジスタ522の両端には電位差は生じない。メモリセルに書込みは行なわれない。
満の電位差ではハーフトランジスタ522またはトランジスタ526のいずれに対しても、それらのゲート酸化膜に損傷を与える、またはゲート酸化膜を劣化させるのには十分ではない。
を受ける時間を制御することにより得られることが確認できた。図11は実験装置の模式断面図を示している。超薄膜ゲート酸化膜に一定電圧ストレスを加えると図12のグラフに示す現象が観察されるが、図12では、x軸が秒単位の時間を表し、y軸は電流をアンペア単位で対数で表す。図12は、一定電圧ストレスを加えた状態で、ソフト及びハードブレークダウン前後で測定したゲート−基板間ホール電流を示す。凡そ12.5秒間に亘って、合計電流は実質的に一定であり、Igにより測定される電子電流が支配的となる。リークはファウラー・ノードハイム(Fowler−Nordheim:「FN」)トンネル及びストレス誘起リーク電流(「SILC」)が原因であると考えられる。約12.5秒の時点で測定基板ホール電流に大きなジャンプが見られ、ソフトブレークダウン(「SBD」)開始の兆候を示している。合計電流は、基板電流に揺らぎが見られるものの、約12.5秒から約19秒に亘って実質的にこの新規のレベルで一定のままである。約19秒の時点での電子電流及び基板ホール電流の両方の大きなジャンプが、ハードブレークダウン(「HBD」)開始の兆候を示している。図10は、所望レベルのSBDまたはHBDが、ゲート酸化膜記憶素子がストレスを受ける時間を制御することにより得られることを示している。
4、及びメモリアレイ100またはメモリアレイ500に類似するメモリセルアレイ1616を含む。高電圧ポンプ1606は図8及び9の表に示し、7.0Vといった高い書込み電圧を必要とする或る種の配列において有用である。高電圧は要求通りにラインに供給される。図16においては、高電圧は、図8の表の数値配列が示すように、列またはYラインにのみ必要である。これらの構成要素、及び動作パラメータが明確に定義されたメモリアレイと関連する形でのこれらの構成要素の使用はこの技術分野では別の形で公知であるので、これらについてはここではこれ以上記載しない。メモリ1600は単なる例示であり、メモリアレイのアドレスを指定する、データをメモリアレイに、そしてメモリアレイから転送する、メモリアレイが必要とする種々の動作電圧を供給するといった多くの他の技術を必要に応じて使用することができることが理解されるであろう。
することができることはこの技術分野の当業者には明らかである。例えば、正確な電圧ということに関してはそれは或る電圧範囲内である程度自由に選択することができるものであり、いずれにせよ電圧は素子特性に依存するので、種々の例の中で示した種々の電圧は単なる例示に過ぎない。行ライン、列ライン、及びソースラインという用語はメモリで一般的に使用するタイプのラインを記載するために使用してきたが、上記のメモリに替わる幾つかのメモリには適用されない。一般的に言って、行ラインは選択ラインの特殊なタイプと考えることができ、そして列ライン及びソースラインはアクセスラインの特殊なタイプと考えることができる。この明細書に開示した実施形態のこれらの、そして他の変更及び変形は本発明の技術範囲及び技術思想を逸脱しない範囲において行なうことができる。
Claims (3)
- 選択ライン及びアクセスラインを有したメモリアレイに使用可能なプログラマブル読み取り専用メモリセルであって、
ゲート、該ゲートの下方にあるゲート誘電体、及び、該ゲート誘電体及び前記ゲートの両方の下方にあるとともに、互いに離間する関係に配置されてチャネル領域をそれらの間に画定する第1不純物半導体領域及び第2不純物半導体領域を有するMOS電界効果トランジスタと、
MOSデータ記憶素子と、該MOSデータ記憶素子は導電性構造物、該導電性構造物の下方に設けられるとともに50オングストローム未満の厚さを有する超薄膜ゲート酸化物誘電体、及び前記超薄膜ゲート酸化物誘電体及び前記導電性構造物の両方の下方にある第1不純物半導体領域を有することと、前記MOSデータ記憶素子の前記第1不純物半導体領域は前記MOS電界効果トランジスタの前記第1不純物半導体領域に接続されていることと、
前記MOS電界効果トランジスタの前記ゲートに接続される選択ラインセグメントと、
前記MOS電界効果トランジスタの前記第2不純物半導体領域に接続される第1アクセスラインセグメントと、
前記MOSデータ記憶素子の前記導電性構造物に接続される第2アクセスラインセグメントとを備え、
前記MOSデータ記憶素子は、前記超薄膜ゲート酸化物誘電体及び前記導電性構造物の両方の下方にあるとともに、前記MOSデータ記憶素子の前記第1不純物半導体領域に隣接する反転可能領域を備え、及び、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体は、前記MOSデータ記憶素子の前記導電性構造物と前記反転可能領域の間に設けられ、かつ前記導電性構造物及び前記反転可能領域に接続し、
前記メモリセルは、前記選択ラインセグメントに前記MOS電界効果トランジスタをオンさせるための電圧を印加し、前記第1アクセスラインセグメントに0Vを印加し、前記第2アクセスラインセグメントに前記反転可能領域に反転層を形成するための正の電圧を印加することによって、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体をブレークダウンさせる結果、書込みが行われるべく形成され、
前記メモリセルは、前記選択ラインセグメントに正の読み出し選択電圧を印加し、前記第1アクセスラインセグメントに0Vを印加し、前記第2アクセスラインセグメントに正の読み出し列選択電圧を印加することによって、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体に流れる電流を検知することによって読み出しを行うべく形成されている、メモリセル。 - 前記MOS電界効果トランジスタの前記ゲート誘電体及び前記MOSデータ記憶素子の前記超薄膜ゲート酸化物誘電体は共通の超薄膜ゲート酸化膜層から形成されている、請求項1記載のメモリセル。
- 前記MOS電界効果トランジスタの前記ゲート誘電体は前記MOSデータ記憶素子の前記超薄膜ゲート酸化物誘電体よりも厚い請求項1記載のメモリセル。
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