JPH0729998A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0729998A JPH0729998A JP33926884A JP33926884A JPH0729998A JP H0729998 A JPH0729998 A JP H0729998A JP 33926884 A JP33926884 A JP 33926884A JP 33926884 A JP33926884 A JP 33926884A JP H0729998 A JPH0729998 A JP H0729998A
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Abstract
(57)【要約】
【目的】 動作速度の速い、書き込み可能読み出
し専用記憶素子を提供することにある。 【構成】 ＭＯＳ構造トランジスタのドレイン１
２と第２の導体２０との間に、ドレイン１２の領域の耐
圧より低い電圧を印加すると電気的絶縁状態が破壊され
てドレイン１２と第２の導体２０との間を導通させる絶
縁膜１６を設けたものである。
し専用記憶素子を提供することにある。 【構成】 ＭＯＳ構造トランジスタのドレイン１
２と第２の導体２０との間に、ドレイン１２の領域の耐
圧より低い電圧を印加すると電気的絶縁状態が破壊され
てドレイン１２と第２の導体２０との間を導通させる絶
縁膜１６を設けたものである。
Description
【発明の詳細な説明】
（産業上の利用分野）この発明は、高速動作速度を得る
ことができるようにした半導体集積回路装置およびその
製造方法に関する。 （従来の技術）従来ＭＯＳ形構造の書き込み可能読み出
し専用記憶素子としては、第８図に示すように、ドレイ
ン端子１とソース端子２とコントロールゲート端子３と
フローティングゲート４で構成されるトランジスタがあ
る。このトランジスタはドレイン端子１に高圧をかけ、
ソース端子２を接地電位ないしその近傍の電圧にし、コ
ントロールゲート端子３を高圧にし、フローティングゲ
ート４を浮遊状態にして、フローティングゲート４に所
望の電圧を誘起させたとき、フローティングゲート４の
下に作られた反転電子流（チャネル）より、熱電子がフ
ローティングゲート４に注入、蓄積され、それにより、
コントロールゲート端子３からみたこのトランジスタの
しきい値電圧が高くなることを利用して、書き込み状態
と非書き込み状態を区別しているものである。この素子
構造では、光を照射して注入された熱電子をフローティ
ングゲート４より放出することができるため、消去可能
な構造となっている。この素子構造を用いて半導体集積
回路を実現したときに読み出し方法の多くはフローティ
ングゲート４に蓄積された電荷に応じてドレイン端子１
−ソース端子２間に流れる電流値の大小を検出すること
により記憶情報の「１」ないし「０」を読み出してい
る。なお、第８図における５はゲート絶縁膜、６は絶縁
膜、７は中間絶縁膜、８はメタル層、９は基板、１０は
保護膜である。 （発明が解決しようとする問題点）しかし、この素子構
造では、読み出す際にコントロールゲート端子３を制御
端子として用いＶｃｃ＋５Ｖを印加する。コントロール
ゲート端子３からみたドレイン端子１−ソース端子２間
の相互コンダクタンスｇｍがこのようなスタックゲート
構造のためあまり大きくならないという欠点がある。相
互コンダクタンスｇｍがあまり大きくとれないというこ
とは、ドレイン端子１−ソース端子２間に流れる電流値
を大きく取れないので、読み出す際にフローティングゲ
ート４をトランジスタの制御端子として用いているもの
より、検出に時間がかかり、高速にはならない。たとえ
ば、読み出しをフローティングゲート４で行う場合はリ
ードアウトに２ｎｓ程度であるのに対して、コントロー
ルゲート端子３を制御電極として行う場合は、３ｎｓの
リードアウトの時間がかかってしまう。一方、ＳＳＤ８
３−６６「薄いシリコン熱酸化膜の絶縁耐圧」（電気通
信学会技術研究報告）に記載されているように、薄いシ
リコン熱酸化膜の絶縁耐圧は膜厚依存性が顕著であり、
膜質の改良により、耐圧分布が改良されることが知られ
ている。この発明の目的は、書き込み可能の半導体記憶
装置（ＭＯＳ型ＰＲＯＭ）としての高速な動作速度が得
ることのできる半導体集積回路装置およびその製造方法
を得ることにある。 （問題点を解決するための手段）この発明の要点は、Ｍ
ＯＳトランジスタにおいて、ゲートを制御線として用
い、ドレインないしはソースを形成する不純物領域上
に、ＭＯＳトランジスタの接合耐圧よりも低い電圧で電
気的に完全に破壊する絶縁膜を設け、この絶縁膜を介し
て、ゲートとは異なる導体を設けることにある。 （作 用）このようにすれば、書き込み可能読み出し専
用記憶素子となるとともに、動作速度が速くなり、低消
費電力で高集積化され、しかも紫外線や放射線によって
書き込み情報が変化することがない。 （実施例）以下、この発明の半導体集積回路装置および
その製造方法の実施例について図面に基づき説明する。
第１図はこの発明の半導体集積回路装置の一実施例の構
成を示す断面図である。この第１図において、数Ωｃｍ
〜２０Ωｃｍ比抵抗のＰ形の基板１１にドレイン１２お
よびソース１３がイオン注入などで、Ｎ形で作られてお
り、厚さ数百Åの第１ゲート絶縁膜１４（ＳｉＯ２膜を
熱成長により形成）と第２ゲート絶縁膜１５（ＳｉＯ２
膜を熱成長により形成）が形成されている。この第２ゲ
ート絶縁膜１５の約半分以下の厚さ、すなわち、１００
〜２００Åの厚さの絶縁膜１６（ＳｉＯ２膜を熱成長に
より形成）がドレイン１２上に形成されている。また、
第１ゲート絶縁膜１４上に導電性多結晶シリコン１７
（数千Å）が形成されている。また、第２ゲート絶縁膜
１５と絶縁膜１６上に、数千Åの厚さの導電性多結晶シ
リコン２０が形成されている。導電性多結晶シリコン１
７と２０上には、中間絶縁膜１８が形成されている。こ
の中間絶縁膜１８はＰＳＧにより、８０００〜１０００
０Åの厚さに形成されている。この中間絶縁膜１８上お
よび導電性多結晶シリコン２０に接するように、アルミ
１９が蒸着されており、このアルミ１９上に保護膜２１
が被着されており、かくして、エンハンスメント形のＭ
ＯＳ形トランジスタが構成されている。このＭＯＳ形ト
ランジスタの製造方法は、第２図（ａ）〜第２図（ｇ）
に示されている。まず、第２図（ａ）に示すように、基
板１１上に第１ゲート絶縁膜１４（数百Å）の形成後、
導電性多結晶シリコン１７を形成（数千Å）して、第１
ゲートを形成する。次いで、第２図（ｂ）に示すよう
に、イオン注入により、ドレイン１２とソース１３の拡
散層を基板１１に形成する。次に、第２図（ｃ）に示す
ように、全面を熱酸化して、第２ゲート絶縁膜１５を５
００〜８００Åの厚さに形成する。次に、第２図（ｄ）
に示すように、第１コンタクトマスク（図示せず）を用
いて、第２ゲート電極の形成予定領域の第２ゲート絶縁
膜１５をエッチングにより開孔して、ドレイン１２を一
部露出させる。次に、第２図（ｅ）に示すように、エッ
チングにより開孔した部分に熱酸化により、薄い酸化膜
（１００〜２００Å）を形成して絶縁膜１６とする。次
に、第２図（ｆ）に示すように、導電性多結晶シリコン
２０を気相成長により数千Åに成長させる。次に、第２
図（ｇ）に示すように、第２ゲートマスクを用いて第２
ゲート絶縁膜１５及び導電性多結晶シリコン２０の不要
部分を除去する。これにより多結晶シリコン２０による
電極が形成され、この導電性多結晶シリコン２０の下に
絶縁膜１６が形成されている。この後、従来と同様の工
程によって、第１図に示したように、中間絶縁膜１８、
第２コンタクトメタル電極としてのアルミ１９を形成
し、最後に保護膜２１を形成することにより、第１図で
示した半導体集積回路装置が完成する。次に、第１図に
示す半導体集積回路装置において、第１の記憶方式を説
明する。ソース１３を接地し電源電圧から後に述べる電
圧Ｖｐｐ間の適当な電圧を第１ゲートとしての導電性多
結晶シリコン１７に印加し、絶縁膜１６を電気的に破壊
し得る電圧Ｖｐｐ、たとえば１０〜２５Ｖをメタル電極
としてのアルミ１９に印加すると、第１ゲート下のチャ
ンネルは強い反転状態となり、この電圧はアルミ１９、
導電性多結晶シリコン２０、薄い絶縁膜１６、ドレイン
１２、第１ゲートである導電性多結晶シリコン１７下の
チャンネル、ソース１３に印加される。そして、薄い絶
縁膜１６は電気的に絶縁破壊され、ドレイン１２と導電
性多結晶シリコン２０が導通状態となる。一方、基板１
１とソース１３を接地し、さらに、導電性多結晶シリコ
ン１７を接地すると、ソース１３とドレイン１２間は非
導通となる。この状態でアルミ１９に上記電圧Ｖｐｐを
印加すると、ドレイン１２は浮遊状態となり、このドレ
イン１２の電位はドレイン１２の接合容量Ｃｊとドレイ
ン１２の上にある絶縁膜１５，１６の全容量ＣＯＸＴ となる。この全容量ＣＯＸＴを接合容量Ｃｊの数倍から
数十倍になるように製造条件を選ぶと、ドレイン１２−
導電性多結晶シリコン２０間の電位差は数Ｖ以下にな
り、絶縁膜１６は破壊されない。第３図はこの状態を示
すもので電圧Ｖｐｐと接地間に全容量ＣＯＸＴと接合容
量Ｃｊとを直列にして、この接合容量Ｃｊの両端に電位
ＶＯＸＴが生じることを示している。全容量ＣＯＸＴは
ドレイン１２と導電性多結晶シリコン２０との間の絶縁
膜１５，１６を誘電体とする静電容量である。また、接
合容量Ｃｊはドレイン１２と基板１１の接合容量であ
る。全容量ＣＯＸＴは２ＰＦ、接合容量Ｃｊは０．２Ｐ
Ｆとし、絶縁膜１６は１００Åの厚さの場合、１０Ｖ程
度で絶縁破壊される。したがって、絶縁膜１６の厚さを
２００Åとすると、２０Ｖ程度で絶縁破壊される。一
方、絶縁膜に印加される電圧は である。したがって、全容量ＣＯＸＴに印加される電圧
は、Ｖｐｐ−ＶＯＸＴ＝１Ｖ程度となり、薄い絶縁膜１
６の破壊は起こらない。上記からも明らかなように、導
電性多結晶シリコン１７を接地ないし、導電性多結晶シ
リコン１７に電源電圧からＶｐｐまでの適当な電圧を印
加すると同時に、アルミ１９を接地またはアルミ１９に
電圧Ｖｐｐを印加することにより、絶縁膜１６の破壊、
被破壊状態をつくることができるので、この素子に書き
込み機能をもたすことが可能となる。記憶情報の読み出
し時には第１のゲートとしての導電性多結晶シリコン１
７を電源電圧ないしはその近傍まで上昇させることによ
りアルミ１９−ソース１３間に薄い酸化膜１６が破壊さ
れているか否かによって定常電流が流れるか否かで記憶
情報の「１」ないし「０」を検知することができる。こ
の構造では読み出し時に導電性多結晶シリコン１７を制
御端子とすることができるため、導電性多結晶シリコン
１７からみたドレイン１２−ソース１３間の相互コンダ
クタンスｇｍを大きくすることができる。また、絶縁膜
１６の破壊の有無により、記憶情報の「１」ないし
「０」の状態が決定されるので、一旦絶縁膜が破壊され
れば記憶情報は変化しない。すなわち、紫外線や放射線
による記憶情報の変化を防ぐことができる。つまり、Ｐ
ＲＯＭとしての機能になる。したがって、記憶内容の書
き替えはできない。次に、第１図の構造において、第２
の記憶方式を説明する。第１の記憶方式と第２の記憶方
式の大きな違いは、記憶時にトランジスタに光を照射す
るか否かである。トランジスタに光を照射した状態で導
電性多結晶シリコン２０を電位Ｖｐｐ（１０〜２５Ｖ）
にし、ソース１３をＶｐｐ−数Ｖ（５〜２０Ｖ程度）の
電位にし、導電性多結晶シリコン１７を接地電位にする
と、ドレイン１２は浮遊状態となるが、光の照射によ
り、ドレイン１２−基板１１間のリーク電流が増大し、
基板１１を接地しておくと、ドレイン１２の電圧は接地
電位の近くになり、ドレイン１２−導電性多結晶シリコ
ン２０間の電位差は大きくなるので絶縁膜１６は破壊さ
れる。一方、トランジスタに光を照射した状態で、アル
ミ１９に電位Ｖｐｐを印加し、ソース１３を（Ｖｐｐ−
数ボルト）の電位にし、導電性多結晶シリコン１７も
（Ｖｐｐ−数ボルト）の電位にする。これにより、ソー
ス１３とドレイン１２間はオンして導通状態となる。こ
のとき、ドレイン１２はＶｐｐ−数ボルト−トランジス
タのしきい値電圧となり、ドレイン１２−導電性多結晶
シリコン２０間の電位差は小さくなるので、絶縁膜１６
は破壊されない。記憶情報の読み出し時にはアルミ１９
に適当な電圧を印加し、ソース１３を接地し、導電性多
結晶シリコン１７に電源電圧ないしはその近傍の電圧を
印加してアルミ１９−ソース１３間に定常電流が流れる
か否かを検知することにより、記憶情報を読み出す。第
４図はこの発明の第２の実施例の構成を示す断面図であ
る。第１図においてはドレイン１２上に薄い絶縁膜１６
と第２ゲートとしての導電性多結晶シリコン２０を設け
たが、この第４図においてはソース１３上に薄い絶縁膜
１６と第２ゲートとしての導電性多結晶シリコン２０を
設けている。さらに、第１図の実施例においては、導電
性多結晶シリコン２０とアルミ１９はスルーホールによ
って接続されているのに対し、第４図の実施例では、導
電性多結晶シリコン２０とアルミ１９を接続するスルー
ホールはない。なお、第４図と第１図において、同一部
分は同一符号を付し、同一意味をもっている。次に、第
４図の実施例における第１の記憶方式を説明する。導電
性多結晶シリコン２０を接地し、導電性多結晶シリコン
１７とアルミ１９に電圧Ｖｐｐを印加したときソース１
３の電圧はＶｐｐ−トランジスタのしきい値電圧（１〜
２Ｖ）ＶＴＥとなる。Ｖｐｐ−ＶＴＥの電圧により絶縁
膜１６が破壊され得るような電圧値にあらかじめＶｐｐ
（１０−２５Ｖ）を設定しておくと、ソース１３−導電
性多結晶シリコン２０間は、絶縁膜１６の破壊により導
通状態となる。一方、基板１１、導電性多結晶シリコン
２０，１７を接地電位にし、アルミ１９に電位Ｖｐｐを
印加した場合、ソース１３は浮遊状態となるが、基板１
１および導電性多結晶シリコン２０が接地電位であるの
で、ソース１３も接地電位となり、絶縁膜１６は破壊さ
れない。すなわち、導電性多結晶シリコン１７を接地す
るか、アルミ１９に電位Ｖｐｐを印加することにより、
また、アルミ１９を接地ないしアルミ１９に電位Ｖｐｐ
を印加することにより、絶縁膜１６の破壊、非破壊状態
を作ることができるので、この素子に記憶機能をもたら
すことが可能となる。記憶情報の読み出しの際には基板
１１と導電性多結晶シリコン２０を接地し、アルミ１９
に適当な電圧を印加し導電性多結晶シリコン１７を電源
電圧ないしはその近傍の電圧にして、アルミ１９−導電
性多結晶シリコン２０間に定常的電流が流れるか否かを
検知すればよい。次に、第４図の素子の第２の記憶方式
を説明する。導電性多結晶シリコン２０に電位Ｖｐｐを
印加し、導電性多結晶シリコン１７を電源電圧から電位
Ｖｐｐ間の適当な電圧とし、ドレイン１２を接地電位と
し、基板１１を接地すると、ソース１３−導電性多結晶
シリコン２０間の電位差が電位Ｖｐｐとなるため、絶縁
膜１６は破壊される。この絶縁膜１６を破壊しないとき
には、導電性多結晶シリコン２０を電位Ｖｐｐにし、導
電性多結晶シリコン１７を接地電位にし、ドレイン１２
を電位Ｖｐｐから接地電位の間の任意の間にするか、あ
るいは、導電性多結晶シリコン２０を電位Ｖｐｐにし、
導電性多結晶シリコン１７を電源電圧から電位Ｖｐｐ間
の適当な電圧とし、ドレイン１２にＶｐｐ−数ボルトの
電圧を印加する。読み出しの際には、基板１１および導
電性多結晶シリコン２０を接地し、アルミ１９に適当な
電圧を印加し、導電性多結晶シリコン１７を電源電圧な
いしはその近傍の電圧にしてアルミ１９−導電性多結晶
シリコン２０間に定常的電流が流れるか否かを検知す
る。以上いくつかの例を示したが、この素子構造を用い
て、集積回路を構成した一例として第５図について考察
する。この第５図の列選択線Ｂ１，Ｂ２……ＢＮは第１
図、第４図のアルミ１９に相当する。また、行選択線Ｗ
１，Ｗ２……ＷＭは第１図、第４図の第１ゲートとして
の導電性多結晶シリコン１７に相当する。さらに、Ｖは
接地電位であり、第１図のソース１３、第４図の導電性
多結晶シリコン２０に相当する。この第５図において、
前述したいくつかの記憶方式を適用することができる。
第５図における行選択線Ｗ１，Ｗ２……ＷＭは同時に１
本しかハイ（「Ｈ」）レベルにならないものとする。
「Ｈ」レベルとはエンハンスメント型ＭＯＳトランジス
タＴ１１，Ｔ１２からＴＭＮのしきい値電圧以上の電圧
とし、それ以下をロウ（Ｌ）レベルとする。また、列選
択線Ｂ１〜ＢＮは行選択線と同様に一本しかＨレベルに
ならないものとする。また、エンハンスメント型ＭＯＳ
トランジスタＴ１１は前述のトランジスタであり、Ｑ
１１は薄い絶縁膜である。一例として、第１図で述べた
第１の記憶方式を第５図に適用する。いま、行選択線Ｗ
１と列選択線Ｂ１を選択して、行選択線Ｗ１に電源電圧
からＶｐｐまでの間の適当な電圧を印加し、列選択線Ｂ
１にＶｐｐ（１０〜２５Ｖ）を印加すると、エンハンス
メント型ＭＯＳトランジスタＴ１１はオン状態になるか
ら、絶縁膜Ｑ１１の電位差はＶｐｐとなり絶縁膜Ｑ１１
は破壊される。このとき、列選択線Ｂ２からＢＮ、およ
び行選択線Ｗ２からＷＭは「Ｌ」レベルであるので、絶
縁膜Ｑ２１からＱＭ１および絶縁膜Ｑ１２からＱ１Ｎは
破壊されない。次に行選択線Ｗ１を「１」にし、行選択
線Ｗ２を「Ｈ」にすると、絶縁膜Ｑ１１は破壊されてい
るがエンハンスメント型ＭＯＳトランジスタＴ１１がオ
フ状態であるため、このエンハンスメント型ＭＯＳトラ
ンジスタＴ１１を通じての列選択線Ｂ１から接地Ｖへの
電流は流れない。したがって、絶縁膜Ｑ２１の両端にＶ
ｐｐの電圧がかかり、絶縁膜Ｑ２１は破壊される。以
下、同様にして任意の行選択線および列選択線を選択し
て、その交点に存在する絶縁膜を破壊することができ
る。したがって、この素子を用いて書き込み可能な集積
回路を作ることができる。読み出す際には、任意の行選
択線および列選択線を「Ｈ」レベルにしたときに、絶縁
膜が破壊されている素子は列選択線Ｂ１からソース電源
電圧Ｖに向けて定常電流０．１ｍＡ程度に流れるが、絶
縁膜が破壊されていない素子は流れない（オーダとして
はｎＡ）ので、その差異を検知して記憶情報を読みだす
ことができる。以上、この発明の半導体集積回路装置の
素子を用いて、記憶集積回路を構成した実施例をあげた
が他のいくつかの記憶方法においても、若干の修正でも
って同様に適用できることは容易に類推できるものであ
る。以上説明したように、ＭＯＳ構造における書き込み
可能読み出し専用記憶素子およびその製造方法に使用す
ることができる。従来の素子に対する利点は第１ゲート
を制御、読み出しに使用できるため第２ゲートを制御読
み出しに使用している素子より相互コンダクタンスｇｍ
を大きくすることができるので、高速化が可能であると
ともに、以下に列挙するような利点がある。 （１）非可性の破壊方式で書き込むので、光照射によ
り、記憶情報が変化する素子に比べて紫外線、放射線に
よって書き込み情報が変化することがない。 （２）バイポーラ構造の接合破壊形書き込み可能読み出
し専用記憶素子より、低消費電力であり、より高集積化
できる。 （３）ＭＯＳ形構造において、抵抗性の素子を熱的に破
壊するか否かで情報を記憶する素子、いわゆるヒューズ
形書き込み可能読み出し専用記憶素子に比較して、より
高密度化できる。なぜならば、前記素子は１本の高抵抗
導体とトランジスタ１素子で書き込みと読み出しが可能
であるのに対し、この発明はトランジスタ１素子分の素
子面積で、同一機能を実現することができるからであ
る。また、第１図、第４図の構造における記憶方式のい
くつかを述べ、多少の変更をもって他の方式をも考える
ことができる。しかし、それらは前述した方式から容易
に類推できるものである。次に、第１図、第４図の素子
構造において、プロセス工程をより簡略化し、素子面積
をより小さくできる製造方法について、第６図（ａ）〜
第６図（ｅ）の工程図を用いて説明する。この第６図
（ａ）〜第６図（ｅ）の製造方法より製造された素子構
造が第７図に示されている。この第７図に示す符号は第
１図の符号と同一部分には同一符号が付されている。第
７図において、第６図（ａ）に示すように、Ｐ型の基板
１１上に、第１ゲート絶縁膜１４を数百Å、導電性多結
晶シリコン１７を数千Å形成して第１ゲートを形成す
る。次に、第６図（ｂ）に示すように、第２ゲート絶縁
膜１５及び薄い絶縁膜１６を同時に形成する。この第２
ゲート絶縁膜１５及び薄い絶縁膜１６の形成は酸化性の
雰囲気中で、全面を熱酸化する。この場合、Ｐ形基板上
の絶縁膜厚ａ（１００Å）に対し、導電性多結晶シリコ
ン１７上の第２ゲート絶縁膜１５の膜厚ｂ，ｃは３００
Å程度の厚さに形成される。その理由は導電性多結晶シ
リコン１７上と基板１１上のシリコンの酸化速度の差に
よる。その後、第６図（ｃ）に示すように、薄い絶縁膜
１６を通して基板１１にＮ型不純物をイオン注入し、ソ
ース１３、ドレイン１２を形成する。次に、第６図
（ｄ）に示すように、導電性多結晶シリコン２０を気相
成長により全面に厚さ数千Å形成する。次に、第６図
（ｅ）に示すように、第２ゲートマスクを用いて第２ゲ
ート絶縁膜１５，薄い絶縁膜１６，導電性多結晶シリコ
ン２０の不要部分をエッチングにより除去する。次に、
第７図に示すように、中間絶縁膜１８を全面に形成し、
導電性多結晶シリコン２０の個所にスルーホールを形成
し、その上にアルミ１９を形成する。このアルミ１９と
導電性多結晶シリコン２０とはスルーホールを通してコ
ンタクトする。最後に、このアルミ１９の上面に保護膜
２１を蒸着する。この第６図（ａ）〜第６図（ｅ）で述
べた製造方法が第２図（ａ）〜第２図（ｇ）の製造方法
の異なる点は第２ゲート絶縁膜１５の形成直後にイオン
注入してソース１３，ドレイン１２を形成することであ
る。シリコン酸化膜はＰ形の不純物基板の上に育成され
る場合と、多結晶シリコンの上に育成される場合、その
育成速度は後者の方が一般的に３倍程速い。したがっ
て、Ｐ形の基板上では、酸化膜厚１００Åに対し、多結
晶シリコン上では酸化膜厚３００Åとなる。この第６図
（ａ）〜第６図（ｅ）に示すような工程を用いれば、こ
の現象を利用できるので、ドレイン１２上の薄い絶縁膜
１６と、導電性多結晶シリコン１７−導電性多結晶シリ
コン２０の第２ゲート絶縁膜１５は同時育成した場合に
おいて、後者の方が３倍厚くすることができる。したが
って、絶縁膜の耐圧も異なり（３倍程度）、導電性多結
晶シリコン２０とドレイン１２間の薄い絶縁膜１６のみ
を破壊することができる。しかも、従来の方法において
は、薄い絶縁膜を作るために、エッチングのマスクを必
要としたのに対して、ドレイン１２上の第２ゲート絶縁
膜１５と導電性多結晶シリコン１７−導電性多結晶シリ
コン２０間の第２ゲート絶縁膜１５は同時に育成できる
ので、エッチングのマスクを必要としない。これによ
り、第２図（ａ）〜第２図（ｇ）の工程における薄い絶
縁膜１６を形成するためのマスクが不用になり、マスク
合わせのための余裕が必要なくなるので、素子面積を数
μ２〜２０μ２程度より小さくすることが可能となる。
これは、第２図（ａ）〜第２図（ｇ）における薄い絶縁
膜１６を形成するためのマスク余裕を１〜２μ取ること
が不要となるためである。 （発明の効果）この発明は以上説明したように、ゲート
を制御線として用い、ドレインまたはソースを形成する
不純物領域上にＭＯＳトランジスタの接合耐圧よりも低
い電圧で電気的に完全に破壊される絶縁膜を設け、この
絶縁膜を介してゲートとは異なる導体を設けるようにし
たので、書き込み可能読み出し専用記憶素子とすること
ができるとともに、動作速度を速くでき、低消費電力で
高集積化ができ、しかも、紫外線、放射線によって書き
込み情報が変化することがないなどの利点を有する。
ことができるようにした半導体集積回路装置およびその
製造方法に関する。 （従来の技術）従来ＭＯＳ形構造の書き込み可能読み出
し専用記憶素子としては、第８図に示すように、ドレイ
ン端子１とソース端子２とコントロールゲート端子３と
フローティングゲート４で構成されるトランジスタがあ
る。このトランジスタはドレイン端子１に高圧をかけ、
ソース端子２を接地電位ないしその近傍の電圧にし、コ
ントロールゲート端子３を高圧にし、フローティングゲ
ート４を浮遊状態にして、フローティングゲート４に所
望の電圧を誘起させたとき、フローティングゲート４の
下に作られた反転電子流（チャネル）より、熱電子がフ
ローティングゲート４に注入、蓄積され、それにより、
コントロールゲート端子３からみたこのトランジスタの
しきい値電圧が高くなることを利用して、書き込み状態
と非書き込み状態を区別しているものである。この素子
構造では、光を照射して注入された熱電子をフローティ
ングゲート４より放出することができるため、消去可能
な構造となっている。この素子構造を用いて半導体集積
回路を実現したときに読み出し方法の多くはフローティ
ングゲート４に蓄積された電荷に応じてドレイン端子１
−ソース端子２間に流れる電流値の大小を検出すること
により記憶情報の「１」ないし「０」を読み出してい
る。なお、第８図における５はゲート絶縁膜、６は絶縁
膜、７は中間絶縁膜、８はメタル層、９は基板、１０は
保護膜である。 （発明が解決しようとする問題点）しかし、この素子構
造では、読み出す際にコントロールゲート端子３を制御
端子として用いＶｃｃ＋５Ｖを印加する。コントロール
ゲート端子３からみたドレイン端子１−ソース端子２間
の相互コンダクタンスｇｍがこのようなスタックゲート
構造のためあまり大きくならないという欠点がある。相
互コンダクタンスｇｍがあまり大きくとれないというこ
とは、ドレイン端子１−ソース端子２間に流れる電流値
を大きく取れないので、読み出す際にフローティングゲ
ート４をトランジスタの制御端子として用いているもの
より、検出に時間がかかり、高速にはならない。たとえ
ば、読み出しをフローティングゲート４で行う場合はリ
ードアウトに２ｎｓ程度であるのに対して、コントロー
ルゲート端子３を制御電極として行う場合は、３ｎｓの
リードアウトの時間がかかってしまう。一方、ＳＳＤ８
３−６６「薄いシリコン熱酸化膜の絶縁耐圧」（電気通
信学会技術研究報告）に記載されているように、薄いシ
リコン熱酸化膜の絶縁耐圧は膜厚依存性が顕著であり、
膜質の改良により、耐圧分布が改良されることが知られ
ている。この発明の目的は、書き込み可能の半導体記憶
装置（ＭＯＳ型ＰＲＯＭ）としての高速な動作速度が得
ることのできる半導体集積回路装置およびその製造方法
を得ることにある。 （問題点を解決するための手段）この発明の要点は、Ｍ
ＯＳトランジスタにおいて、ゲートを制御線として用
い、ドレインないしはソースを形成する不純物領域上
に、ＭＯＳトランジスタの接合耐圧よりも低い電圧で電
気的に完全に破壊する絶縁膜を設け、この絶縁膜を介し
て、ゲートとは異なる導体を設けることにある。 （作 用）このようにすれば、書き込み可能読み出し専
用記憶素子となるとともに、動作速度が速くなり、低消
費電力で高集積化され、しかも紫外線や放射線によって
書き込み情報が変化することがない。 （実施例）以下、この発明の半導体集積回路装置および
その製造方法の実施例について図面に基づき説明する。
第１図はこの発明の半導体集積回路装置の一実施例の構
成を示す断面図である。この第１図において、数Ωｃｍ
〜２０Ωｃｍ比抵抗のＰ形の基板１１にドレイン１２お
よびソース１３がイオン注入などで、Ｎ形で作られてお
り、厚さ数百Åの第１ゲート絶縁膜１４（ＳｉＯ２膜を
熱成長により形成）と第２ゲート絶縁膜１５（ＳｉＯ２
膜を熱成長により形成）が形成されている。この第２ゲ
ート絶縁膜１５の約半分以下の厚さ、すなわち、１００
〜２００Åの厚さの絶縁膜１６（ＳｉＯ２膜を熱成長に
より形成）がドレイン１２上に形成されている。また、
第１ゲート絶縁膜１４上に導電性多結晶シリコン１７
（数千Å）が形成されている。また、第２ゲート絶縁膜
１５と絶縁膜１６上に、数千Åの厚さの導電性多結晶シ
リコン２０が形成されている。導電性多結晶シリコン１
７と２０上には、中間絶縁膜１８が形成されている。こ
の中間絶縁膜１８はＰＳＧにより、８０００〜１０００
０Åの厚さに形成されている。この中間絶縁膜１８上お
よび導電性多結晶シリコン２０に接するように、アルミ
１９が蒸着されており、このアルミ１９上に保護膜２１
が被着されており、かくして、エンハンスメント形のＭ
ＯＳ形トランジスタが構成されている。このＭＯＳ形ト
ランジスタの製造方法は、第２図（ａ）〜第２図（ｇ）
に示されている。まず、第２図（ａ）に示すように、基
板１１上に第１ゲート絶縁膜１４（数百Å）の形成後、
導電性多結晶シリコン１７を形成（数千Å）して、第１
ゲートを形成する。次いで、第２図（ｂ）に示すよう
に、イオン注入により、ドレイン１２とソース１３の拡
散層を基板１１に形成する。次に、第２図（ｃ）に示す
ように、全面を熱酸化して、第２ゲート絶縁膜１５を５
００〜８００Åの厚さに形成する。次に、第２図（ｄ）
に示すように、第１コンタクトマスク（図示せず）を用
いて、第２ゲート電極の形成予定領域の第２ゲート絶縁
膜１５をエッチングにより開孔して、ドレイン１２を一
部露出させる。次に、第２図（ｅ）に示すように、エッ
チングにより開孔した部分に熱酸化により、薄い酸化膜
（１００〜２００Å）を形成して絶縁膜１６とする。次
に、第２図（ｆ）に示すように、導電性多結晶シリコン
２０を気相成長により数千Åに成長させる。次に、第２
図（ｇ）に示すように、第２ゲートマスクを用いて第２
ゲート絶縁膜１５及び導電性多結晶シリコン２０の不要
部分を除去する。これにより多結晶シリコン２０による
電極が形成され、この導電性多結晶シリコン２０の下に
絶縁膜１６が形成されている。この後、従来と同様の工
程によって、第１図に示したように、中間絶縁膜１８、
第２コンタクトメタル電極としてのアルミ１９を形成
し、最後に保護膜２１を形成することにより、第１図で
示した半導体集積回路装置が完成する。次に、第１図に
示す半導体集積回路装置において、第１の記憶方式を説
明する。ソース１３を接地し電源電圧から後に述べる電
圧Ｖｐｐ間の適当な電圧を第１ゲートとしての導電性多
結晶シリコン１７に印加し、絶縁膜１６を電気的に破壊
し得る電圧Ｖｐｐ、たとえば１０〜２５Ｖをメタル電極
としてのアルミ１９に印加すると、第１ゲート下のチャ
ンネルは強い反転状態となり、この電圧はアルミ１９、
導電性多結晶シリコン２０、薄い絶縁膜１６、ドレイン
１２、第１ゲートである導電性多結晶シリコン１７下の
チャンネル、ソース１３に印加される。そして、薄い絶
縁膜１６は電気的に絶縁破壊され、ドレイン１２と導電
性多結晶シリコン２０が導通状態となる。一方、基板１
１とソース１３を接地し、さらに、導電性多結晶シリコ
ン１７を接地すると、ソース１３とドレイン１２間は非
導通となる。この状態でアルミ１９に上記電圧Ｖｐｐを
印加すると、ドレイン１２は浮遊状態となり、このドレ
イン１２の電位はドレイン１２の接合容量Ｃｊとドレイ
ン１２の上にある絶縁膜１５，１６の全容量ＣＯＸＴ となる。この全容量ＣＯＸＴを接合容量Ｃｊの数倍から
数十倍になるように製造条件を選ぶと、ドレイン１２−
導電性多結晶シリコン２０間の電位差は数Ｖ以下にな
り、絶縁膜１６は破壊されない。第３図はこの状態を示
すもので電圧Ｖｐｐと接地間に全容量ＣＯＸＴと接合容
量Ｃｊとを直列にして、この接合容量Ｃｊの両端に電位
ＶＯＸＴが生じることを示している。全容量ＣＯＸＴは
ドレイン１２と導電性多結晶シリコン２０との間の絶縁
膜１５，１６を誘電体とする静電容量である。また、接
合容量Ｃｊはドレイン１２と基板１１の接合容量であ
る。全容量ＣＯＸＴは２ＰＦ、接合容量Ｃｊは０．２Ｐ
Ｆとし、絶縁膜１６は１００Åの厚さの場合、１０Ｖ程
度で絶縁破壊される。したがって、絶縁膜１６の厚さを
２００Åとすると、２０Ｖ程度で絶縁破壊される。一
方、絶縁膜に印加される電圧は である。したがって、全容量ＣＯＸＴに印加される電圧
は、Ｖｐｐ−ＶＯＸＴ＝１Ｖ程度となり、薄い絶縁膜１
６の破壊は起こらない。上記からも明らかなように、導
電性多結晶シリコン１７を接地ないし、導電性多結晶シ
リコン１７に電源電圧からＶｐｐまでの適当な電圧を印
加すると同時に、アルミ１９を接地またはアルミ１９に
電圧Ｖｐｐを印加することにより、絶縁膜１６の破壊、
被破壊状態をつくることができるので、この素子に書き
込み機能をもたすことが可能となる。記憶情報の読み出
し時には第１のゲートとしての導電性多結晶シリコン１
７を電源電圧ないしはその近傍まで上昇させることによ
りアルミ１９−ソース１３間に薄い酸化膜１６が破壊さ
れているか否かによって定常電流が流れるか否かで記憶
情報の「１」ないし「０」を検知することができる。こ
の構造では読み出し時に導電性多結晶シリコン１７を制
御端子とすることができるため、導電性多結晶シリコン
１７からみたドレイン１２−ソース１３間の相互コンダ
クタンスｇｍを大きくすることができる。また、絶縁膜
１６の破壊の有無により、記憶情報の「１」ないし
「０」の状態が決定されるので、一旦絶縁膜が破壊され
れば記憶情報は変化しない。すなわち、紫外線や放射線
による記憶情報の変化を防ぐことができる。つまり、Ｐ
ＲＯＭとしての機能になる。したがって、記憶内容の書
き替えはできない。次に、第１図の構造において、第２
の記憶方式を説明する。第１の記憶方式と第２の記憶方
式の大きな違いは、記憶時にトランジスタに光を照射す
るか否かである。トランジスタに光を照射した状態で導
電性多結晶シリコン２０を電位Ｖｐｐ（１０〜２５Ｖ）
にし、ソース１３をＶｐｐ−数Ｖ（５〜２０Ｖ程度）の
電位にし、導電性多結晶シリコン１７を接地電位にする
と、ドレイン１２は浮遊状態となるが、光の照射によ
り、ドレイン１２−基板１１間のリーク電流が増大し、
基板１１を接地しておくと、ドレイン１２の電圧は接地
電位の近くになり、ドレイン１２−導電性多結晶シリコ
ン２０間の電位差は大きくなるので絶縁膜１６は破壊さ
れる。一方、トランジスタに光を照射した状態で、アル
ミ１９に電位Ｖｐｐを印加し、ソース１３を（Ｖｐｐ−
数ボルト）の電位にし、導電性多結晶シリコン１７も
（Ｖｐｐ−数ボルト）の電位にする。これにより、ソー
ス１３とドレイン１２間はオンして導通状態となる。こ
のとき、ドレイン１２はＶｐｐ−数ボルト−トランジス
タのしきい値電圧となり、ドレイン１２−導電性多結晶
シリコン２０間の電位差は小さくなるので、絶縁膜１６
は破壊されない。記憶情報の読み出し時にはアルミ１９
に適当な電圧を印加し、ソース１３を接地し、導電性多
結晶シリコン１７に電源電圧ないしはその近傍の電圧を
印加してアルミ１９−ソース１３間に定常電流が流れる
か否かを検知することにより、記憶情報を読み出す。第
４図はこの発明の第２の実施例の構成を示す断面図であ
る。第１図においてはドレイン１２上に薄い絶縁膜１６
と第２ゲートとしての導電性多結晶シリコン２０を設け
たが、この第４図においてはソース１３上に薄い絶縁膜
１６と第２ゲートとしての導電性多結晶シリコン２０を
設けている。さらに、第１図の実施例においては、導電
性多結晶シリコン２０とアルミ１９はスルーホールによ
って接続されているのに対し、第４図の実施例では、導
電性多結晶シリコン２０とアルミ１９を接続するスルー
ホールはない。なお、第４図と第１図において、同一部
分は同一符号を付し、同一意味をもっている。次に、第
４図の実施例における第１の記憶方式を説明する。導電
性多結晶シリコン２０を接地し、導電性多結晶シリコン
１７とアルミ１９に電圧Ｖｐｐを印加したときソース１
３の電圧はＶｐｐ−トランジスタのしきい値電圧（１〜
２Ｖ）ＶＴＥとなる。Ｖｐｐ−ＶＴＥの電圧により絶縁
膜１６が破壊され得るような電圧値にあらかじめＶｐｐ
（１０−２５Ｖ）を設定しておくと、ソース１３−導電
性多結晶シリコン２０間は、絶縁膜１６の破壊により導
通状態となる。一方、基板１１、導電性多結晶シリコン
２０，１７を接地電位にし、アルミ１９に電位Ｖｐｐを
印加した場合、ソース１３は浮遊状態となるが、基板１
１および導電性多結晶シリコン２０が接地電位であるの
で、ソース１３も接地電位となり、絶縁膜１６は破壊さ
れない。すなわち、導電性多結晶シリコン１７を接地す
るか、アルミ１９に電位Ｖｐｐを印加することにより、
また、アルミ１９を接地ないしアルミ１９に電位Ｖｐｐ
を印加することにより、絶縁膜１６の破壊、非破壊状態
を作ることができるので、この素子に記憶機能をもたら
すことが可能となる。記憶情報の読み出しの際には基板
１１と導電性多結晶シリコン２０を接地し、アルミ１９
に適当な電圧を印加し導電性多結晶シリコン１７を電源
電圧ないしはその近傍の電圧にして、アルミ１９−導電
性多結晶シリコン２０間に定常的電流が流れるか否かを
検知すればよい。次に、第４図の素子の第２の記憶方式
を説明する。導電性多結晶シリコン２０に電位Ｖｐｐを
印加し、導電性多結晶シリコン１７を電源電圧から電位
Ｖｐｐ間の適当な電圧とし、ドレイン１２を接地電位と
し、基板１１を接地すると、ソース１３−導電性多結晶
シリコン２０間の電位差が電位Ｖｐｐとなるため、絶縁
膜１６は破壊される。この絶縁膜１６を破壊しないとき
には、導電性多結晶シリコン２０を電位Ｖｐｐにし、導
電性多結晶シリコン１７を接地電位にし、ドレイン１２
を電位Ｖｐｐから接地電位の間の任意の間にするか、あ
るいは、導電性多結晶シリコン２０を電位Ｖｐｐにし、
導電性多結晶シリコン１７を電源電圧から電位Ｖｐｐ間
の適当な電圧とし、ドレイン１２にＶｐｐ−数ボルトの
電圧を印加する。読み出しの際には、基板１１および導
電性多結晶シリコン２０を接地し、アルミ１９に適当な
電圧を印加し、導電性多結晶シリコン１７を電源電圧な
いしはその近傍の電圧にしてアルミ１９−導電性多結晶
シリコン２０間に定常的電流が流れるか否かを検知す
る。以上いくつかの例を示したが、この素子構造を用い
て、集積回路を構成した一例として第５図について考察
する。この第５図の列選択線Ｂ１，Ｂ２……ＢＮは第１
図、第４図のアルミ１９に相当する。また、行選択線Ｗ
１，Ｗ２……ＷＭは第１図、第４図の第１ゲートとして
の導電性多結晶シリコン１７に相当する。さらに、Ｖは
接地電位であり、第１図のソース１３、第４図の導電性
多結晶シリコン２０に相当する。この第５図において、
前述したいくつかの記憶方式を適用することができる。
第５図における行選択線Ｗ１，Ｗ２……ＷＭは同時に１
本しかハイ（「Ｈ」）レベルにならないものとする。
「Ｈ」レベルとはエンハンスメント型ＭＯＳトランジス
タＴ１１，Ｔ１２からＴＭＮのしきい値電圧以上の電圧
とし、それ以下をロウ（Ｌ）レベルとする。また、列選
択線Ｂ１〜ＢＮは行選択線と同様に一本しかＨレベルに
ならないものとする。また、エンハンスメント型ＭＯＳ
トランジスタＴ１１は前述のトランジスタであり、Ｑ
１１は薄い絶縁膜である。一例として、第１図で述べた
第１の記憶方式を第５図に適用する。いま、行選択線Ｗ
１と列選択線Ｂ１を選択して、行選択線Ｗ１に電源電圧
からＶｐｐまでの間の適当な電圧を印加し、列選択線Ｂ
１にＶｐｐ（１０〜２５Ｖ）を印加すると、エンハンス
メント型ＭＯＳトランジスタＴ１１はオン状態になるか
ら、絶縁膜Ｑ１１の電位差はＶｐｐとなり絶縁膜Ｑ１１
は破壊される。このとき、列選択線Ｂ２からＢＮ、およ
び行選択線Ｗ２からＷＭは「Ｌ」レベルであるので、絶
縁膜Ｑ２１からＱＭ１および絶縁膜Ｑ１２からＱ１Ｎは
破壊されない。次に行選択線Ｗ１を「１」にし、行選択
線Ｗ２を「Ｈ」にすると、絶縁膜Ｑ１１は破壊されてい
るがエンハンスメント型ＭＯＳトランジスタＴ１１がオ
フ状態であるため、このエンハンスメント型ＭＯＳトラ
ンジスタＴ１１を通じての列選択線Ｂ１から接地Ｖへの
電流は流れない。したがって、絶縁膜Ｑ２１の両端にＶ
ｐｐの電圧がかかり、絶縁膜Ｑ２１は破壊される。以
下、同様にして任意の行選択線および列選択線を選択し
て、その交点に存在する絶縁膜を破壊することができ
る。したがって、この素子を用いて書き込み可能な集積
回路を作ることができる。読み出す際には、任意の行選
択線および列選択線を「Ｈ」レベルにしたときに、絶縁
膜が破壊されている素子は列選択線Ｂ１からソース電源
電圧Ｖに向けて定常電流０．１ｍＡ程度に流れるが、絶
縁膜が破壊されていない素子は流れない（オーダとして
はｎＡ）ので、その差異を検知して記憶情報を読みだす
ことができる。以上、この発明の半導体集積回路装置の
素子を用いて、記憶集積回路を構成した実施例をあげた
が他のいくつかの記憶方法においても、若干の修正でも
って同様に適用できることは容易に類推できるものであ
る。以上説明したように、ＭＯＳ構造における書き込み
可能読み出し専用記憶素子およびその製造方法に使用す
ることができる。従来の素子に対する利点は第１ゲート
を制御、読み出しに使用できるため第２ゲートを制御読
み出しに使用している素子より相互コンダクタンスｇｍ
を大きくすることができるので、高速化が可能であると
ともに、以下に列挙するような利点がある。 （１）非可性の破壊方式で書き込むので、光照射によ
り、記憶情報が変化する素子に比べて紫外線、放射線に
よって書き込み情報が変化することがない。 （２）バイポーラ構造の接合破壊形書き込み可能読み出
し専用記憶素子より、低消費電力であり、より高集積化
できる。 （３）ＭＯＳ形構造において、抵抗性の素子を熱的に破
壊するか否かで情報を記憶する素子、いわゆるヒューズ
形書き込み可能読み出し専用記憶素子に比較して、より
高密度化できる。なぜならば、前記素子は１本の高抵抗
導体とトランジスタ１素子で書き込みと読み出しが可能
であるのに対し、この発明はトランジスタ１素子分の素
子面積で、同一機能を実現することができるからであ
る。また、第１図、第４図の構造における記憶方式のい
くつかを述べ、多少の変更をもって他の方式をも考える
ことができる。しかし、それらは前述した方式から容易
に類推できるものである。次に、第１図、第４図の素子
構造において、プロセス工程をより簡略化し、素子面積
をより小さくできる製造方法について、第６図（ａ）〜
第６図（ｅ）の工程図を用いて説明する。この第６図
（ａ）〜第６図（ｅ）の製造方法より製造された素子構
造が第７図に示されている。この第７図に示す符号は第
１図の符号と同一部分には同一符号が付されている。第
７図において、第６図（ａ）に示すように、Ｐ型の基板
１１上に、第１ゲート絶縁膜１４を数百Å、導電性多結
晶シリコン１７を数千Å形成して第１ゲートを形成す
る。次に、第６図（ｂ）に示すように、第２ゲート絶縁
膜１５及び薄い絶縁膜１６を同時に形成する。この第２
ゲート絶縁膜１５及び薄い絶縁膜１６の形成は酸化性の
雰囲気中で、全面を熱酸化する。この場合、Ｐ形基板上
の絶縁膜厚ａ（１００Å）に対し、導電性多結晶シリコ
ン１７上の第２ゲート絶縁膜１５の膜厚ｂ，ｃは３００
Å程度の厚さに形成される。その理由は導電性多結晶シ
リコン１７上と基板１１上のシリコンの酸化速度の差に
よる。その後、第６図（ｃ）に示すように、薄い絶縁膜
１６を通して基板１１にＮ型不純物をイオン注入し、ソ
ース１３、ドレイン１２を形成する。次に、第６図
（ｄ）に示すように、導電性多結晶シリコン２０を気相
成長により全面に厚さ数千Å形成する。次に、第６図
（ｅ）に示すように、第２ゲートマスクを用いて第２ゲ
ート絶縁膜１５，薄い絶縁膜１６，導電性多結晶シリコ
ン２０の不要部分をエッチングにより除去する。次に、
第７図に示すように、中間絶縁膜１８を全面に形成し、
導電性多結晶シリコン２０の個所にスルーホールを形成
し、その上にアルミ１９を形成する。このアルミ１９と
導電性多結晶シリコン２０とはスルーホールを通してコ
ンタクトする。最後に、このアルミ１９の上面に保護膜
２１を蒸着する。この第６図（ａ）〜第６図（ｅ）で述
べた製造方法が第２図（ａ）〜第２図（ｇ）の製造方法
の異なる点は第２ゲート絶縁膜１５の形成直後にイオン
注入してソース１３，ドレイン１２を形成することであ
る。シリコン酸化膜はＰ形の不純物基板の上に育成され
る場合と、多結晶シリコンの上に育成される場合、その
育成速度は後者の方が一般的に３倍程速い。したがっ
て、Ｐ形の基板上では、酸化膜厚１００Åに対し、多結
晶シリコン上では酸化膜厚３００Åとなる。この第６図
（ａ）〜第６図（ｅ）に示すような工程を用いれば、こ
の現象を利用できるので、ドレイン１２上の薄い絶縁膜
１６と、導電性多結晶シリコン１７−導電性多結晶シリ
コン２０の第２ゲート絶縁膜１５は同時育成した場合に
おいて、後者の方が３倍厚くすることができる。したが
って、絶縁膜の耐圧も異なり（３倍程度）、導電性多結
晶シリコン２０とドレイン１２間の薄い絶縁膜１６のみ
を破壊することができる。しかも、従来の方法において
は、薄い絶縁膜を作るために、エッチングのマスクを必
要としたのに対して、ドレイン１２上の第２ゲート絶縁
膜１５と導電性多結晶シリコン１７−導電性多結晶シリ
コン２０間の第２ゲート絶縁膜１５は同時に育成できる
ので、エッチングのマスクを必要としない。これによ
り、第２図（ａ）〜第２図（ｇ）の工程における薄い絶
縁膜１６を形成するためのマスクが不用になり、マスク
合わせのための余裕が必要なくなるので、素子面積を数
μ２〜２０μ２程度より小さくすることが可能となる。
これは、第２図（ａ）〜第２図（ｇ）における薄い絶縁
膜１６を形成するためのマスク余裕を１〜２μ取ること
が不要となるためである。 （発明の効果）この発明は以上説明したように、ゲート
を制御線として用い、ドレインまたはソースを形成する
不純物領域上にＭＯＳトランジスタの接合耐圧よりも低
い電圧で電気的に完全に破壊される絶縁膜を設け、この
絶縁膜を介してゲートとは異なる導体を設けるようにし
たので、書き込み可能読み出し専用記憶素子とすること
ができるとともに、動作速度を速くでき、低消費電力で
高集積化ができ、しかも、紫外線、放射線によって書き
込み情報が変化することがないなどの利点を有する。
【図面の簡単な説明】
第１図はこの発明の半導体集積回路装置の一実施例の断
面図、第２図（ａ）ないし第２図（ｇ）は第１図の半導
体集積回路装置の製造方法を説明するための工程説明
図、第３図は第１図の半導体集積回路装置における薄い
絶縁膜が破壊される状態を説明するための図、第４図は
この発明の半導体集積回路装置の第２の実施例の断面
図、第５図は第１図および第４図の半導体集積回路装置
を用いて集積回路化して書き込み機能を説明するための
図、第６図（ａ）ないし第６図（ｅ）はこの発明の半導
体集積回路装置の第３の実施例の製造方法を説明するた
めの工程説明図、第７図はこの発明の半導体集積回路装
置の第３の実施例の断面図、第８図は従来の半導体集積
回路装置の断面図である。 １１…基板、１２…ドレイン、１３…ソース、１４…第
１ゲート絶縁膜、１５…第２ゲート絶縁膜、１６…薄い
絶縁膜、１７…導電性多結晶シリコン、１８…中間絶縁
膜、１９…アルミ、２０…導電性多結晶シリコン、２１
…保護膜。
面図、第２図（ａ）ないし第２図（ｇ）は第１図の半導
体集積回路装置の製造方法を説明するための工程説明
図、第３図は第１図の半導体集積回路装置における薄い
絶縁膜が破壊される状態を説明するための図、第４図は
この発明の半導体集積回路装置の第２の実施例の断面
図、第５図は第１図および第４図の半導体集積回路装置
を用いて集積回路化して書き込み機能を説明するための
図、第６図（ａ）ないし第６図（ｅ）はこの発明の半導
体集積回路装置の第３の実施例の製造方法を説明するた
めの工程説明図、第７図はこの発明の半導体集積回路装
置の第３の実施例の断面図、第８図は従来の半導体集積
回路装置の断面図である。 １１…基板、１２…ドレイン、１３…ソース、１４…第
１ゲート絶縁膜、１５…第２ゲート絶縁膜、１６…薄い
絶縁膜、１７…導電性多結晶シリコン、１８…中間絶縁
膜、１９…アルミ、２０…導電性多結晶シリコン、２１
…保護膜。
Claims (1)
- 【特許請求の範囲】 （１）第１の導体をゲートとするＭＯＳ構造トランジス
タと、このＭＯＳ構造トランジスタのドレインまたはソ
ースを形成する不純物領域上に形成されかつその上に第
２の導体を有するとともに上記ドレインまたはソースと
第２の導体間に上記ドレインまたはソースの領域の耐圧
より低い電圧を印加すると電気的絶縁状態が破壊されて
上記ドレインまたはソースと第２の導体間を導通させる
絶縁膜とよりなる半導体集積回路装置。 （２）基板上に第１ゲート絶縁膜および第１の導体を順
次形成して第１ゲートを形成する工程と、上記第１ゲー
トをマスクとして上記基板にイオン注入によりソースお
よびドレインの拡散層を形成する工程と、上記拡散層上
に第２ゲート絶縁膜を形成する工程と、上記拡散層上の
第２ゲート絶縁膜の一部を選択的にエッチングし、基板
表面を露出させる工程と、この露出した基板表面上に上
記第２ゲート絶縁膜よりも薄い絶縁膜を形成する工程
と、この薄い絶縁膜を含む上記第２ゲート絶縁膜上に導
電性多結晶シリコンを成長させて第２の導体を形成する
工程とよりなる半導体集積回路装置の製造方法。 （３）基板上に第１ゲート絶縁膜及び第１の導電性多結
晶シリコンを順次形成して第１のゲートを形成する工程
と、上記基板および第１の導電性多結晶シリコン上に第
２ゲート絶縁膜とこの絶縁膜より薄い絶縁膜とを同時に
形成する工程と、上記第１ゲートをマスクとして上記基
板にイオン注入によりソース及びドレインの拡散層を形
成する工程と、上記薄い絶縁膜を含む上記第２ゲート絶
縁膜上に導電性多結晶シリコンを成長させて第２の導体
を形成する工程とよりなる半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33926884A JPH0729998A (ja) | 1984-12-28 | 1991-10-24 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33926884A JPH0729998A (ja) | 1984-12-28 | 1991-10-24 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729998A true JPH0729998A (ja) | 1995-01-31 |
Family
ID=18325843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33926884A Pending JPH0729998A (ja) | 1984-12-28 | 1991-10-24 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729998A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005504434A (ja) * | 2001-09-18 | 2005-02-10 | キロパス テクノロジーズ インコーポレイテッド | 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ |
| JP2005515624A (ja) * | 2001-10-17 | 2005-05-26 | キロパス テクノロジーズ インコーポレイテッド | 超薄膜誘電体のブレークダウン現象を利用したリプログラマブル不揮発性メモリ |
| JP2006245177A (ja) * | 2005-03-02 | 2006-09-14 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007053175A (ja) * | 2005-08-17 | 2007-03-01 | Seiko Npc Corp | 半導体装置の製造方法 |
| JP2009117461A (ja) * | 2007-11-02 | 2009-05-28 | Elpida Memory Inc | アンチヒューズ素子、およびアンチヒューズ素子の設定方法 |
-
1991
- 1991-10-24 JP JP33926884A patent/JPH0729998A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005504434A (ja) * | 2001-09-18 | 2005-02-10 | キロパス テクノロジーズ インコーポレイテッド | 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ |
| JP2005515624A (ja) * | 2001-10-17 | 2005-05-26 | キロパス テクノロジーズ インコーポレイテッド | 超薄膜誘電体のブレークダウン現象を利用したリプログラマブル不揮発性メモリ |
| JP2006245177A (ja) * | 2005-03-02 | 2006-09-14 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007053175A (ja) * | 2005-08-17 | 2007-03-01 | Seiko Npc Corp | 半導体装置の製造方法 |
| JP2009117461A (ja) * | 2007-11-02 | 2009-05-28 | Elpida Memory Inc | アンチヒューズ素子、およびアンチヒューズ素子の設定方法 |
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