JPH04118974A - 半導体不揮発性記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔概　要〕 紫外線消去型の記憶素子を備えた半導体不揮発性記憶装
置に関し、 データの読込み時において、正確にデータを読み出すと
ともに、データを正常に保持することを目的とし、 一導電型半導体層の上に第１の絶縁膜を介して形成され
たフローティングゲートと、前記フローティングゲート
の上に第２の絶縁膜を介して形成されたコントロールゲ
ートと、前記フローティングゲートの両脇の前記半導体
層に形成された反対導電型拡散層と、前記反対導電型拡
散層の間に形成され、かつ、前記反対導電型拡散層より
も不純物濃度の低い低濃度反対導電型拡散層を備えた記
憶素子を含み構成する。 〔産業上の利用分野〕 本発明は、半導体不揮発性記憶装置に関し、より詳しく
は、紫外線消去型の記憶素子を備えた半導体不揮発性記
憶装置に関する。 〔従来の技術〕 半導体不揮発性記憶装置においては、プログラム及び初
期データ格納の際に紫外線を照射する紫外線消去型のＥ
　Ｆ　ＲＯＭ　（ｅｒａｓａｂｌｅ　ｐｒｏｇｒａｍｍ
ａｂｌｅｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）が提案さ
れており、その記憶素子として例えばＳ　ＡＭ　ＯＳ　
（ｓｔａｃｋｅｄ　Ｈａｔｅ　ａｙａｌａｎｃｈｅ　Ｍ
ＯＳ）等が使用されている。 第１１図は、ＳＡＭＯＳの一例を示す断面図であって、
この素子は、半導体基板ａの上に第１の絶縁膜すを介し
て形成されたフローティングゲー）ＦＧと、このフロー
ティングゲートＦＧの上に第２の絶縁１ｌＩｃをおいて
形成されたコントロールゲートＣＧを有するとともに、
このフローティングゲートＦＣの両脇にある半導体基板
ａにｎ゛型のソース層Ｓ、ドレイン層ｄを設けた構造を
存しており、その等価回路は第１２図（ｂ）に示すよう
になる。 このＭＯＳは、一般にエンハンスメント型となっており
、そのフローティングゲートＦＣに紫外線を照射すると
、フローティングゲートＦＣ内の電子が放出され、この
状態におけるコントロールゲート電圧ｖ、３・ドレイン
電流■。、特性は第１２図（ａ）の符号■に示すように
なる。 このメモリ状態を読み出す場合には、闇値電圧Ｖｔ＆。 よりも大きな電源電圧ＶＣＣをコントロールゲートＣＧ
及びドレインｄに印加して、フローティングゲートＦＧ
の下にある半導体基板ａにチャネルを形成し、ソース層
ｓ１　ドレイン層ｄ間に電流が流れるようにする。この
メモリ状態を”１″とする。 また、電源電圧ｖｃｃよりも大きな書込電圧ＶＰＰをコ
ントロールゲートＣＧとドレイン層ｄに印加してドレイ
ン接合近傍でなだれ降伏を生じさせ、電子に高エネルギ
ーを与えてフローティングゲートに注入すると、コント
ロールゲート電圧ＶＧ３とドレイン電流

【。の関係は第
１２図（ａ）の符号■に示すような特性となり、“Ｉ”
状態のＭＯＳに比べて闇値電圧がΔＶいだけ上昇する。 この場合の閾ＷＬ電圧Ｖい。＋ΔＶｚｋは、電源電圧■
。よりも高くなるように設定されているために、コント
ロールゲートＣＧ、ドレイン層ｄに電源電圧ＶＣＣを印
加してもトランジスタはＯＮ状態にならない、このよう
なメモリ状態を“０″とする。 〔発明が解決しようとする課題〕 ところで、このようなＥＰＲＯＭを自動車のエンジン制
御回路に設けたり、高温条件下で使用する装置に組み込
む場合には電源電圧にノイズが入り易く、メモリの読出
しの際に、ノイズによって閾値電圧Ｖい。十ΔＶい以上
の電圧がコントロールゲートＣＧにかかることがあり、
このような場合には、メモリ状態が“Ｏ″であってもト
ランジスタがＯＮ状態になる。この結果、ソース・ドレ
イン間に電流が流れ、メモリが“１”状態であると誤っ
て読出しするといった問題がある。 また、メモリ状態が”１”の場合には、続出しの際に、
コントロールゲートＣＧ及びドレイン層ｄの電圧がノイ
ズによって上昇し、これが書込み電圧ＶＰＰ程度の高い
値になってフローティングゲートＦＧに電子を導入して
いまい、メモリ状態を“Ｏ″に変化させることがあり（
このような現象をソフト・ライトという）、データ“１
”が正常に保持されなくなるといった問題が発生する。 本発明はこのような問題に鑑みてな゛されたものであっ
て、データの読込み時において、正確にデータを読み出
すとともに、データを正常に保持することができる半導
体不揮発性記憶装置を提供することを目的とする。 〔課題を解決するための手段〕 上記した課題は、第１図に例示するように、導電型半導
体層Ｉの上に第１の絶縁膜２を介して形成されたフロー
ティングゲート３と、前記フローティングゲート３の上
に　　第２の絶縁膜４を介して形成されたコントロール
ゲート５と、前記フローティングゲート５の両脇の前記
半導体層１に形成された反対導電型拡散層７．８と、前
記反対導電型拡散層７．８の間に形成され、かつ、前記
反対導電型拡散層７．８よりも不純物濃度の低い低濃度
反対導電型拡散層６を備えた記憶素子を有することを特
徴とする半導体不揮発性記憶装置、または、第１，５図
に例示するように、−導電型半導体層ｌの上に第１の絶
縁膜２を介して形成されたフローティングゲート３と、
前記フローティングゲート３の上に第２の絶縁膜４を介
して形成されたコントロールゲート５と、前記フローテ
ィングゲート５の両脇の前記半導体層１に形成された反
対導電型拡散層７．８と、前記反対導電型拡散層７．８
０間に形成され、かつ、前記反対導電型拡散層７．８よ
りも不純物濃度の低い低濃度反対導電型拡散層６を備え
た記憶素子Ｑを有するとともに、前記記憶素子Ｑのフロ
ーティングゲート３にキャリアを注入する際に、前記コ
ントロールゲート５に書込電圧を印加するとともに、前
記記憶素子のメモリを読み出す際に、前記半導体層１と
同一の電圧を前記コントロールゲート５に印加する制御
回路を有することを特徴とする半導体不揮発性記憶装置
、 または、第９図に例示するように、−導電型半導体層ｌ
の上に絶縁膜２を介して形成されたフローティングゲー
ト３と、前記フローティングゲート３の両脇の前記半導
体層１に形成された２つの反対導電拡散層７．８と、前
記半導体層ｌのチャネル形成領域に、前記反対導電拡散
層８の一方と間隔をおいて形成され、かつ、前記反対導
電型拡散層７．８よりも不純物濃度の低い低濃度反対導
電型拡散層６ａとを備えた記憶素子を有す名半導体不揮
発性記憶装置、 または、第１Ｏ図に例示するように、−導電型半導体層
１の上に第１の絶縁膜２を介してフローティングゲート
３を形成するとともに、該フローティングゲート３の上
に第２の絶縁膜４を介してコントロールゲート５を形成
する工程と、前記コントロールゲート５をマスクにして
、前記フローティングゲート３の両脇にある前記半導体
層１に反対導電型の不純物を注入する工程と、該不純物
を熱拡散して前記フローティングゲート３の下の領域ま
で広げることにより、前記フローティングゲート３の両
脇の前記半導体層ｌに高濃度の反対導電型拡散層７ａ、
８ａを形成するとともに、該反対導電型拡散層７ａ、８
ａの間に低濃度の反対導電型拡散層６ｂを形成する工程
とを有することを特徴とする半導体不揮発性記憶装置の
製造方法によって達成する。 〔作　用〕 第１〜３の本発明によれば、−導電型半導体層１のチャ
ネル形成に低濃度の反対導電型層６．６ａｓ６ｂを設け
ることにより、フローティングゲート３が中性となって
いる場合の記憶素子Ｑをデプレション型とする一方、フ
ローティングゲート３が帯電している場合の記憶素子Ｑ
をエンハンスメント型になるようにしている。 このため、コントロールゲート電極５を基板電圧（基準
電圧）と同一電位にしても“０”１”の読出しが可能に
なるために、コントロールゲート電極５を電源電圧から
切り離せば、電源電圧に入るノイズによってコントロー
ルゲート電極５の電位が上昇することがなくなるために
、データ“０″の読出し時において、コントロールゲー
ト電極５の異常電圧によって記憶素子がＯＮすることが
なく、しかも、データ“ｌ”の読出し時において、コン
トロールゲート電極５の異常電圧によってフローティン
グゲート電極３に電子が注入されることがなくなる。 また、第４の発明によれば、ソース、ドレインとなる高
濃度の反対導電型拡散層７ａ、８ａを広げることによっ
て、フローティングゲート３の下の半導体層１に低濃度
の反対導電型拡散層６ｂを形成するようにしたので、低
濃度の反対導電型拡散層６ｂを形成する際のイオン注入
工程が省け、通常の工程によって装置を形成することに
なる。 〔実施例〕 そこで、以下に本発明の詳細を図面に基づいて説明する
。 （ａ）本発明の第１実施例の説明 第１図は、本発明の第１実施例を示す装置の断面図であ
る。 図中符号ｌは、Ｓｉｎｇ膜２を上面に形成したＰ型シリ
コン基板で、そのＳｉｎｇ膜２の上にはフローティング
ゲート電極３が形成され、また、その上には、Ｓｔｏｗ
等の絶縁膜４を介してコントロールゲート電極５が形成
されている。さらに、フローティングゲート電極３の真
下のシリコン基板１の上層部には、Ｎ−型拡散層６が形
成され、また、Ｎ−型拡散層６の両側にはＮ０型のソー
ス層７、ドレイン層８が設けられており、これによって
形成される記憶素子Ｑが、紫外線照射後においてデプレ
ション型となるとともに、フローティングゲート電極へ
の電子注入後にはエンハンスメント型となるように構成
されている。この素子の等価回路は第２図に示すように
なる。 なお、図中符号９は、素子形成領域を囲む選択酸化膜、
ｌＯは、シリコン基板ｌに形成される素子を覆う眉間絶
縁膜、１１は層間絶縁膜ｌＯに形成されたコンタクトホ
ール１２を通してソース層７に接続されるビット線を示
している。 次に、上記した実施例の作用について説明する。 上記した実施例において、第３図（ａ）に示すように、
コントロールゲート電極５に紫外線を照射してこのゲー
ト電極５を電気的に中性となし、このメモリ状態を“１
″とする。　この後に、シリコン基板１、ソース層７及
びコントロールゲート電極５に同一電圧（基準電圧）■
１．を印加するとともに、ドレイン層８に加える電圧を
変化させてドレイン電流を調べると、第４図の符号Ａに
示すようなデプレション型ＭＯ３）ランジスタの特性が
得られる。 また、第３図（ｂ）に示すように、シリコン基板１及び
ソース層７を同一電圧ＶＳＳにするとともに、電源電圧
ＶＣＣよりも大きな書込電圧ｖｒｒをコントロールゲー
ト電極５とドレイン層８に印加し、ドレイン接合近傍で
アバランシェ降伏を生じさせて電子をフローティングゲ
ート電極３に注入し、７０−ティングゲート電極３が負
に帯電したメモリ状態を“０”とする。 そして、メモリ状態“１”°の場合と同様にしてコント
ロールゲート電圧ＶＣＳとドレイン電流Ｉ　ＤＳの関係
を調べると、第４図の符号Ｂに示すような特性が得られ
、この特性によれば、メモリ状態“１”の場合に比べて
ｌｉＷ電圧がΔＶｔｋだけ上昇しており、その特性はエ
ンハンスメント型に移行する。 このため、コントロールゲート電極５を基板電圧（基準
電圧）と同一電位にしても“０″′　　“１”の読出し
が可能になるために、コントロールゲート電極５を電源
電圧から切り離せば、電源電圧に入るノイズによってコ
ントロールゲート電極５の電位が上昇することがなくな
るために、データ″Ｏ″の読出し時において、コントロ
ールケート電極５の異常電圧によって記憶素子がＯＮす
ることがなく、しかも、データ“１”の読出し時におい
て、コントロールゲート電極５の異常電圧によってフロ
ーティングゲート電極３に電子が注入されることがなく
なる。 次に、上記した素子を用いて構成したＥＦＲＯＭセルの
読出し・書込み回路の一例を第５−７図に基づいて説明
する。 第５図は、ＥＰＲＯ′Ｍセルの読出し・書込み回路の一
例を示す回路構成図であって、上記した記憶素子を４つ
形成し、これらをビット線及びアドレス線にマトリクス
状に接続したものである。 ４つの記憶素子Ｑ１〜Ｑ４のソースはシリコン基板１と
同一電圧に維持され、また、そのドレインは選択用ＭＯ
ＳトランジスタＳＴ、−５Ｔ、のソースに接続され、さ
らに、第１．２の選択用ＭＯＳトランジスタＳＴ、　、
ＳＴ、のドレインは第１のビット線ＢＬ、に、第３．４
の選択用ＭＯＳトランジスタＳＴ３　、ＳＴ４のドレイ
ンは第２のビット線ＢＬ、にそれぞれ接続されており、
選択用ＭＯ３）ランジスタＳＴ、−３Ｔ、をＯＮするこ
とにより記憶素子Ｑ。 〜Ｑ４とビット線ＢＬＩ　、　ＢＬｚとを導通させるよ
うに構成されている。 この場合、第１１第２の選択用ＭＯ３Ｉ−ランジスタＳ
ＴＩ　、ＳＴｚ　ノケ−）　！；［１）”７−　ＦｗＡ
ＷＬＩ　ニ接続され、また、第３．４の選択用ＭＯ３）
ランジスタＳＴｓ　、ＳＲａのゲートは第２のワード線
孔２に接続されている。さらに、第１、第２の記憶素子
Ｑ１、Ｑｚのコントロールゲートは第１の書込線ＲＬ、
に接続され、また、第３と第４の記憶素子Ｑｓ　、Ｑ、
のコントロールゲート電極は第２の書込線Ｒｔ、ｘに接
続されている。 そして、２つのビット線ＢＬ、　ＳＢＬ！は、書込用ビ
ット線選択回路２０又は読出用ビット線選択回ｊ１２１
によって選択され、また、２つのワード線１１Ｌ直、Ｔ
ｌ４Ｌ！及び書込線ＲＬＩ　、ＲＬ！は、ワード線・書
込線選択回路２２によって選択され、これにより、いず
れか１つの記憶素子Ｑを選択するように構成されている
。 上記した書込用ビット線選択回路２０は、ＯＮ時の出力
信号が電圧ＶＰＰ（例えば１２．５Ｖ）となる第１〜３
のアンドゲート２３〜２５と、第１〜３のＭＯＳ）ラン
ジスタ２６〜２８２を有している。 第１のアンドゲート２３は、プログラム時に信号“１″
を入力する入力端と、インバータ２９を介して書込信号
を入力する入力端とを有し、ＯＮ時には第１のＭＯ３Ｉ
−ランジスタ２６のゲートに電圧ＶＰＰを出力してこれ
をＯＮするように構成されている。 また、第１のＭＯＳトランジスタ２６は、電圧ＶＰＰが
印加されるドレインと、第２．３のＭＯＳトランジスタ
２７．２８のドレインに接続されるソースを有しており
、第２．３のＭＯＳトランジスタ２７．２８のいずれが
がＯＮすることによって、これらのソースにそれぞれ接
続されたビット線ＢＬ＋　、ＢＬ！に電圧Ｖ□を印加す
るように構成されている。 さらに、第２．３のアンドゲート２４．２５は、プログ
ラム時に信号“ｌ”を入力する入力端を有し、また、第
２のアンドゲート２４の他の入力端にはビット線選択指
令信号Ａ、を反転して入力し、また、第３のアンドゲー
ト２５の他の入力端にはビット線選択指令信号Ａ、をそ
のまま入力するように構成され、これにより、プログラ
ムの際に第２．３のアンドゲート２４．２５のいずれか
一方からのみ信号を出力して第２．３のＭｏ５）ランジ
スタ２７．２８の一方を選択するようになっている。 上記した続出用ビット線選択回路２１は、ＯＮ時の出力
信号が電圧ＶＣＣとなる第４．５のアンドゲート２９．
３０と、これらの出力端に接続されたゲートを有する第
４．５のＭｏ３）ランジスタ３１．３２とを有し、また
、これら２つのＭＯＳトランジスタ３１．３２のソース
は、それぞれ第１．２のビット線ＢＬ、　、ａｔｚに接
続され、さらにそのドレインは、抵抗Ｒを介して電源電
圧ＶＣＣが印加されるように構成されている。 また、２つのアンドゲート２９．３０には、第２のイン
バータ３３を介してプログラム信号ＰＲＧが入力すると
ともに、第４のアンドゲート２９にはビット線選択指令
信号ＡＩの反転信号が入力し、第５のアンドゲート３０
にはビット線選択指令信号Ａｍが入力するように構成さ
れ、これによって続出時に第４．５のＭｏ３）ランジス
タ３１．３２のいずれかをＯＮしていずれかのビット線
ＢＬ、　、ＢＬ、に電圧ＶＣＣを印加するようになされ
ている。 なお、続出用ビット線選択回路２１に設けられた抵抗Ｒ
とＭｏ３）ランジスタ３１３２との接続点には第３のイ
ンバータ３４の入力端が接続され、その出力端から続出
信号り、□を取り出すように構成されている。 上記したワード線・書込線選択回路２２は、第１．２の
ワード線孔１、ＷＬｚにそれぞれ出力する第１．２のバ
ッファ３５．３６と、第１．２の書込線ＲＬ、　、Ｒｔ
、ｚにそれぞれ出力する第６．７のアンドゲート３７．
３８を有しており、これらのバッファ３５．３６の出力
電圧は、書込時には電圧ＶＰＦとなり、続出時にはＶＰ
Ｐよりも低い電圧ＶＣＣ（例えば５Ｖ）となり、また、
アンドゲート３７．３８の出力電圧は、ＯＮ時にはＶ□
となり、ＯＦＦ時にはＶＣＣよりも低い基板電圧Ｖ。（
例えば０■）となるように構成されている。 そして、第６．７のアンドゲート３７．３８は、プログ
ラム信号によってプログラム時に信号“ビを入力する一
方、第１のバッファ３５と第６のアンドゲート３７には
ワード線選択指令信号Ａｗを入力し、また、第２のバッ
ファ３６と第５のアンドゲート３８には第３のインバー
タ３９を介してワード線選択指令信号Ａｗが入力するよ
うに構成され、これによって書込時にはいずれか一方の
ワード線−Ｌ＋５ＷＬｚ及びいずれか一方の書込線ＲＬ
、、ＲＬｚにのみ電圧ｖｒｒが印加し、続出時にはいず
れか一方のワード線孔１、ＷＬｚにのみ電圧ＶＣＣがか
かるようになされている。 このような回路において、４つの記憶素子Ｑ。 〜Ｑ４のフローティングゲート電極に紫外線を照射して
初期化すると、これらの素子のメモリ状態は全て“１″
となる（第６図（ａ））。 この後に、第１の記憶素子に“０”を書き込む場合には
、２つのプログラム信号ＰＲＧ、ＰＧＭを１”にすると
ともに、書込信号Ｄ　＝ａ“０”を第１のアンドゲート
２３に入力すれば、第１のＭｏＳトランジスタ２６がＯ
ＮＬ、第２．３１７１Ｍ０Ｓトランジスタ２７．２８の
ドレインに電圧ＶＰＦがかかる。この状態で、ビット線
選択指令信号Ａ、及びワード線選択指令信号Ａｗを“ビ
にすると、第２のＭｏ３）ランジスタ２７がＯＮして第
１のビット線ＢＬ、に電圧ＶＰＰがかかり、また、第１
のバッファ３５を介して第１の選択ＭＯＳトランジスタ
ＳＴ、がＯＮＬ、これに接続された第１の記憶素子Ｑ、
のソース側に電圧Ｖ□がかかり、さらに、第６のアンド
ゲート３７を介して書込電圧ＶＰＰが第１の記憶素子Ｑ
、のコントロールゲートに印加される。 この結果、第１の記憶素子Ｑ、のフローティングゲート
電極にはアバランシェ崩壊によって電子が注入されるた
めに、記憶素子Ｑ、にメモリ“０″が書き込まれた状態
となる（第６図（ｂ））、この場合の他の記憶素子Ｑ２
〜Ｑ４は、選択ＭＯ３）ランジス７８丁２〜ＳＴ、がＯ
Ｎ状態にないために、メモリ“１″を保持することにな
る。 このようなプログラム書込を終えた後に、そのプログラ
ムを読出す場合には、プログラム信号ＰＲＧ、ＰＧＭを
“Ｏ″レベルすると、続出用ビット線選択回路２１のイ
ンバータ３３を介して第４．５のアンドゲート２９．３
０のそれぞれに信号“】”が入力する。この場合、書込
用ピッ）ＩＩ選択回路２０における第１のアンドゲート
２３がＯＦＦの状態になるために、この回ＦＩＩＩ２０
からビット線ＢＬ、　、ＢＬｔには電圧がかからないこ
とになる。 これにより、ビット線選択指令信号Ａ、が第４．５のア
ンドゲート２９．３０のいずれかを選択し、ＭＯＳ）ラ
ンジスタ３１．３２を介していずれかのビット線ＢＬ、
　、ａｔｚにＶＣＣの電圧を印加する。 さらに、ワード線・書込線選択回路２２によってワード
線ｈｔ、＋　、ｈｔ、ｚを選択して電圧ＶＣＣを印加し
、記憶素子の１つを選択する。 このようにして第１の記憶素子Ｑ、を選択してそのドレ
インに電圧ＶＣＣをかけると、この記憶素子Ｑ、はメモ
リ状態が“Ｏ″であってエンハンスメント型になり、し
かも、そのコントロールゲート電圧は基板電圧ＶＳＳと
同一になっているために、第１の記憶素子Ｑ、はＯＦＦ
となって、第１のビット線ＢＬ、の電圧がｖｃｅになる
ため、出力側の第３のインバータ３４の入力信号がＶＣ
Ｃ１出力信号Ｄ　ｏｕｔが“Ｏ”となって、第１の記憶
素子のメモリ状態が“０″となっていると判断される（
第７図（ａ）　）。 また、この他の記憶素子Ｑ２〜Ｑ４を選択してそのドレ
インに電圧ＶＰＰをかけると、これらはデブレシッン型
であって、コントロールゲートに電圧が印加されないた
めに、これらの記憶素子Ｑ２〜Ｑ４はＯＮして出力信号
Ｄ０□が“１”となり、メモリ状態は１″となっている
と判断する（第７図（ｂ）　）。 次に、上記した第１実施例の形成工程を第８図に基づい
て説明する。 まず、比抵抗を２０ΩとしたＰ型シリコン基板１を塩素
（Ｉ（Ｃ１）　　・酸素（Ｏｔ）の混合ガス中に置き。 その表面を約１−０００℃の温度で加熱して約６０Ｏ人
の厚さの熱酸化膜（ＳｉＯ□膜）４１を生成し、ついで
、ＣＶＤ法によって膜厚約１６００人のシリコン窒化膜
（ＳｉＪ４膜）４２を形成した後に、素子形成領域を覆
うレジストマスク４３を形成する（第８図（ａ））。 そして、レジストマスク４３から露出した５ｉｘＮａ膜
４２を四フッ化炭素／酸素雰囲気中でプラズマエツチン
グし、ついで、レジストマスク４３をイオン防御マスク
にして、注入エネルギー２５ｋｅＶ、ドーズ量６．０Ｘ
１０”個／ｄ程度の条件で硼素イオン（Ｂｏ）をシリコ
ン基板１に注入する（第８図（ｂ））。 次に、レジストマスク４３を酸素プラズマ等によって灰
化した後に、新たにレジストマスク４４を形成して素子
形成領域よりも１．２５Ωｍ程度外方に至る領域を覆い
、これをマスクにして、注入エネルギ５０ｋｅＶ、ドー
ズ量６．０Ｘ１０’；個／ｃ４程度で硼素イオン（Ｂ゛
）をシリコン基板ｌニ注入スる（第８図（ｃ））、つい
で、レジストマスク４４を剥離する。 この後に、シリコン基板１の表面を９００°Ｃの水蒸気
雰囲気中で酸化し、シリコン窒化膜４２に覆われていな
い領域、即ち素子形成領［周囲に画定された素子骨１ｌ
ｉＩＩｓＩ域に膜厚約５ｏｏｏ人の５ｉＯｚ膜４５を成
長させる。この場合、ＳｉＯ□膜４５膜下５硼素が活性
化してチャネルカット層４６となる（第８図（ｄ））。 次に、燐酸等によって窒化膜４２を除去し、さらに、素
子形成領域のＳｉｎｇ膜４１をフッ酸等によって取り除
いた後に、ＭＣｌ−０，の混合ガス中で、シリフン基板
１表面を約１０５０℃で熱酸化し、素子形成素子形成領
域に膜厚３５０人のＳｉｎｇ膜４７を成長する。 この後に、第８図（ｅ）に示すように、素子形成領域以
外をレジストマスク４８によって覆った後に、注入エネ
ルギー４０ｋｅＶ、　　ドーズ量１．５×１０１２個／
Ｃａｌで砒素イオン（Ａｓ’　）をシリコン基板１の素
子形成領域に注入し、これにより記憶素子の闇値をコン
トロールする。 次に、ＣＶＤ法によって第１の多結晶シリコン膜４９を
１８００人の厚さに成長してから、素子形成領域をレジ
ストマスク５０によって覆った後（第８図（ｆ））、レ
ジストマスク５０から露出した多結晶シリコン膜を反応
性イオンエツチング法等により異方性エツチングし、つ
いで、レジストマスク５０を除去する。 この後に、アルゴンと酸素と塩素の混合ガスの中にシリ
コン基板ｌを入れ、第１の多結晶シリコン膜４９の表面
を熱酸化して膜厚２５０人程形成Ｓｉｎｇ膜５１を形成
する（第８図（ｇ））。 次に、第２の多結晶シリコン膜５２をＣＶＤ法によって
約２０００形成度成長させた後に、ゲート電極形成領域
をレジストマスク５３によって覆い（第８図（ｈ））、
第２の多結晶シリコン膜５２を反応性イオンエツチング
法により異方性エツチングする。 この後に、レジストマスク５３を灰化し、ついで、第１
．２の多結晶シリコン膜４９．５２とシリコン基板１の
表面を９５０℃の温度で熱酸化して２００人の厚さのＳ
ｉＯ２膜５４膜形４する（第８図（ｉ））。 そして、ゲート電極形成領域に残存した第１の多結晶シ
リコン膜４９を第１図に示すようなフローティングゲー
ト電極３とするとともに、その上のＳｉＯ□膜５１を介
して存在する第２の多結晶シリコン膜５２をコントロー
ルゲート電極５とする。 次に、多結晶シリコン膜４９．５２と素子分離用のＳｉ
Ｏ２！Ｉ４５をマスクにして、注入エネルギー７０ｋｅ
Ｖ、ドーズ量４．０　ＸＩＯ”個／ｃｄで砒素イオンを
シリコン基板に注入する。この場合、第２の多結晶シリ
コン膜５２にも砒素イオンが注入される。 この後に、シリコン基板１と第２の多結晶シリコン膜５
２をアニールして、第２の多結晶シリコン膜４９の下に
Ｎ−型拡散層６を形成し、また、その両側にＮ゛型の拡
散層からなるソース層７とドレイン層８を形成し、さら
に、コントロールゲート電極５となる多結晶シリコン膜
５２内の不純物を活性化した後に、全体にＰＳＧよりな
る眉間絶縁膜５５を形成する（第８図（ｊ））。 次に、層間絶縁ＷＩ５５をフォトリソグラフィー法によ
りバターニングし、ソース層７を露出する開口部５６を
形成し、ついで、開口部５６を通してコンタクト補償用
の燐イオンを注入した後に、スパッタリング法によりア
ルミニウム１ｌ１５７を形成する（第８図（ｋ）　）　
。 それから、開口部５６の領域と、これに続く電極配線形
成領域とを図示しないフォトレジストによって覆い、こ
れをマスクにしてアルミニウム膜５７をパターニングし
、さらに、この上にプラズマ窒化膜５８を１０００人程
度形成する（第８図（ｋ））。 （ｂ）本発明のその他の実施例の説明 上記した実施例では、フローティングゲート電極３とコ
ントロールゲート電極５とを有する記憶素子について述
べたが、第９図に示すように、フローティングゲート電
極３だけを有する構造にすることも可能である。 この場合、ドレイン層８と、その下のｎ−型拡散層６ａ
との間にｐ拡散層１ａを形成して、アバランシェ崩壊を
生じさせ易いようにする。なお、ｐ拡散層１ａは、ドレ
イン層８に印加する電圧によって空乏層が広がる領域に
形成する。 また、フローティングゲート電極３の下のｎ型拡散層６
をシリコン基板Ｉに形成する場合には、第１Ｏ図に示す
ように、フローティングゲート電極３０両側に注入する
Ｎ型の高濃度不純物を深く入り込ませた後に（同図（ａ
））、これをフローティングゲート電極の下まで拡散し
て、フローティングゲート電極３の下にｎ−型拡散層６
ｂを形成し、その両側に形成された高濃度の拡散層をソ
ース層７ａ、ドレイン層８ａとすることもできる（同図
（ｂ）　）。 〔発明の効果〕 第１〜３の本発明によれば、−導電型半導体層のチャネ
ル形成に低濃度の反対導電型層を設けることにより、フ
ローティングゲートが中性となっている場合の記憶素子
をデプレション型とする−方、フローティングゲートが
帯電している場合の記憶素子をエンハンスメント型にな
るようにしたので、コントロールゲート電極を基板電圧
（基準電圧）と同一電位にしてもＯ゛″　　１”の読出
しが可能になるために、コントロールゲート電極を電源
電圧から切り離し、電源電圧に入るノイズによってコン
トロールゲート電極の電位が上昇することを回避するこ
とができる。 この結果、データ゛０″′の続出時において、コントロ
ールゲート電極の異常電圧によって記憶素子がＯＮする
ことを防止でき、また、データ“１″の続出時において
、コントロールゲート電極の異常電圧によってフローテ
ィングゲート電極に電子が注入されること回避すること
が可能になる。 また、第４の発明によれば、ソース、ドレインとなる高
濃度の反対導電型拡散層を広げることによって、フロー
ティングゲートの下の半導体層に低濃度の反対導電型拡
散層を形成するようにしたので、低濃度の反対導電型拡
散層を形成する際のイオン注入工程を省くことができ、
第１〜３の発明の装置を通常の工程によって形成するこ
とができる。

【図面の簡単な説明】

第１図は、本発明の第１実施例装！を示す断面図、 第２図は、本発明の第１実施例装置の等価回路図、 第３図は、本発明の第１実施例装置の動作説明図、 第４図は、本発明の第１実施例装置のゲート電圧・ドレ
イン電流の特性図、 第５図は、本発明の第１実施例装置の書込み・読出し回
路の一例を示す回路図、 第６図は、本発明の第１実施例装置のメモリ消去、メモ
リ書込みを示す等価回路図、 第７図は、本発明の第１実施例装置のメモリ読出し状態
を示す等価回路図、 第８図は、本発明の第１実施例装置の形成工程の一例を
示す断面図、 第９図は、本発明の第２実施例装置を示す断面図、 第１θ図は、本発明の第１実施例装置の別の形成工程を
示す断面図、 第１１図は、従来装置の一例を示す断面図、第１２図は
、従来装置のドレイン電流・コントロールゲート電圧特
性図と、従来装置の等価回路図である。 （符号の説明） ■・・・シリコン基板（半導体層）、 ２・・・５ｉＯ１膜（絶縁膜）、 ３・・・フローティングゲート電極、 ４・・・絶縁膜、 ５・・・コントロールゲート電極、 ６．６ａ、６ｂ・Ｎ−型拡散層、 ７．７ａ・・・ソース層（反対導電型拡散層）、８．８
ａ・・・ドレイン層（反対導電型拡散層）。

Claims (1)

1. 【特許請求の範囲】 〔１〕一導電型半導体層（１）の上に第１の絶縁膜（２
   ）を介して形成されたフローティングゲート（３）と、 前記フローティングゲート（３）の上に第２の絶縁膜（
   ４）を介して形成されたコントロールゲート（５）と、 前記フローティングゲート（５）の両脇の前記半導体層
   （１）に形成された反対導電型拡散層（７、８）と、 前記反対導電型拡散層（７、８）の間に形成され、かつ
   、前記反対導電型拡散層（７、８）よりも不純物濃度の
   低い低濃度反対導電型拡散層（６）を備えた記憶素子を
   有することを特徴とする半導体不揮発性記憶装置。 〔２〕一導電型半導体層（１）の上に第１の絶縁膜（２
   ）を介して形成されたフローティングゲート（３）と、
   前記フローティングゲート（３）の上に第２の絶縁膜（
   ４）を介して形成されたコントロールゲート（５）と、
   前記フローティングゲート（５）の両脇の前記半導体層
   （１）に形成された反対導電型拡散層（７、８）と、前
   記反対導電型拡散層（７、８）の間に形成され、かつ、
   前記反対導電型拡散層（７、８）よりも不純物濃度の低
   い低濃度反対導電型拡散層（６）を備えた記憶素子を有
   するとともに、 前記記憶素子のフローティングゲート（３）にキャリア
   を注入する際に、前記コントロールゲート（５）に書込
   電圧を印加するとともに、前記記憶素子のメモリを読み
   出す際に、前記半導体層（１）と同一の電圧を前記コン
   トロールゲート（５）に印加する制御回路を有すること
   を特徴とする半導体不揮発性記憶装置。 〔３〕一導電型半導体層（１）の上に絶縁膜（２）を介
   して形成されたフローティングゲート（３）と、 前記フローティングゲート（３）の両脇の前記半導体層
   （１）に形成された２つの反対導電拡散層（７、８）と
   、 前記半導体層（１）のチャネル形成領域に、前記反対導
   電拡散層（８）の一方と間隔をおいて形成され、かつ、
   前記反対導電型拡散層（７、８）よりも不純物濃度の低
   い低濃度反対導電型拡散層（６ａ）とを備えた記憶素子
   を有する半導体不揮発性記憶装置。 〔４〕一導電型半導体層（１）の上に第１の絶縁膜（２
   ）を介してフローティングゲート（３）を形成するとと
   もに、該フローティングゲート（３）の上に第２の絶縁
   膜（４）を介してコントロールゲート（５）を形成する
   工程と、 前記コントロールゲート（５）をマスクにして、前記フ
   ローティングゲート（３）の両脇にある前記半導体層（
   １）に反対導電型の不純物を注入する工程と、 該不純物を熱拡散して前記フローティングゲート（３）
   の下の領域まで広げることにより、前記フローティング
   ゲート（３）の両脇の前記半導体層（１）に高濃度の反
   対導電型拡散層（７ａ、８ａ）を形成するとともに、該
   反対導電型拡散層（７ａ、８ａ）の間に低濃度の反対導
   電型拡散層（６ｂ）を形成する工程とを有することを特
   徴とする半導体不揮発性記憶装置の製造方法。