JP2963469B2 - フローテイングゲートｍｏｓトランジスタの製造方法 - Google Patents
フローテイングゲートｍｏｓトランジスタの製造方法Info
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Description
【発明の詳細な説明】 技術分野 本発明は、フローティングゲートMOSトランジスタに
関するものであって、更に詳細には、高速再書込み可能
EEPROMを形成するためにバイポーラ検知トランジスタと
共に及びそれと結合してMOSトランジスタを製造するこ
とを可能とするポリシリコンの単一層と共に構成されて
いるフローティングゲートMOSトランジスタに関するも
のである。
関するものであって、更に詳細には、高速再書込み可能
EEPROMを形成するためにバイポーラ検知トランジスタと
共に及びそれと結合してMOSトランジスタを製造するこ
とを可能とするポリシリコンの単一層と共に構成されて
いるフローティングゲートMOSトランジスタに関するも
のである。
従来技術 従来の書込み可能メモリ要素は二つのカテゴリに分割
することが可能である。即ち、MOS装置とバイポーラ装
置である。１番目のカテゴリにおいては、フローティン
グゲートMOSFETがアクティブな検知装置として作用する
他のMOSFETと結合されている。フローティングゲートMO
SFETは再書込み可能であるが、MOS装置と共に製造され
ているEEPROMは本来的に低速である。２番目のカテゴリ
においては、バイポーラ集積回路非揮発性メモリセル
は、通常、ヒューズ技術の何らかの変形例を使用して構
成される。即ち、装置を介しての各可能な電流経路は、
ヒューズを有しており、そのヒューズは選択的に焼切さ
れて永久的に書込まれた即ちプログラムされた装置を提
供する。この技術における一つの欠点としては、回路が
ヒューズを焼切するために大きな電流を必要とすること
である。バイポーラ集積回路も欠点を有しており、即
ち、それらはヒューズを焼切することによって書込みが
行なわれるので、再書込み可能なものではなく、且つ他
の目的のためにそれらを破壊することなしにテストのた
めに書込みを行なうことができないということである。
することが可能である。即ち、MOS装置とバイポーラ装
置である。１番目のカテゴリにおいては、フローティン
グゲートMOSFETがアクティブな検知装置として作用する
他のMOSFETと結合されている。フローティングゲートMO
SFETは再書込み可能であるが、MOS装置と共に製造され
ているEEPROMは本来的に低速である。２番目のカテゴリ
においては、バイポーラ集積回路非揮発性メモリセル
は、通常、ヒューズ技術の何らかの変形例を使用して構
成される。即ち、装置を介しての各可能な電流経路は、
ヒューズを有しており、そのヒューズは選択的に焼切さ
れて永久的に書込まれた即ちプログラムされた装置を提
供する。この技術における一つの欠点としては、回路が
ヒューズを焼切するために大きな電流を必要とすること
である。バイポーラ集積回路も欠点を有しており、即
ち、それらはヒューズを焼切することによって書込みが
行なわれるので、再書込み可能なものではなく、且つ他
の目的のためにそれらを破壊することなしにテストのた
めに書込みを行なうことができないということである。
バイポーラ装置とMOS装置との間には著しい構造的な
差異が存在しており、一方のタイプの装置を製造するた
めに使用される技術を他方のタイプの装置を製造するた
めに使用することが排除されている。例えば、従来のフ
ローティングゲートMOS装置において使用される薄いゲ
ート酸化膜及びポリシリコン間酸化物層は、バイポーラ
製造方法によって形成する場合に、汚染されたり機械的
な損傷を受けたりする。又、MOS製造技術に露呈された
場合には、バイポーラ装置の性能がしばしば低下するこ
とがある。従って、これらの技術を組合わせることはな
かなか困難であった。
差異が存在しており、一方のタイプの装置を製造するた
めに使用される技術を他方のタイプの装置を製造するた
めに使用することが排除されている。例えば、従来のフ
ローティングゲートMOS装置において使用される薄いゲ
ート酸化膜及びポリシリコン間酸化物層は、バイポーラ
製造方法によって形成する場合に、汚染されたり機械的
な損傷を受けたりする。又、MOS製造技術に露呈された
場合には、バイポーラ装置の性能がしばしば低下するこ
とがある。従って、これらの技術を組合わせることはな
かなか困難であった。
目 的 本発明は、上述した点に鑑みなされたものであって、
従来技術の欠点を解消し、改良したフローティングゲー
トMOSトランジスタ及びその製造方法を提供することを
目的とする。
従来技術の欠点を解消し、改良したフローティングゲー
トMOSトランジスタ及びその製造方法を提供することを
目的とする。
構 成 本発明は、フローティングゲートMOSFETメモリ装置に
関するものであり、且つEEPROMセル又は書込み可能論理
装置を形成するための高速バイポーラトランジスタと共
に製造され且つそれに結合されているフローティングゲ
ートMOSFETメモリ装置に関するものである。合体したバ
イポーラ/MOS技術は、MOSFETを再書込み可能な状態とす
ると共に、該メモリ装置をバイポーラ装置の速度で読取
ることを可能とする。従来のフローティングゲートメモ
リMOSFETがポリシリコン間酸化物によって分離されてい
る少なくとも二つのポリシリコン層を必要とするのと異
なり、本発明に基づいて製造されるMOSFETは、二つのス
テップからなるプロセスで付着形成される単一層のポリ
シリコンのみを必要とするに過ぎない。従って、バイポ
ーラ装置とMOS装置の両方が、単一ポリシリコン層プロ
セスを使用して製造することが可能であり、そのことは
高歩留りを提供している。更に、MOS装置を組込むにも
かかわらず、本発明に基づく製造プロセスは、バイポー
ラ装置の性能に妥協を余儀なくすることはない。
関するものであり、且つEEPROMセル又は書込み可能論理
装置を形成するための高速バイポーラトランジスタと共
に製造され且つそれに結合されているフローティングゲ
ートMOSFETメモリ装置に関するものである。合体したバ
イポーラ/MOS技術は、MOSFETを再書込み可能な状態とす
ると共に、該メモリ装置をバイポーラ装置の速度で読取
ることを可能とする。従来のフローティングゲートメモ
リMOSFETがポリシリコン間酸化物によって分離されてい
る少なくとも二つのポリシリコン層を必要とするのと異
なり、本発明に基づいて製造されるMOSFETは、二つのス
テップからなるプロセスで付着形成される単一層のポリ
シリコンのみを必要とするに過ぎない。従って、バイポ
ーラ装置とMOS装置の両方が、単一ポリシリコン層プロ
セスを使用して製造することが可能であり、そのことは
高歩留りを提供している。更に、MOS装置を組込むにも
かかわらず、本発明に基づく製造プロセスは、バイポー
ラ装置の性能に妥協を余儀なくすることはない。
本発明の一実施例においては、電気的消去可能フロー
ティングゲートＰチャンネルMOSFET装置のドレインは、
EEPROMセルを形成するためのNPNトランジスタのベース
へ接続されている。該装置は、バイポーラ装置を介して
流れる電流を検知することによって読取りが行なわれる
が、そのMOSFETの適宜の電圧を印加することによってそ
の装置への書込み及び消去が行なわれる。各セルへの書
込み（又は消去）が行なわれることはまれであるが、読
取りはしばしば行なわれるので、低速のMOS装置を組込
むことは全く問題がない。
ティングゲートＰチャンネルMOSFET装置のドレインは、
EEPROMセルを形成するためのNPNトランジスタのベース
へ接続されている。該装置は、バイポーラ装置を介して
流れる電流を検知することによって読取りが行なわれる
が、そのMOSFETの適宜の電圧を印加することによってそ
の装置への書込み及び消去が行なわれる。各セルへの書
込み（又は消去）が行なわれることはまれであるが、読
取りはしばしば行なわれるので、低速のMOS装置を組込
むことは全く問題がない。
両方の装置は、単一製造プロセスを使用して、同一の
シリコン基板上に構成される。フローティングゲートMO
Sトランジスタは、前記基板の離隔したソース領域及び
ドレイン領域を第一導電型へドープすることによって構
成される。反対導電型のチャンネル領域を、該ソース領
域とドレイン領域との間にドープさせる。第一（制御）
ゲート領域を、前記チャンネル領域から水平方向に離隔
させて前記シリコン基板内に形成する。この第一ゲート
領域は、半導体物質を前記ソース領域及びドレイン領域
と同一の導電型へドープすることによって形成する。二
酸化シリコン層の上方に設けられるポリシリコン層は、
第一ゲート領域とチャンネル領域とを架橋し、第一ゲー
ト領域からチャンネル領域への電気的電位を伝達させ
る。従って、該ポリシリコン層は、第二（フローティン
グ）ゲート領域として作用し、且つ該第一ゲート領域を
介して制御され、ソース領域とドレイン領域との間に選
択的に導電性のチャンネルを形成する。その結果得られ
るMOS装置は従来のフローティングゲートMOS装置よりも
幾分大きな面積を持っているが、チャンネル領域と制御
ゲート領域の両方からフローティングゲートを分離する
ために使用される高集積度ゲート酸化物は、従来のMOS
装置におけるポリシリコン間酸化物の集積性の問題を除
去している。
シリコン基板上に構成される。フローティングゲートMO
Sトランジスタは、前記基板の離隔したソース領域及び
ドレイン領域を第一導電型へドープすることによって構
成される。反対導電型のチャンネル領域を、該ソース領
域とドレイン領域との間にドープさせる。第一（制御）
ゲート領域を、前記チャンネル領域から水平方向に離隔
させて前記シリコン基板内に形成する。この第一ゲート
領域は、半導体物質を前記ソース領域及びドレイン領域
と同一の導電型へドープすることによって形成する。二
酸化シリコン層の上方に設けられるポリシリコン層は、
第一ゲート領域とチャンネル領域とを架橋し、第一ゲー
ト領域からチャンネル領域への電気的電位を伝達させ
る。従って、該ポリシリコン層は、第二（フローティン
グ）ゲート領域として作用し、且つ該第一ゲート領域を
介して制御され、ソース領域とドレイン領域との間に選
択的に導電性のチャンネルを形成する。その結果得られ
るMOS装置は従来のフローティングゲートMOS装置よりも
幾分大きな面積を持っているが、チャンネル領域と制御
ゲート領域の両方からフローティングゲートを分離する
ために使用される高集積度ゲート酸化物は、従来のMOS
装置におけるポリシリコン間酸化物の集積性の問題を除
去している。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。
様について詳細に説明する。
第１図は、本発明に基づく電気的消去可能再書込み可
能リードオンリーメモリ（EEPROM）セル１の概略図であ
る。EEPROMセル１は、バイポーラトランジスタ３へ接続
されているＰチャンネルフローティングゲートMOSFET装
置２を有している。MOSFET2は、制御ゲート端子４と、
ソース端子５と、ドレイン端子６と、フローティングゲ
ート７とを有している。MOSFET2のドレイン端子６は、
バイポーラトランジスタ３のベース端子８へ接続してお
り、バイポーラトランジスタ３の動作を制御している。
バイポーラトランジスタ３は、コレクタ端子９とエミッ
タ端子10とを有している。
能リードオンリーメモリ（EEPROM）セル１の概略図であ
る。EEPROMセル１は、バイポーラトランジスタ３へ接続
されているＰチャンネルフローティングゲートMOSFET装
置２を有している。MOSFET2は、制御ゲート端子４と、
ソース端子５と、ドレイン端子６と、フローティングゲ
ート７とを有している。MOSFET2のドレイン端子６は、
バイポーラトランジスタ３のベース端子８へ接続してお
り、バイポーラトランジスタ３の動作を制御している。
バイポーラトランジスタ３は、コレクタ端子９とエミッ
タ端子10とを有している。
高速性のため、EEPROMセル１は、バイポーラトランジ
スタ３のコレクタ・エミッタ電流又はインピーダンスを
検知することによって読取られる。一方、該装置への書
込み又は消去を行なう場合、通信はMOFSET2と共に行な
われる。各セルへの書込み（又は消去）が行なわれるの
はまれであるが、読取りはしばしば行なわれるので、低
速のMOS装置が設けられていることは特に問題はない。
好適には、MOSFET2のソース又はドレインのPN接合の何
れかからのアバランシェ注入を使用して書込みを行な
い、且つトンネル動作を使用して消去を行なう。即ち、
装置への書込みを行なう場合、大きな書込み電流（例え
ば約−10V）がMOSFET2のドレイン端子６へ印加され、且
つ比較的小さな負の電圧（例えば、−2V）が制御ゲート
端子４へ印加される。制御ゲート端子４へ印加される電
圧は、該装置のスレッシュホールド値より高いものとす
べきである。この様な条件下において、MOSFET2は高度
に導電性の状態にバイアスされ、電子反転層がソースか
らドレインへの電流を運ぶ。この電子の流れがドレイン
空乏層へ入り且つ横断すると、それは極めて高い電界に
遭遇する。キャリアの小さな割合の部分のものがこの電
界から十分なエネルギを獲得して、シリコン表面におけ
る酸化物電位障壁に打ち勝ち且つフローティングゲート
へ移動する。この注入は、フローティングゲート上に過
剰な負の電荷を蓄積させ、ソースとドレインとの間にチ
ャンネルを形成し、且つ電流はソースからドレインへ継
続的に流れる。従って、装置に書込みが行なわれると、
バイポーラトランジスタ３はオンし、且つバイポーラト
ランジスタ３のコレクタ端子９及びエミッタ端子10は低
インピーダンス状態となる。
スタ３のコレクタ・エミッタ電流又はインピーダンスを
検知することによって読取られる。一方、該装置への書
込み又は消去を行なう場合、通信はMOFSET2と共に行な
われる。各セルへの書込み（又は消去）が行なわれるの
はまれであるが、読取りはしばしば行なわれるので、低
速のMOS装置が設けられていることは特に問題はない。
好適には、MOSFET2のソース又はドレインのPN接合の何
れかからのアバランシェ注入を使用して書込みを行な
い、且つトンネル動作を使用して消去を行なう。即ち、
装置への書込みを行なう場合、大きな書込み電流（例え
ば約−10V）がMOSFET2のドレイン端子６へ印加され、且
つ比較的小さな負の電圧（例えば、−2V）が制御ゲート
端子４へ印加される。制御ゲート端子４へ印加される電
圧は、該装置のスレッシュホールド値より高いものとす
べきである。この様な条件下において、MOSFET2は高度
に導電性の状態にバイアスされ、電子反転層がソースか
らドレインへの電流を運ぶ。この電子の流れがドレイン
空乏層へ入り且つ横断すると、それは極めて高い電界に
遭遇する。キャリアの小さな割合の部分のものがこの電
界から十分なエネルギを獲得して、シリコン表面におけ
る酸化物電位障壁に打ち勝ち且つフローティングゲート
へ移動する。この注入は、フローティングゲート上に過
剰な負の電荷を蓄積させ、ソースとドレインとの間にチ
ャンネルを形成し、且つ電流はソースからドレインへ継
続的に流れる。従って、装置に書込みが行なわれると、
バイポーラトランジスタ３はオンし、且つバイポーラト
ランジスタ３のコレクタ端子９及びエミッタ端子10は低
インピーダンス状態となる。
装置の消去を行なう場合、強い負の電位（例えば、−
10V）を制御ゲート５へ印加し、且つソース端子及びド
レイン端子を約ゼロ電位へ維持する。これにより、フロ
ーティングゲート内の電子に十分なエネルギが与えられ
て、酸化物表面の電位障壁に打ち勝ちシリコン基板へ帰
還する。一度消去が行なわれると、フローティングゲー
ト上の過剰な電子密度はゼロへ復帰し、且つソースから
ドレインへ電流が流れることはない。従って、消去され
た状態においては、バイポーラトランジスタ３はオフし
ており、且つコレクタ端子９及びエミッタ端子10は高イ
ンピーダンス状態にある。
10V）を制御ゲート５へ印加し、且つソース端子及びド
レイン端子を約ゼロ電位へ維持する。これにより、フロ
ーティングゲート内の電子に十分なエネルギが与えられ
て、酸化物表面の電位障壁に打ち勝ちシリコン基板へ帰
還する。一度消去が行なわれると、フローティングゲー
ト上の過剰な電子密度はゼロへ復帰し、且つソースから
ドレインへ電流が流れることはない。従って、消去され
た状態においては、バイポーラトランジスタ３はオフし
ており、且つコレクタ端子９及びエミッタ端子10は高イ
ンピーダンス状態にある。
第２図は、フローティングゲートMOSFET2の断面斜視
図であり、本装置の一般的な構成を示しており、第１図
におけるものと同一の構成要素には同一の参照番号を付
してある。バイポーラ装置３と共にMOSFET2の製造を行
なう方法について、第３図乃至第13図を参照して以下に
説明する。
図であり、本装置の一般的な構成を示しており、第１図
におけるものと同一の構成要素には同一の参照番号を付
してある。バイポーラ装置３と共にMOSFET2の製造を行
なう方法について、第３図乃至第13図を参照して以下に
説明する。
第３図は、従来の方法に従って予備的な処理を行なっ
た後のＰ型シリコン基板11を示している。最初に、基板
11を約125分間の間約1000℃の温度で蒸気環境内に位置
させることによって初期的酸化ステップを行なわせ、約
6050Åの厚さを持った酸化物層（不図示）を形成する。
ホトレジスト層を付着させ且つ公知のホトリソグラフィ
技術によって現像して、埋め込み層20を形成すべき箇所
に開口を画定させる。該酸化物は、ウェットエッチング
及びドライエッチングの組合わせによって除去し、基板
11を露出させる。ホトレジスト層を除去し、該基板の露
出部分を、約20分間の間約850℃の温度で蒸気内におい
て再度酸化させ、約300Åの厚さの酸化物層を形成させ
る。次いで、埋め込みＮ型層を、例えば約80KeVの注入
エネルギで約５×1015原子数/cm2のドーズで砒素をイオ
ン注入させる。次いで、基板11を約60分間1100℃の温度
の酸化性環境内に位置させて、該注入物のアニールを行
ない且つ、形成すべき装置に対する従来の埋め込み層を
構成するＮ＋領域20を形成する。
た後のＰ型シリコン基板11を示している。最初に、基板
11を約125分間の間約1000℃の温度で蒸気環境内に位置
させることによって初期的酸化ステップを行なわせ、約
6050Åの厚さを持った酸化物層（不図示）を形成する。
ホトレジスト層を付着させ且つ公知のホトリソグラフィ
技術によって現像して、埋め込み層20を形成すべき箇所
に開口を画定させる。該酸化物は、ウェットエッチング
及びドライエッチングの組合わせによって除去し、基板
11を露出させる。ホトレジスト層を除去し、該基板の露
出部分を、約20分間の間約850℃の温度で蒸気内におい
て再度酸化させ、約300Åの厚さの酸化物層を形成させ
る。次いで、埋め込みＮ型層を、例えば約80KeVの注入
エネルギで約５×1015原子数/cm2のドーズで砒素をイオ
ン注入させる。次いで、基板11を約60分間1100℃の温度
の酸化性環境内に位置させて、該注入物のアニールを行
ない且つ、形成すべき装置に対する従来の埋め込み層を
構成するＮ＋領域20を形成する。
該酸化物層を除去し且つリフォームを行なう。次い
で、別のホトレジスト層を付着させ且つＰ型領域36に対
し開口を形成するために現像する。この区域はボロンで
イオン注入して、Ｐ＋注入領域を形成する。
で、別のホトレジスト層を付着させ且つＰ型領域36に対
し開口を形成するために現像する。この区域はボロンで
イオン注入して、Ｐ＋注入領域を形成する。
次いで、該ホトレジストを除去し、且つ基板11をアニ
ールして、Ｐ＋注入領域をＰ＋フィールド領域36へ変換
させる。該酸化物層を除去し、且つLPCVD技術によっ
て、Ｎ型エピタキシャルシリコン層40を成長させる。好
適実施例においては、エピタキシャル層40は約1.3μｍ
の厚さを持っている。次いで、第３図に示した如く、基
板11を約1000℃の温度で蒸気又は酸素の雰囲気中に位置
させて約200Åの厚さの酸化物層44を形成し且つエピタ
キシャル層40をアニールする。その後に、CVDによって
シリコン窒化物層48を約1500Åの厚さに付着させ、且つ
窒化物層48の上に二酸化シリコン層52を形成する。
ールして、Ｐ＋注入領域をＰ＋フィールド領域36へ変換
させる。該酸化物層を除去し、且つLPCVD技術によっ
て、Ｎ型エピタキシャルシリコン層40を成長させる。好
適実施例においては、エピタキシャル層40は約1.3μｍ
の厚さを持っている。次いで、第３図に示した如く、基
板11を約1000℃の温度で蒸気又は酸素の雰囲気中に位置
させて約200Åの厚さの酸化物層44を形成し且つエピタ
キシャル層40をアニールする。その後に、CVDによって
シリコン窒化物層48を約1500Åの厚さに付着させ、且つ
窒化物層48の上に二酸化シリコン層52を形成する。
次いで、第４図に示した如く、ホトレジスト層56を付
着し且つ現像して図示した如きパターンを残存させる。
ホトレジスト層56によって被覆されていない二酸化シリ
コン層52、窒化シリコン層48、二酸化シリコン層44の露
出領域はエッチングされる。次いで、水酸化カリウムを
使用して、エピタキシャル層40をエッチングして島状部
60、62、64、66を形成する。島状部60及び62は、バイポ
ーラトランジスタ３を形成するために使用され、且つ島
状部64及び66はMOSFET2を形成するために使用される。
着し且つ現像して図示した如きパターンを残存させる。
ホトレジスト層56によって被覆されていない二酸化シリ
コン層52、窒化シリコン層48、二酸化シリコン層44の露
出領域はエッチングされる。次いで、水酸化カリウムを
使用して、エピタキシャル層40をエッチングして島状部
60、62、64、66を形成する。島状部60及び62は、バイポ
ーラトランジスタ３を形成するために使用され、且つ島
状部64及び66はMOSFET2を形成するために使用される。
ホトレジスト層56及び二酸化シリコン層52の残存部分
を除去する。次いで、基板11を高圧力酸化状態とさせ
て、島状部60、62、64、66を取巻くために約10,000Åの
深さへ酸化物層70を形成する。次いで、エッチングによ
って窒化物層48を除去し、公知の技術を使用して酸化物
層70を平坦化させて、島状部60、62、64、66の上表面を
露出させる。
を除去する。次いで、基板11を高圧力酸化状態とさせ
て、島状部60、62、64、66を取巻くために約10,000Åの
深さへ酸化物層70を形成する。次いで、エッチングによ
って窒化物層48を除去し、公知の技術を使用して酸化物
層70を平坦化させて、島状部60、62、64、66の上表面を
露出させる。
第５図に示した如く、ホトレジスト層を付着させ且つ
現像して島状部62を露出させる。次いで、約190KeVのイ
オン注入エネルギへ約２×1015原子数/cm2のドーズでコ
レクタシンクをイオン注入する。次いで、このシンク注
入物を約60分間1000℃の温度でアニールする。このプロ
セスの終了時に、Ｎ＋コレクタシンク領域が形成され
る。
現像して島状部62を露出させる。次いで、約190KeVのイ
オン注入エネルギへ約２×1015原子数/cm2のドーズでコ
レクタシンクをイオン注入する。次いで、このシンク注
入物を約60分間1000℃の温度でアニールする。このプロ
セスの終了時に、Ｎ＋コレクタシンク領域が形成され
る。
ホトレジスト層を除去し、且つ新たなホトレジスト層
78を付着し且つ現像して島状部66を露出させる。次い
で、約40KeVの注入エネルギで約６×1014原子数/cm2の
ドーズへボロンでＰ型イオン注入を行なう。これによ
り、島状部66内にＰ＋制御ゲート領域86が形成される。
その後に、ホトレジスト層78の残存部分を除去する。
78を付着し且つ現像して島状部66を露出させる。次い
で、約40KeVの注入エネルギで約６×1014原子数/cm2の
ドーズへボロンでＰ型イオン注入を行なう。これによ
り、島状部66内にＰ＋制御ゲート領域86が形成される。
その後に、ホトレジスト層78の残存部分を除去する。
次いで、第６図に示した如く、90、92、94、96によっ
て示した薄いゲート酸化物層を、島状部60、62、64、66
のそれぞれの上に約150Åの厚さに成長させる。このゲ
ート酸化物上に、CVDによって約500Åの厚さに薄いポリ
シリコン層98を付着させる。最後に、ポリシリコン層98
の上にホトレジスト層102を付着させる。
て示した薄いゲート酸化物層を、島状部60、62、64、66
のそれぞれの上に約150Åの厚さに成長させる。このゲ
ート酸化物上に、CVDによって約500Åの厚さに薄いポリ
シリコン層98を付着させる。最後に、ポリシリコン層98
の上にホトレジスト層102を付着させる。
ホトレジスト層102を露出させ且つ現像して単一層ポ
リシリコンフローティングゲート104を形成する区域の
上方のホトレジスト部分を残存させる。次いで、ポリシ
リコン層98及びゲート酸化物層90、92、94、96をエッチ
ングして、ポリシリコンフローティングゲート104を形
成する（第７図参照）。フローティングゲート104を第
７図においては断面図で二つに分離した領域として示さ
れているが、それは、実際には、第２図に示した如く、
連続的な層である。次いで、約40KeVの注入エネルギで
約８×1012原子数/cm2へボロンでマスクなしのベース注
入を行なう。これにより、島状部60内にＰ型ベース領域
105が形成され、島状部64内にはＰ型ソース領域及びド
レイン領域106及び107がそれぞれ形成される。領域62の
ドーピングを過補償するのに十分なＰ型不純物を使用す
ることはなく、従って、それはＮ型領域としてドープさ
れた状態に止どまる。次いで、ホトレジスト層102を除
去する。
リシリコンフローティングゲート104を形成する区域の
上方のホトレジスト部分を残存させる。次いで、ポリシ
リコン層98及びゲート酸化物層90、92、94、96をエッチ
ングして、ポリシリコンフローティングゲート104を形
成する（第７図参照）。フローティングゲート104を第
７図においては断面図で二つに分離した領域として示さ
れているが、それは、実際には、第２図に示した如く、
連続的な層である。次いで、約40KeVの注入エネルギで
約８×1012原子数/cm2へボロンでマスクなしのベース注
入を行なう。これにより、島状部60内にＰ型ベース領域
105が形成され、島状部64内にはＰ型ソース領域及びド
レイン領域106及び107がそれぞれ形成される。領域62の
ドーピングを過補償するのに十分なＰ型不純物を使用す
ることはなく、従って、それはＮ型領域としてドープさ
れた状態に止どまる。次いで、ホトレジスト層102を除
去する。
次いで、第７図に示した如く、CVDによって約4500Å
の厚さへ厚いポリシリコン層108を付着させ、且つポリ
シリコン層108の上に薄い二酸化シリコン層109を形成す
る。ポリシリコン層98及び108は、より大きな単一のポ
リシリコン層の第一及び第二の内部層として考えること
が可能である。その後に、ホトレジストマスク110を付
着し且つ現像して、Ｎ−ポリシリコン領域111を形成す
べき箇所において二酸化シリコン層109及びポリシリコ
ン層108の上に開口112を形成する。次いで、該ポリシリ
コンを100KeVの注入エネルギで約２×1015原子数/cm2の
ドーズへ砒素で注入を行ない、且つホトレジスト層110
の残存部分を除去する。このＮ−領域111は、完成した
装置において高い値を持った抵抗として機能することが
可能である。
の厚さへ厚いポリシリコン層108を付着させ、且つポリ
シリコン層108の上に薄い二酸化シリコン層109を形成す
る。ポリシリコン層98及び108は、より大きな単一のポ
リシリコン層の第一及び第二の内部層として考えること
が可能である。その後に、ホトレジストマスク110を付
着し且つ現像して、Ｎ−ポリシリコン領域111を形成す
べき箇所において二酸化シリコン層109及びポリシリコ
ン層108の上に開口112を形成する。次いで、該ポリシリ
コンを100KeVの注入エネルギで約２×1015原子数/cm2の
ドーズへ砒素で注入を行ない、且つホトレジスト層110
の残存部分を除去する。このＮ−領域111は、完成した
装置において高い値を持った抵抗として機能することが
可能である。
ホトレジストマスクを付着し且つ現像して、Ｎ＋ポリ
シリコン領域113、115、116、117を形成すべき箇所にお
いて二酸化シリコン層109及びポリシリコン層108上に開
口を形成する。その後に、基板11に対して100KeVの注入
エネルギで約１×1016原子数/cm2のドーズへ砒素でＮ＋
イオン注入を行ない、且つホトレジスト層の残存部分を
除去する。Ｎ＋領域113は、Ｎ−領域111への低い値の抵
抗乃至はオーミックコンタクトとして機能することが可
能であり、Ｎ＋領域115は完成した装置においてエミッ
タ／エミッタコンタクト及びコレクトコンタクトとして
機能することが可能であり、一方Ｎ＋領域116及び117は
フローティグゲート104の残存部分を形成する。
シリコン領域113、115、116、117を形成すべき箇所にお
いて二酸化シリコン層109及びポリシリコン層108上に開
口を形成する。その後に、基板11に対して100KeVの注入
エネルギで約１×1016原子数/cm2のドーズへ砒素でＮ＋
イオン注入を行ない、且つホトレジスト層の残存部分を
除去する。Ｎ＋領域113は、Ｎ−領域111への低い値の抵
抗乃至はオーミックコンタクトとして機能することが可
能であり、Ｎ＋領域115は完成した装置においてエミッ
タ／エミッタコンタクト及びコレクトコンタクトとして
機能することが可能であり、一方Ｎ＋領域116及び117は
フローティグゲート104の残存部分を形成する。
次いで、第８図に示した如く、ホトレジスト層120を
付着し且つパターン形成して、Ｐ＋ポリシリコン領域11
8、119、121、122を形成すべき箇所において二酸化シリ
コン層109及びポリシリコン層108の上に開口124を形成
する。次いで、基板11に対して100KeVの注入エネルギで
約１×1015原子数/cm2のドーズへボロンでイオン注入を
行ない、且つホトレジスト120の残存部分を除去する。
Ｐ＋領域118は外因的ベースコンタクトとして機能し、
Ｐ＋領域119及び121はそれぞれソースコンタクト及びド
レインコンタクトとして機能し、且つＰ＋領域122は完
成した装置における制御ゲートコンタクトとして機能す
る。
付着し且つパターン形成して、Ｐ＋ポリシリコン領域11
8、119、121、122を形成すべき箇所において二酸化シリ
コン層109及びポリシリコン層108の上に開口124を形成
する。次いで、基板11に対して100KeVの注入エネルギで
約１×1015原子数/cm2のドーズへボロンでイオン注入を
行ない、且つホトレジスト120の残存部分を除去する。
Ｐ＋領域118は外因的ベースコンタクトとして機能し、
Ｐ＋領域119及び121はそれぞれソースコンタクト及びド
レインコンタクトとして機能し、且つＰ＋領域122は完
成した装置における制御ゲートコンタクトとして機能す
る。
次いで、第９図に示した如く、二酸化シリコン層130
をLTO付着によって二酸化シリコン層109の上に付着させ
る。次いで、基板４に対して800乃至900℃の温度で酸化
性雰囲気中に露呈して、前のＰ＋、Ｎ−、Ｎ＋注入物を
アニールする。次いで、ホトレジスト層140を付着し且
つ現像して、ポリシリコンフローティングゲート104及
びＮ−領域111上の区域を被覆する。このホトレジスト
マスクは、後のステップにおいて、フローティングゲー
ト104及びＮ−領域111上にシリサイドが形成することを
防止する。次いで、二酸化シリコン層130及び109の露出
部分を図示した如くポリシリコン層108へエッチングし
て、その後に、ホトレジスト層140の残存部分を除去す
る。
をLTO付着によって二酸化シリコン層109の上に付着させ
る。次いで、基板４に対して800乃至900℃の温度で酸化
性雰囲気中に露呈して、前のＰ＋、Ｎ−、Ｎ＋注入物を
アニールする。次いで、ホトレジスト層140を付着し且
つ現像して、ポリシリコンフローティングゲート104及
びＮ−領域111上の区域を被覆する。このホトレジスト
マスクは、後のステップにおいて、フローティングゲー
ト104及びＮ−領域111上にシリサイドが形成することを
防止する。次いで、二酸化シリコン層130及び109の露出
部分を図示した如くポリシリコン層108へエッチングし
て、その後に、ホトレジスト層140の残存部分を除去す
る。
第10図に示した如く、基板11を酸素又は蒸気環境内に
位置させて、ポリシリコン層108の露出部分上に約250Å
の厚さの二酸化シリコン層144を形成させる。次いで、
シリコン窒化物層148をCVDによって本構成体上にブラン
ケット即ち一様なコーティングとして付着させる。
位置させて、ポリシリコン層108の露出部分上に約250Å
の厚さの二酸化シリコン層144を形成させる。次いで、
シリコン窒化物層148をCVDによって本構成体上にブラン
ケット即ち一様なコーティングとして付着させる。
図示した如く、別のホトレジスト層149を付着させ且
つ現像する。ホトレジスト層149の残存部分が、基板11
に対してベースコンタクト150、エミッタコンタクト15
1、コレクタコンタクト152、ソースコンタクト153、ド
レインコンタクト154、制御ゲートコンタクト156が形成
されるべき箇所において、ポリシリコン層の領域108を
画定する。フローティングゲート104もホトレジスト層1
49によって被覆される。その後に、窒化シリコン層14
8、酸化物層144、ポリシリコン層108をエッチングし
て、これらの層の図示した部分を残存させる。
つ現像する。ホトレジスト層149の残存部分が、基板11
に対してベースコンタクト150、エミッタコンタクト15
1、コレクタコンタクト152、ソースコンタクト153、ド
レインコンタクト154、制御ゲートコンタクト156が形成
されるべき箇所において、ポリシリコン層の領域108を
画定する。フローティングゲート104もホトレジスト層1
49によって被覆される。その後に、窒化シリコン層14
8、酸化物層144、ポリシリコン層108をエッチングし
て、これらの層の図示した部分を残存させる。
第11図に示した如く、次いで、ホトレジスト層149の
残存部分を除去し、且つ本構成体を酸素又は上記環境内
に位置させて、ポリシリコン層108の露出部分及び島状
部60、62、64、66の露出部分の上に約1000Åの厚さを持
った酸化物層160を形成する。次いで、外因的ベース
を、約40KeVの注入エネルギで約４×1014原子数/cm2の
ドーズへボロンジフルオロライド即ち二弗化ボロンでイ
オン注入する。その後に、本構成体を約30分間950℃の
酸化性雰囲気中に位置させることによって、最終的な注
入アニールを行なう。これにより、島状部60内のＰ＋領
域164がアニールされる。更に、ソース領域106、ドレイ
ン領域107、制御ゲート領域86もアニールされる。
残存部分を除去し、且つ本構成体を酸素又は上記環境内
に位置させて、ポリシリコン層108の露出部分及び島状
部60、62、64、66の露出部分の上に約1000Åの厚さを持
った酸化物層160を形成する。次いで、外因的ベース
を、約40KeVの注入エネルギで約４×1014原子数/cm2の
ドーズへボロンジフルオロライド即ち二弗化ボロンでイ
オン注入する。その後に、本構成体を約30分間950℃の
酸化性雰囲気中に位置させることによって、最終的な注
入アニールを行なう。これにより、島状部60内のＰ＋領
域164がアニールされる。更に、ソース領域106、ドレイ
ン領域107、制御ゲート領域86もアニールされる。
第12図に示した如く、窒化シリコン層148及び酸化物
層144の残存部分を除去して、ベースコンタクト150、エ
ミッタコンタクト151、コレクタコンタクト152、ソース
ポリシリコンコンタクト153、ドレインポリシリコンコ
ンタクト154、制御ゲートポリシリコンコンタクト156に
おいてポリシリコン層108を露出させる。同時的に、フ
ローティングゲート104上に設けた厚い酸化物層130をあ
る程度エッチングするが完全に除去することはしない。
層144の残存部分を除去して、ベースコンタクト150、エ
ミッタコンタクト151、コレクタコンタクト152、ソース
ポリシリコンコンタクト153、ドレインポリシリコンコ
ンタクト154、制御ゲートポリシリコンコンタクト156に
おいてポリシリコン層108を露出させる。同時的に、フ
ローティングゲート104上に設けた厚い酸化物層130をあ
る程度エッチングするが完全に除去することはしない。
次いで、第12図に示した如く、全構成体上にチタン層
165をスパッタさせ、且つ本構成体を高速の熱アニール
器内に位置させて、チタン層165をその下側のシリコン
と反応させて、ベースコンタクト150、エミッタコンタ
クト151、コレクタコンタクト152、ソースコンタクト15
3、ドレインコンタクト154、制御ゲートコンタクト156
上にシリサイドを形成させる。酸化物層130及び109がフ
ローティングゲート104及びＮ−領域111上方に設けられ
ているので、そこではシリサイド反応が発生することは
ない。
165をスパッタさせ、且つ本構成体を高速の熱アニール
器内に位置させて、チタン層165をその下側のシリコン
と反応させて、ベースコンタクト150、エミッタコンタ
クト151、コレクタコンタクト152、ソースコンタクト15
3、ドレインコンタクト154、制御ゲートコンタクト156
上にシリサイドを形成させる。酸化物層130及び109がフ
ローティングゲート104及びＮ−領域111上方に設けられ
ているので、そこではシリサイド反応が発生することは
ない。
最後に、第13図に示した如く、過剰なチタン層164を
ウェット化学反応によって除去し、且つ本構成体を再度
ヒートパルス処理して、２番目の且つ最後のシリサイド
反応を起こさせて、ベースコンタクト150、エミッタコ
ンタクト151、コレクタコンタクト152、ソースコンタク
ト153、ドレインコンタクト154、制御ゲートコンタクト
156の上に最終的なシリサイド層168を形成する。次い
で、本構成体を公知のコンタクト、メタリゼーション、
及びパッケージ技術を使用して完成する。
ウェット化学反応によって除去し、且つ本構成体を再度
ヒートパルス処理して、２番目の且つ最後のシリサイド
反応を起こさせて、ベースコンタクト150、エミッタコ
ンタクト151、コレクタコンタクト152、ソースコンタク
ト153、ドレインコンタクト154、制御ゲートコンタクト
156の上に最終的なシリサイド層168を形成する。次い
で、本構成体を公知のコンタクト、メタリゼーション、
及びパッケージ技術を使用して完成する。
以上、本発明の具体的態様について詳細に説明した
が、本発明はこれら具体例にのみ限定されるべきもので
はなく、本発明の技術的範囲を逸脱することなしに種々
の変形が可能であることは勿論である。例えば、バイポ
ーラトランジスタ３にとって独特なステップを省略する
ことにより、MOSFET2のみを製造することが可能であ
る。更に、MOSFET2は、所望により、任意の数のバイポ
ーラ又はMOS要素へ結合させることが可能である。
が、本発明はこれら具体例にのみ限定されるべきもので
はなく、本発明の技術的範囲を逸脱することなしに種々
の変形が可能であることは勿論である。例えば、バイポ
ーラトランジスタ３にとって独特なステップを省略する
ことにより、MOSFET2のみを製造することが可能であ
る。更に、MOSFET2は、所望により、任意の数のバイポ
ーラ又はMOS要素へ結合させることが可能である。
第１図は、本発明に基づいて構成されたバイポーラトラ
ンジスタへ接続されている電気的消去可能フローティン
グゲートMOSFET装置を示した概略図、第２図は本発明に
基づいて構成されたフローティングゲートMOSトランジ
スタの概略断面斜視図、第３図乃至第13図は本発明に基
づいてフローティングゲートMOSトランジスタ及びバイ
ポーラトランジスタを形成する各ステップを示した各概
略断面図、である。 （符号の説明） 1:EEPROM 2:PチャンネルフローティングゲートMOSFET 3:バイポーラトランジスタ 4:制御ゲート端子 5:ソース端子 6:ドレイン端子 7:フローティングゲート 11:基板 20:埋め込み層 40:N−型エピタキシャルシリコン層 44:二酸化シリコン層 48:窒化シリコン層 52:二酸化シリコン層 56:ホトレジスト層 60,62,64,66:島状部 70:酸化物層 78:ホトレジスト層 90,92,94,96:ゲート酸化物層 98:ポリシリコン層 102:ホトレジスト層 104:単一層ポリシリコンフローティングゲート
ンジスタへ接続されている電気的消去可能フローティン
グゲートMOSFET装置を示した概略図、第２図は本発明に
基づいて構成されたフローティングゲートMOSトランジ
スタの概略断面斜視図、第３図乃至第13図は本発明に基
づいてフローティングゲートMOSトランジスタ及びバイ
ポーラトランジスタを形成する各ステップを示した各概
略断面図、である。 （符号の説明） 1:EEPROM 2:PチャンネルフローティングゲートMOSFET 3:バイポーラトランジスタ 4:制御ゲート端子 5:ソース端子 6:ドレイン端子 7:フローティングゲート 11:基板 20:埋め込み層 40:N−型エピタキシャルシリコン層 44:二酸化シリコン層 48:窒化シリコン層 52:二酸化シリコン層 56:ホトレジスト層 60,62,64,66:島状部 70:酸化物層 78:ホトレジスト層 90,92,94,96:ゲート酸化物層 98:ポリシリコン層 102:ホトレジスト層 104:単一層ポリシリコンフローティングゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−78467（ＪＰ，Ａ) 特開 昭57−18367（ＪＰ，Ａ) 特開 昭57−18368（ＪＰ，Ａ) 特開 昭57−172774（ＪＰ，Ａ) 特開 昭59−106152（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 29/788 - 29/792 H01L 27/10 434 G11C 17/00 621
Claims (6)
- 【請求項１】第１導電型のソース領域及びドレイン領域
を具備すると共に前記第１導電型とは反対の極性の第２
導電型のチャンネル領域を具備するシリコン基板を有し
ており、前記チャンネル領域が前記ソース領域及びドレ
イン領域の間で且つそれらの領域にコンタクトしている
フローティングゲートMOSトランジスタの製造方法にお
いて、 前記チャンネル領域、ソース領域及びドレイン領域から
離隔しており且つ実質的に同一面状に前記基板に制御ゲ
ート領域を形成し、 前記チャンネル領域及び制御ゲート領域上方に二酸化シ
リコン層を成長させ、 前記基板上に第一ポリシリコン層を付着させ、 前記制御ゲート領域から前記チャンネル領域へ延在する
前記第一ポリシリコン層の連続的な部分を除いて、前記
第一ポリシリコン層及び二酸化シリコン層を前記基板か
らエッチングする、 上記各ステップを有することを特徴とする方法。 - 【請求項２】特許請求の範囲第１項において、前記エッ
チングステップが、前記第一ポリシリコン層の連続的な
部分が前記制御ゲート領域を部分的に被覆するように、
前記第一ポリシリコン層及び二酸化シリコン層をエッチ
ングすることを特徴とする方法。 - 【請求項３】特許請求の範囲第２項において、前記エッ
チングステップが、前記第一ポリシリコン層の連続的な
部分が前記チャンネル領域を完全に被覆するように、前
記第一ポリシリコン層及び二酸化シリコン層をエッチン
グすることを特徴とする方法。 - 【請求項４】特許請求の範囲第２項において、更に、前
記制御ゲート領域上方に第二ポリシリコン層を付着させ
るステップを有することを特徴とする方法。 - 【請求項５】特許請求の範囲第４項において、更に、前
記第二ポリシリコン層をエッチングして前記制御ゲート
領域とコンタクトするポリシリコンコンタクトを形成す
るステップを有することを特徴とする方法。 - 【請求項６】特許請求の範囲第５項において、前記第一
ポリシリコン層付着ステップが約500Åの厚さへ前記第
一ポリシリコン層を付着させることを包含しており、且
つ前記第二ポリシリコン層付着ステップが約4500Åの厚
さへ前記第二ポリシリコン層を付着させることを包含し
ていることを特徴とする方法。
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|---|---|---|---|
| US22994088A | 1988-08-08 | 1988-08-08 | |
| US229940 | 1988-08-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02209774A JPH02209774A (ja) | 1990-08-21 |
| JP2963469B2 true JP2963469B2 (ja) | 1999-10-18 |
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ID=22863311
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20399189A Expired - Fee Related JP2963469B2 (ja) | 1988-08-08 | 1989-08-08 | フローテイングゲートｍｏｓトランジスタの製造方法 |
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| Country | Link |
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| EP (1) | EP0354457B1 (ja) |
| JP (1) | JP2963469B2 (ja) |
| CA (1) | CA1327646C (ja) |
| DE (1) | DE68916335T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960016803B1 (ko) * | 1994-05-07 | 1996-12-21 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치 |
| US6214666B1 (en) | 1998-12-18 | 2001-04-10 | Vantis Corporation | Method of forming a non-volatile memory device |
| US6232631B1 (en) | 1998-12-21 | 2001-05-15 | Vantis Corporation | Floating gate memory cell structure with programming mechanism outside the read path |
| US6282123B1 (en) | 1998-12-21 | 2001-08-28 | Lattice Semiconductor Corporation | Method of fabricating, programming, and erasing a dual pocket two sided program/erase non-volatile memory cell |
| US6294809B1 (en) | 1998-12-28 | 2001-09-25 | Vantis Corporation | Avalanche programmed floating gate memory cell structure with program element in polysilicon |
| US6215700B1 (en) | 1999-01-07 | 2001-04-10 | Vantis Corporation | PMOS avalanche programmed floating gate memory cell structure |
| US6326663B1 (en) | 1999-03-26 | 2001-12-04 | Vantis Corporation | Avalanche injection EEPROM memory cell with P-type control gate |
| US6424000B1 (en) | 1999-05-11 | 2002-07-23 | Vantis Corporation | Floating gate memory apparatus and method for selected programming thereof |
| WO2003096432A1 (en) * | 2002-05-09 | 2003-11-20 | Impinj, Inc. | Pseudo-nonvolatile direct-tunneling floating-gate device |
| EP2747131B1 (en) | 2012-12-18 | 2015-07-01 | Nxp B.V. | Method of processing a silicon wafer |
Family Cites Families (6)
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|---|---|---|---|---|
| NL7500550A (nl) * | 1975-01-17 | 1976-07-20 | Philips Nv | Halfgeleider-geheugeninrichting. |
| US4035820A (en) * | 1975-12-29 | 1977-07-12 | Texas Instruments Incorporated | Adjustment of avalanche voltage in DIFMOS memory devices by control of impurity doping |
| DE2916884C3 (de) * | 1979-04-26 | 1981-12-10 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Programmierbare Halbleiterspeicherzelle |
| US4404577A (en) * | 1980-06-30 | 1983-09-13 | International Business Machines Corp. | Electrically alterable read only memory cell |
| US4398338A (en) * | 1980-12-24 | 1983-08-16 | Fairchild Camera & Instrument Corp. | Fabrication of high speed, nonvolatile, electrically erasable memory cell and system utilizing selective masking, deposition and etching techniques |
| KR970000652B1 (ko) * | 1988-06-30 | 1997-01-16 | 엘지반도체 주식회사 | 트랜치 분리를 이용한 eprom 셀 및 이의 제조방법 |
-
1989
- 1989-08-02 DE DE68916335T patent/DE68916335T2/de not_active Expired - Lifetime
- 1989-08-02 EP EP89114237A patent/EP0354457B1/en not_active Expired - Lifetime
- 1989-08-04 CA CA000607549A patent/CA1327646C/en not_active Expired - Lifetime
- 1989-08-08 JP JP20399189A patent/JP2963469B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA1327646C (en) | 1994-03-08 |
| EP0354457A3 (en) | 1990-10-17 |
| JPH02209774A (ja) | 1990-08-21 |
| EP0354457A2 (en) | 1990-02-14 |
| EP0354457B1 (en) | 1994-06-22 |
| DE68916335T2 (de) | 1995-01-05 |
| DE68916335D1 (de) | 1994-07-28 |
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