JPH0722525A - 不揮発性フローティングゲートメモリおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 低電圧および低電界歪みで使用できるよう、
メモリアレイの外部回路の装置を可能にする不揮発性メ
モリアレイを提供すること。 【構成】 Ｐ形タンク内（１１）に不揮発性メモリアレ
イ（セル１０）が入れられ、深いＮ形タンク（３２）内
にＰ形タンク（１１）が入れられ、これら２つのタンク
（１１および３２）はメモリアレイ（セル１０）を基板
（２９）および集積メモリ回路の他の回路から分離す
る。深いＮ形タンク（３２）はメモリアレイを入れてい
るＰ形タンク（１１）に約−８Ｖの負電圧を印加でき
る。このような負電圧の印加によってメモリアレイのセ
ル（１０）を従来のメモリアレイの＋１８Ｖのピーク値
でなくて約＋１０Ｖのピーク値を有する電圧パルスでプ
ログラムできる。外部回路、例えばワードライン（３
６）ドライバー回路は、１８Ｖでなくてわずか＋１０Ｖ
でワードライン（３６）をドライブすればよいので、本
発明によればゲートインシュレータ（２０）を薄くし、
省スペースとなるよう寸法を小さくした外部回路の製造
が可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体メモリ
デバイスに関し、より詳細にはフローティングゲートタ
イプのメモリセルを有する電気的に消去可能な電気的に
プログラム可能なリードオンリーメモリ（ＥＥＰＲＯ
Ｍ）およびかかるデバイスを製造するための方法に関す
る。

【０００２】

【従来の技術】現在利用できる不揮発性メモリでは、メ
モリセルのフローティングゲートにデータを書き込むた
めには約＋１８Ｖのプログラム電圧が必要である。特に
セルのソースを０Ｖにしているプログラム入力の際には
セルの制御ゲートに約＋１８Ｖのピーク値を有する電圧
パルスを印加する。制御ゲートに＋１８Ｖの電圧を印加
することにより、メモリアレイの外部回路、例えばワー
ドラインドライバー回路に電界による不要な大きな歪み
が生じる。

【０００３】

【発明が解決しようとする課題】低電圧および低電界歪
みで使用できるよう、メモリアレイの外部回路の製造を
可能にする不揮発性メモリアレイに対するニーズがあ
る。作動電圧を低くできれば、かかるアレイは外部回路
例えばワードラインドライバー回路をより薄い酸化ゲー
トおよびより小さい寸法で製造できるようになる。寸法
をより小さくすれば外部回路の大きさも小さくなり、こ
れに対応してメモリセルの大きさも小さくできる。

【０００４】

【課題を解決するための手段】本発明の一実施例によれ
ば、Ｐ形タンク内に不揮発性メモリアレイが入れられ、
深いＮ形タンク内にＰ形タンクが入れられ、これら２つ
のタンクはメモリアレイを基板および集積メモリ回路の
他の回路から分離している。深いＮ形タンクはメモリア
レイを入れているＰ形タンクに約−８Ｖの負電圧を印加
できる。このような負電圧の印加によってメモリアレイ
のセルを従来のメモリアレイの＋１８Ｖのピーク値でな
くて約＋１０Ｖのピーク値を有する電圧パルスでプログ
ラムできる。外部回路、例えばワードラインドライバー
回路は、＋１８Ｖでなくてわずか＋１０Ｖでワードライ
ンをドライブすればよいので、本発明によればゲートイ
ンシュレータを薄くし、省スペースとなるよう寸法を小
さくした外部回路の製造が可能である。

【０００５】本明細書で使用する用語「タンク」とは、
半導体基板内に形成された拡散領域を意味する。かかる
拡散領域は「タブ」または「井戸」と称されることが多
い。

【０００６】

【実施例】図１を参照する。ここには本発明の使用例を
示すため集積回路メモリセルのアレイの一例が示されて
いる。各セルは制御ゲート１２と、ソース１５と、ドレ
イン１６と、フローティングゲート１７とを有するフロ
ーティングゲートトランジスタ１０から成る。ロー
（行）内にある各セル１０の制御ゲート１２は、ワード
ライン３６に接続され、ワードライン３６の各々はワー
ドラインドライバー回路３３を含むワードラインデコー
ダ２４に接続されている。コラム（列）内の各セル１０
のソース１５はコラムライン１３に接続され、コラムラ
イン１３の各々はコラムデコーダ１８に接続されてい
る。コラム内の各セル１０のドレイン１６は、コラムラ
イン１３に接続され、これらコラムライン１３の各々は
コラムデコーダ１８にも接続されている。ワードライン
デコーダ２４のターミナル２３ｒおよびコラムデコーダ
１８のターミナル２３ｄにアドレス信号が送られる。ワ
ードラインデコーダ２４およびコラムデコーダ１８は制
御回路２５により制御され、この制御回路は別の集積回
路チップ上に物理的に設けられたマイクロプロセッサの
一部として構成できる。Ｐ形タンクチャージポンプ２６
は制御回路２５により制御され、ターミナル２７により
チップのある領域に接続されている。後述するように、
ターミナル２７はＮ形タンクに含まれたＰ形タンクに接
続されている。再度後述するようにターミナル２８はＮ
形タンクに接続されている。ターミナル２８は電圧Ｖｘ
にも接続されている。この電圧は例えば電源電圧Ｖｃｃ
でもよい。

【０００７】一括消去モードではコラムデコーダ１８は
例えばソース１５に接続されているコラムライン１３の
全てに正の電圧Ｖｃｃ（約＋５Ｖ）を印加するよう働
く。このコラムデコーダ１８はドレイン１６に接続され
たコラムライン１３の全てをフローティング状態のまま
にするよう働く。ワードラインデコーダ２４はワードラ
インドライバー回路３３がワードライン３６の全てに高
負電圧Ｖｅｅ（約−１１Ｖ）を印加するように働く。Ｐ
形チャージポンプ２６はターミナル２７に０Ｖを印加す
る。Ｎ形タンクターミナル２８は約＋５Ｖの電圧Ｖｘ
（これは電源電圧Ｖｃｃでもよい）に接続されている。
こうして印加された電圧はフローティングゲート１７か
ら余分な電子を除くことによりプログラムされたセル１
０を消去する。

【０００８】読み出しモードでは、ワードラインデコー
ダ２４はライン２３ｒ上のワードラインアドレス信号お
よび読み出し／書き込み／消去制御回路２５からの信号
に応答してワードラインドライバー回路３３が所定の正
の電圧Ｖｒｅａｄ（約＋３．５Ｖを選択したワードライ
ン３６（および選択された制御ゲート１２）に印加し、
更に他のワードラインドライブ回路３３が選択を解除し
たワードライン３６に低電圧（Ｖｓｓまたは０Ｖ）を印
加するように働く。コラムデコーダ１８はライン２３ｄ
上のコラムアドレス信号に応答して選択したセル１０の
うちのドレイン１６に接続されたコラムライン１３にあ
らかじめ選択した正の電圧Ｖｓｅｎ（約１．５Ｖ）を印
加するよう働く。このコラムデコーダ１８はソース１５
に接続されたコラムライン１３をアース（Ｖｓｓまたは
０Ｖ）に接続するようにも働く。Ｐ形タンク２６の出力
はターミナル２７に０Ｖ（Ｖｓｓ）の電圧を印加するよ
うスイッチングされる。Ｎ形タンクターミナル２８は約
＋５Ｖ（Ｖｃｃ）の電源に接続されている。コラムライ
ン１３により選択されたセル１０のドレイン１６および
選択されたセル１０のワードライン３６に接続されたセ
ル１０の導電状態または非導電状態はＤＡＴＡ−ＯＵＴ
ターミナルに接続されたセンスアンプ（図示せず）によ
り検出される。

【０００９】基本書き込みまたはプログラムモードで
は、Ｐ形タンクチャージポンプ２６はターミナル２７に
−８Ｖの電圧Ｖｂ１を印加する。ターミナル２８には約
＋５ＶＶｃｃの電圧Ｖｘが印加される。コラムデコーダ
１８はライン２３ｄ上の信号および制御回路２５からの
信号に応答して、選択されたセル１０のソース１５に接
続されたコラムライン１３に約−８Ｖの電圧Ｖｐ１を印
加するよう働く。ワードラインデコーダ２４は、ライン
２３ｒ上のワードラインアドレス信号および制御回路２
５からの信号に応答してワードラインドライバー回路３
３が選択されたセル１０の制御ゲート１２を含む選択さ
れたセル１０に接続された選択されたワードライン３６
上に約＋１０Ｖの電圧Ｖｐ２を印加するよう働く。Ｖｐ
１とＶｐ２との差は余分な電子がファウラー−ノルドハ
イムトンネル効果により、選択されたフローティングゲ
ート１７に移動し、この結果選択されたフローティング
ゲート１７をプログラムするのに充分大きな大きさにな
っていなければならない。

【００１０】便宜的に、下記の表１に読み取り、書き込
みおよび消去電圧の表を示す。

【００１１】

【表１】

【００１２】次に図２および図４Ｃを参照する。シリコ
ン基板２９の表面には電気的に消去可能な電気的にプロ
グラム可能なメモリセル１０のアレイが示されている。
図には基板２９の極めて小さな一部しか示していない
が、セル１０は極めて多数のセルから成るアレイの一部
であることが理解されよう。基板２９の表面に沿って延
びる第２レベルの多結晶シリコン（ポリシリコン）スト
リップ３６により多数のワードライン３６／制御ゲート
１２が形成され、表面内の厚い熱酸化シリコン層１４の
下方にコラムライン１３が形成されている。これら埋め
込まれたコラムライン１３は、セル１０の各々に対する
ソース１５およびドレイン１６から成る。セル１０の約
半分を横断し、一本のコラムライン１３を横断し、別の
隣接コラムライン１３上に延びた第１レベルのポリシリ
コン層により各セル１０ごとのフローティングゲート１
７が形成されている。フローティングゲート１７の２つ
の水平方向のすなわちＸ方向のエッジは、ワードライン
３６のエッジと位置合わせされている。

【００１３】プログラム入力および消去のためのトンネ
ルウィンド１９は各セル１０のソース１５の反対側で各
セル１０に接続されたコラムライン１３に隣接するよう
示されている。このトンネルウィンド１９に設けられた
酸化シリコンは、ソース１５とドレイン１６との間のチ
ャンネルＣｈの２つの部分に設けられた約３６０オング
ストロームおよび５００オングストロームの誘電体皮膜
３５および２０に比して約１００オングストロームとよ
り薄くなっている。プログラム入力および消去はこの構
造体を使った比較的低い外部から印加された電圧で実行
できる。

【００１４】セル１０をＹ方向の別のセルからアイソレ
ートするのに、厚い電界酸化物エリア２２が使用され
る。厚いＬＯＣＯＳ電界酸化物のストリップ２２は、Ｘ
方向にあるセル１０の間のコラムライン１３を分離す
る。セル１０のアレイの例は「仮想アース回路」タイプ
のものではなく、セル１０のコラムごとに（Ｙ方向に）
２本のコラムライン１３が設けられていることに留意さ
れたい。

【００１５】図３Ａから４Ｃを参照して、図２、図４Ｃ
および図５のデバイスを製造する方法について説明す
る。開始材料はＰ形シリコンのスライスであり、そのご
く一部が基板２９となっている。このスライスは直径が
約１５cm（約６インチ）であるが、図２に示す部分はこ
のスライスのごく一部である。メモリアレイの周辺にト
ランジスタを形成するのに多数の工程が実施されるが、
本明細書ではこれらの工程については説明しない。

【００１６】次に、図３Ａを参照する。次のプロセスに
よって基板２９内に深いＮ形タンク３２形成する。基板
２９の表面上に酸化物層および窒化物層（図示せず）を
形成する。窒化物層は深いＮ形タンク３２の注入を行う
エリアを画定するよう、パターン形成し、エッチングす
る。注入エリアの長さおよび幅は対応する大きさのメモ
リアレイ（またはサブアレイ）がＰ形タンクに入れら
れ、次にこのＰ形タンクが深いＰ形タンクに入れられる
よう充分大きい値でなければならない。次に好ましくは
約８０ＫｅＶのエネルギーレベルにて、かつ約２. ５ｘ
１０¹²イオン／cm ² のドーズ量のリンを用いてＮ形タン
クの注入を実行する。 Ｎタンクドーパントのアニールは
２ミクロンよりも深い接合部を形成するよう窒素雰囲気
内で７００分間の間高温、約１２００℃で実行される。
これにより深い（Ｎ−）タンク領域３２が形成される。

【００１７】次に図３を参照する。Ｎ形タンク内にＰ形
タンク１１を形成する。このＰ形タンク１１はフォトレ
ジスト層（図示せず）でパターン形成され、好ましくは
約４０ＫｅＶのエネルギーレベルおよび約２. ５ｘ１０
¹²イオン／cm² のドーズ量でホースを用いてＰ形注入を
実行する。このパターンの長さおよび幅はＰ形タンクが
深いＰ形タンクに入れられるよう充分小さくかつメモリ
アレイ（またはサブアレイ）を収容するのに充分大きい
深い値でなければならない。この注入によりメモリセル
１０のチャンネルＣｈ領域およびメモリアレイ内に含ま
れる他の電界効果形トランジスタが形成される。次にフ
ォトレジスト層を剥離する。

【００１８】低電圧トランジスタタンク領域に対してリ
ンおよびホウ素を使用した更にパターン形成したＮ形お
よびＰ形注入を実行する。これらの注入は例えば８０Ｋ
ｅＶのエネルギーでの８ｘ１０¹²イオン／cm² および４
０ＫｅＶのエネルギーでの１. ５ｘ１０¹²イオン／cm²
でそれぞれ実行される。窒素雰囲気内で５００分間約１
１００℃での第２アニールによりタンクドーパントの全
てが除去される。

【００１９】アクティブ領域は従来のＬＯＣＯＳ法によ
って画定される。酸化物を成長させ拡散バリアとして作
動するよう、次に窒化物を堆積させる。アイソレーショ
ン用酸化物を成長させる場所にこの窒化物のパターンを
形成し、エッチングをする。

【００２０】図３Ｂに示すように、チャンネル停止領域
の注入を行う。基板２９のエリアおよびＰ形タンク１１
の表面がドーピングに暴露されないようにこれらを保護
するためフォトレジスト層（図示せず）をパターン形成
し、チャンネル停止領域の横方向エッジを画定する。こ
のパターンはトランジスタをスイッチングするためのＮ
形タンクへの注入を阻止し、ＬＯＣＯＳ窒化物はアクテ
ィブ領域となる箇所への注入を阻止する。このチャンネ
ル停止領域の注入は約３０ＫｅＶのエネルギーで約３ｘ
１０¹²イオン／cm² のドーズ量でのＰ形ドーパント例え
ばホウ素を使って実行される。この注入により図３Ｃ内
のパルス３７により示されたチャンネル停止領域が形成
される。このチャンネル停止領域３７は明瞭にするため
図３Ｃから４Ｃに示される後の断面図から除かれてい
る。チャンネル停止領域３７の注入は、注入された注入
停止領域３７内の導電形のＰ形チャンネル１１を大きく
するよう働く。この注入はデバイス間に寄生トランジス
タが形成されるのを防止する。このとき図２および図５
に示される領域２１内にチャンネル停止領域を注入する
こともできる。Ｐ形タンク１１と深いＮ形タンク３２の
基板２９の表面接合部と同じように、深いＮ形タンク３
２と基板２９との間における基板２９の表面部分の接合
部にもチャンネル停止領域を形成する。基板２９に電気
接続するための別のチャンネル停止開口が示されてい
る。その後フォトレジスト層をアッシングし、基板２９
の表面から除く。

【００２１】再度図３Ｂを参照し、チャンネル停止工程
による処理を説明する。選択酸化法（ＬＯＣＯＳ）によ
り約７６００オングストロームの厚さ（図３Ｂ〜４Ｃに
示す断面の厚さは比例していない）にアイソレート用酸
化物領域２１（図２および図５に示す）および２２を成
長させる。この成長は約９〜１０時間の間約９００℃に
て酸化雰囲気、例えば水蒸気下で生じる。図３Ｂに示さ
れる窒化物／酸化物マスク３１によりカバーされていな
いままになっている領域では酸化が生じる。マスク３１
のエッジの下方では熱酸化物が成長し、シャープな移行
部の代わりにバーズビーク２２ａが発生する。２分間で
フッ化水素酸に浸けてマスキング層３１の酸化物部分を
除去し、約５０分間、約１８５℃にて高温リン酸水溶液
内で層３１の窒化物部分を除く。

【００２２】クリーンアップ工程の後、損傷を受けた材
料を除くよう、露出したシリコン表面上にダミー酸化物
層（図示せず）を成長させる。その後このダミー酸化物
層はフッ化水素酸のウェットエッチングにより剥離す
る。

【００２３】次に、図３Ｃに戻る。フォトレジストを注
入マスクとして使用し、１３５ＫｅＶにて約６ｘ１０¹²
イオン／cm² のドーズ量でヒ素注入を行い、ソース１
５、ドレイン１６およびコラムライン１３を形成する。
次にＮ＋埋め込みコラムライン１３を覆うよう約２５０
０〜３５００オングストロームの厚みに別の熱酸化物１
４を表面上で成長させる。この間に（強くドープされた
シリコン領域と弱くドープされたシリコン領域が同時に
酸化されるときに生じる酸化の差により）チャンネル領
域上に約３００オングストロームの熱酸化物が成長し、
ソース１５およびドレイン１６およびソースコラムライ
ン１３上に酸化物層１４が形成される。この酸化は約８
００〜９００℃の水蒸気内で生じる。バーズビーク２２
ａが生じた移行領域１９ではもともと形成されていた熱
酸化物のエッジがヒ素注入をマスクするので濃度が低く
なり、この領域における酸化物の成長は酸化物１４また
は酸化物２２の成長よりも少ない。

【００２４】次に図４Ａを参照する。各セル１０に対す
る酸化物１４と２２との間の移行領域のうちの一つにお
ける酸化物内にウィンド１９を開口する。これはフォト
レジストをマスクとして使用し、移行領域の酸化物を通
って裸シリコンまでエッチングし、次にトンネルウィン
ド１９に対しより薄い酸化物を再成長することにより行
われる。トンネルウィンド１９の酸化中、ゲート酸化物
２０は約３５０オングストロームまで成長する。トンネ
ルウィンド１９内にわずかなリンの注入を行うと、電界
プレートのブレークダウン電圧を高くできる。

【００２５】次に図４Ｂに戻る。まずシリコンスライス
の表面にＮ＋にドープされた第１ポリシリコン層１７を
形成し、次にポリシリコン層１７に酸化物または酸化物
／窒化物／酸化物から成る中間レベルの絶縁体皮膜３４
を形成する。

【００２６】一部がフローティングゲート１７となる細
長いストリップをＹ方向に残すようフォトレジストを使
用して第１レベルのポリシリコン層と中間レベルのイン
シュレータ層が画定される。第１レベルのポリシリコン
層を画定した後実行される酸化は、第１レベルのポリシ
リコン層のエッジをカバーし、ワードライン３６がチャ
ンネルＣｈの導通を制御しているゲート酸化物層３５も
形成する。低電圧トランジスタに対しパターン化された
酸化を更に実行する。

【００２７】次に図４Ｃを参照する。フォトレジストを
使用し第２ポリシリコン層を堆積し、Ｎ＋にドープし、
パターン化することによりワードライン３６／制御ゲー
ト１２を形成する。ワードライン３６／制御ゲート１２
の画定と同時に、第１レベルのポリシリコンのエッジを
エッチングするので、フローティングゲート１７の細長
いＸ方向のエッジが制御ゲート１２のエッジと自動位置
合わせされる。ここで図は比例して書かれていないこ
と、および特に第１および第２ポリシリコン層の厚さは
酸化物層２０および３５の厚さよりも一般に厚いことに
留意されたい。

【００２８】この工程で、ワードラインドライバー回路
３３を含む周辺論理ＣＭＯＳデバイスを完成する。この
ワードラインドライバー回路は例えば１９８９年４月１
８日に発行されテキサスインスツルメント社に譲渡され
た米国特許第4,823,318 号に記載されたように製造して
もよい。一般にかかる周辺回路は深いＮ形タンク３２の
外部にてチップ上に設けられる。

【００２９】このプロセスの後、データ保持特性を改善
するため、スタック体の両側および頂部に酸化物層を成
長しまたは形成できる。次にスライスの表面を覆うよう
ボロフォスフォシリケイトガラス（ＢＰＳＧ）層（図示
せず）を堆積する。ＢＰＳＧを堆積した後アニール化雰
囲気内で８５０〜９００℃で基板２９を再び加熱し、Ｂ
ＰＳＧデンシファイを行い、注入損傷を補修し、更に接
合部プロフィルドライブを行う。金属ラインからそれぞ
れの拡散領域に形成されたオン−アレイコンタクト例え
ばターミナル２７および２８、および基板ターミナルＶ
ｓｓと同じようにＢＰＳＧ層を通るオフ−アレイコンタ
クトを形成してもよい。その後保護オーバーコートプロ
セスが続く。

【００３０】１９９１年４月１６日に発行されテキサス
インスツルメント社に譲渡された米国特許第5,008,721
号にもセルアレイの例が記載されている。本明細書に記
載した本発明は当然ながら他の種々のタイプのフローテ
ィングゲートメモリセルアレイに使用できる。

【００３１】図示した実施例を参照して本発明を説明し
たが、この説明は本発明を限定するものと解してはなら
ない。当業者がこの説明を読めば、本発明の他の実施例
と同じように図示した実施例の種々の変形例は明らかと
なろう。従って、添付した特許請求の範囲は本発明の範
囲内に入るかかる変形例すなわち実施例をカバーすると
解される。以上の説明に関して更に以下の項を開示す
る。

【００３２】（１）第１導電形のドーピングを有する半
導体本体と、前記第１導電形と逆の第２導電形から主と
して成るドーピングを有し、前記半導体本体内に設けら
れた第１拡散領域と、前記第１導電形から主として成
り、前記第１拡散領域および前記半導体本体に設けられ
た第２拡散領域と、前記第２拡散領域内およびこの上に
設けられたフローティングゲートメモリセルのアレイ
と、前記半導体本体内およびその上において、前記第１
拡散領域の外部に設けられたワードラインドライバー回
路とから成る不揮発性フローティングゲートメモリ。

【００３３】（２）前記半導体本体はＰ導電形のシリコ
ンから成り、前記第１拡散領域は主にＮ導電形から成
り、および前記第２拡散領域は主にＰ導電形から成る第
１項記載のフローティングゲートメモリ。

【００３４】（３）前記第１拡散領域は前記半導体本体
の電位に対して負でない電位に接続されている第１項記
載のフローティングゲートメモリ。

【００３５】（４）前記フローティングゲートメモリは
主電源を有し、前記第１拡散領域は前記主電源に接続さ
れている第１項記載のフローティングゲートメモリ。

【００３６】（５）プログラミング操作中前記第２拡散
領域は前記半導体本体の電位に対して負である電位の電
源に接続されている第１項記載のフローティングゲート
メモリ。

【００３７】（６）プログラミング操作中前記第２拡散
領域は前記半導体本体の電圧に対して出力電圧が負であ
るチャージポンプ電源に接続されている第１項記載のフ
ローティングゲートメモリ。

【００３８】（７）ファウラー−ノルドハイムトンネル
効果を使用して、メモリセルの前記フローティングゲー
トをプログラムする第１項記載のフローティングゲート
メモリ。

【００３９】（８）前記ワードラインドライバー回路は
前記フローティングゲートメモリをプログラムするのに
必要な電圧よりも低い最大電圧で作動する第１項記載の
フローティングゲートメモリ。

【００４０】（９）第１導電形のドーピングを有する半
導体本体と、前記第１導電形と逆の第２導電形から主と
して成るドーピングを有し、前記半導体本体内に設けら
れた第１拡散領域と、前記第１導電形から主として成
り、前記第１拡散領域および前記半導体本体に設けられ
た第２拡散領域と、前記第２拡散領域内およびこの上に
設けられたフローティングゲートメモリセルのアレイ
と、前記半導体本体内およびその上において、前記第１
拡散領域の外部に設けられたワードラインドライバー回
路とから成り、前記半導体本体はＰ導電形のシリコンか
ら成り、前記第１拡散領域は主にＮ導電形から成り、お
よび前記第２拡散領域は主にＰ導電形から成り、前記第
１拡散領域は前記半導体本体の電位に対して負でない電
位に接続されており、プログラミング操作中前記第２拡
散領域は前記半導体本体の電位に対して負である電位の
電源に接続されておりファウラー−ノルドハイムトンネ
ル効果を使用して、メモリセルの前記フローティングゲ
ートをプログラムし、前記ワードラインドライバー回路
は前記フローティングゲートメモリをプログラムするの
に必要な電圧よりも低い最大電圧で作動する不揮発性の
フローティングゲートメモリ。

【００４１】（１０）第１導電形と逆の第２導電形を主
に有するようドープされた第１拡散領域を半導体本体に
形成し、前記第１導電形を主として有するようドープさ
れた第２拡散領域を前記第１拡散領域内および前記半導
体本体内に形成し、Ｐタンク拡散領域内およびこの上に
フローティングゲートメモリセルのアレイを形成し、前
記第１拡散領域の外部にて前記半導体本体内およびこの
上にワードラインドライバー回路を形成する諸工程から
成る、半導体本体の表面に不揮発性のフローティングゲ
ートメモリを製造する方法。

【００４２】（１１）前記半導体本体はＰ導電形のシリ
コンから成り、前記第１拡散領域は主にＮ導電形から成
り、および前記第２拡散領域は主にＰ導電形から成る第
１０項記載の方法。

【００４３】（１２）前記第１拡散領域は前記半導体本
体の電位に対して負でない電位に接続されている第１０
項記載の方法。

【００４４】（１３）前記フローティングゲートメモリ
は主電源を有し、前記第１拡散領域は前記主電源に接続
されている第１０項記載の方法。

【００４５】（１４）プログラミング操作中前記第２拡
散領域は前記半導体本体の電位に対して負である電位の
電源に接続されている第１０項記載の方法。

【００４６】（１５）プログラミング操作中前記第２拡
散領域は前記半導体本体の電圧に対して出力電圧が負で
あるチャージポンプ電源に接続されている第１０項記載
の方法。

【００４７】（１６）ファウラー−ノルドハイムトンネ
ル効果を使用して、メモリセルの前記フローティングゲ
ートをプログラムする第１０項記載の方法。

【００４８】（１７）前記ワードラインドライバー回路
は前記フローティングゲートメモリをプログラムするの
に必要な電圧よりも低い最大電圧で作動する第１０項記
載の方法。

【００４９】（１８）第１導電形のドーピングを有する
半導体本体と、前記第１導電形と逆の第２導電形から主
として成るドーピングを有し、前記半導体本体に設けら
れた第１拡散領域と、前記第１導電形から主として成る
ドーピングを有し、前記第１拡散領域および前記半導体
本体内に設けられた第２拡散領域とを含み、前記Ｐ形タ
ンク拡散領域内およびその上に設けられたメモリセルお
よび前記第１拡散領域の外部の前記半導体本体内および
その上に設けられたワードラインドライバ回路を有する
不揮発性フローティングゲートメモリアレイをプログラ
ムする方法であって、前記第１拡散領域に負でない電圧
を印加し、前記第２拡散領域に負の電圧を印加し、前記
ワードラインドライバー回路が前記メモリアレイのうち
の選択されたワードラインに正の電圧を印加するように
させることから成るプログラム方法。

【００５０】（１９）前記ワードラインドライバー回路
は前記フローティングゲートメモリをプログラムするの
に必要な電圧よりも低い最大電圧で作動する第１８項記
載の方法。

【００５１】（２０）前記半導体本体はＰ導電形のシリ
コンから成り、前記第１拡散領域は主にＮ導電形から成
り、および前記第２拡散領域は主にＰ導電形から成る第
１８項記載の方法。

【００５２】（２１）本発明の一実施例によれば、Ｐ形
タンク内１１に不揮発性メモリアレイ（セル１０）が入
れられ、深いＮ形タンク３２内にＰ形タンク１１が入れ
られ、これら２つのタンク１１および３２はメモリアレ
イ（セル１０）を基板２９および集積メモリ回路の他の
回路から分離する。深いＮ形タンク３２はメモリアレイ
を入れているＰ形タンク１１に約−８Ｖの負電圧を印加
できる。このような負電圧の印加によってメモリアレイ
のセル１０を従来のメモリアレイの＋１８Ｖのピーク値
でなくて約＋１０Ｖのピーク値を有する電圧パルスでプ
ログラムできる。外部回路、例えばワードライン３６ド
ライバー回路は、１８Ｖでなくてわずか＋１０Ｖでワー
ドライン３６をドライブすればよいので、本発明によれ
ばゲートインシュレータ２０を薄くし、省スペースとな
るよう寸法を小さくした外部回路の製造が可能である。

【００５３】［注］テキサスインスツルメント社米国著
作権（１９９２年）。本特許書類の一部は著作権の保護
対象を含む。テキサスインスツルメント社は発行特許ま
たは発行特許に関する米国特許庁ファイル内の書類の電
子コピーには異議を唱えない。その他著作権のすべてを
留保する。

【図面の簡単な説明】

【図１】本発明に係わるメモリセルのアレイおよびそれ
に関連した回路の図である。

【図２】一実施例によるメモリセルを有する半導体チッ
プの一部の平面図である。

【図３】Ａはある製造段階における図２のａ−ａ線に沿
った図２の半導体デバイスの側断面図である。Ｂはある
製造段階における図２のａ−ａ線に沿った図２の半導体
デバイスの側断面図である。Ｃはある製造段階における
図２のａ−ａ線に沿った図２の半導体デバイスの側断面
図である。

【図４】Ａはある製造段階における図２のａ−ａ線に沿
った図２の半導体デバイスの側断面図である。Ｂはある
製造段階における図２のａ−ａ線に沿った図２の半導体
デバイスの側断面図である。Ｃはある製造段階における
図２のａ−ａ線に沿った図２の半導体デバイスの側断面
図である。

【図５】図２のラインｄ−ｄ線に沿った図２の半導体デ
バイスの側断面図である。

【符号の説明】

１０ セル １１ Ｐ形タンク ２０ ゲートインシュレータ ２９ 基板 ３２ 深いＮ形タンク ３６ ワードライン

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年６月１５日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 マイクル シー．スメイリング アメリカ合衆国テキサス州ミズリー シテ ィ，オイスター クリーク ドライブ 8115 (72)発明者 セバスティアーノ ダリゴ フランス国カンヌ，アブニュ ドゥ ロイ アルベール ９

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１導電形のドーピングを有する半導体
   本体と、 前記第１導電形と逆の第２導電形から主として成るドー
   ピングを有し、前記半導体本体内に設けられた第１拡散
   領域と、 前記第１導電形から主として成り、前記第１拡散領域お
   よび前記半導体本体に設けられた第２拡散領域と、 前記第２拡散領域内およびこの上に設けられたフローテ
   ィングゲートメモリセルのアレイと、 前記半導体本体内およびその上において、前記第１拡散
   領域の外部に設けられたワードラインドライバー回路と
   から成る不揮発性フローティングゲートメモリ。
2. 【請求項２】 第１導電形と逆の第２導電形を主に有す
   るようドープされた第１拡散領域を半導体本体に形成
   し、 前記第１導電形を主として有するようドープされた第２
   拡散領域を前記第１拡散領域内および前記半導体本体内
   に形成し、 Ｐタンク拡散領域内およびこの上にフローティングゲー
   トメモリセルのアレイを形成し、 前記第１拡散領域の外部にて前記半導体本体内およびこ
   の上にワードラインドライバー回路を形成する諸工程か
   ら成る、半導体本体の表面に不揮発性のフローティング
   ゲートメモリを製造する方法。