JP4395202B2 - 第１及び第２のポリシリコン領域のｐｎ接合部に浮遊ゲートを有するメモリ・セル - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、ＥＰＲＯＭ又はＥＥＰＲＯＭデバイス（電気的に消去可能かつプログラム可能な読み出し専用メモリ・デバイス）のように、浮遊ゲート型の不揮発性メモリ・セル及びそのメモリ・セルを製造する方法に関する。特に、本発明は、共にリン・ドーピングの多結晶シリコン（ポリシリコン又はポリ）層から通常形成された２つの導電層を有するメモリ・セル及びそのメモリ・セルを製造する方法に関し、かつチャネル・ホット電子を用いてドレイン側からプログラミングし、かつフォウラー・ノルトハイム（Ｆｏｗｌｅｒ−Ｎｏｒｔｈｅｉｍ）のトンネル作用を利用してソース側から消去をするメモリ・セル及びそのメモリ・セルを製造する方法に関する。このようにセルの上側導電層は複数のワード・ライン及び複数の制御ゲートを形成している。このようなセルの下側導電層は複数の浮遊ゲートを形成している。
【０００２】
【従来の技術】
以上の型式による多くのフラッシュＥＰＲＯＭデバイスでは、セルがワード・ライン（及び制御ゲート）を接地することにより、ドレイン−カラム・ラインを浮遊させることにより、及びソース−カラム・ラインに正極性の高電圧を印加することにより消去される。消去モードでは、制御ゲートに関連してソース−カラム・ラインに印加される高電圧が各セルのゲート酸化物（又はトンネル−ウィンドウ酸化物）を介する電界を形成する。理想的には、消去電界は、プログラミング中に（フォウラー・ノルトハイムのトンネル作用により）多結晶浮遊ゲート上に配置された電子のみを浮遊ゲートからゲート酸化物を介してソース拡散へ通過させる。即ち、消去電界は、理想的には、浮遊ゲートを過消去させるすべきでない。過消去された浮遊ゲートは同一カラムにおける他のセルを短絡させ、これが読み出し動作中にエラーを発生させる。更に、過消去中にゲート酸化物を介して不要な電子の流れはセルの耐久性を低下させる傾向がある。最後に、過消去は消去しきい値電圧ＶT を幅広の分布にさせる。過消去の好ましくない効果は複数の分割チャネルを形成することにより、又は複数のマルチ・トランジスタ・セルを用いることによって、しばしば訂正されるけれども、これらは付加的なセル領域及び／又は付加的な処理工程を必要とする。
【０００３】
現在、多くの浮遊ゲート・デバイスは、浮遊ゲート・ポリ層及び制御ゲート／ワード・ライン・ポリ層が共にリンのみによりドーピングされる二重ポリ積層構造を用いている。リン・ドーピングのポリシリコン・浮遊ゲートを用いることにより発生する問題は、ウシヤマほかによる１９９１年、ＩＥＥＥ／ＩＲＰＳ、第３３１頁〜第３３６頁記載の「非揮発性メモリにおけるフォウラー・ノルトハイム電流偏移を発生させる２次元不均一構造及びゲート電極／ゲート絶縁中間面（Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌｌｙ Ｉｎｈｏｍｏｇｅｎｅｏｕｓ Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅ／Ｇａｔｅ Ｉｎｓｕｌａｔｏｒ Ｉｎｔｅｒｆａｃｅ Ｃａｕｓｉｎｇ Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｃｕｒｒｅｎｔ Ｄｅｖｉａｔｉｏｎ ｉｎ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）」に述べられている。この論文において、著者はフッラシュＥＥＰＲＯＭデバイスのリン・ドーピングのポリシリコン浮遊ゲートとソース接合との間のゲート酸化物を介するフォウラー・ノルトハイム電圧／電流特性を述べている。この偏移はリン・ドーピングの多結晶シリコン構造の粒界における過剰なリン分布により発生する。ポリシリコン粒界におけるリンの分離は、例えばウェイドほかによりエレクトロケミカル学会誌（Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍｉ．Ｓｏｃ．）、１９７８年、第１２５巻、第１２５頁〜第１５０４頁、「リン高濃度注入による多結晶シリコンの粒子成長機構（Ｇｒａｉｎ Ｇｒｏｗｔｈ Ｍｅｃｈｎｉｓｍ ｏｆ Ｈｅａｖｙ Ｐｈｏｓｐｈｏｒｏｕｓ−ＩｍｐｌａｎｔｅｄＰｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）」に説明されている。リソグラフの発展により浮遊ゲートの大きさが増加するに従って、ここの粒子境界による欠陥が各境界面領域の大きな割合を占めるので、粒界の好ましくない効果が増加する傾向にある。
【０００４】
【発明が解決しようとする課題】
消去中に快適な過消去マージンを許容し、しかもセル製造プロセスを逆に複雑化させないメモリ・セル、及びメモリ・セル・アレーを製造する処理に対する要求が存在する。メモリ・セルは、リン・ドーピングにより多結晶シリコン浮遊ゲートの粒界における過度のリン分布によって発生するフォウラー・ノルトハイム電圧／電流特性における偏移を除去する必要がある。
【０００５】
【課題を解決するための手段】
従って、本発明は浮遊ゲートに形成されたＰ−Ｎ接合を有するフッラシュＥＰＲＯＭメモリ・セルを説明する。このＰ−Ｎ接合は、ソース拡散（トンネル作用領域）上のＰドーピング領域と、ドレイン拡散及びチャネル領域上のＮドーピング領域とにより形成される。このメモリ・セルは、ゲート酸化物を介して僅かな電子しか通過しないので、過消去マージンが改善され、消去しきい値電圧ＶT の分布が狭くされ、かつ耐久性が更に良くなっている。
【０００６】
浮遊ゲートに形成されたＰ−Ｎ接合は、セル・プログラミング動作に何ら影響させることはない。即ち、プログラミング電圧及びパルス長は同一のままである。しかし、プログラムされたセルの浮遊ゲートにおける過度の電子は、ゲートのＮドーピング側、チャネル領域及びドレイン拡散オーバーラップ領域に伸延するＮドーピング側に蓄積される。
【０００７】
消去動作中に、正極性のソース電圧をＰ−Ｎ浮遊ゲートのＰドーピング側に結合させると、浮遊ゲートにおけるＰ−Ｎ接合障壁を減少させ、実際にはプログラムされた電子を浮遊ゲートのＮドーピング側からＰドーピング側へ、次いでソース接合へ容易に移動させる。これはフラッシュＥＰＲＯＭメモリ・セルがデプリーションに過消去されるのを防止しようとし、従って読み出し動作においてエラーを発生させる負極性の消去しきい値電圧ＶT を有するセル数を減少させている。
【０００８】
チャネル領域上のゲートの高いリン・ドーピング部分を使用すると、多結晶浮遊ゲートにおけるＰ−Ｎ接合の使用により得られる利点に加えて、速い応答時間に帰結する。リンのみによりドーピングされた浮遊ゲートの場合に対して、浮遊ゲートのソース重なり領域における低濃度のホウ素は、薄い酸化物ゲート絶縁層を介してチャネル領域に拡散せず、誤った消去しきい電圧ＶT 分布を発生させる。
【０００９】
ソース接合オーバーラップ上にある多結晶浮遊ゲートのホウ素ドーピング側は、「自由」電子がリン・ドーピングの多結晶シリコンが有する「自由」電子よりも少ない。従って、消去動作中は、ホウ素ドーピング側から結合した電子を引き出すのがより困難となる。その代わりに、電子はリン・ドーピング側から浮遊ゲートにおける接合障壁を乗り越えて移動する。従って、浮遊ゲートを過消去する傾向が大きく減少される。
【００１０】
本発明の本質的な解決は、適正な条件により、消去セルがデプリーションに行くのを阻止することにより、例えば圧密作用により過デプリーションのセルを補正する必要性をなくしている。
【００１１】
【発明の実施の形態】
図１を参照すると、本発明の使用を説明するために、メモリ・チップの全体部分であるメモリ・セル・アレー例が示されている。各セルはソース１１、ドレイン１２、浮遊ゲート１３及び制御ゲート１４を有する浮遊ゲート・トランジスタ１０である。
【００１２】
メモリ・セル１０の行における各制御ゲート１４は、ワード・ライン１５に接続され、各ワードライン１５はワードライン・デコーダ１６に接続されている。メモリ・セル１０の行における各ソースは、ソース・ライン１７に接続されている。メモリ・セル１０の列における各ドレイン１２はドレイン列ライン１８に接続されている。各ソース・ライン１７は列ライン１７ａにより列デコーダ１９に接続され、また各ドレイン列ライン１８は列デコーダ１９に接続されている。
【００１３】
書き込み又はプログラム・モードにおいて、ワードライン・デコーダ１６は、ライン２０ｒ上のワードライン・アドレス信号、及び読み出し／書き込み／消去制御回路２１（又はマイクロプロセッサ２１）からの信号に応答して、選択した制御ゲート１４の導体を含む選択したワードライン１５上に予め選択した第１のプログラミング電圧Ｖrw（約＋１２Ｖ）を設定するように機能することができる。更に、列デコーダ１９は、選択したドレイン列ライン１８上に、従って選択したメモリ・セル１０のドレイン１２上に第２のプログラミング電圧Ｖpp（約＋５Ｖ〜＋１０Ｖ）を設定するように機能する。ソース・ライン１７は基準電位Ｖssに接続されている。選択されていない全ドレイン列ライン１８は基準電位Ｖssに接続されている。これらのプログラミング電圧は選択したメモリ・セル１０のチャネルに（ドレイン１２からソース１１への）高電流条件を発生させ、チャネル・ホット電子及びなだれ降伏電子をドレイン・チャネル接合近傍に発生させ、これらをチャネル酸化物を介して選択したメモリ・セル１０の浮遊ゲート１３に注入させる結果となる。プログラミング時間は、チャネル領域に対して約−２Ｖ〜−６Ｖの負極性プログラム荷電により浮遊ゲート１３をプログラムするのに十分な時間長となるように選択される。好ましい実施例により製造されたメモリ・セル１０のときは、制御ゲート１４／ワードライン１５と浮遊ゲート１３との間の結合係数は約０．５である。従って、例えば選択した制御ゲート１４を含む、選択したワードライン１５上の１２Ｖのプログラム電圧Ｖrwは、選択した浮遊ゲート１３上に約＋５Ｖ〜＋６Ｖの電圧を設定させる。選択したメモリ・セル１０の浮遊ゲート１３は、プログラミング中にチャネル・ホット電子により充電され、続いて電子が選択したメモリ・セル１０の浮遊ゲート１３下のソース・ドレイン・パスを「０」ビットとして読み取られる状態即ち非導通状態にする。選択されていないメモリ・セル１０は、導通状態のままの浮遊ゲート１３下にソース・ドレイン・パスを有しており、これらのメモリ・セル１０は「０」ビットとして読み取られる。
【００１４】
フラッシュ消去モードにおいて、列デコーダ１９は全てのドレイン列ライン１８を浮遊状態に保持するように機能することができる。更に、ワードライン・デコーダ１６は全てのソース・ライン１５を基準電位Ｖssに接続するように機能する。更に、列デコーダ１９は全てのソース・ライン１７に正極性の高電圧Ｖee（約＋１０Ｖ〜＋１５Ｖ）を印加するように機能する。これらの消去電圧は、浮遊ゲート１３と基板との間のトンネル作用領域に十分な電界強度を発生させて電荷を浮遊ゲート１３から転送させるフォウラー・ノルトハイムのトンネル電流を発生させて、メモリ・セル１０を消去させる。所望の消去しきい電圧値（紫外線消去値に近い）は、本発明により達成され、かつ以下で説明される。
【００１５】
読み出しモードでは、ワードライン・デコーダ１６は、ライン２０r 上のワードライン・アドレス信号及び読み出し／書き込み／消去制御回路２１からの信号に応答して、ワードライン１５に予め選択した正極性の電圧Ｖcc（約＋５Ｖ）を印加し、かつ選択されていないワードライン１５に低電圧（接地又はＶss）を印加する。列デコーダ１９は少なくとも選択したドレイン列ライン１８に予め選択した正極性の電圧Ｖsen （約＋１．０Ｖ）を印加し、かつソース・ライン１７に低電圧（０Ｖ）を印加するように機能する。更に、列デコーダ１９は、アドレス・ライン２０d 上の信号に応答して、選択したメモリ・セル１０の選択したドレイン列ライン１８を「データ出力」端子に接続するように機能する。選択したドレイン列ライン１８及び選択したワードライン１５に接続されているメモリ・セル１０の導通状態又は非導通状態は、データ出力端子に接続されているセンス増幅器（図示なし）により検出される。メモリ・アレーに印加された読み出し電圧は、選択したメモリ・セル１０に対するチャネル・インピーダンスを決定するのに十分であるが、しかし浮遊ゲート１３の荷電条件を混乱させることになるホット・キャリアの注入又はフォウラー・ノルトハイムのトンネル作用を発生させるのには不十分である。
【００１６】
便宜上、下記の表１によりテーブルの読み出し電圧、書き込み電圧及び消去電圧を与る。
【００１７】
【表１】
【００１８】
従来技術のフラッシュＥＰＲＯＭメモリ・デバイスの消去動作中には、いくつかのビットがデプリーションに過消去される。これらの過消去セルは負極性のしきい値電圧ＶT を有する。負極性のしきい電圧ＶT は読み出し動作においてエラーを発生させる。この理由は、負極性のしきい電圧ＶT を有するセルが常に導通状態となり、並列に接続されている全てのメモリ・セル１０のソース・ドレイン・パスを介して短絡させる結果となるからである。
【００１９】
ここで図２を参照すると、ＭＮＯＳ Ｎチャネル電界効果デバイス１０の断面図が示されており、ポリシリコンの浮遊ゲート１３Ａ、１３Ｂから酸化物ゲート絶縁体３０により分離されたリン・ドーピング（ホウ素）のシリコン基板２２を示している。浮遊ゲート１３Ａ、１３Ｂはそれらの領域間にＰ−Ｎ接合ＪＵを有する。Ｐ−Ｎ接合ＪＵはメモリ・セル１０（浮遊ゲート・アバランシェ注入型金属酸化膜半導体（ＦＡＭＯＳ）構造１０）を過消去するのを防止することがその目的である。消去動作において、ソース接合に印加される正極性の電圧Ｖeeは、浮遊ゲートにおけるＰ−Ｎ接合ＪＵのＰドーピング側１３Ｂに印加されており、従ってＰ−Ｎ接合ＪＵの障壁を低下させ、かつプログラムされた電子を接合障壁を乗り越えて、Ｎドーピング側１３ＡからＰドーピング側１３Ｂへ効果的に移動させることになる。そのときに、プログラムされた電子はソース接合領域１１に抜け出す。浮遊ゲート１３Ａ、１３ＢにＰ−Ｎ接合ＪＵの障壁が存在するために、Ｎドーピング側１３ＡからＰドーピング側１３Ｂへ更に多くの自然電子を引き出すのは困難である。適正な消去電圧及び消去パルス長を用いて動作させたときは、フラッシュＥＰＲＯＭメモリ・セル１０をデプリーションへ過消去するのが防止され、従って読み出し動作においてエラーを発生させてしまう負極性のしきい電圧ＶT を有するメモリ・セル１０の数を除去する。要するに、消去動作において、適正な消去条件を用いているときは、Ｐ−Ｎ接合ＪＵが浮遊ゲート１３Ａ、１３Ｂの過消去を阻止する結合電子を引き出すのをより困難にする。
【００２０】
図３を参照すると、図２のＦＡＭＯＳ構造１０の多結晶浮遊ゲート１３Ａ、１３ＢにおけるＰ−Ｎ接合ＪＵについての断面図と共に、Ｐ−Ｎ接合障壁の方向を説明する関連のエネルギ・バンド図が示されている。
【００２１】
図５Ａ〜図５Ｄ及び図６Ａ〜図６Ｄを参照すると、図１及び図４のデバイスを製作する方法が説明されている。開始材料はＰ型シリコンのスライスであって、そのシリコン基板２２は単なる小部分に過ぎない。このスライスは多分、直径が２０３．２ｍｍであり、一方個々の部材のメモリ・セル１０は幅が数ミクロンであり、長さが数ミクロンに過ぎない。通常は、メモリ・アレー周辺に複数のトランジスタを作成するために多数のプロセス工程を実行することになるが、これらについては説明しない。例えば、ＥＰＲＯＭメモリ・デバイスは、従来技術のプロセスの一部として、シリコン基板２２に形成された複数のＮ井戸及びＰ井戸を備えて周辺トランジスタを形成する相補電界効果型（ＣＭＯＳ）のものであってもよい。
【００２２】
図５Ａ及び図６Ａに示すように、シリコン基板２２の面上に厚さ約４００オングストロームのパッド酸化物層２３を成長又は堆積させている。このパッド酸化物層は初期製作工程中にシリコン基板２２を保護し、その後除去される。次に、低圧化学気相成長を用いてパッド酸化物層２３上に窒化シリコン層２４を堆積する。更に、窒化シリコン層２４をパターン化すると共にプラズマ・エッチングして、セル絶縁厚フィールド絶縁体２５を形成するための領域を露出させる。
【００２３】
約７×１０12／ｃｍ2 の注入量でホウ素注入を行ってメモリ・セルを絶縁するＰ＋チャネル・ストップ領域２６を作成する。フォトレジストを除去した後、図５Ａ〜図５Ｄに示すように、局部酸化プロセスにおいて、約９００℃及び１気圧で数時間、蒸気に曝露させることにより、厚フィールド酸化物を形成するセル分離厚フィールド絶縁体２５を熱的に厚さ約６，０００〜１０，０００オングストロームに成長させる。これに代って、高圧酸化（ＨＩＰＯＸ）を用いて酸化時間を減少させてもよい。周知のように、酸化は窒化シリコン層の縁下で成長し、急激な遷移の代わりに「バーズ・ビーク（ｂｉｒｄ’ｓ ｂｅａｋ：鳥のばし）」を形成させる。
【００２４】
図５Ａ〜図６Ｂを参照すると、パッド酸化物層２３及び窒化シリコン層２４の残りの部分を除去する。この手順はセル分離厚フィールド絶縁体２５間のシリコン基板２２を露出させる。クーイ（Ｋｏｏｉ）酸化プロセスに続いて、例えば約２０〜６０ＫｅＶで、１×１０11〜１×１０13／ｃｍ2 の注入量によるホウ素のドーピングのように、標準的な手順を用いるこの段階でセルしきい電圧ＶT の調整注入を実行することができる。これに通常の手順を用いるクーイ酸化物除去及びゲート酸化プロセスが続き、酸化物ゲート絶縁体３０を形成する。
【００２５】
この段階で、ウェーハ上に多結晶シリコン層（浮遊ゲート１３層）を（例えば、１，０００〜２，０００オングストローム）堆積する。次いで、この浮遊ゲート１３層に多分マスキング酸化物を介してホウ素を注入し、かつアニールを短時間行う。ホウ素のドーピングは２０〜３０ＫｅＶで約２０×１０12／ｃｍ2 〜８０×１０12／ｃｍ2 の低注入量及びエネルギのものであってもよい。次に、浮遊ゲート１３層をパターン化してエッチングし、平行な長いストリップを得る。
【００２６】
次に、通常技術により多結晶シリコン層上に、例えば等価酸化物（誘電体）の酸化物／窒化物／酸化物（ＯＮＯ）のようなインター・レベルの絶縁体層２７を厚さ２００〜４００オングストロームの範囲で形成する。
【００２７】
次に、図５Ｃ及び図６Ｃを参照すると、インター・レベル絶縁体層２７上に多分、約１，０００〜２，０００オングストロームの厚さでＮ＋ドーピングのポリシリコン層２８を形成する。ポリシリコン層２８はメモリ・セル１０の将来の制御ゲート１４を含む。
【００２８】
図５Ｄ及び図６Ｄを参照すると、ポリシリコン層２８上にキャップ酸化物層２９を堆積することができる。次に、スタック・エッチング手順を用い、各メモリ・セル１０用の浮遊ゲート１３及び制御ゲート１４を作成する。浮遊ゲート１３と、キャップ酸化物層２９、ポリシリコン層２８、インター・レベル絶縁体層２７及び多結晶シリコン（浮遊ゲート１３）を含む制御ゲート１４のスタックとを定めるようにフォトレジスト（図示なし）を塗布する。制御ゲート１４は、対応するインター・レベル絶縁体層２７の部分を介して下層の各浮遊ゲート１３に容量結合される。
【００２９】
スタック・エッチングにより形成されたチャネルＣh を所定の長さに製作し、後の製作工程において注入マスクとしてスタック・エッチングされた多結晶シリコン及びポリシリコン層２８を用いて、ソース１１とドレイン１２との間におけるチャネル領域Ｃh の長さを確定する。このようにして、ドレイン領域１２におけるプログラミング及び／又はソース領域１１における消去について、効率を最適化するように各接合を調整する。
【００３０】
次の工程はソース領域１１にリンを注入することである。フォトレジスト（図示なし）を塗布し、注入のためにソース領域１１を露出させ、かつドレイン領域１２をソース注入から保護する。リン注入を約３０ＫｅＶ〜１４０ＫｅＶで約１×１０14〜８×１０14／ｃｍ2 の注入量により、またヒ素注入を約１００ＫｅＶで約５×１０15／ｃｍ2 の注入量により実行する。リンによるソース注入に続いて、シリコン基板２２をアニール雰囲気の９００℃〜１，０００℃でアニールしてリン注入接合デバイスを得ると共に、注入損傷を修復させる。
【００３１】
この段階で、フォトレジスト（図示なし）を塗布し、注入のためにドレイン領域１２を露出させる一方、ドレイン１２の注入中にソース領域１１を保護する。次に、ヒ素（約１００ＫｅＶで５×１０15／ｃｍ2 ）及びホウ素注入を行い、シリコン基板２２を９００℃のアニール雰囲気でアニールして接合ドライブを得ると共に、注入損傷を修復させる。
【００３２】
これら側部及びスタックの上部におけるプロセス後、データ保持を改善するために酸化物層３１を形成することもできる。
【００３３】
次いで、高エネルギ注入のために、フォトレジスト（図示なし）を塗布してドレイン領域１２及びスタックのほぼ右半分を露出させる。ソース領域１１及びスタックのほぼ左半分をこの注入から保護する。次に、ヒ素注入（約２２０ＫｅＶ〜３２０ＫｅＶで２０×１０13〜８０×１０13／ｃｍ2 ）又はリン注入（約１００ＫｅＶ〜１５０ＫｅＶで２０×１０13〜８０×１０13／ｃｍ2 ）を行って浮遊ゲート１３Ａ、１３ＢにＰ−Ｎ接合ＪＵのＮ側（１３Ａ）を形成する。この高エネルギ注入はドレイン領域１２上のシリコンに深く進行するが、しかし注入はプロセスの流れの終りに向かって行われ、スタック下に拡散しないので、ドレインの電気的なパフォーマンスに対する好ましくない作用はない。他方、スタックの各側部に酸化物層３１を形成した後、この高エネルギ注入を実行すると、酸化物層３１はドーパントをスタックの縁から離した状態を維持し、従ってドーパントがスタック下に拡散しようとするのを抑制する。
【００３４】
次いで、スライス面上にリン・ホウケイ酸ガラス（ＢＰＳＧ）層（図示なし）を堆積することができる。そこで、ＢＰＳＧリフローを行い、実際において、これが浮遊ゲート１３Ａ、１３Ｂにおけるドーパントをアニールし、更に図６Ｄに示すように、浮遊ゲート１３Ａ、１３ＢにおけるＰ−Ｎ接合ＪＵをソース接合重なり領域１１に向かって移動させる。このＢＰＳＧリフローは低い温度により短時間で実行される。実際において、これによりドレイン領域に高エネルギ注入のドーパントの拡散を発生させることはない。ｙ方向に金属ビットライン１８（図４）から規則的にそれぞれの拡散領域にオン・アレー接点を作成すると共に、ＢＰＳＧ層を介してオフ・アレー接点を作成する。更に、ワードライン１５に対する金属接点を作成する。拡散領域上をこれに平行して走るように、ＢＰＳＧ層上に複数の金属ビットライン１８を形成する。これに、保護用のオーバーコート・プロセスが続く。
【００３５】
図７は３．１５Ｖの紫外線しきい電圧ＶTUV を有する浮遊ゲート・セル１０に関する副しきい電流ＩDS1 の曲線を示す。図７における浮遊ゲート・セル１０は６．８９Ｖのしきい電圧ＶT にプログラムされ、新しい副しきい電流ＩDS2 を図８に示す。次いで、図８のセルは１１．４Ｖのソース電圧により１，０００ミリ秒間、消去される。消去後の副しきい電流ＩDS3 を図９に示す。図９において、消去しきい電圧ＶT は、紫外線しきい電圧ＶTUV より僅かに低い２．６７Ｖであると測定される。最後に、図９のセルは１１．４Ｖのソース電圧により他の１，０００ミリ秒間、消去される。図１０に示すように、副しきい電流ＩDS4 は２．４３Ｖのしきい電圧ＶT に帰結する。消去の２，０００ミリ秒後であってもセルの過消去（又はデプリーション）は存在しないことは、理解される。
【００３６】
実施例を参照して本発明を説明したが、この説明は限定的な意味で解釈されることを意図するものではない。特に、本発明は、スタック・ゲートのフォウラー・ノルトハイム・トンネル・フラッシュ消去可能メモリ及びフォウラー・ノルトハイム・トンネル・バイト消去可能メモリを含む、浮遊ゲート型の全てのメモリ・セル構造及びメモリ・セル・アレーに適用される。本発明の他の実施例と共に実施例の種々の変形及び組合わせは、説明を参照すれば、当該技術分野に習熟する者に明らかである。従って、特許請求の範囲はこのような変形又は実施を含むことを意図している。
【００３７】
以上の説明に関して更に以下の項を開示する。
【００３８】
（１）浮遊ゲート及び前記浮遊ゲートの下、かつ該浮遊ゲートから絶縁されているチャネル領域を有する型式のメモリ・セルであって、前記浮遊ゲートが前記チャネル領域の導電性を制御するように荷電可能な前記メモリ・セルにおいて、一次的に第１導電型を有するようにドーピングされた第１のポリシリコン領域と、
一次的に第２導電型を有するようにドーピングされた第２のポリシリコン領域と、
前記浮遊ゲートにおける前記第１のポリシリコン領域及び第２のポリシリコン領域の交点におけるＰ−Ｎ接合と
を含むメモリ・セル。
【００３９】
（２）更に、前記チャネル領域の反対側端にソース領域及びドレイン領域を含み、前記Ｐ−Ｎ接合は前記メモリ・セルの消去中に電子が前記ソースに向かって流れるように配向されている第１項記載のメモリ・セル。
【００４０】
（３）前記第１導電型はＮ型であり、かつ前記第２導電型はＰ型である第１項記載のメモリ・セル。
【００４１】
（４）更に、前記チャネルの一終端にソースを含み、前記第１のポリシリコン領域は前記ソース上に伸延すると共に前記ソースから絶縁され、かつ前記メモリ・セルはフォウラー・ノルトハイムのトンネル作用を用いて消去される第１項記載のメモリ・セル。
【００４２】
（５）前記浮遊ゲートはチャネル・ホット電子によりプログラムされている第１項記載のメモリ・セル。
【００４３】
（６）前記第１のポリシリコン領域は２０×１０12／ｃｍ2 〜８０×１０12／ｃｍ2 の濃度、及び２０ＫｅＶ〜３０ＫｅＶのエネルギ・レベルでポリシリコンをホウ素によりドーピングすることによって形成される第１項記載のメモリ・セル。
【００４４】
（７）前記第２のポリシリコン領域は２０×１０13／ｃｍ2 〜８０×１０13／ｃｍ2 の濃度、及び２２０ＫｅＶ〜３２０ＫｅＶのエネルギ・レベルでヒ素によりドーピングすることによって形成される第１項記載のメモリ・セル。
【００４５】
（８）前記第２のポリシリコン領域は２０×１０13／ｃｍ2 〜８０×１０13／ｃｍ2 の濃度、及び１００ＫｅＶ〜１５０ＫｅＶのエネルギ・レベルでリンによりドーピングすることによって形成される第１項記載のメモリ・セル。
【００４６】
（９）前記Ｐ−Ｎ接合は前記浮遊ゲートの全長にわたって伸延している第１項記載のメモリ・セル。
【００４７】
（１０）第１導電型の半導体基板の面に不揮発性のメモリ・セルを作成する方法において、
前記基板における少なくとも一対のセル・アイソレーション厚フィールド絶縁体領域を作成する工程と、
前記厚フィールド絶縁体領域間の前記基板上にゲート絶縁体を形成する工程と、
前記ゲート絶縁体上及び部分的に前記厚フィールド絶縁体領域上にポリシリコン浮遊ゲートを形成する工程と、
前記ポリシリコン浮遊ゲートを第２導電型の不純物によりドーピングする工程と、
前記浮遊ゲートの一部分を前記第１導電型の不純物によりドーピングして、前記厚フィールド絶縁体領域に対して垂直な線に、前記浮遊ゲートを介して伸延するＰ−Ｎ接合を形成する工程と
を含む方法。
【００４８】
（１１）更に、前記浮遊ゲートの反対側の終端における前記基板にソース領域及びドレイン領域を含み、前記Ｐ−Ｎ接合は前記メモリ・セルの消去中に電子が前記ソースに向かって流れるように配向されている第１０項記載の方法。
【００４９】
（１２）前記第１導電型はＰ型であり、かつ前記第２導電型はＮ型である第１０項記載の方法。
【００５０】
（１３）更に、前記浮遊ゲートの一端における前記基板にソース領域を含み、前記第１導電型の不純物を有する前記浮遊ゲートの一部分は、前記ソース領域上に伸延すると共に前記ソース領域の一部分から絶縁され、かつ前記メモリ・セルはフォウラー・ノルトハイムのトンネル作用を用いて消去される第１０項記載の方法。
【００５１】
（１４）前記浮遊ゲートはチャネル・ホット電子によりプログラムされている第１０項記載の方法。
【００５２】
（１５）前記第２導電型の不純物により前記浮遊ゲートをドーピングする工程は、２０×１０12／ｃｍ2 〜８０×１０12／ｃｍ2 の濃度レベル、及び２０ＫｅＶ〜３０ＫｅＶのエネルギ・レベルでホウ素によりドーピングする工程を含む第１０項記載の方法。
【００５３】
（１６）前記浮遊ゲートの一部分を前記第１導電型の不純物によりドーピングする工程は、２０×１０13／ｃｍ2 〜８０×１０13／ｃｍ2 の濃度レベル、及び２２０ＫｅＶ〜３２０ＫｅＶのエネルギ・レベルでヒ素によりドーピングすることによって形成される第１０項記載の方法。
【００５４】
（１７）前記浮遊ゲートの一部分を前記第１導電型の不純物によりドーピングする工程は、２０×１０13／ｃｍ2 〜８０×１０13／ｃｍ2 の濃度レベル、及び１００ＫｅＶ〜１５０ＫｅＶのエネルギ・レベルでリンによりドーピングする工程を含む第１０項記載の方法。
【００５５】
（１８）前記Ｐ−Ｎ接合は前記浮遊ゲートの全長にわたって伸延している第１０項記載の方法。
【００５６】
（１９）更に、前記浮遊ゲート上にインター・レベル絶縁体を形成する工程と、次いで前記インター・レベル絶縁体上に制御ゲートを形成する工程とを含み、前記浮遊ゲートの一部分を前記第１導電型の不純物によりドーピングする工程は前記制御ゲートを形成する工程後に形成される第１０記載の方法。
【００５７】
（２０）ソース側１３Ｂ上に軽くドーピングされたホウ素と、ドレイン側１３Ａ＋チャネル領域Ｃｈ上に高度にドーピングされたヒ素又はリンとを有するＰ−Ｎ接合多結晶シリコン浮遊ゲート１３により、集積回路のメモリ・セル１０が形成される。前記メモリ・セル１０は半導体の本体２２の面にアレーにより形成され、各メモリ・セルには、ソース１１が含まれ、かつドレイン１２が含まれる。改良された過消去特性は前記浮遊ゲート１３におけるＰ−Ｎ接合ＪＵを形成することにより達成される。多結晶浮遊ゲート１３にＰ−Ｎ接合ＪＵを使用することにより、メモリ・セル１０がデプリーションへ移行するのを阻止し、稠密な分布の消去しきい電圧ＶT を発生させ、かつ前記ゲート酸化物３０を介する電子の移動が少ないので、デバイス寿命を改善する。
【図面の簡単な説明】
【図１】メモリ・セル・アレーを部分ブロック形式により示す概要電気回路図。
【図２】Ｐドーピング領域及びＮドーピング領域からなる組込み浮遊ゲートを有するＮＭＯＳ電界効果トランジスタの断面図。
【図３】図２の多結晶浮遊ゲートの断面図及びこれに関連したエネルギ・バンドを示す図。
【図４】メモリ・セル・アレーの小部分を拡大して示す平面図。
【図５】図４のＢ−Ｂ’線に沿って示すメモリ・セル・アレーの小部分をそれぞれの製作段階について示す拡大断面図。
【図６】図４のＡ−Ａ’線に沿って示すメモリ・セル・アレーの小部分をそれぞれの製作段階について示す拡大断面図。
【図７】Ｐ−Ｎ接合浮遊ゲートを有するＦＡＭＯＳ構造の副しきい値の傾斜を示す図。
【図８】プログラミング後、図７のＦＡＭＯＳセルの副しきい値の傾斜を示す図。
【図９】１，０００ミリ秒消去後、図８のＦＡＭＯＳセルの副しきい値の傾斜を示す図。
【図１０】１０００ミリ秒の第２消去パルス後に図９のＦＡＭＯＳセルの副しきい値の傾斜を示す図。
【符号の説明】
１０ メモリ・セル
１１ ソース
１２ ドレイン
１３、１３Ａ、１３Ｂ 浮遊ゲート
１４ 制御ゲート
１５ ワードライン
１７ ソース・ライン
１７ａ 列ライン
２２ シリコン基板
２５ セル分離厚フィールド絶縁体
３０ 酸化物ゲート絶縁体
ＪＵ Ｐ−Ｎ接合
【発明が属する技術分野】
本発明は、ＥＰＲＯＭ又はＥＥＰＲＯＭデバイス（電気的に消去可能かつプログラム可能な読み出し専用メモリ・デバイス）のように、浮遊ゲート型の不揮発性メモリ・セル及びそのメモリ・セルを製造する方法に関する。特に、本発明は、共にリン・ドーピングの多結晶シリコン（ポリシリコン又はポリ）層から通常形成された２つの導電層を有するメモリ・セル及びそのメモリ・セルを製造する方法に関し、かつチャネル・ホット電子を用いてドレイン側からプログラミングし、かつフォウラー・ノルトハイム（Ｆｏｗｌｅｒ−Ｎｏｒｔｈｅｉｍ）のトンネル作用を利用してソース側から消去をするメモリ・セル及びそのメモリ・セルを製造する方法に関する。このようにセルの上側導電層は複数のワード・ライン及び複数の制御ゲートを形成している。このようなセルの下側導電層は複数の浮遊ゲートを形成している。
【０００２】
【従来の技術】
以上の型式による多くのフラッシュＥＰＲＯＭデバイスでは、セルがワード・ライン（及び制御ゲート）を接地することにより、ドレイン−カラム・ラインを浮遊させることにより、及びソース−カラム・ラインに正極性の高電圧を印加することにより消去される。消去モードでは、制御ゲートに関連してソース−カラム・ラインに印加される高電圧が各セルのゲート酸化物（又はトンネル−ウィンドウ酸化物）を介する電界を形成する。理想的には、消去電界は、プログラミング中に（フォウラー・ノルトハイムのトンネル作用により）多結晶浮遊ゲート上に配置された電子のみを浮遊ゲートからゲート酸化物を介してソース拡散へ通過させる。即ち、消去電界は、理想的には、浮遊ゲートを過消去させるすべきでない。過消去された浮遊ゲートは同一カラムにおける他のセルを短絡させ、これが読み出し動作中にエラーを発生させる。更に、過消去中にゲート酸化物を介して不要な電子の流れはセルの耐久性を低下させる傾向がある。最後に、過消去は消去しきい値電圧ＶT を幅広の分布にさせる。過消去の好ましくない効果は複数の分割チャネルを形成することにより、又は複数のマルチ・トランジスタ・セルを用いることによって、しばしば訂正されるけれども、これらは付加的なセル領域及び／又は付加的な処理工程を必要とする。
【０００３】
現在、多くの浮遊ゲート・デバイスは、浮遊ゲート・ポリ層及び制御ゲート／ワード・ライン・ポリ層が共にリンのみによりドーピングされる二重ポリ積層構造を用いている。リン・ドーピングのポリシリコン・浮遊ゲートを用いることにより発生する問題は、ウシヤマほかによる１９９１年、ＩＥＥＥ／ＩＲＰＳ、第３３１頁〜第３３６頁記載の「非揮発性メモリにおけるフォウラー・ノルトハイム電流偏移を発生させる２次元不均一構造及びゲート電極／ゲート絶縁中間面（Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌｌｙ Ｉｎｈｏｍｏｇｅｎｅｏｕｓ Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅ／Ｇａｔｅ Ｉｎｓｕｌａｔｏｒ Ｉｎｔｅｒｆａｃｅ Ｃａｕｓｉｎｇ Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｃｕｒｒｅｎｔ Ｄｅｖｉａｔｉｏｎ ｉｎ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）」に述べられている。この論文において、著者はフッラシュＥＥＰＲＯＭデバイスのリン・ドーピングのポリシリコン浮遊ゲートとソース接合との間のゲート酸化物を介するフォウラー・ノルトハイム電圧／電流特性を述べている。この偏移はリン・ドーピングの多結晶シリコン構造の粒界における過剰なリン分布により発生する。ポリシリコン粒界におけるリンの分離は、例えばウェイドほかによりエレクトロケミカル学会誌（Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍｉ．Ｓｏｃ．）、１９７８年、第１２５巻、第１２５頁〜第１５０４頁、「リン高濃度注入による多結晶シリコンの粒子成長機構（Ｇｒａｉｎ Ｇｒｏｗｔｈ Ｍｅｃｈｎｉｓｍ ｏｆ Ｈｅａｖｙ Ｐｈｏｓｐｈｏｒｏｕｓ−ＩｍｐｌａｎｔｅｄＰｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）」に説明されている。リソグラフの発展により浮遊ゲートの大きさが増加するに従って、ここの粒子境界による欠陥が各境界面領域の大きな割合を占めるので、粒界の好ましくない効果が増加する傾向にある。
【０００４】
【発明が解決しようとする課題】
消去中に快適な過消去マージンを許容し、しかもセル製造プロセスを逆に複雑化させないメモリ・セル、及びメモリ・セル・アレーを製造する処理に対する要求が存在する。メモリ・セルは、リン・ドーピングにより多結晶シリコン浮遊ゲートの粒界における過度のリン分布によって発生するフォウラー・ノルトハイム電圧／電流特性における偏移を除去する必要がある。
【０００５】
【課題を解決するための手段】
従って、本発明は浮遊ゲートに形成されたＰ−Ｎ接合を有するフッラシュＥＰＲＯＭメモリ・セルを説明する。このＰ−Ｎ接合は、ソース拡散（トンネル作用領域）上のＰドーピング領域と、ドレイン拡散及びチャネル領域上のＮドーピング領域とにより形成される。このメモリ・セルは、ゲート酸化物を介して僅かな電子しか通過しないので、過消去マージンが改善され、消去しきい値電圧ＶT の分布が狭くされ、かつ耐久性が更に良くなっている。
【０００６】
浮遊ゲートに形成されたＰ−Ｎ接合は、セル・プログラミング動作に何ら影響させることはない。即ち、プログラミング電圧及びパルス長は同一のままである。しかし、プログラムされたセルの浮遊ゲートにおける過度の電子は、ゲートのＮドーピング側、チャネル領域及びドレイン拡散オーバーラップ領域に伸延するＮドーピング側に蓄積される。
【０００７】
消去動作中に、正極性のソース電圧をＰ−Ｎ浮遊ゲートのＰドーピング側に結合させると、浮遊ゲートにおけるＰ−Ｎ接合障壁を減少させ、実際にはプログラムされた電子を浮遊ゲートのＮドーピング側からＰドーピング側へ、次いでソース接合へ容易に移動させる。これはフラッシュＥＰＲＯＭメモリ・セルがデプリーションに過消去されるのを防止しようとし、従って読み出し動作においてエラーを発生させる負極性の消去しきい値電圧ＶT を有するセル数を減少させている。
【０００８】
チャネル領域上のゲートの高いリン・ドーピング部分を使用すると、多結晶浮遊ゲートにおけるＰ−Ｎ接合の使用により得られる利点に加えて、速い応答時間に帰結する。リンのみによりドーピングされた浮遊ゲートの場合に対して、浮遊ゲートのソース重なり領域における低濃度のホウ素は、薄い酸化物ゲート絶縁層を介してチャネル領域に拡散せず、誤った消去しきい電圧ＶT 分布を発生させる。
【０００９】
ソース接合オーバーラップ上にある多結晶浮遊ゲートのホウ素ドーピング側は、「自由」電子がリン・ドーピングの多結晶シリコンが有する「自由」電子よりも少ない。従って、消去動作中は、ホウ素ドーピング側から結合した電子を引き出すのがより困難となる。その代わりに、電子はリン・ドーピング側から浮遊ゲートにおける接合障壁を乗り越えて移動する。従って、浮遊ゲートを過消去する傾向が大きく減少される。
【００１０】
本発明の本質的な解決は、適正な条件により、消去セルがデプリーションに行くのを阻止することにより、例えば圧密作用により過デプリーションのセルを補正する必要性をなくしている。
【００１１】
【発明の実施の形態】
図１を参照すると、本発明の使用を説明するために、メモリ・チップの全体部分であるメモリ・セル・アレー例が示されている。各セルはソース１１、ドレイン１２、浮遊ゲート１３及び制御ゲート１４を有する浮遊ゲート・トランジスタ１０である。
【００１２】
メモリ・セル１０の行における各制御ゲート１４は、ワード・ライン１５に接続され、各ワードライン１５はワードライン・デコーダ１６に接続されている。メモリ・セル１０の行における各ソースは、ソース・ライン１７に接続されている。メモリ・セル１０の列における各ドレイン１２はドレイン列ライン１８に接続されている。各ソース・ライン１７は列ライン１７ａにより列デコーダ１９に接続され、また各ドレイン列ライン１８は列デコーダ１９に接続されている。
【００１３】
書き込み又はプログラム・モードにおいて、ワードライン・デコーダ１６は、ライン２０ｒ上のワードライン・アドレス信号、及び読み出し／書き込み／消去制御回路２１（又はマイクロプロセッサ２１）からの信号に応答して、選択した制御ゲート１４の導体を含む選択したワードライン１５上に予め選択した第１のプログラミング電圧Ｖrw（約＋１２Ｖ）を設定するように機能することができる。更に、列デコーダ１９は、選択したドレイン列ライン１８上に、従って選択したメモリ・セル１０のドレイン１２上に第２のプログラミング電圧Ｖpp（約＋５Ｖ〜＋１０Ｖ）を設定するように機能する。ソース・ライン１７は基準電位Ｖssに接続されている。選択されていない全ドレイン列ライン１８は基準電位Ｖssに接続されている。これらのプログラミング電圧は選択したメモリ・セル１０のチャネルに（ドレイン１２からソース１１への）高電流条件を発生させ、チャネル・ホット電子及びなだれ降伏電子をドレイン・チャネル接合近傍に発生させ、これらをチャネル酸化物を介して選択したメモリ・セル１０の浮遊ゲート１３に注入させる結果となる。プログラミング時間は、チャネル領域に対して約−２Ｖ〜−６Ｖの負極性プログラム荷電により浮遊ゲート１３をプログラムするのに十分な時間長となるように選択される。好ましい実施例により製造されたメモリ・セル１０のときは、制御ゲート１４／ワードライン１５と浮遊ゲート１３との間の結合係数は約０．５である。従って、例えば選択した制御ゲート１４を含む、選択したワードライン１５上の１２Ｖのプログラム電圧Ｖrwは、選択した浮遊ゲート１３上に約＋５Ｖ〜＋６Ｖの電圧を設定させる。選択したメモリ・セル１０の浮遊ゲート１３は、プログラミング中にチャネル・ホット電子により充電され、続いて電子が選択したメモリ・セル１０の浮遊ゲート１３下のソース・ドレイン・パスを「０」ビットとして読み取られる状態即ち非導通状態にする。選択されていないメモリ・セル１０は、導通状態のままの浮遊ゲート１３下にソース・ドレイン・パスを有しており、これらのメモリ・セル１０は「０」ビットとして読み取られる。
【００１４】
フラッシュ消去モードにおいて、列デコーダ１９は全てのドレイン列ライン１８を浮遊状態に保持するように機能することができる。更に、ワードライン・デコーダ１６は全てのソース・ライン１５を基準電位Ｖssに接続するように機能する。更に、列デコーダ１９は全てのソース・ライン１７に正極性の高電圧Ｖee（約＋１０Ｖ〜＋１５Ｖ）を印加するように機能する。これらの消去電圧は、浮遊ゲート１３と基板との間のトンネル作用領域に十分な電界強度を発生させて電荷を浮遊ゲート１３から転送させるフォウラー・ノルトハイムのトンネル電流を発生させて、メモリ・セル１０を消去させる。所望の消去しきい電圧値（紫外線消去値に近い）は、本発明により達成され、かつ以下で説明される。
【００１５】
読み出しモードでは、ワードライン・デコーダ１６は、ライン２０r 上のワードライン・アドレス信号及び読み出し／書き込み／消去制御回路２１からの信号に応答して、ワードライン１５に予め選択した正極性の電圧Ｖcc（約＋５Ｖ）を印加し、かつ選択されていないワードライン１５に低電圧（接地又はＶss）を印加する。列デコーダ１９は少なくとも選択したドレイン列ライン１８に予め選択した正極性の電圧Ｖsen （約＋１．０Ｖ）を印加し、かつソース・ライン１７に低電圧（０Ｖ）を印加するように機能する。更に、列デコーダ１９は、アドレス・ライン２０d 上の信号に応答して、選択したメモリ・セル１０の選択したドレイン列ライン１８を「データ出力」端子に接続するように機能する。選択したドレイン列ライン１８及び選択したワードライン１５に接続されているメモリ・セル１０の導通状態又は非導通状態は、データ出力端子に接続されているセンス増幅器（図示なし）により検出される。メモリ・アレーに印加された読み出し電圧は、選択したメモリ・セル１０に対するチャネル・インピーダンスを決定するのに十分であるが、しかし浮遊ゲート１３の荷電条件を混乱させることになるホット・キャリアの注入又はフォウラー・ノルトハイムのトンネル作用を発生させるのには不十分である。
【００１６】
便宜上、下記の表１によりテーブルの読み出し電圧、書き込み電圧及び消去電圧を与る。
【００１７】
【表１】
従来技術のフラッシュＥＰＲＯＭメモリ・デバイスの消去動作中には、いくつかのビットがデプリーションに過消去される。これらの過消去セルは負極性のしきい値電圧ＶT を有する。負極性のしきい電圧ＶT は読み出し動作においてエラーを発生させる。この理由は、負極性のしきい電圧ＶT を有するセルが常に導通状態となり、並列に接続されている全てのメモリ・セル１０のソース・ドレイン・パスを介して短絡させる結果となるからである。
【００１９】
ここで図２を参照すると、ＭＮＯＳ Ｎチャネル電界効果デバイス１０の断面図が示されており、ポリシリコンの浮遊ゲート１３Ａ、１３Ｂから酸化物ゲート絶縁体３０により分離されたリン・ドーピング（ホウ素）のシリコン基板２２を示している。浮遊ゲート１３Ａ、１３Ｂはそれらの領域間にＰ−Ｎ接合ＪＵを有する。Ｐ−Ｎ接合ＪＵはメモリ・セル１０（浮遊ゲート・アバランシェ注入型金属酸化膜半導体（ＦＡＭＯＳ）構造１０）を過消去するのを防止することがその目的である。消去動作において、ソース接合に印加される正極性の電圧Ｖeeは、浮遊ゲートにおけるＰ−Ｎ接合ＪＵのＰドーピング側１３Ｂに印加されており、従ってＰ−Ｎ接合ＪＵの障壁を低下させ、かつプログラムされた電子を接合障壁を乗り越えて、Ｎドーピング側１３ＡからＰドーピング側１３Ｂへ効果的に移動させることになる。そのときに、プログラムされた電子はソース接合領域１１に抜け出す。浮遊ゲート１３Ａ、１３ＢにＰ−Ｎ接合ＪＵの障壁が存在するために、Ｎドーピング側１３ＡからＰドーピング側１３Ｂへ更に多くの自然電子を引き出すのは困難である。適正な消去電圧及び消去パルス長を用いて動作させたときは、フラッシュＥＰＲＯＭメモリ・セル１０をデプリーションへ過消去するのが防止され、従って読み出し動作においてエラーを発生させてしまう負極性のしきい電圧ＶT を有するメモリ・セル１０の数を除去する。要するに、消去動作において、適正な消去条件を用いているときは、Ｐ−Ｎ接合ＪＵが浮遊ゲート１３Ａ、１３Ｂの過消去を阻止する結合電子を引き出すのをより困難にする。
【００２０】
図３を参照すると、図２のＦＡＭＯＳ構造１０の多結晶浮遊ゲート１３Ａ、１３ＢにおけるＰ−Ｎ接合ＪＵについての断面図と共に、Ｐ−Ｎ接合障壁の方向を説明する関連のエネルギ・バンド図が示されている。
【００２１】
図５Ａ〜図５Ｄ及び図６Ａ〜図６Ｄを参照すると、図１及び図４のデバイスを製作する方法が説明されている。開始材料はＰ型シリコンのスライスであって、そのシリコン基板２２は単なる小部分に過ぎない。このスライスは多分、直径が２０３．２ｍｍであり、一方個々の部材のメモリ・セル１０は幅が数ミクロンであり、長さが数ミクロンに過ぎない。通常は、メモリ・アレー周辺に複数のトランジスタを作成するために多数のプロセス工程を実行することになるが、これらについては説明しない。例えば、ＥＰＲＯＭメモリ・デバイスは、従来技術のプロセスの一部として、シリコン基板２２に形成された複数のＮ井戸及びＰ井戸を備えて周辺トランジスタを形成する相補電界効果型（ＣＭＯＳ）のものであってもよい。
【００２２】
図５Ａ及び図６Ａに示すように、シリコン基板２２の面上に厚さ約４００オングストロームのパッド酸化物層２３を成長又は堆積させている。このパッド酸化物層は初期製作工程中にシリコン基板２２を保護し、その後除去される。次に、低圧化学気相成長を用いてパッド酸化物層２３上に窒化シリコン層２４を堆積する。更に、窒化シリコン層２４をパターン化すると共にプラズマ・エッチングして、セル絶縁厚フィールド絶縁体２５を形成するための領域を露出させる。
【００２３】
約７×１０12／ｃｍ2 の注入量でホウ素注入を行ってメモリ・セルを絶縁するＰ＋チャネル・ストップ領域２６を作成する。フォトレジストを除去した後、図５Ａ〜図５Ｄに示すように、局部酸化プロセスにおいて、約９００℃及び１気圧で数時間、蒸気に曝露させることにより、厚フィールド酸化物を形成するセル分離厚フィールド絶縁体２５を熱的に厚さ約６，０００〜１０，０００オングストロームに成長させる。これに代って、高圧酸化（ＨＩＰＯＸ）を用いて酸化時間を減少させてもよい。周知のように、酸化は窒化シリコン層の縁下で成長し、急激な遷移の代わりに「バーズ・ビーク（ｂｉｒｄ’ｓ ｂｅａｋ：鳥のばし）」を形成させる。
【００２４】
図５Ａ〜図６Ｂを参照すると、パッド酸化物層２３及び窒化シリコン層２４の残りの部分を除去する。この手順はセル分離厚フィールド絶縁体２５間のシリコン基板２２を露出させる。クーイ（Ｋｏｏｉ）酸化プロセスに続いて、例えば約２０〜６０ＫｅＶで、１×１０11〜１×１０13／ｃｍ2 の注入量によるホウ素のドーピングのように、標準的な手順を用いるこの段階でセルしきい電圧ＶT の調整注入を実行することができる。これに通常の手順を用いるクーイ酸化物除去及びゲート酸化プロセスが続き、酸化物ゲート絶縁体３０を形成する。
【００２５】
この段階で、ウェーハ上に多結晶シリコン層（浮遊ゲート１３層）を（例えば、１，０００〜２，０００オングストローム）堆積する。次いで、この浮遊ゲート１３層に多分マスキング酸化物を介してホウ素を注入し、かつアニールを短時間行う。ホウ素のドーピングは２０〜３０ＫｅＶで約２０×１０12／ｃｍ2 〜８０×１０12／ｃｍ2 の低注入量及びエネルギのものであってもよい。次に、浮遊ゲート１３層をパターン化してエッチングし、平行な長いストリップを得る。
【００２６】
次に、通常技術により多結晶シリコン層上に、例えば等価酸化物（誘電体）の酸化物／窒化物／酸化物（ＯＮＯ）のようなインター・レベルの絶縁体層２７を厚さ２００〜４００オングストロームの範囲で形成する。
【００２７】
次に、図５Ｃ及び図６Ｃを参照すると、インター・レベル絶縁体層２７上に多分、約１，０００〜２，０００オングストロームの厚さでＮ＋ドーピングのポリシリコン層２８を形成する。ポリシリコン層２８はメモリ・セル１０の将来の制御ゲート１４を含む。
【００２８】
図５Ｄ及び図６Ｄを参照すると、ポリシリコン層２８上にキャップ酸化物層２９を堆積することができる。次に、スタック・エッチング手順を用い、各メモリ・セル１０用の浮遊ゲート１３及び制御ゲート１４を作成する。浮遊ゲート１３と、キャップ酸化物層２９、ポリシリコン層２８、インター・レベル絶縁体層２７及び多結晶シリコン（浮遊ゲート１３）を含む制御ゲート１４のスタックとを定めるようにフォトレジスト（図示なし）を塗布する。制御ゲート１４は、対応するインター・レベル絶縁体層２７の部分を介して下層の各浮遊ゲート１３に容量結合される。
【００２９】
スタック・エッチングにより形成されたチャネルＣh を所定の長さに製作し、後の製作工程において注入マスクとしてスタック・エッチングされた多結晶シリコン及びポリシリコン層２８を用いて、ソース１１とドレイン１２との間におけるチャネル領域Ｃh の長さを確定する。このようにして、ドレイン領域１２におけるプログラミング及び／又はソース領域１１における消去について、効率を最適化するように各接合を調整する。
【００３０】
次の工程はソース領域１１にリンを注入することである。フォトレジスト（図示なし）を塗布し、注入のためにソース領域１１を露出させ、かつドレイン領域１２をソース注入から保護する。リン注入を約３０ＫｅＶ〜１４０ＫｅＶで約１×１０14〜８×１０14／ｃｍ2 の注入量により、またヒ素注入を約１００ＫｅＶで約５×１０15／ｃｍ2 の注入量により実行する。リンによるソース注入に続いて、シリコン基板２２をアニール雰囲気の９００℃〜１，０００℃でアニールしてリン注入接合デバイスを得ると共に、注入損傷を修復させる。
【００３１】
この段階で、フォトレジスト（図示なし）を塗布し、注入のためにドレイン領域１２を露出させる一方、ドレイン１２の注入中にソース領域１１を保護する。次に、ヒ素（約１００ＫｅＶで５×１０15／ｃｍ2 ）及びホウ素注入を行い、シリコン基板２２を９００℃のアニール雰囲気でアニールして接合ドライブを得ると共に、注入損傷を修復させる。
【００３２】
これら側部及びスタックの上部におけるプロセス後、データ保持を改善するために酸化物層３１を形成することもできる。
【００３３】
次いで、高エネルギ注入のために、フォトレジスト（図示なし）を塗布してドレイン領域１２及びスタックのほぼ右半分を露出させる。ソース領域１１及びスタックのほぼ左半分をこの注入から保護する。次に、ヒ素注入（約２２０ＫｅＶ〜３２０ＫｅＶで２０×１０13〜８０×１０13／ｃｍ2 ）又はリン注入（約１００ＫｅＶ〜１５０ＫｅＶで２０×１０13〜８０×１０13／ｃｍ2 ）を行って浮遊ゲート１３Ａ、１３ＢにＰ−Ｎ接合ＪＵのＮ側（１３Ａ）を形成する。この高エネルギ注入はドレイン領域１２上のシリコンに深く進行するが、しかし注入はプロセスの流れの終りに向かって行われ、スタック下に拡散しないので、ドレインの電気的なパフォーマンスに対する好ましくない作用はない。他方、スタックの各側部に酸化物層３１を形成した後、この高エネルギ注入を実行すると、酸化物層３１はドーパントをスタックの縁から離した状態を維持し、従ってドーパントがスタック下に拡散しようとするのを抑制する。
【００３４】
次いで、スライス面上にリン・ホウケイ酸ガラス（ＢＰＳＧ）層（図示なし）を堆積することができる。そこで、ＢＰＳＧリフローを行い、実際において、これが浮遊ゲート１３Ａ、１３Ｂにおけるドーパントをアニールし、更に図６Ｄに示すように、浮遊ゲート１３Ａ、１３ＢにおけるＰ−Ｎ接合ＪＵをソース接合重なり領域１１に向かって移動させる。このＢＰＳＧリフローは低い温度により短時間で実行される。実際において、これによりドレイン領域に高エネルギ注入のドーパントの拡散を発生させることはない。ｙ方向に金属ビットライン１８（図４）から規則的にそれぞれの拡散領域にオン・アレー接点を作成すると共に、ＢＰＳＧ層を介してオフ・アレー接点を作成する。更に、ワードライン１５に対する金属接点を作成する。拡散領域上をこれに平行して走るように、ＢＰＳＧ層上に複数の金属ビットライン１８を形成する。これに、保護用のオーバーコート・プロセスが続く。
【００３５】
図７は３．１５Ｖの紫外線しきい電圧ＶTUV を有する浮遊ゲート・セル１０に関する副しきい電流ＩDS1 の曲線を示す。図７における浮遊ゲート・セル１０は６．８９Ｖのしきい電圧ＶT にプログラムされ、新しい副しきい電流ＩDS2 を図８に示す。次いで、図８のセルは１１．４Ｖのソース電圧により１，０００ミリ秒間、消去される。消去後の副しきい電流ＩDS3 を図９に示す。図９において、消去しきい電圧ＶT は、紫外線しきい電圧ＶTUV より僅かに低い２．６７Ｖであると測定される。最後に、図９のセルは１１．４Ｖのソース電圧により他の１，０００ミリ秒間、消去される。図１０に示すように、副しきい電流ＩDS4 は２．４３Ｖのしきい電圧ＶT に帰結する。消去の２，０００ミリ秒後であってもセルの過消去（又はデプリーション）は存在しないことは、理解される。
【００３６】
実施例を参照して本発明を説明したが、この説明は限定的な意味で解釈されることを意図するものではない。特に、本発明は、スタック・ゲートのフォウラー・ノルトハイム・トンネル・フラッシュ消去可能メモリ及びフォウラー・ノルトハイム・トンネル・バイト消去可能メモリを含む、浮遊ゲート型の全てのメモリ・セル構造及びメモリ・セル・アレーに適用される。本発明の他の実施例と共に実施例の種々の変形及び組合わせは、説明を参照すれば、当該技術分野に習熟する者に明らかである。従って、特許請求の範囲はこのような変形又は実施を含むことを意図している。
【００３７】
以上の説明に関して更に以下の項を開示する。
【００３８】
（１）浮遊ゲート及び前記浮遊ゲートの下、かつ該浮遊ゲートから絶縁されているチャネル領域を有する型式のメモリ・セルであって、前記浮遊ゲートが前記チャネル領域の導電性を制御するように荷電可能な前記メモリ・セルにおいて、一次的に第１導電型を有するようにドーピングされた第１のポリシリコン領域と、
一次的に第２導電型を有するようにドーピングされた第２のポリシリコン領域と、
前記浮遊ゲートにおける前記第１のポリシリコン領域及び第２のポリシリコン領域の交点におけるＰ−Ｎ接合と
を含むメモリ・セル。
【００３９】
（２）更に、前記チャネル領域の反対側端にソース領域及びドレイン領域を含み、前記Ｐ−Ｎ接合は前記メモリ・セルの消去中に電子が前記ソースに向かって流れるように配向されている第１項記載のメモリ・セル。
【００４０】
（３）前記第１導電型はＮ型であり、かつ前記第２導電型はＰ型である第１項記載のメモリ・セル。
【００４１】
（４）更に、前記チャネルの一終端にソースを含み、前記第１のポリシリコン領域は前記ソース上に伸延すると共に前記ソースから絶縁され、かつ前記メモリ・セルはフォウラー・ノルトハイムのトンネル作用を用いて消去される第１項記載のメモリ・セル。
【００４２】
（５）前記浮遊ゲートはチャネル・ホット電子によりプログラムされている第１項記載のメモリ・セル。
【００４３】
（６）前記第１のポリシリコン領域は２０×１０12／ｃｍ2 〜８０×１０12／ｃｍ2 の濃度、及び２０ＫｅＶ〜３０ＫｅＶのエネルギ・レベルでポリシリコンをホウ素によりドーピングすることによって形成される第１項記載のメモリ・セル。
【００４４】
（７）前記第２のポリシリコン領域は２０×１０13／ｃｍ2 〜８０×１０13／ｃｍ2 の濃度、及び２２０ＫｅＶ〜３２０ＫｅＶのエネルギ・レベルでヒ素によりドーピングすることによって形成される第１項記載のメモリ・セル。
【００４５】
（８）前記第２のポリシリコン領域は２０×１０13／ｃｍ2 〜８０×１０13／ｃｍ2 の濃度、及び１００ＫｅＶ〜１５０ＫｅＶのエネルギ・レベルでリンによりドーピングすることによって形成される第１項記載のメモリ・セル。
【００４６】
（９）前記Ｐ−Ｎ接合は前記浮遊ゲートの全長にわたって伸延している第１項記載のメモリ・セル。
【００４７】
（１０）第１導電型の半導体基板の面に不揮発性のメモリ・セルを作成する方法において、
前記基板における少なくとも一対のセル・アイソレーション厚フィールド絶縁体領域を作成する工程と、
前記厚フィールド絶縁体領域間の前記基板上にゲート絶縁体を形成する工程と、
前記ゲート絶縁体上及び部分的に前記厚フィールド絶縁体領域上にポリシリコン浮遊ゲートを形成する工程と、
前記ポリシリコン浮遊ゲートを第２導電型の不純物によりドーピングする工程と、
前記浮遊ゲートの一部分を前記第１導電型の不純物によりドーピングして、前記厚フィールド絶縁体領域に対して垂直な線に、前記浮遊ゲートを介して伸延するＰ−Ｎ接合を形成する工程と
を含む方法。
【００４８】
（１１）更に、前記浮遊ゲートの反対側の終端における前記基板にソース領域及びドレイン領域を含み、前記Ｐ−Ｎ接合は前記メモリ・セルの消去中に電子が前記ソースに向かって流れるように配向されている第１０項記載の方法。
【００４９】
（１２）前記第１導電型はＰ型であり、かつ前記第２導電型はＮ型である第１０項記載の方法。
【００５０】
（１３）更に、前記浮遊ゲートの一端における前記基板にソース領域を含み、前記第１導電型の不純物を有する前記浮遊ゲートの一部分は、前記ソース領域上に伸延すると共に前記ソース領域の一部分から絶縁され、かつ前記メモリ・セルはフォウラー・ノルトハイムのトンネル作用を用いて消去される第１０項記載の方法。
【００５１】
（１４）前記浮遊ゲートはチャネル・ホット電子によりプログラムされている第１０項記載の方法。
【００５２】
（１５）前記第２導電型の不純物により前記浮遊ゲートをドーピングする工程は、２０×１０12／ｃｍ2 〜８０×１０12／ｃｍ2 の濃度レベル、及び２０ＫｅＶ〜３０ＫｅＶのエネルギ・レベルでホウ素によりドーピングする工程を含む第１０項記載の方法。
【００５３】
（１６）前記浮遊ゲートの一部分を前記第１導電型の不純物によりドーピングする工程は、２０×１０13／ｃｍ2 〜８０×１０13／ｃｍ2 の濃度レベル、及び２２０ＫｅＶ〜３２０ＫｅＶのエネルギ・レベルでヒ素によりドーピングすることによって形成される第１０項記載の方法。
【００５４】
（１７）前記浮遊ゲートの一部分を前記第１導電型の不純物によりドーピングする工程は、２０×１０13／ｃｍ2 〜８０×１０13／ｃｍ2 の濃度レベル、及び１００ＫｅＶ〜１５０ＫｅＶのエネルギ・レベルでリンによりドーピングする工程を含む第１０項記載の方法。
【００５５】
（１８）前記Ｐ−Ｎ接合は前記浮遊ゲートの全長にわたって伸延している第１０項記載の方法。
【００５６】
（１９）更に、前記浮遊ゲート上にインター・レベル絶縁体を形成する工程と、次いで前記インター・レベル絶縁体上に制御ゲートを形成する工程とを含み、前記浮遊ゲートの一部分を前記第１導電型の不純物によりドーピングする工程は前記制御ゲートを形成する工程後に形成される第１０記載の方法。
【００５７】
（２０）ソース側１３Ｂ上に軽くドーピングされたホウ素と、ドレイン側１３Ａ＋チャネル領域Ｃｈ上に高度にドーピングされたヒ素又はリンとを有するＰ−Ｎ接合多結晶シリコン浮遊ゲート１３により、集積回路のメモリ・セル１０が形成される。前記メモリ・セル１０は半導体の本体２２の面にアレーにより形成され、各メモリ・セルには、ソース１１が含まれ、かつドレイン１２が含まれる。改良された過消去特性は前記浮遊ゲート１３におけるＰ−Ｎ接合ＪＵを形成することにより達成される。多結晶浮遊ゲート１３にＰ−Ｎ接合ＪＵを使用することにより、メモリ・セル１０がデプリーションへ移行するのを阻止し、稠密な分布の消去しきい電圧ＶT を発生させ、かつ前記ゲート酸化物３０を介する電子の移動が少ないので、デバイス寿命を改善する。
【図面の簡単な説明】
【図１】メモリ・セル・アレーを部分ブロック形式により示す概要電気回路図。
【図２】Ｐドーピング領域及びＮドーピング領域からなる組込み浮遊ゲートを有するＮＭＯＳ電界効果トランジスタの断面図。
【図３】図２の多結晶浮遊ゲートの断面図及びこれに関連したエネルギ・バンドを示す図。
【図４】メモリ・セル・アレーの小部分を拡大して示す平面図。
【図５】図４のＢ−Ｂ’線に沿って示すメモリ・セル・アレーの小部分をそれぞれの製作段階について示す拡大断面図。
【図６】図４のＡ−Ａ’線に沿って示すメモリ・セル・アレーの小部分をそれぞれの製作段階について示す拡大断面図。
【図７】Ｐ−Ｎ接合浮遊ゲートを有するＦＡＭＯＳ構造の副しきい値の傾斜を示す図。
【図８】プログラミング後、図７のＦＡＭＯＳセルの副しきい値の傾斜を示す図。
【図９】１，０００ミリ秒消去後、図８のＦＡＭＯＳセルの副しきい値の傾斜を示す図。
【図１０】１０００ミリ秒の第２消去パルス後に図９のＦＡＭＯＳセルの副しきい値の傾斜を示す図。
【符号の説明】
１０ メモリ・セル
１１ ソース
１２ ドレイン
１３、１３Ａ、１３Ｂ 浮遊ゲート
１４ 制御ゲート
１５ ワードライン
１７ ソース・ライン
１７ａ 列ライン
２２ シリコン基板
２５ セル分離厚フィールド絶縁体
３０ 酸化物ゲート絶縁体
ＪＵ Ｐ−Ｎ接合
Claims (1)
- 制御ゲートと、浮遊ゲートと、Ｎ導電型のドレイン領域と、前記浮遊ゲートの下にあり、かつ該浮遊ゲートから絶縁されているＮ導電型のソース領域とを有する型式のメモリ・セルであって、前記制御ゲートは前記浮遊ゲートと容量結合され、読み出し、書き込み、あるいは消去信号が印加されることが可能であって、前記浮遊ゲートが前記メモリ・セルのチャネルの導電性を制御するように荷電可能な前記メモリ・セルにおいて、
前記浮遊ゲートが、
Ｎ導電型の第１のポリシリコン領域と、
Ｐ導電型の第２のポリシリコン領域と、
前記浮遊ゲートにおける前記第１のポリシリコン領域及び前記第２のポリシリコン領域の交点におけるＰ−Ｎ接合と、
を含み、
前記ソース領域は、前記Ｐ導電型の前記第２のポリシリコン領域の下部にあって前記第２のポリシリコン領域から絶縁されており、
チャネル・ホット電子によりドレイン領域側から書き込まれ、フォウラー・ノルトハイムのトンネル作用によりソース領域側から消去される、
前記メモリ・セル。
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