KR100725367B1 - 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
이미지 센서 및 그 제조방법이 제공된다. 본 발명의 일 실시예에 따른 이미지 센서는 반도체 기판 및 반도체 기판 내에 형성된 광전 변환부와 전하 검출부 사이의 채널 영역 상에 형성된 게이트 절연막 상에 형성되며, 제1 도전형 불순물로 도우프된 영역과 제2 도전형 불순물로 도우프된 영역이 횡으로 인접하여 형성된 폴리실리콘막으로 이루어진 전송 게이트 전극을 포함하고, 광전 변환부에 축적된 전하를 전하 검출부로 전송하는 전하 전송부를 포함한다.
이미지 센서, 전하 전송부, 포텐셜 베리어
Description
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 이미지 센서의 단위 화소의 회로도이다.
도 3는 본 발명의 일 실시예에 따른 이미지 센서의 단위 화소의 개략적인 평면도이다.
도 4는 도 3의 Ⅳ- Ⅳ′를 따라 절단한 면을 도시한 단면도 및 정전 포텐셜도이다.
도 5 내지 도 10은 도 4의 이미지 센서를 제조방법을 설명하기 위한 공정을 순차적으로 도시한 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
1 : 이미지 센서 10 : 화소 배열부
20 : 타이밍 제너레이터 30 : 로우 디코더
40 : 로우 드라이버 50 : 상관 이중 샘플러
60 : 아날로그 디지털 컨버터 70 : 래치부
80 : 컬럼 디코더 100 : 단위 화소
110 : 광전 변환부 120 : 전하 검출부
130 : 전하 전송부 132 : 제1 도전형 불순물 영역
134 : 제2 도전형 불순물 영역 140 : 리셋부
150 : 증폭부 160 : 선택부
본 발명은 이미지 센서에 관한 것으로, 보다 상세하게는 이미지 재현 특성이 향상된 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
이미지 센서의 단위 화소는 광전 변환부에서 생성된 전하를 전하 검출부로 전송하는 전하 전송부를 포함한다.
그런데, 이미지 센서를 구성하는 반도체 기판의 표면에는 이온주입이나 식각공정 등을 진행함에 따라서 그 표면이 손상되어 댄글링 본드(dangling bond) 등이 생성될 수 있다. 이러한 댄글링 본드가 생성되는 영역에서는 열적으로 생성된 EHP(Electron-Hole Pair)가 발생할 수 있는데, 이러한 열적으로 생성된 EHP들이 광전 변환부로 유입되면 백점 현상(white spot)이나 암전류(dark current)의 원인이 될 수 있어, 이미지 센서의 재현 특성을 열화시킬 우려가 있다.
본 발명이 이루고자 하는 기술적 과제는, 이미지 재현 특성이 개선된 이미지 센서를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 이미지 재현 특성이 개선된 이미지 센서의 제조 방법을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는 반도체 기판 및 상기 반도체 기판 내에 형성된 광전 변환부와 전하 검출부 사이의 채널 영역 상에 형성된 게이트 절연막 상에 형성되며, 제1 도전형 불순물로 도우프된 영역과 제2 도전형 불순물로 도우프된 영역이 횡으로 인접하여 형성된 폴리실리콘막으로 이루어진 전송 게이트 전극을 포함하고, 상기 광전 변환부에 축적된 전하를 상기 전하 검출부로 전송하는 전하 전송부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법은 반도체 기판을 제공하고, 상기 반도체 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제1 도전형 불순물로 도우프된 영역과 제2 도전형 불순물로 도우프된 영역이 횡으로 인접하는 불순물이 도우프된 폴리실리콘 전 송 게이트 전극을 형성하여 전하 전송부를 완성하는 것을 포함하는 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 나아가, 제1 도전형 및 제2 도전형은 서로 상대적인 개념으로서, 이하에서는 편의적으로 제1 도전형은 p형을, 제2 도전형은 n형을 의미하는 것으로 설명될 수 있는데, 이것은 예시적인 것으로서, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함함은 물론이다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
본 발명의 실시예들에 따른 이미지 센서는 CCD(Charge Coupled Device)와 CMOS 이미지 센서를 포함한다. 여기서, CCD는 CMOS 이미지 센서에 비해 잡음(noise)이 적고 화질이 우수하지만, 고전압을 요구하며 공정 단가가 비싸다. CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하며, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, 이하에서는 본 발명의 이미지 센서로 CMOS 이미지 센서를 예시하여 설명한다. 그러나, 본 발명의 기술적 사상은 그대로 CCD에도 적용될 수 있음은 물론이다.
이하, 본 발명의 일 실시예에 따른 이미지 센서에 대하여 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 이미지 센서(1)는 화소 배열부(10), 타이밍 제너레이터(timing generator; 20), 로우 디코더(row decoder; 30), 로우 드라이버(row driver; 40), 상관 이중 샘플러(Correlated Double Sampler, CDS; 50), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC; 60), 래치부(latch; 70), 컬럼 디코더(column decoder; 80) 등을 포함한다.
화소 배열부(10)는 2차원적으로 배열된 다수의 단위 화소를 포함한다. 다수의 단위 화소들은 광학 영상을 전기 신호로 변환하는 역할을 한다. 화소 배열부(10)는 로우 드라이버(40)로부터 화소 선택 신호(ROW), 리셋 신호(RST), 전하 전송 신호(TG) 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적 신호는 수직 신호 라인를 통해서 상관 이중 샘플러(50)에 제공된다.
타이밍 제너레이터(20)는 로우 디코더(30) 및 컬럼 디코더(80)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
로우 드라이버(40)는 로우 디코더(30)에서 디코딩된 결과에 따라 다수의 단위 화소들을 구동하기 위한 다수의 구동 신호를 화소 배열부(10)에 제공한다. 일반적으로 매트릭스 형태로 단위 화소가 배열된 경우에는 각 행별로 구동 신호를 제공한다.
상관 이중 샘플러(50)는 화소 배열부(10)에 형성된 전기 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 기준 전압 레벨(이하, ‘잡음 레벨(noise level)’)과 형성된 전기적 신호에 의한 전압 레벨(이하, ‘신호 레벨’)을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(60)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(70)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(80)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력된 다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 단위 화소의 회로도이다. 도 3는 본 발명의 실시예들에 따른 이미지 센서의 단위 화소의 개략적인 평면도이다.
도 2 및 도 3을 참조하면, 본 발명의 실시예들에 따른 이미지 센서의 단위 화소(100)는 광전 변환부(110), 전하 검출부(120), 전하 전송부(130), 리셋부(140), 증폭부(150), 선택부(160)를 포함한다. 본 발명의 제1 실시예에서는 단위 화소(100)가 도 2에서와 같이 4개의 트랜지스터 구조로 이루어진 경우를 도시하고 있으나, 5개의 트랜지스터 구조로 이루어질 수 있다.
광전 변환부(110)는 입사광을 흡수하여, 광량에 대응하는 전하를 축적하는 역할을 한다. 광전 변환부(110)는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 가능하다.
전하 검출부(120)는 플로팅 확산 영역(FD; Floating Diffusion region)이 주로 사용되며, 광전 변환부(110)에서 축적된 전하를 전송받는다. 전하 검출부(120)는 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장된다. 전하 검출부(120)는 증폭부(150)의 게이트에 전기적으로 연결되어 있어, 증폭부(150)를 제어한다.
전하 전송부(130)는 광전 변환부(110)에서 전하 검출부(120)로 전하를 전송한다. 전하 전송부(130)는 일반적으로 1개의 트랜지스터로 이루어지며, 전하 전송 신호(TG)에 의해 제어된다.
리셋부(140)는 전하 검출부(120)를 주기적으로 리셋시킨다. 리셋부(140)의 소스는 전하 검출부(120)에 연결되고, 드레인은 Vdd에 연결된다. 또한, 리셋 신호(RST)에 응답하여 구동된다.
증폭부(150)는 단위 화소(100) 외부에 위치하는 정전류원(도면 미도시)과 조합하여 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 전하 검출부(120)의 전압에 응답하여 변하는 전압이 수직 신호 라인(160")으로 출력된다. 소스는 선택부(160)의 드레인에 연결되고, 드레인은 Vdd에 연결된다.
선택부(160)는 행 단위로 읽어낼 단위 화소(100)를 선택하는 역할을 한다. 선택 신호(ROW)에 응답하여 구동되고, 소스는 수직 신호 라인(160")에 연결된다.
또한, 전하 전송부(130), 리셋부(140), 선택부(160)의 구동 신호 라인(130', 140', 160')은 동일한 행에 포함된 단위 화소들이 동시에 구동되도록 행 방향(수평 방향)으로 연장된다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서의 단위 화소의 단면도로, 도 3의 Ⅳ- Ⅳ′를 따라 절단한 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 이미지 센서는 반도체 기판(101) 내에 형성된 광전 변환부(110)와 전하 검출부(120) 사이의 채널 영역 상에 전하 전송부(130)를 포함한다.
반도체 기판(101)은 P형 반도체 기판 상부에 P형 에피층(epitaxial layer)을 성장시키거나 별도의 웰(well)영역이 형성된 기판일 수 있으나, 이에 한정되지는 않는다. 예를 들면, N형 반도체 기판 내부의 깊은 위치에 P웰을 형성하고, NMOS 트랜지스터를 형성할 P웰을 별도로 형성하여 사용할 수도 있으며, 본 발명의 목적 범위 내에서 변형이 가능하다.
반도체 기판(101)에는 소자 분리 영역(105)이 형성되어 활성 영역을 정의한다. 소자 분리 영역(105)은 일반적으로 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다.
또한, 소자 분리 영역(105)의 하부에는 제1 도전형(예를 들어, P형)의 분리웰(103)이 형성될 수 있다. 분리웰(103)은 다수의 포토 다이오드(112)를 서로 분리하는 역할을 한다. 포토 다이오드(112)간 수평 방향의 크로스토크를 줄이기 위해, 분리웰(103)은 포토 다이오드(112)의 형성 깊이보다 더 깊게 형성될 수 있고, 도면에 도시되지는 않았으나 깊은 웰과 연결되도록 형성될 수 있다.
광전 변환부(110)는 반도체 기판(101) 내에 형성된 제2 도전형의 포토 다이오드(112)를 포함한다. 이 때, 포토 다이오드(112) 상에는 제1 도전형의 피닝층(pinning layer; 114)이 더 포함될 수 있다.
포토 다이오드(112)는 입사광에 대응하여 생성된 전하를 축적하고, 피닝층(114)은 열적으로 생성된(thermally generated) EHP(Electron-Hole Pair)를 줄임으로써 암전류를 방지할 수 있다. 예를 들면, 포토 다이오드(112)를 반도체 기판(101) 내부에 깊게 형성하고 그 상부에 피닝층(114)을 형성함으로써, 기판 영역(101)의 표면, 즉 포토 다이오드(112)의 표면에서 열적으로 생성된 EHP 중에서, 양 전하는 P+형의 피닝층(114)을 통해서 접지된 기판으로 확산되고, 음전하는 피닝층(114)을 확산하는 과정에서 양전하와 재결합하여 소멸시킬 수 있다.
여기서, 포토 다이오드(112)와 피닝층(114)의 도핑되는 농도 및 위치는 제조 공정 및 설계에 따라서 달라질 수 있다.
또한, 광전 변환부(110)의 포토 다이오드(112)는 전송 게이트 전극(136)과 일부 오버랩되도록 형성될 수 있다. 포토 다이오드(112)에 축적된 전하는 전하 전송부(130) 즉, 전송 게이트 전극(136) 하부에 형성될 채널 영역을 통해서 전하 검출부(120)로 전송된다. 여기서, 포토 다이오드(112)는 전송 게이트 전극(136) 하부에 형성될 채널 영역에 비해서 깊은 곳까지 형성되므로, 게이트 전극(137)이 턴온되면 포토 다이오드(112)에 축적된 전하는 우선 일정한 거리를 수직 상승하여 채널 영역으로 도달하여야 한다. 이와 같이 포토 다이오드(112)가 게이트 전극(136)과 일부 오버랩되면, 전하의 이동 거리가 줄어들어 짧은 시간 내에 전하가 전하 검출부(120)로 전달될 수 있다.
전하 검출부(120)는 반도체 기판(101) 내에 형성되어, 광전 변환부(110)에서 축적된 전하를 전하 전송부(130)를 통해서 전송받는다. 이러한 전하 검출부(120)의 도핑되는 농도 및 위치는 제조 공정 및 설계에 따라서 달라질 수 있다.
광전 변환부(110)와 전하 검출부(120) 사이의 채널 상에 형성된 전하 전송부(130)는 게이트 절연막(131)과 전송 게이트 전극(136)을 포함한다.
게이트 절연막(131)은 SiO2, SiON, SiN, Al2O3, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성할 수 있다. 또한, 게이트 절연막(131)은 예시된 막질들 중에서 2종 이상의 선택된 물질을 복수 층으로 적층하여 구성될 수도 있다.
이러한 게이트 절연막(131) 상에 형성되는 전송 게이트 전극(136)은 서로 다른 도전형의 불순물이 도우프된 영역이 인접하여 형성된다. 즉, 본 발명의 일 실시예에 있어서 전송 게이트 전극(136)은 제1 도전형 불순물이 도우프된 영역(133)과 제2 도전형 불순물이 도우프된 영역(135)을 포함한 폴리실리콘막을 포함한다. 이 때, 제1 도전형 불순물이 도우프된 영역(133)과 제2 도전형 불순물이 도우프된 영역(135)은 횡으로 인접하도록 형성된다.
나아가, 제1 도전형 불순물이 도우프된 영역(133)은 광전 변환부(110)와 인접하여 형성될 수 있으며, 제2 도전형 불순물이 도우프된 영역(135)은 전하 검출부(120)와 인접하여 형성될 수 있다. 이 때, 광전 변환부(110)의 포토 다이오드(112)와 전하 검출부(120)는 제2 도전형, 피닝층(114)은 제1 도전형일 수 있다. 여기서, 제2 도전형 불순물이 도우프된 영역(135)은 제1 도전형 불순물이 도우프된 영역(133) 보다는 넓은 폭으로, 예를 들면 제2 도전형 불순물이 도우프된 영역(135)은 전송 게이트 전극(136) 전체 폭의 약 50% 이상을 차지하는 폭으로 형성될 수 있다.
여기서, 제1 도전형 불순물이 도우프된 영역(133)의 최대 불순물 농도는 약 1×1016 ~ 1×1020 원자/cm3 정도 일 수 있으며, 제2 도전형 불순물이 도우프된 영 역(135)의 최대 불순물 농도는 약 1×1017 ~ 1×1021 원자/cm3 정도일 수 있다. 다만, 도핑되는 농도 및 위치는 제조 공정 및 설계에 따라서 달라질 수 있으므로 이에 제한되지 않는다.
이와 같이, 본 발명의 일 실시예에 있어서 전하 전송부(130)는 서로 다른 도전형으로 도우프된 영역을 포함하는 폴리실리콘막으로 이루어진 전송 게이트 전극(136)을 포함하는데, 이러한 형태의 전송 게이트 전극은 그 하부에 형성되는 포텐셜 베리어(potential barrier)에 영향을 미친다. 다시 말하면, 일반적으로 n형은 포텐셜 베리어를 낮추는 반면 p형은 포텐셜 베리어를 높이는 역할을 하는데, 본 발명의 일 실시예에서 전송 게이트 전극(136)은 서로 다른 형의 불순물로 도우프된 영역이 횡으로 인접하여 형성되므로, 전송 게이트 전극(136)에서의 일함수의 차이가 전송 게이트 전극 하부에 형성되는 포텐셜 베리어에 영향을 미칠 수 있게 되는 것이다. 이로 인하여, 포텐셜 베리어 피크(potential barrier peak)의 위치가 변동될 수 있다.
도 4의 하부에 도시되어 있는 정전 포텐셜도에서 실선(170)으로 도시되어 있는 바와 같이, 예를 들면, 제1 도전형 불순물이 도우프된 영역(133)과 제2 도전형 불순물이 도우프된 영역(135)의 상대적인 비율을 조절함으로써 포텐셜 베리어 피크(175)를 점선(180)으로 표시된 종래의 포텐셜 베리어 피크(185)에 비해 전하 검출부(120) 보다는 광전 변환부(110)에 가깝도록 형성할 수 있다. 이로써, 전송 게이트 전극의 하부의 반도체 기판 상에 형성될 수 있는 열에 의해 발생된 전하들은 변 동된 포텐셜 베리어 피크(175)로 인하여 광전 변환부(110)로 유입되지 않고 전하 검출부(120) 쪽으로 흘러갈 수 있다. 따라서, 열에 의해 발생된 전하의 유입으로 인한 이미지 센서의 백점 현상 또는 암전류 발생 등과 같은 이미지 재현 특성의 열화를 방지할 수 있다.
한편, 전하 전송부(130)는 전송 게이트 전극(136)의 하부 기판 내의 채널 영역에 문턱 전압 조절용 불순물 영역(137)을 더 포함할 수 있다. 도면으로 도시하지는 않았으나, 문턱 전압 조절용 불순물 영역(137)은 제1 도전형 또는 제2 도전형 불순물 영역으로 이루어질 수 있으며, 제1 도전형 불순물 영역과 제2 도전형 불순물 영역을 동시에 포함할 수도 있다. 이러한 문턱 전압 조절용 불순물(137) 영역 중 제2 도전형 불순물 영역은 전하 전송부(130)의 채널 영역을 형성하며, 제1 도전형 불순물 영역은 전하 전송부(130)가 턴오프시 표면을 접지시켜 암전류를 방지할 수 있다.
또한, 전하 전송부(130)는 전송 게이트 전극(136)의 측벽을 둘러싸는 스페이서(139)가 더 포함될 수 있다.
도 1 내지 도 4를 참조하여 전하 전송부, 전하 검출부, 리셋부, 선택부 및 증폭부를 각 광전 변환부 마다 포함하는 경우를 예시하였으나, 2개 이상의 광전 변환부가 전하 전송부, 전하 검출부, 리셋부, 선택부 및 증폭부를 공유하는 이미지 센서, 예를 들면 2 공유(2 shared) 또는 4 공유(4 shared) 이미지 센서에도 실질적으로 동일하게 적용될 수 있음은 물론이다.
이하에서는 도 5 내지 도 10을 참조하여 도 4에 도시된 이미지 센서의 제조 방법에 대하여 설명하기로 한다. 도 5 내지 도 10은 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도들이다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 또한, 후술할 제조 방법은 전술한 이미지 센서를 제조하는 방법에 관한 것으로서, 전술한 이미지 센서의 각 구성요소에 대해서 설명한 내용이 실질적으로 동일하게 적용될 수 있다. 따라서 그러한 부분에 대해서는 간략하게 설명하거나 생략하기로 한다.
먼저 반도체 기판을 제공한다.
도 5를 참조하면, 반도체 기판(101) 내에는 활성 영역을 정의하는 소자 분리 영역(105)이 형성될 수 있다. 또한, 소자 분리 영역(105)의 하부에는 화소간 크로스토크를 줄이기 위한 분리웰(103)이 형성될 수 있다.
다음으로, 도 6에 도시된 바와 같이 전송 게이트 전극이 형성될 영역의 반도체 기판 내에 문턱 전압 조절용 불순물 영역(137)을 형성할 수 있다. 이러한 문턱 전압 조절용 불순물 영역(137)은 이온이 주입될 영역만을 노출시키는 제1 마스크 패턴(191)을 이용할 수 있다.
도면으로 도시하지는 않았으나, 문턱 전압 조절용 불순물 영역(137)은 제1 도전형 또는 제2 도전형 불순물 영역으로 이루어질 수 있으며, 제1 도전형 불순물 영역과 제2 도전형 불순물 영역을 동시에 포함할 수도 있다. 예를 들면, 반도체 기판(101) 내에 제2 도전형 불순물을 주입한 다음 그 상부에 제1 도전형 불순물을 더 주입함으로써 제2 도전형 불순물 영역 상에 제1 도전형 불순물 영역이 형성된 문턱 전압 조절용 불순물 영역(137)을 형성할 수 있는데, 이에 한정되는 것은 아니다. 여기서, 제2 도전형 불순물 영역은 전하 전송부(130)의 채널 영역을 형성하며, 제1 도전형 불순물 영역은 전하 전송부(130)가 턴오프시 표면을 접지시켜 암전류를 방지할 수 있다.
이어서, 도 7에 도시된 바와 같이 게이트 절연막(131)과 그 상부에 형성된 언도우프된 폴리실리콘막(132)으로 이루어진 전송 게이트 패턴(130a)을 형성한다.
이러한 전송 게이트 패턴(130a)은 예를 들어, 반도체 기판(101) 상에 게이트 절연막을 형성한 다음 언도우프 폴리실리콘막을 CVD 방식 등으로 증착하고, 이어서 언도우프 폴리실리콘막과 게이트 절연막을 차례로 패터닝함으로써 형성할 수 있다.
다음으로, 도 8에 도시된 바와 같이 전송 게이트 패턴(130a)의 일측에 인접한 반도체 기판 내에 포토 다이오드(112)를 형성한다. 이러한 포토 다이오드(112)는 예를 들면 제2 도전형 불순물을 주입하여 형성할 수 있다. 이러한 포토 다이오드(112)는 주위에 형성될 전하 검출부에 주입될 불순물과 같은 도전형인 이온을 전하 검출부보다 깊게 높은 에너지로 예를 들면 0 내지 15°의 틸트를 주어 경사지게 이온 주입하여 형성할 수 있다. 이러한 방법으로, 포토 다이오드(112)는 전송 게이트 패턴(130a)과 일부 오버랩되도록 형성될 수 있다.
이 때 언도우프된 폴리실리콘막(132)의 상부에는 이온 주입이 되지 않도록 제2 마스크 패턴(192)을 형성한 다음 포토 다이오드 형성을 위한 이온 주입을 수행할 수 있다. 여기서 도 8에는 제2 마스크 패턴(192)을 전송 게이트 패턴(130a)의 일측면에 정렬되게 도시하였지만, 본 발명의 효과를 저해하지 않는 범위 내에서 전송 게이트 패턴(130a) 상에 공정상 마진을 갖도록 형성할 수 있음은 물론이다.
이어서 도 9에 도시된 바와 같이, 형성된 포토 다이오드(112) 상에 추가적인 이온주입을 통하여 피닝층(114)을 더 형성할 수 있다. 이러한 피닝층(114)은 포토 다이오드(112)와는 다른 도전형의 불순물, 예를 들면 제1 도전형 불순물을 낮은 에너지, 높은 도즈량으로 주입하여 형성할 수 있다. 피닝층(114)은 소자 분리 영역(105) 방향으로 0° 이상의 틸트를 주어 경사지게 이온 주입할 수 있다.
도 9에서 볼 수 있듯이, 앞서 형성된 전송 게이트 패턴(130a)의 언도우프된 폴리실리콘막의 일부, 구체적으로는 언도우프된 폴리실리콘막 중 광전 변환부(110)에 인접한 영역은 피닝층(114)을 형성하는 공정과 동시에 피닝층에 도우프되는 유형의 불순물, 예를 들어 제1 도전형 불순물을 도우프할 수 있다. 이러한 공정은 언도우프된 폴리실리콘막의 일부를 노출시키는 제3 마스크 패턴(193)을 형성한 다음 피닝층 형성을 위한 이온주입을 수행함으로써 이루어질 수 있다.
여기서, 전술한 제2 마스크 패턴과 제3 마스크 패턴은 서로 별개로 형성하여 공정을 수행할 수 있으나, 제2 마스크 패턴과 제3 마스크 패턴을 하나의 마스크 패턴을 이용할 수도 있다.
다음으로, 도 10에 도시된 바와 같이 전하 검출부(120)를 형성한다. 이 때 전하 검출부(120)는 전술한 광전 변환부(110)와 같은 도전형, 예를 들면 제2 도전형 불순물로 도핑될 수 있다.
이 때, 전하 검출부(110)의 형성을 위한 이온 주입과 동시에, 앞서 형성된 전송 게이트 패턴(130a)의 언도우프된 폴리실리콘막의 잔부, 즉 제1 도전형 불순물로 도우프되지 않은 영역(도 9의 135a)에 제2 도전형 불순물을 도우프할 수 있다. 여기서 언도우프된 폴리실리콘막의 잔부는 이후 형성될 전하 검출부(120)와 인접한 영역일 수 있다. 이러한 공정은 도 10에 도시된 바와 같이, 전하 검출부(120) 형성시 폴리실리콘 막의 잔부를 노출시키는 제4 마스크 패턴(194)을 형성한 다음 이온주입을 함으로써 수행될 수 있다. 여기서, 도면 상에는 제4 마스크 패턴(194)을 제1 도전형 불순물이 도우프된 영역(133)에 정렬되도록 도시하였지만, 본 발명의 효과를 저해하지 않는 범위 내에서 소정의 공정상 마진을 갖도록 형성할 수 있다.
이로써, 전송 게이트 전극(136)은 제1 도전형 불순물이 도우프된 영역(133) 및 제2 불순물이 도우프된 영역(135)을 동시에 포함하되, 이들이 서로 횡으로 인접하고 있는 불순물이 도우프된 폴리실리콘막으로 이루어질 수 있으며, 이로써 전하 전송부가 완성될 수 있다.
또한, 후속 공정에서 전송 게이트 전극을 둘러싸는 실리콘 질화막 등으로 이루어진 스페이서(도 4의 139 참조)가 더 형성될 수 있다.
이와 같이, 본 발명의 일 실시예에 의한 이미지 센서의 제조 방법에 의하면, 광전 변환부의 피닝층 및 전하 검출부를 형상하는 공정에서 전송 게이트 전극의 이온 주입을 동시에 수행할 수 있으므로, 제조 공정이 보다 간소화될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 일실시예에 따른 이미지 센서는 서로 다른 도전형으로 도우프된 영역이 함께 형성된 전송 게이트 전극을 포함함으로써, 전하 전송부의 포텐셜 베리어 피크가 전하 검출부보다 광전 변환부에 가깝게 형성될 수 있으므로, 열에 의해 발생된 전하가 광전 변환부로 유입되는 양이 감소될 수 있다. 따라서, 백점현상 및 암전류 등과 같은 이미지 재현 특성이 개선될 수 있다.
Claims (16)
- 반도체 기판;상기 반도체 기판에 형성되며 전하가 축적되는 광전 변환부;상기 광전 변환부에서 축적된 전하를 전송받는 전하 검출부; 및상기 광전 변환부와 상기 전하 검출부 사이에 형성된 채널 영역, 상기 채널 영역 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성되며 제1 도전형 불순물로 도우프된 영역과 제2 도전형 불순물로 도우프된 영역이 횡으로 인접하여 형성된 폴리실리콘막을 포함하는 전송 게이트 전극을 구비한 전하 전송부를 포함하는 이미지 센서.
- 제1항에 있어서,상기 제1 도전형 불순물로 도우프된 영역은 상기 광전 변환부와 인접하여 형성되고, 상기 제2 도전형 불순물로 도우프된 영역은 상기 전하 검출부와 인접하여 형성된 이미지 센서.
- 제2항에 있어서,상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 이미지 센서.
- 제2항에 있어서,상기 제2 도전형 불순물로 도우프된 영역은 상기 전송 게이트 전극 폭의 50% 이상으로 형성된 이미지 센서.
- 제2항에 있어서,상기 전송 게이트 전극의 하부에 형성된 포텐셜 베리어의 피크가 상기 전하 검출부보다 상기 광전 변환부에 더 가깝게 형성된 이미지 센서.
- 제2항에 있어서,상기 광전 변환부는 상기 전송 게이트 전극의 하부 기판 영역과 일부 오버랩되도록 형성된 제2 도전형 포토다이오드를 포함하는 이미지 센서.
- 제6항에 있어서,상기 광전 변환부는 상기 제2 도전형 포토다이오드 상에 제1 도전형 피닝층을 더 포함하는 이미지 센서.
- 제2항에 있어서,상기 전하 검출부는 제2 도전형인 이미지 센서.
- 제2항에 있어서,상기 채널 영역은 문턱 전압 조절용 불순물 영역을 포함하는 이미지 센서.
- 반도체 기판, 상기 반도체 기판에 형성되며 전하가 축적되는 광전 변환부, 상기 광전 변환부에서 축적된 전하를 전송받는 전하 검출부 및 상기 광전 변환부와 상기 전하 검출부 사이에 형성된 채널 영역을 포함하여 상기 광전 변환부에서 상기 전하 검출부로 전하를 전송하는 전하 전송부를 포함하는 이미지 센서를 제조하는 방법에 있어서,상기 채널 영역 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제1 도전형 불순물로 도우프된 영역과 제2 도전형 불순물로 도우프된 영역이 횡으로 인접하는 폴리실리콘막을 포함하는 전송 게이트 전극을 형성하여 상기 전하 전송부를 완성하는 것을 포함하는 이미지 센서의 제조 방법.
- 제10항에 있어서,상기 전송 게이트 전극은 상기 제1 도전형 불순물로 도우프된 영역이 상기 광전 변환부와 인접하고,상기 제2 도전형 불순물로 도우프된 영역이 상기 전하 검출부와 인접하도록 형성하는 이미지 센서의 제조 방법.
- 제11항에 있어서,상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 이미지 센서의 제조 방법.
- 제11항에 있어서,상기 전송 게이트 전극은 상기 제2 도전형 불순물로 도우프된 폴리실리콘막은 상기 전송 게이트 전극 폭의 50% 이상이 되도록 형성하는 이미지 센서의 제조 방법.
- 제11항에 있어서,상기 전송 게이트 전극은 그 하부에 형성된 포텐셜 베리어의 피크가 상기 전하 검출부보다 상기 광전 변환부에 더 가깝도록 상기 제1 도전형 불순물로 도우프된 영역과 상기 제2 도전형 불순물로 도우프된 영역을 형성하는 이미지 센서의 제조 방법.
- 제11항에 있어서,상기 전하 전송부의 완성은상기 게이트 절연막 상에 언도우프된 폴리실리콘막으로 이루어진 전송 게이트 패턴을 형성하고,상기 전송 게이트 패턴의 일측에 인접한 상기 반도체 기판 내에 제2 도전형 불순물을 주입하여 상기 전송 게이트 패턴의 하부 반도체 기판 영역과 오버랩되는 제2 도전형 포토 다이오드를 형성하고,상기 제2 도전형 포토 다이오드 상부에 제1 도전형 피닝층을 형성함과 동시에 상기 제1 도전형 불순물로 도우프된 영역을 형성하고,상기 전송 게이트 패턴의 타측에 인접한 상기 반도체 기판 내에 상기 제2 도전형 불순물을 주입하여 전하 검출부를 형성함과 동시에 상기 제2 도전형 불순물로 도우프된 영역을 형성하는 것을 포함하는 이미지 센서의 제조 방법.
- 제11항에 있어서,상기 반도체 기판 내에 문턱 전압 조절용 불순물 영역을 형성하는 것을 더 포함하는 이미지 센서의 제조 방법.
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