CN103943665B - 半导体装置及其制造方法与操作方法 - Google Patents

半导体装置及其制造方法与操作方法 Download PDF

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Abstract

本发明公开了一种半导体装置及其制造方法与操作方法。半导体装置包括衬底、深阱、第一阱、第一掺杂电极区、第二掺杂电极区以及高截止电压通道区。衬底具有第一导电型。深阱位于衬底内，并具有与第一导电型相反的第二导电型。第一阱位于深阱内，并具有第一导电型或第二导电型至少其中之一。第一掺杂电极区具有第一导电型并位于第一阱内。第二掺杂电极区具有第二导电型，位于第一阱内且邻近第一掺杂电极区。高截止电压通道区由衬底的表面向下扩展且覆盖部份的第二掺杂电极区的表面，其覆盖第二掺杂电极区的比例越高，半导体装置的输出电流越大。

Description

半导体装置及其制造方法与操作方法
技术领域
本发明关于一种半导体装置及其制造方法与操作方法，特别是关于空乏型金属氧化物半导体(depletion MOS)装置及其制造方法与操作方法。
背景技术
空乏型金属氧化物半导体(depletion metal oxide semiconductor)具有当栅极电压为零时，可在通道产生电流的特性。然而，此输出电流为固定值，无法应用在不同的电路中。
发明内容
本发明提供一种半导体装置及其制造方法与操作方法，其输出电流可依需求调整。
根据本发明，提供一种半导体装置，包括衬底、深阱、第一阱、第一掺杂电极区、第二掺杂电极区、高截止电压通道区以及场层。衬底具有第一导电型。深阱位于衬底内并具有相反于第一导电型的第二导电型。第一阱位于深阱内，并具有第一导电型或第二导电型至少其中之一。第一掺杂电极区具有第一导电型并位于第一阱内。第二掺杂电极区具有第二导电型，位于第一阱内并邻近第一掺杂电极区。高截止电压通道区具有第二导电型，由衬底的表面向下扩展位于第一阱内，并覆盖部份第二掺杂电极区的表面。场层具有该第一导电型，该场层位于该第一阱内并邻近该高截止电压通道区，该场层由该衬底的表面向下扩展并覆盖该第一掺杂电极区的表面。高截止电压通道区的表面具有第一侧边、第二侧边、第三侧边及第四侧边，第一侧边与第二侧边相对，第三侧边与第四侧边相对，第一侧边与第二侧边邻接于第三侧边与第四侧边。
根据本发明，提供一种半导体装置的制造方法，包括提供具有第一导电型的衬底；形成深阱于衬底中，深阱由衬底的表面向下扩展且具有相反于第一导电型的第二导电型；形成第一阱于深阱内，第一阱由衬底的表面向下扩展且具有第一导电型或第二导电型其中至少一者；形成高截止电压通道区于第一阱内，高截止电压通道区由衬底的表面向下扩展且具有第二导电型；形成第一掺杂电极区于第一阱内不具高截止电压通道区的位置，第一掺杂电极区具有第一导电型；形成第二掺杂电极区邻近于第一掺杂电极区，第二掺杂区具有第二导电型，部份的第二掺杂电极区被高截止电压通道区覆盖；形成一场层于该第一阱内并邻近该高截止电压通道区，该场层由该衬底的表面向下扩展并覆盖该第一掺杂电极区的表面且具有该第一导电型；通过调整高截止电压通道区覆盖第二掺杂电极区的比例，决定半导体装置的输出电流。
根据本发明，提供一种半导体装置的操作方法，其中半导体装置包括衬底、深阱、第一阱、第一掺杂电极区、第二掺杂电极区、第三掺杂电极区以及高截止电压通道区。衬底具有一第一导电型；深阱位于衬底内并具有相反于第一导电型的第二导电型；第一阱位于深阱内，并具有第一导电型或第二导电型至少其中之一；第一掺杂电极区位于第一阱内并具有第一导电型；第二掺杂电极区具有第二导电型，位于第一阱内并邻近第一掺杂电极区；第三掺杂电极区具有第二导电型，位于深阱内并由衬底的表面向下扩展，且与第二掺杂电极区相隔一距离；高截止电压通道区位于第一阱内并具有第二导电型，由衬底的表面向下扩展且覆盖部份第二掺杂电极区的表面；场层具有该第一导电型，该场层位于该第一阱内并邻近该高截止电压通道区，该场层由该衬底的表面向下扩展并覆盖该第一掺杂电极区的表面；其中高截止电压通道区的表面具有第一侧边、第二侧边、第三侧边及第四侧边，第一侧边与第二侧边相对，第三侧边与第四侧边相对，第一侧边与第二侧边邻接于第三侧边与第四侧边。半导体装置的操作方法包括施加偏压至高截止电压通道区；将第一掺杂电极区耦接于第一电极，第一电极为阴极与阳极其中之一；以及将第三掺杂电极区耦接于第二电极，第二电极为阴极与阳极其中之另一。
为了对本发明上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：
附图说明
图1A绘示依据本发明一实施例的半导体装置的上视图。
图1B为图1A的局部放大图。
图2绘示图1B的半导体装置沿剖面线A-A’的剖视图。
图3绘示图1B的半导体装置沿剖面线B-B’的剖视图。
图4A绘示图1B的半导体装置在不同高截止电压通道区覆盖角下的电流与电压的关系图。
图4B为图4A的局部放大图。
图5A绘示依据本发明另一实施例的半导体装置的局部放大上视图。
图5B绘示依据本发明又一实施例的半导体装置的局部放大上视图。
图6A至图14B绘示根据本发明一实施例的半导体装置的工艺。其中图6A、图7A、图8A、...图14A是绘示沿图1B半导体装置的剖面线A-A'的剖面图；图6B、图7B、图8B、...图14B是绘示沿图1B半导体装置的剖面线B-B'的剖面图。
【主要元件符号说明】
11：衬底
12：深阱
13：第一阱
131：场层
132：高截止电压通道区
132a：第一侧边
132b：第二侧边
132c：第三侧边
132d：第四侧边
14：第一掺杂电极区
15：第二掺杂电极区
16：第三掺杂电极区
17：栅极结构
18：介电结构
19：顶部掺杂区
21：层间介电层
22：第一电极
23：第二电极
24：第三电极
具体实施方式
请参照图1A及图1B，图1A绘示依据本发明一实施例的半导体装置的上视图，图1B为图1A的局部放大图。半导体装置10是在衬底(未绘示)的深阱(未绘示)内具有第一阱13，第一阱13包括邻近的第一掺杂电极区14及第二掺杂电极区15。一高截止电压通道区132具有第一侧边132a、第二侧边132b、第三侧边132c及第四侧边132d，其中第一侧边132a与第二侧边132b相对，第三侧边132c与第四侧边132d相对，第一侧边132a与第二侧边132b邻接于第三侧边132c与第四侧边132d，形成一个封闭的区间。高截止电压通道区132覆盖部份的第二掺杂电极区15。本实施例中，是以电极圆形环绕衬底的半导体装置为例，但在其他实施例中，半导体装置亦可为其他构形，例如是电极设置为直线的半导体装置。
本实施例中，衬底11、第一掺杂电极区14具有第一导电型，例如是P型。深阱12、第二掺杂电极区15及高截止电压通道区132具有与第一导电型相反的第二导电型，例如是N型。第一阱13则可具有第一导电型或第二导电型至少其中之一。在其他实施例中，第一导电型可以是N型，而以第二导电型为P型。
请同时参照图2及图3。图2绘示图1B的半导体装置沿剖面线A-A’的剖视图，图3则绘示图1B的半导体装置沿剖面线B-B’的剖视图，两者的差异在于是否具有高截止电压通道区132。
详细的说，半导体装置10的第一掺杂电极区14与第二掺杂电极区15位于第一阱13内并邻近设置。在图2的结构中，高截止电压通道区132由衬底11的表面向下扩展，并覆盖第二掺杂电极区15的表面；另外，一具有第一导电型的场层131亦从衬底11的表面向下扩展，覆盖第一掺杂电极区14。反之，在图3的结构中，并没有高截止电压通道区，而是场层131同时覆盖第一掺杂电极区14与第二掺杂电极区15。换言之，高截止电压通道区132覆盖部份的第二掺杂电极区15，而场层131覆盖全部的第一掺杂电极区14与剩余的第二掺杂电极区15。
如图2及图3所示，半导体装置10包括第三掺杂电极区16、顶部掺杂区19、介电结构18以与栅极结构17，其中顶部掺杂区19具有第一导电型，第三掺杂电极区16具有第二导电型。第三掺杂电极区16位于深阱内，并与第二掺杂电极区15相隔一距离。介电结构18例如为场氧化物(FOX)，位于衬底上第二掺杂电极区15与第三掺杂电极区16之间。顶部掺杂区19位于深阱12内与介电结构18的下方。栅极结构17位于高截止电压通道区132与介电结构18之上。
如图2及图3所示，半导体装置10更可包括一层间介电层21，位于衬底11表面上，且暴露出场层131、高截止电压通道区132、第三掺杂电极区16和栅极结构17的部分表面。半导体装置10更包括第一电极22、第二电极23和第三电极24，位于层间介电层21上并分别与场层131、高截止电压通道区132、第三掺杂电极区16和栅极结构17的部分表面接触。本实施例中，第一电极22是与第一掺杂电极区14与第二掺杂电极区15电性连接，第二电极23是与第三掺杂电极区16电性连接，第三电极24是与栅极结构17电性连接，三个电极可以作为应用元件的阳极(源极)、阴极(漏极)或栅极。
本实施例的半导体装置10可通过调整高截止电压通道区132覆盖第二掺杂电极区15的比例，改变半导体装置10的输出电流。举例来说，请参照图4A及图4B，其绘示图1B的半导体装置在不同高截止电压通道区覆盖角θ下的电流与电压的关系图。本实施例的半导体装置为空乏型，也就是说其施加于栅极的栅极到源极电压VGS为0时，可测得一输出电流。从图4B可以得知，覆盖角θ角越大，也就是高截止电压通道区132覆盖第二掺杂电极区15的比例越大时，半导体装置10的输出电流(漏极电流)越大。当θ＝360°，也就是高截止电压通道区132环绕整圈，覆盖所有第二掺杂电极区时，有一电流最大值。
一实施例中，如图5A所示，高截止电压通道区132的数目可为二个以上，且各个高截止电压通道区132的尺寸可以不相同，输出电流的大小是与高截止电压通道区132覆盖第二掺杂电极区15的总比例相关，例如是与覆盖角θ的总和有关。本实施例中，各个高截止电压通道区132的尺寸不同，例如是θ4>θ3>θ2>θ1。在其他实施例中，如图5B所示，则可以是各高截止电压通道区的间隔角α不同，例如是α4>α3>α2>α1。
图6A至图14B绘示根据本发明一实施例的半导体装置的工艺。其中，标记为A的图标如图6A、图7A、图8A、...图14A是绘示沿图1B半导体装置的剖面线A-A'的剖面图，其剖面线A-A'的位置对应了具高截止电压通道区132的第一阱13。标记为B的图标如图6B、图7B、图8B、...图14B是绘示沿图1B半导体装置的剖面线B-B'的剖面图，其剖面线B-B'的位置对应了不具高截止电压通道区132的第一阱13。
图式中是以P型为第一导电型(衬底11和第一掺杂电极区14等的导电态)，以N型为第二导电型(深阱12和第二掺杂电极区15等的导电态)为例做标记。然本发明并不以此为限。
请参照图6A与图6B。首先，提供具第一导电型的衬底11，进行离子注入以形成具第二导电型的深阱12于衬底11内并自衬底11的表面向下扩展，接着离子注入形成第一阱13于深阱12内，且由衬底11表面向下扩展，第一阱13可具有第一导电型及第二导电型其中至少一者，此处以两者兼具为例。深阱12外侧也形成有P型阱。
请参照图7A与图7B。离子注入以形成具第一导电型的顶部掺杂区19于深阱12内。
请参照图8A与图8B，离子注入以形成具第一导电型的场层131于第一阱内并由衬底11的表面向下扩展。在图8A中，场层131的尺寸较小；而在图8B中，场层131的尺寸较大。
请参照图9A与图9B，形成介电结构18于衬底11上。介电结构18例如是场氧化物(FOX)，并可位于顶部掺杂区19的上方，且并不限于如图所示的场氧化物，更可包括浅沟道隔离(STI)。
请参照图10A与图10B，离子注入以形成具第二导电型的高截止电压通道区132于第一阱13中邻近场层131处，并由该衬底的表面向下扩展。
请参照图11A与图11B，形成栅极结构17于高截止电压通道区132上，并延伸至介电结构18上。栅极结构17可包括栅介电层、栅电极层与间隙壁。栅电极层形成于栅介电层上。间隙壁形成于栅介电层与栅电极层的相对侧壁上。于一实施例中，在形成栅介电层之前，可在衬底11的表面上形成牺牲氧化物(SAC oxide)，然后移除牺牲氧化物，以得到帮助形成质量良好的栅介电层。栅电极层可包括多晶硅与形成于多晶硅上的金属硅化物例如硅化钨。间隙壁可包括二氧化硅例如四乙氧基硅烷(Tetraethoxysilane；TEOS)。
请参照第12A与图12B。利用离子注入于第一阱13处形成具第一导电型的第一掺杂电极区14，于第一阱13处形成具第二导电型的第二掺杂电极区15，以及于深阱12处形成具第二导电型的第三掺杂电极区16。第一掺杂电极区14与第二掺杂电极区15邻接，而第三掺杂电极区16与第二掺杂电极区15间以介电结构18相隔开一距离。在图12A中，第一掺杂电极区14形成在场层131之下，而第二掺杂电极区形成在高截止电压通道区132之下。
请参照图13A与图13B。接着，沉积和图案化(如掩模和蚀刻)步骤，以形成层间介电层21于衬底11的表面上。层间介电层21暴露出场层131、高截止电压通道区132、栅极结构17和第三掺杂电极区16的部分表面。
请参照图14A与图14B。之后，沉积一导电层并图案化此导电层(如掩模和蚀刻步骤)，以形成一第一电极22、一第二电极23和一第三电极24于层间介电层21上，填满层间介电层21的开口以分别与场层131、高截止电压通道区132、第三掺杂电极区16和栅极结构17的暴露表面接触。第一电极35、第二电极36和第三电极37可作为应用元件的阳极(源极)、阴极(漏极)和栅极。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (8)

1.一种半导体装置，包括：
一衬底，具有一第一导电型；
一深阱，位于该衬底内并具有相反于该第一导电型的一第二导电型；
一第一阱，位于该深阱内，并具有该第一导电型或该第二导电型至少其中之一；
一第一掺杂电极区，具有该第一导电型并位于该第一阱内；
一第二掺杂电极区，具有该第二导电型，位于该第一阱内并邻近该第一掺杂电极区；
一高截止电压通道区，位于该第一阱内并具有该第二导电型，该高截止电压通道区由该衬底的表面向下扩展且覆盖部份的该第二掺杂电极区的表面；
一场层(field layer)，具有该第一导电型，该场层位于该第一阱内并邻近该高截止电压通道区，该场层由该衬底的表面向下扩展并覆盖该第一掺杂电极区的表面；
其中，该高截止电压通道区的表面具有一第一侧边、一第二侧边、一第三侧边及一第四侧边，该第一侧边与该第二侧边相对，该第三侧边与该第四侧边相对，该第一侧边与该第二侧边邻接于该第三侧边与该第四侧边。
2.根据权利要求1所述的半导体装置，其中包括二个以上的该高截止电压通道区。
3.根据权利要求1所述的半导体装置，更包括：
一第三掺杂电极区，具有该第二导电型，该第三掺杂电极区位于该深阱内并由该衬底的表面向下扩展，且与该第二掺杂电极区相隔一距离。
4.根据权利要求3所述的半导体装置，更包括：
一介电结构，形成于该衬底上且位于该第二掺杂电极区和该第三掺杂电极区之间。
5.一种半导体装置的制造方法，包括：
提供一衬底，该衬底具有一第一导电型；
形成一深阱于该衬底中，该深阱由该衬底的表面向下扩展且具有相反于该第一导电型的一第二导电型；
形成一第一阱于该深阱内，该第一阱由该衬底的表面向下扩展且具有该第一导电型或该第二导电型其中至少一者；
形成一高截止电压通道区于该第一阱内，该高截止电压通道区由该衬底的表面向下扩展且具有该第二导电型；
形成一第一掺杂电极区于该第一阱内不具该高截止电压通道区的位置，该第一掺杂电极区具有该第一导电型；
形成一第二掺杂电极区邻近于该第一掺杂电极区，该第二掺杂区具有该第二导电型，部份的该第二掺杂电极区被该高截止电压通道区覆盖；
形成一场层于该第一阱内并邻近该高截止电压通道区，该场层由该衬底的表面向下扩展并覆盖该第一掺杂电极区的表面且具有该第一导电型；
其中，通过调整该高截止电压通道区覆盖该第二掺杂电极区的比例，决定该半导体装置的一输出电流。
6.根据权利要求5所述的半导体装置的制造方法，其中该高截止电压通道区的表面具有一第一侧边、一第二侧边、一第三侧边及一第四侧边，该第一侧边与该第二侧边相对，该第三侧边与该第四侧边相对，该第一侧边与该第二侧边邻接于该第三侧边与该第四侧边。
7.一种半导体装置的操作方法，其中该半导体装置包括：
一衬底，具有一第一导电型；
一深阱，位于该衬底内并具有相反于该第一导电型的一第二导电型；
一第一阱，位于该深阱内，并具有该第一导电型或该第二导电型至少其中之一；
一第一掺杂电极区，位于该第一阱内并具有该第一导电型；以及
一第二掺杂电极区，具有该第二导电型，位于该第一阱内并邻近该第一掺杂电极区；
一第三掺杂电极区，具有该第二导电型，该第三掺杂电极区位于该深阱内并由该衬底的表面向下扩展，且与该第二掺杂电极区相隔一距离；
一高截止电压通道区，位于该第一阱内并具有该第二导电型，该高截止电压通道区由该衬底的表面向下扩展且覆盖部份的该第二掺杂电极区的表面；
一场层(field layer)，具有该第一导电型，该场层位于该第一阱内并邻近该高截止电压通道区，该场层由该衬底的表面向下扩展并覆盖该第一掺杂电极区的表面；
其中，该高截止电压通道区的表面具有一第一侧边、一第二侧边、一第三侧边及一第四侧边，该第一侧边与该第二侧边相对，该第三侧边与该第四侧边相对，该第一侧边与该第二侧边邻接于该第三侧边与该第四侧边，
该半导体装置的操作方法包括：
施加一偏压至该高截止电压通道区；
将该第一掺杂电极区耦接于一第一电极，该第一电极为一阴极与一阳极其中之一；以及
将该第三掺杂电极区耦接于一第二电极，该第二电极为该阴极与该阳极其中之另一。
8.根据权利要求7所述的半导体装置的操作方法，其中该偏压为零时，该半导体装置提供一输出电流。
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