CN104810365A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。为了提供能够通过抑制双RESURF结构的尺寸变化而抑制击穿电压的降低的半导体装置及其制造方法。在半导体装置中，上侧RESURF区域在半导体衬底内被形成为与第一埋置区在该一个主表面的一侧接触。半导体衬底具有场氧化物，其在该一个主表面上被形成为到达上侧RESURF区域。半导体衬底包括第二导电类型体区，该第二导电类型体区在半导体衬底内被形成为与上侧RESURF区域在该一个主表面一侧接触并且邻近场氧化物。

Description

半导体装置及其制造方法
相关申请的交叉引用
将2014年1月27日提交的日本专利申请No.2014-012301的公开内容(包括说明书、附图以及摘要)通过参考全部并入在本申请中。
技术领域
本发明涉及半导体装置及其制造方法，并且特别地涉及具有所谓的双RESURF结构的半导体装置及其制造方法。
背景技术
在高击穿电压LDMOS(横向扩散的金属氧化物半导体)的检查中，已经发现通过结合如例如日本专利公开No.1999-274493(专利文献1)中所示出的具有垂直沟道沟槽栅极结构的横向MOS晶体管和所谓的双RESURF(REduced SURface Field，降低表面场)结构而获得的配置具有高一致性(consistency)。换句话说，通过由于沟槽栅极具有垂直方向沟道，可以减少整个晶体管占据的面积，并且因此，可以促进晶体管的小型化。此外，通过利用由于利用倾向于引起耗尽的双RESURF结构而实现的改善的击穿电压，可以增大构成双RESURF结构的漂移区中的掺杂浓度并且实现晶体管的导通电阻的减少。
发明内容
通常，双RESURF结构的尺寸与晶体管的击穿电压成比例，并且因此，优选地，晶体管被设计为使得双RESURF结构的尺寸与整个晶体管的尺寸的比例高，而同时减少整个晶体管的尺寸。
此外，在上述的晶体管结构中，称为体区的杂质区被形成在源极区附近以便控制阈值电压。如果构成双RESURF结构的RESURF层中的一个和体区作为同一个层沿着半导体衬底的主表面并排地安置，例如，体区中的杂质扩散到双RESURF结构的区域中，并且因此，存在双RESURF结构的尺寸将被改变(减少)并且晶体管的击穿电压将被减少的可能性。
此外，如果通过使用不同的掩模在不同的处理中形成双RESURF结构的RESURF层中的一个以及上述的体区，处理效率被降低。专利文献1中没有公开或暗示针对这种问题的措施，并且此外，专利文献1根本没有公开双RESURF结构。
根据本说明书和附图的描述其它任务和新的特征将变得清楚。
在根据一个实施例的半导体装置中，上侧RESURF区域在半导体衬底内被形成为与第一埋置区在该一个主表面一侧接触。半导体衬底具有场氧化物，其在该一个主表面上被形成为到达上侧RESURF区域。第二导电类型体区被形成为与上侧RESURF区域在该一个主表面一侧接触并且邻近(neighbor)场氧化物。
在根据一个实施例的制造半导体装置的方法中，第二导电类型上侧RESURF区域在半导体衬底内被形成为与第一埋置区在该一个主表面一侧接触。第二导电类型体区在半导体衬底内被形成为与上侧RESURF区域在该一个主表面一侧接触并且邻近场氧化物。通过使用相同的图案作为掩模引入第二导电类型杂质来形成上侧RESURF区域和体区。
根据该实施例的半导体装置，体区被形成为与上侧RESURF区域在半导体衬底的该一个主表面的一侧接触。由于体区邻近场氧化物，由体区的在主表面方向上的扩散引起的上侧RESURF区域的尺寸变化的可能性被消除。因此，通过上侧RESURF区域和下侧RESURF区域来形成的双RESURF结构的尺寸的变化被抑制，并且因此，可以提供具有稳定的击穿电压的半导体装置。
根据该实施例的制造方法，通过使用同一个图案作为掩模来形成上侧RESURF区域和体区，并且因此，可以改善处理效率。
附图说明
图1是示意性地示出第一实施例的半导体装置的配置的截面图；
图2是在同时形成p型体区和p型RESURF区域的情况下，(A)图1中的点线A围绕的区域的放大视图和指出沿着该区域内的A-A线的部分的p型掺杂浓度分布的曲线图，以及(B)图1中的点线B围绕的区域的放大视图和指出沿着该区域内的B-B线的部分的p型掺杂浓度分布的曲线图；
图3是在分离地形成p型体区和p型RESURF区域的情况下，(A)图1中的点线A围绕的区域的放大视图和指出沿着该区域内的A-A线的部分的p型掺杂浓度分布的曲线图，以及(B)图1中的点线B围绕的区域的放大视图和指出沿着该区域内的B-B线的部分的p型掺杂浓度分布的曲线图；
图4是示出制造根据第一实施例的半导体装置的方法的第一处理的示意性截面图；
图5是示出制造根据第一实施例的半导体装置的方法的第二处理的示意性截面图；
图6是示出制造根据第一实施例的半导体装置的方法的第三处理的示意性截面图；
图7是示出制造根据第一实施例的半导体装置的方法的第五处理的示意性截面图；
图8是示出制造根据第一实施例的半导体装置的方法的第六处理的示意性截面图；
图9是示出制造根据第一实施例的半导体装置的方法的第七处理的示意性截面图；
图10是示出制造根据第一实施例的半导体装置的方法的第八处理的示意性截面图；
图11是示出制造根据第一实施例的半导体装置的方法的第九处理的示意性截面图；
图12是示出制造根据第一实施例的半导体装置的方法的修改示例中的第一处理的示意性截面图；
图13是示出制造根据第一实施例的半导体装置的方法的修改示例中的第二处理的示意性截面图；
图14是示意性地示出比较示例中的半导体装置的配置的截面图；
图15是示意性地示出在第二实施例中的半导体装置的第一示例中的配置的截面图；
图16是示意性地示出根据第二实施例的半导体装置的第二示例中的配置的截面图；
图17是示出制造根据第二实施例的第二示例的半导体装置的方法的第一处理的示意性截面图；
图18是示意性地示出根据第三实施例的半导体装置的配置的截面图；
图19是示出制造根据第三实施例的半导体装置的方法的第一处理的示意性截面图；
图20是示意性地示出根据第四实施例的半导体装置的配置的截面图；
图21是示出制造根据第四实施例的半导体装置的方法的第一处理的示意性截面图；
图22是示出制造根据第四实施例的半导体装置的方法的第二处理的示意性截面图；
图23是示意性地示出根据第五实施例的半导体装置的配置的截面图；
图24是示出制造根据第五实施例的半导体装置的方法的第一处理的示意性截面图；
图25是示出制造根据第五实施例的半导体装置的方法的第二处理的示意性截面图；
图26是示出制造根据第五实施例的半导体装置的方法的第三处理的示意性截面图；
图27是示出制造根据第五实施例的半导体装置的方法的第四处理的示意性截面图；
图28是示出制造根据第五实施例的半导体装置的方法的第五处理的示意性截面图；
图29是示出制造根据第五实施例的半导体装置的方法的第六处理的示意性截面图；
图30是示出制造根据第五实施例的半导体装置的方法的第七处理的示意性截面图；
图31是示出制造根据第五实施例的半导体装置的方法的第八处理的示意性截面图；
图32是示意性地示出根据第六实施例的半导体装置的配置的截面图；
图33是示意性地示出根据第七实施例的半导体装置的配置的截面图；
图34是示意性地示出图1中的半导体装置的平面图中的配置的第一示例的平面图；
图35是示意性地示出图1中的半导体装置的平面图中的配置的第二示例的平面图；
图36是示意性地示出图1中的半导体装置的平面图中的配置的第三示例以及根据第八实施例的半导体装置的配置的平面图；
图37是示意性地示出沿着图36中的XXXVII-XXXVII线的根据第八实施例的半导体装置的配置的截面图；
图38是示出制造根据第八实施例的半导体装置的方法的第一处理的示意性截面图；以及
图39是示意性地示出根据第九实施例的半导体装置的配置的截面图。
具体实施方式
在下文中，基于附图说明实施例。
(第一实施例)
首先，通过使用图1，说明本实施例的半导体装置的配置。
参考图1，本实施例的半导体装置具有LDMOS晶体管(横向绝缘栅型场效应晶体管)。半导体装置主要具有半导体衬底SUB、n型漂移区NDR(第一埋置区)、p型RESURF区域RSF1(上侧RESURF区域)、场氧化物SPR、p型体区GBL(体区)、以及沟槽栅极电极TGE(栅极电极)。
半导体衬底SUB通过例如包括包含p型杂质的硅的衬底区域SB来形成，并且具有彼此相对的一个主表面(图1中的上侧的主表面S1)和另一主表面(图1中的下侧的主表面S2)。在图1中，布置在半导体衬底SUB内的主表面S2侧的衬底区域SB被布置作为下侧RESURF区域。
包含n型(第一导电类型)杂质的漂移区NDR被形成为与半导体衬底SUB内的作为下侧RESURF区域的衬底区域SB的主表面S1侧接触。优选地，n型漂移区NDR被形成为到达其在从主表面S1朝向半导体衬底SUB的主表面S2的方向上的深度约为2μm的区域。n型漂移区NDR被形成为关于沿着半导体衬底SUB的主表面的方向例如在除其中形成有沟槽栅极电极TGE的区域之外的半导体衬底SUB内的基本上整个区域内延伸。
p型RESURF区域RSF1是包含p型(第二导电类型)杂质的上侧RESURF区域，其被形成为与n型漂移区NDR的主表面S1侧接触。p型RESURF区域RSF1被形成为关于沿着半导体衬底SUB的主表面的方向例如在除其中形成有稍后要描述的沟槽栅极电极TGE和n型阱区NWL的区域之外的半导体衬底SUB内的基本上整个区域内延伸。
在半导体衬底SUB的主表面S1的一部分中，凹部(concavity)CCV被形成为到达p型RESURF区域RSF1并且场氧化物SPR通过被埋置在凹部CCV内的诸如硅氧化物膜之类的绝缘膜来形成。
在半导体衬底SUB内，在关于沿着半导体衬底SUB的主表面的方向的邻近凹部CCV和场氧化物SPR的区域中，包含p型杂质的体区GBL被形成为与p型RESURF区域RSF1的主表面S1侧接触。更具体地，在p型RESURF区域RSF1的主表面S1侧，p型体区GBL被形成为与作为p型RESURF区域RSF1的不布置在场氧化物SPR正下方的一部分的p型RESURF区域RSF1的顶面接触。
在半导体衬底SUB的主表面S1的邻近p型体区GBL和p型RESURF区域RSF1的区域中，形成栅极沟槽TCH1。栅极沟槽TCH1在与主表面S1相交的方向上(例如，在垂直方向上)延伸从而穿透邻近p型体区GBL和p型RESURF区域RSF1的区域并且至少到达n型漂移区NDR。
在栅极沟槽TCH1的底侧壁上，形成包括例如硅氧化物膜的栅极绝缘膜GI。在栅极沟槽TCH1内，沟槽栅极电极TGE被形成为与栅极绝缘膜GI的顶面接触。沟槽栅极电极TGE被布置为与p型体区GBL和p型RESURF区域RSF1相对，其中在其之间置有栅极绝缘膜GI。沟槽栅极电极TGE被形成为从主表面S1穿透邻近p型体区GBL和p型RESURF区域RSF1的区域，并且至少到达n型漂移区NDR，但是这里，沟槽栅极电极TGE被形成为穿透n型漂移区NDR并且到达衬底区域SB。
除上述之外，在本实施例的半导体装置中，例如，n型源极区SR和p型背栅区域PBG被形成为在半导体衬底SUB的主表面S1上在沿着主表面的方向上并排地安置从而与例如p型体区GBL的主表面S1侧接触。优选地，源极区SR被布置在比背栅区域PBG更接近于沟槽栅极电极TGE那侧(在图1中的左侧)。此外，源极区SR和背栅区域PBG可以彼此接触。因此，关于图1中的垂直方向，p型体区GBL被形成为被源极区SR和背栅区域PBG与p型RESURF区域RSF1夹着。
在半导体衬底SUB的主表面S1上，关于沿着主表面的方向，与诸如n型源极区SR和p型体区GBL之类的上述区域间隔地形成漏极区DR。在源极区SR与漏极区DR之间的区域中，场氧化物SPR沿着主表面S1的方向延伸。优选地，源极区SR、漏极区DR和p型背栅区域PBG具有比n型漂移区NDR(n-区域)和p型RESURF区域RSF1(p-区域)中的掺杂浓度更高的n型或p型掺杂浓度(n+区域/p+区域)。
在漏极区DR正下方，n型阱区NWL(阱区)被形成在半导体衬底SUB内从而平面上(在平面图中)围绕漏极区DR。在图1中，n型阱区NWL具有从漏极区DR正下方在向下的方向上延伸并且在下部中沿着主表面的方向上扩展的形状，但是形状不限于此，并且例如n型阱区NWL可以被形成为在主表面S1上围绕漏极区DR。优选地，n型阱区NWL是其中n型掺杂浓度高于n型漂移区NDR中的掺杂浓度的区域(n区)。
通过到达比p型RESURF区域RSF1更接近于主表面S2侧的n型漂移区NDR，n型阱区NWL与n型漂移区NDR电气耦接并且允许流过n型漂移区NDR的电流流到漏极区DR。然而，n型阱区NWL优选地被形成为在比n型漂移区NDR的最低部分中(即，n型漂移区NDR的最接近于主表面S2的区域中)的区域更浅的区域(更接近于主表面S1侧)中具有它的底部。具体地，n型阱区NWL的深度优选地为约1μm并且n型掺杂浓度不小于8×1016cm-3并且不大于2×1017cm-3。
层间绝缘膜II被形成为覆盖半导体衬底SUB的主表面S1(沟槽栅极电极TGE、栅极绝缘膜GI、源极区SR、p型背栅区域PBG、场氧化物SPR和漏极区DR)。层间绝缘膜II包括例如硅氧化物膜。在层间绝缘膜II上方，形成图案化的金属布线AL。金属布线AL通过在层间绝缘膜II中形成的称为通孔VA的导电层而与半导体衬底SUB的主表面S1上的沟槽栅极电极TGE、源极区SR、p型背栅区域PBG和漏极区DR电气耦接。
在具有诸如上面描述的配置的LDMOS晶体管中，当它驱动时，在源极区SR正下方的p型体区GBL和在其正下方的p型RESURF区域RSF1通过施加到邻近这些区域的沟槽栅极电极TGE的电压产生电场效果，并且导电类型被反转，并且因此形成n型沟道。因此，形成从源极区SR经由p型体区GBL、p型RESURF区域RSF1和n型漂移区NDR到漏极区DR的电流路径。
上述的电流流动通过其的n型漂移区NDR的下侧(主表面S2侧)与p型衬底区域SB接触并且其上侧(主表面S1侧)与p型RESURF区域RSF1接触。换句话说，具有两个pn结的所谓的双RESURF结构通过n型漂移区NDR以及被接合为在其垂直方向上从两侧夹着n型漂移区NDR的衬底区域SB和p型RESURF区域RSF1来形成。因此，在n型漂移区NDR中，当它保持击穿电压时，耗尽层被形成在与衬底区域SB的pn结部处和在与p型RESURF区域RSF1的pn结部处，并且因此，与正常的漂移区(例如，仅仅具有单个pn结)中相比，促进了耗尽，并且改善了源极区SR与漏极区DR之间的击穿电压。此外，在n型漂移区NDR中，耗尽容易出现，并且因此，通过增大n型掺杂浓度以高于正常的漂移区中的掺杂浓度，可以减少导通电阻。
可以与双RESURF区域DRR的在沿着半导体衬底SUB的主表面的方向上的尺寸成比例地增大源极区SR与漏极区DR之间的击穿电压，该双RESURF区域DRR构成在其中n型漂移区NDR在垂直方向上从两侧被p型区夹着的双RESURF结构。
接下来，说明在每个区域的在深度方向上的尺寸与本实施例的掺杂浓度之间的关系。在本实施例中，如果将n型漂移区NDR中的n型掺杂浓度设为Nd(cm-3)并且将n型漂移区NDR的深度设为dn(cm)，4×1012≤Nd×dn≤8×1012的关系成立。
此外，如果将p型RESURF区域RSF1中的p型掺杂浓度设为Na1(cm-3)并且将p型RESURF区域RSF1的深度设为dp1(cm)，2×1012≤Na1×dp1≤4×1012的关系成立。这是在将双RESURF区域DRR的击穿电压设定为适当值时的优选的条件。
接下来，参考图2和图3，说明在p型体区GBL和p型RESURF区域RSF1中的掺杂浓度分布。
参考图2A和图2B，在本实施例中，p型体区GBL被形成为与p型RESURF区域RSF1的顶面接触，但是两者可以通过同一个离子注入(通过执行一次离子注入)被同时形成。
在p型RESURF区域RSF1的顶面上方，场氧化物SPR和p型体区GBL被形成为并排地安置。在该情况下，在沿着图2A中的A-A线的部分中，即，在其中p型RESURF区域RSF1和p型体区GBL彼此接触的区域中，p型掺杂浓度分布在p型RESURF区域RSF1与其正上方的p型体区GBL之间的边界处连续。然后，基本上，掺杂浓度在相对于主表面S1更深的区域中变得更低。另一方面，如果深度相同，在沿着图2B中的B-B线的部分中，即，在其中p型RESURF区域RSF1和场氧化物SPR彼此接触的区域中，p型RESURF区域RSF1中的p型掺杂浓度分布与在与p型体区GBL接触的区域中的p型RESURF区域RSF1中的p型掺杂浓度分布基本上相同。然而，存在其中在场氧化物SPR之下的p型RESURF区域RSF1具有比在p型体区GBL之下的p型RESURF区域RSF1中的浓度低的浓度的情况。
在图2中的情况下，在沿着A-A线的部分中p型RESURF区域RSF1与p型体区GBL之间的边界被定义为其深度与场氧化物SPR的底面的深度相同的位置。
参考图3A和图3B，在本实施例中，p型体区GBL和p型RESURF区域RSF1可以通过彼此不同的离子注入(通过执行两次离子注入)分离地形成。在该情况下，与图3A中示出的用于形成p型体区GBL的离子注入浓度分布的曲线与用于形成p型RESURF区域RSF1的离子注入浓度分布的曲线的交点对应的位置被定义为在沿着A-A线的部分中p型RESURF区域RSF1和p型体区GBL之间的边界。在该情况下，正常地如图3中所示出的，边界被形成在比场氧化物SPR的底面稍微浅的区域中。
如上所述，取决于离子注入方法，p型RESURF区域RSF1与p型体区GBL之间的边界的位置稍微改变，但是在下文中在本实施例中，如图2中的在边界在场氧化物SPR的底面处出现的假设下示出每个图。
接下来，通过使用图4到图14，说明制造图1中示出的本实施例的半导体装置的方法。
参考图4，首先，制备包括硅的半导体衬底SUB，其具有彼此相对的一个主表面S1和另一个主表面S2。这里，制备包括包含p型杂质的衬底区域SB的半导体衬底SUB。
接下来，从半导体衬底SUB的主表面S1侧，通过使用正常的离子注入技术在半导体衬底SUB内形成n型漂移区NDR。具体地，磷的杂质离子被注入到半导体衬底SUB中，旨在其深度为距离主表面S1例如不小于1μm且不大于2μm的范围(使得浓度的峰值主要出现在这个范围中)。其后，例如，通过在约五个小时内执行其中持续在大约1200℃处加热的热处理，包含作为n型杂质的磷的杂质离子的n型漂移区NDR被形成在其距离主表面S1的深度为约2μm的范围内。
在图4中，n型漂移区NDR被形成在其距离半导体衬底SUB的主表面S1的深度为约2μm的范围内的整个区域中，但是n型漂移区NDR可以以使得被埋置在半导体衬底SUB内的方式被仅仅形成在距离主表面S1的期望的深度处的区域中。
因此，在n型漂移区NDR的主表面S2侧的衬底区域SB被形成作为与n型漂移区NDR的下侧接触的n型漂移区NDR的下侧RESURF区域，并且这可以以相反的方式被表示使得n型漂移区NDR被形成为与衬底区域SB的主表面S1侧接触。
参考图5，通过正常的光刻技术和刻蚀技术，包括例如硅氮化物膜的掩模图案MSK被形成在半导体衬底SUB的主表面S1上方。接下来，通过使用掩模图案MSK作为掩模，通过使用正常的光刻技术和刻蚀技术，凹部CCV被形成在半导体衬底SUB的主表面S1上。在形成n型漂移区NDR的情况下，特别地，在距离主表面S1的深度方向上，凹部CCV被形成为去除在主表面S1上形成的n型漂移区NDR的一部分，但是其底部被形成在比n型漂移区NDR的最低部分更浅的区域中。换句话说，还在形成有凹部CCV的区域中，n型漂移区NDR被形成在凹部CCV正下方。
随后，在主表面S1上方，例如，通过正常的CVD(化学气相沉积)方法来填充凹部CCV来形成硅氧化物膜。其后，在主表面S1上方的硅氧化物膜通过例如化学机械抛光方法(简称为CMP)研磨，使得顶面被变平并且凸出例如凹部CCV外的过多的硅氧化物膜被去除。因此，场氧化物SPR被形成在凹部CCV内。在形成场氧化物SPR之后，掩模图案MSK被去除。
场氧化物SPR还可以通过所谓的LOCOS(硅的局部氧化)方法代替上述的方法来形成。在该情况下，例如，通过使用例如图5中形成的掩模图案MSK，通过正常的热氧化处理方法使在主表面S1上方形成的硅氧化物膜图案再次氧化，并且因此，硅氧化物膜生长并且厚度增加，并且因此形成场氧化物SPR。在该情况下，场氧化物SPR也表现出如同凹部CCV的内部用绝缘膜填充的这种样子，基本上与图1中相同。
接下来，参考图6，通过使用正常的光刻技术和刻蚀技术，包括例如硅氮化物膜的掩模图案MSK被形成为在其中应该形成p型RESURF区域RSF1的区域中具有开口。随后，通过使用掩模图案MSK作为掩模，通过使用正常的离子注入技术注入p型杂质离子，并且由此，在半导体衬底SUB内形成p型RESURF区域RSF1和p型体区GBL。在图6中，向下的箭头意指通过离子注入技术注入杂质离子。在形成p型RESURF区域RSF1等之后，掩模图案MSK被去除。
这里，如上面描述的图2A和图2B中所示出的，通过使用同一个掩模图案MSK通过同一个离子注入同时形成p型RESURF区域RSF1和p型体区GBL。换句话说，p型RESURF区域RSF1和p型体区GBL被形成为浓度的峰值主要出现在关于沿着主表面1的方向的图6中的左侧的区域(其中应该形成p型体区GBL的区域)中，并且浓度的峰值主要还出现在关于垂直于主表面S1的深度方向的其中应该形成p型体区GBL的区域中(参见图2A)。利用这个处理，p型RESURF区域RSF1被形成为在图6中的横向上延伸并且与n型漂移区NDR的主表面S1侧接触。
p型RESURF区域RSF1和被形成为与其主表面S1侧接触的p型体区GBL之间的边界位于场氧化物SPR的底面的位置处，并且p型RESURF区域RSF1被形成为具有在其正上方的其中形成有场氧化物SPR的区域和在其正上方的其中形成有p型体区GBL的区域。基本上，在场氧化物SPR正下方的p型RESURF区域RSF1和在p型体区GBL正下方的p型RESURF区域RSF1在它们的深度相同的情况下具有相同的掺杂浓度。然而，在场氧化物SPR正下方的p型RESURF区域RSF1通过已经穿过在离子注入时用作障碍物的场氧化物SPR的p型杂质离子来形成，并且因此，存在其中场氧化物SPR正下方的p型RESURF区域RSF1中的p型掺杂浓度比p型体区GBL正下方形成的p型RESURF区域RSF1中的掺杂浓度低的情况。
参考图7，通过使用正常的光刻技术，形成在其中应该形成n型阱区NWL的区域中具有开口的掩模图案MSK。接下来，通过使用正常的离子注入技术，n型杂质离子(例如，磷)被注入，并且由此n型阱区NWL被形成。在形成n型阱区NWL之后，掩模图案MSK被去除。n型阱区NWL优选地通过多级离子注入来形成。
参考图8，接下来，通过使用正常的光刻技术和刻蚀技术，形成栅极沟槽TCH1。这里，在距离主表面S1的深度方向上延伸的栅极沟槽TCH1被形成为邻近p型体区GBL和p型RESURF区域RSF1两者。栅极沟槽TCH1被形成为至少到达n型漂移区NDR，并且在图8中，栅极沟槽TCH1被形成为穿透n型漂移区NDR并且到达在其下方的衬底区域SB。
参考图9，接下来，通过使用热氧化处理方法等，硅氧化物膜被形成在栅极沟槽TCH1的底侧壁上。在该状态下，包含例如导电杂质的多晶硅膜(DOPOS：掺杂多晶硅)等通过正常的CVD方法来形成从而填充栅极沟槽TCH1。其后，上面描述的硅氧化物膜、多晶硅膜等被回刻，并且由此形成图9中示出的样子中的沟槽栅极电极TGE和栅极绝缘膜GI。沟槽栅极电极TGE被形成作为LDMOS晶体管的栅极电极。
参考图10，通过使用正常的光刻技术和离子注入技术，在半导体衬底SUB的主表面S1上，在p型体区GBL正上方，形成通过n型杂质离子的注入形成源极区SR和通过p型杂质离子的注入形成p型背栅区域PBG。类似地，在半导体衬底SUB的主表面S1上，在n型阱区NWL正上方，通过n型杂质离子的注入形成漏极区DR。
参考图11，在半导体衬底SUB的主表面S1上方，包括硅氧化物膜的层间绝缘膜II通过使用例如CVD方法来形成，并且其后，通过CMP研磨层间绝缘膜II使得其顶面被变平。此外，通过使用正常的光刻技术和刻蚀技术，通孔被形成在层间绝缘膜II中从而分别到达沟槽栅极电极TGE、源极区SR、p型背栅区域PBG和漏极区DR。在通孔内，例如通过例如CVD方法来形成包括钨的导电膜并且通过CMP去除在层间绝缘膜II上方的钨的薄膜。
参考图1，其后，在层间绝缘膜II上方，例如，通过例如溅射来形成包括铝的薄膜。然后，通过使用正常的光刻技术和刻蚀技术，例如形成包括铝的金属布线AL。因而，形成具有图1中示出的配置的LDMOS晶体管。
铝的金属布线AL优选地被形成为避开与在源极区SR和漏极区DR之间的双RESURF区域DRR平面上交迭的区域。
在如上的制造方法中，p型体区GBL和p型RESURF区域RSF1通过同一个离子注入来形成，但是它们可以通过不同的离子注入分离地形成。参考图12，在与图6中示出的掩模图案MSK相同的掩模图案MSK被形成的状态中，p型杂质离子被注入使得浓度的峰值主要出现在关于深度方向的图3A中示出的位置中，并且由此，形成p型RESURF区域RSF1。
参考图13，接下来，通过使用与上述的p型RESURF区域RSF1的离子注入中使用的掩模图案MSK相同的掩模图案MSK，p型杂质离子被注入使得浓度的峰值主要出现在关于深度方向的图3A中使用的峰值的位置中，并且由此，形成p型体区GBL。然后，执行与图7到图11和图1中的处理相同的处理并且形成具有图1中示出的配置的LDMOS晶体管。
接下来，参考图14中的比较示例，说明本实施例的作用和效果。参考图14，首先，在比较示例中的LDMOS晶体管中，与n型漂移区NDR的顶面接触的p型RESURF区域RSF1以及与p型体区GBL中一样的用作其中在驱动时通过电场效果反转导电类型的沟道区的p型阱区PWL被布置为作为同一层关于沿着半导体衬底SUB的主表面的方向并排地安置(从而彼此邻近)。在该情况下，p型RESURF区域RSF1中的浓度分布完全不同于p型阱区PWL中的浓度分布，并且因此，不可以通过使用同一个掩模图案同时形成p型RESURF区域RSF1和p型阱区PWL并且必须通过使用不同的掩模图案(通过执行两次离子注入)分离地形成它们。这引起处理效率的降低并且导致制造成本的升高的可能性。由于在不同的处理中形成，因此不需要在图14中的p型RESURF区域RSF1上方形成场氧化物SPR(在离子注入时杂质离子穿过场氧化物SPR)。
同时，在本实施例中，p型体区GBL被形成为在主表面S1侧交迭p型RESURF区域RSF1的部分区域并且两者不被形成为在沿着主表面S1的方向上并排地安置。因此，能够进行使用同一个掩模的同时形成，并且因此，可以改善处理效率以及减少制造成本。
其次，在图14中，构成p型阱区PWL的杂质离子在主表面方向上扩散，并且由此，p型阱区PWL朝向与其相邻的p型RESURF区域RSF1发展并且存在将减少双RESURF区域DRR的在主表面方向上的尺寸的可能性。
同时，在本实施例中，p型体区GBL被形成在p型RESURF区域RSF1上方，并且此外，关于主表面方向，场氧化物SPR被形成为邻近p型体区GBL。因此，由于p型体区GBL在主表面方向上的扩散而改变p型RESURF区域RSF1的尺寸的麻烦更少会出现。因此，双RESURF区域DRR的主表面方向上的尺寸由源极区SR和漏极区DR之间的场氧化物SPR的端部确定，并且抑制出乎意料地减少尺寸的这种麻烦。
第三，在图14中，漏极区DR具有高n型掺杂浓度并且被形成为它的深度比较大(直到n型漂移区NDR的最低部分)。因此，漏极区DR和衬底区域SB之间的电场强度变高，并且耗尽层变得大不可能出现在两者的接合部分处并且两个区域的接合部分处的击穿电压降低。换句话说，在图14中的LDMOS晶体管中，原来应该由双RESURF区域DRR的主表面方向上的尺寸确定的漏极区DR与源极区SR之间的击穿电压由在漏极区DR的最低部分处的击穿电压确定。换句话说，在图14中的配置中，如果漏极区DR被形成为它的深度大，则LDMOS晶体管的漏极击穿电压的上限不由双RESURF区域DRR的沿着主表面S1的方向上的尺寸确定，而是由在漏极区DR(杂质区)的最低部分处的击穿电压确定。因此，存在不管双RESURF区域DRR的尺寸如何晶体管的击穿电压都将降低的可能性。
同时，在本实施例中，与漏极区DR相连的n型阱区NWL的最低部分被形成为比n型漂移区NDR更浅，并且因此，n型掺杂浓度高的漏极区DR和n型阱区NWL与p型衬底区域SB之间的距离变得长于图4中的距离。因此，n型阱区NWL和衬底区域SB之间的区域中的电场强度变低并且耗尽层变得更可能出现在两个区域的接合部分处并且两个区域的接合部分处的击穿电压增大。此外，可以如原来设计的那样根据双RESURF区域DRR的主表面方向上的尺寸控制源极区SR与漏极区DR之间的击穿电压。因此，通过如上所述确保p型RESURF区域RSF1的主表面方向上的尺寸，可以增大LDMOS晶体管的击穿电压。具体地，双RESURF区域DRR的击穿电压优选地不小于15V/μm。
(第二实施例)
参考图15，本实施例的第一示例中的LDMOS晶体管基本上具有与第一实施例中的图1中的LDMOS晶体管的配置相同的配置，但是在源极区SR、p型背栅区域PBG和漏极区DR的最高部分处，硅化物层SC被形成为其中硅与金属材料起反应的区域。特别地，关于主表面方向，源极区SR和p型背栅区域PBG彼此邻近从而彼此接触，并且硅化物层SC被形成为跨过区域SR和PBG两者的顶面。然后，通孔VA连接到硅化物层SC从而到达区域SR和PBG上方的硅化物层SC的顶面。通孔VA由源极区SR和p型背栅区域PBG两者共享。
除上述以外的图15中的配置基本上与第一实施例中的配置相同，并且因此，相同的符号附于相同的组件并且不重复其说明(这也适用于以下每个实施例)。
利用这种配置，使得一个通孔VA能够与多个导电杂质区电气耦接，并且因此，可以简化整个装置的配置。
参考图16，在本实施例的第二示例中的LDMOS晶体管具有与图15中的第一示例中的LDMOS晶体管的配置基本上相同的配置，但是与图15中的第一示例中的配置不同之处在于，阻挡绝缘膜OX被形成在沟槽栅极电极TGE的边缘部分的顶面上，特别地，在源极区SR侧(在图16中的右侧)。利用这种配置，可以抑制源极区SR和p型背栅区域PBG上方的硅化物层SC与沟槽栅极电极TGE之间的短路。
参考图17，在图16中的配置的制造方法中，上述的阻挡绝缘膜OX通过如下来形成：例如，在形成沟槽栅极电极TGE和硅化物层SC之后在沟槽栅极电极TGE上方形成具有开口的掩模图案，并且通过使用掩模图案通过热氧化处理方法等在沟槽栅极电极TGE(特别地，在其源极区SR侧的边缘部分)上方形成硅氧化物膜。除上述以外的第二实施例中的制造方法与第一实施例中的制造方法相同，并且因此，不重复其说明(这也适用于以下每个实施例)。
(第三实施例)
参考图18，本实施例的LDMOS晶体管基本上具有与第一实施例中的图1中的LDMOS晶体管的配置基本上相同的配置，但是栅极沟槽TCH1的边缘部分被变圆，使得沟槽栅极电极TGE的宽度朝向一个主表面S1一侧变得更大，并且由此，栅极沟槽TCH1的宽度朝向一个主表面S1一侧变得更大。这里，宽度意指沿着主表面的方向上的尺寸。
参考图19，在例如用于形成图8中的栅极沟槽TCH1的处理中诸如此的栅极沟槽TCH1被刻蚀，使得要形成的栅极沟槽TCH1的形状在其中栅极沟槽TCH1与主表面S1相交的边缘部分处变圆并且其宽度朝向主表面S1变得更大。可以执行与通过氧化的上面描述的处理相同的处理代替刻蚀。
利用这种配置，更少会出现，形成的沟槽栅极电极TGE引起在源极区SR侧的边缘部分处的电场集中的麻烦。
(第四实施例)
参考图20，在本实施例中，填充栅极沟槽TCH1的由DOPOS等形成的沟槽栅极电极TGE具有其中沟槽栅极电极TGE从栅极沟槽TCH1内部分地搭在半导体衬底SUB的主表面S1的上侧上的形状。具体地，沟槽栅极电极TGE连续地延伸例如直到在源极区SR的一部分正上方的部分并且由于此，沟槽栅极电极TGE的位于主表面S1上方的部分具有比沟槽栅极电极TGE的位于栅极沟槽TCH1内的部分的宽度大的宽度。
参考图21，在本实施例的制造方法中，在形成源极区SR、p型背栅区域PBG和漏极区DR之后(并且在其正上方形成硅化物层SC之后)，形成栅极沟槽TCH1，并且通过热氧化处理方法来形成绝缘膜GI从而从栅极沟槽TCH1的内侧壁连续地延伸直到半导体衬底SUB的主表面S1上方的部分，并且在绝缘膜GI上方形成DOPOS膜等从而填充栅极沟槽TCH1。
其后，在栅极沟槽TCH1正上方，覆盖栅极沟槽TCH1内和外的区域的一部分的光致抗蚀剂图案PHR(抗蚀剂图案)被形成为具有比栅极沟槽TCH1的宽度大的宽度并且使得其端部存在于例如源极区SR的区域的一部分正上方。
参考图22，通过使用具有图21中的宽开口的抗蚀剂图案PHR，不由光致抗蚀剂图案PHR覆盖的区域中的绝缘膜GI和DOPOS膜被去除并且栅极绝缘膜GI和沟槽栅极电极TGE被形成为从栅极沟槽TCH1内部搭在其外围的诸如源极区SR之类的区域的一部分上。
在本实施例中，可以使得沟槽栅极电极TGE的在平面图中的面积大于栅极沟槽TCH1的面积。因此，在后续的处理中，在形成到达沟槽栅极电极TGE的通孔VA时，可以扩大形成通孔VA的位置的裕度，并且因此，即使位置调整精度低，也可以可靠地形成能到达沟槽栅极电极TGE的通孔VA。
(第五实施例)
参考图23，本实施例的LDMOS晶体管基本上具有与第一实施例中的图1中的LDMOS晶体管的配置基本上相同的配置，但是与在其中半导体衬底SUB的衬底区域SB被视为下侧RESURF区域的第一实施例中的不同之处在于，与n型漂移区NDR的主表面S2侧(下侧)接触的下侧RESURF区域为p型RESURF区域RSF2(第二埋置区)。
p型RESURF区域RSF2为p型杂质区，其被形成为埋置在半导体衬底SUB内并且在沿着半导体衬底SUB的主表面的方向上延伸。n型漂移区NDR通过被与其顶面接触的p型RESURF区域RSF1和与其下表面接触的p型RESURF区域RSF2夹着而形成双RESURF区域DRR。然而，p型RESURF区域RSF2被形成为避开n型阱区NWL(和漏极区DR)正下方的区域。
p型RESURF区域RSF2中的p型掺杂浓度优选地高于在衬底区域SB中的掺杂浓度。具体地，在本实施例中，如果将n型漂移区NDR中的n型掺杂浓度设为Nd(cm-3)并且将n型漂移区NDR的深度设为dn(cm)，4×1012≤Nd×dn≤8×1012的关系成立。
此外，如果将p型RESURF区域RSF1中的p型掺杂浓度设为Na1(cm-3)并且将p型RESURF区域RSF1的深度设为dp1(cm)，2×1012≤Na1×dp1≤4×1012的关系成立。
而且，如果将p型RESURF区域RSF2中的p型掺杂浓度设为Na2(cm-3)并且将p型RESURF区域RSF2的深度设为dp2(cm)，2×1012≤Na2×dp2≤4×1012的关系成立。这是在将双RESURF区域DRR的击穿电压设定为适当值时的优选的条件。
n型埋置区NBL(第三埋置区)被形成为与p型RESURF区域RSF2的下侧(主表面S2侧)接触。n型埋置区NBL为n型杂质区，其被形成为埋置在半导体衬底SUB内并且在沿着半导体衬底SUB的主表面的方向上延伸。优选地，n型埋置区NBL(n区)中的n型掺杂浓度高于n型漂移区NDR(n-区)中的掺杂浓度。
在本实施例中，沟槽栅极电极TGE(特别地，栅极沟槽TCH1)从半导体衬底SUB的上侧的主表面S1穿透p型RESURF区域RSF1和n型漂移区NDR并且在与半导体衬底SUB的主表面相交(例如，垂直)的方向上延伸从而到达p型RESURF区域RSF2。
接下来，通过使用图24到31，说明制造图23中示出的本实施例中的半导体装置的方法。
参考图24，在本实施例中，n型埋置区NBL被形成在p型衬底区域SB上方，并且此外，使用其中通过外延生长形成p型衬底区域SB的半导体衬底SUB。从半导体衬底SUB的主表面S1侧，通过使用正常的离子注入技术在半导体衬底SUB内形成n型漂移区NDR。优选地，n型埋置区NBL被形成为使得浓度的峰值主要出现在距离主表面S1比n型漂移区NDR更深的区域中，并且使得在通过热处理扩散杂质离子之后与n型漂移区NDR(关于与半导体衬底SUB的主表面相交的方向)存在间隔。
参考图25，对于其中形成有n型埋置区NBL和n型漂移区NDR的半导体衬底SUB，在与图5中的处理相同的处理中形成掩模图案MSK，并且通过使用这个作为掩模形成场氧化物SPR。在形成场氧化物SPR之后，掩模图案MSK被去除。
通过参考图26，首先，通过使用正常的正常的光刻技术，掩模图案MSK被形成在半导体衬底SUB的主表面S1上方。掩模图案MSK被形成在平面图中与其中应该形成n型阱区NWL的区域交迭的区域中。随后，通过使用掩模图案MSK作为掩模，通过使用正常的离子注入技术注入p型杂质离子，并且由此，在主表面之下特别地在半导体衬底SUB的n型漂移区NDR的下侧形成p型RESURF区域RSF2。
在这时候，通过掩模图案MSK，p型RESURF区域RSF2被形成为使得在其中应该形成n型阱区NWL的区域正下方的区域(平面上与n型阱区NWL交迭的区域)具有其中不形成p型RESURF区域RSF2的区域(p型RESURF区域RSF2的切除(cutout)部分)。
此外，在这时候，p型RESURF区域RSF2可以被形成为与在n型漂移区NDR的相对下侧的区域交迭。在该情况下，例如，n型漂移区NDR被布置在p型RESURF区域RSF2的切除部分的一部分中(切除部分内的在相对上侧的区域)，并且在另一个部分(切除部分内的在相对下侧的区域)中布置其中对于半导体衬底SUB没有什么被形成的衬底区域SB。
此外，p型RESURF区域RSF2优选地被形成为使得n型埋置区NBL与其下侧的主表面侧接触(换句话说，使得p型RESURF区域RSF2与n型埋置区NBL的上侧的主表面侧接触)。在例如一次去除图26中的掩模图案MSK之后，n型埋置区NBL可以沿着半导体衬底SUB的整个主表面被形成，还包括在其中不形成p型RESURF区域RSF2的区域正下方的部分。
参考图27，通过使用正常的离子注入技术注入p型杂质离子，如例如在图6中的处理中一样。在这时候，可以使用与图26中的掩模图案MSK相同的掩模图案MSK。因此，在半导体衬底SUB内形成p型体区GBL和p型RESURF区域RSF1。可以如在图6中的处理中一样通过使用与图26中的掩模图案相同的掩模图案MSK通过相同的离子注入同时形成p型体区GBL和p型RESURF区域RSF1，或者可以如在图12和图13中的处理中一样通过使用与图26中的掩模图案相同的掩模图案MSK通过不同的离子注入分离地形成p型体区GBL和p型RESURF区域RSF1。
用于形成图26中示出的p型RESURF区域RSF2的处理和用于形成p型RESURF区域RSF1和p型体区GBL的处理的顺序不是固定的。在形成p型RESURF区域RSF1等之后，掩模图案MSK被去除。
在这时候，p型RESURF区域RSF1被形成为在平面上与其中应该形成n型阱区NWL的区域交迭的区域中具有切除部分，如在p型RESURF区域RSF2的情况下一样。
参考图28，接下来，如在图7中的处理中一样，通过多级的离子注入来形成n型阱区NWL。参考图29，执行与图8和图9中的处理相同的处理并且参考图30和图31，执行与图10和图11中的处理相同的处理。后续处理也基本上与在第一实施例中和在后续的处理中的图11中的处理中执行的(用于实现图1中的样子的)处理相同。因而，形成具有图23中示出的配置的LDMOS晶体管。
接下来，说明本实施例的作用和效果。在本实施例中，下侧RESURF区域为作为埋置在半导体衬底SUB内的区域的p型RESURF区域RSF2，并且沟槽栅极电极TGE被形成为到达p型RESURF区域RSF2内。因此，沟槽栅极电极TGE和p型RESURF区域RSF2通过介于其之间的栅极绝缘膜GI彼此电气电容耦接。换句话说，p型RESURF区域RSF2和沟槽栅极电极TGE的电位具有彼此接近的值，并且例如，在沟槽栅极电极TGE的电位为0V时，p型RESURF区域RSF2的区域的电位、特别地接近于沟槽栅极电极TGE的区域的电位被固定到0V。因此，通过控制p型RESURF区域RSF2的电位而不需要从LDMOS晶体管外部固定p型RESURF区域RSF2的电位，使得p型RESURF区域RSF2能够具有作为双RESURF区域DRR的功能，并且结果，能实现源极区SR和漏极区DR之间的高击穿电压。
此外，n型埋置区NBL被形成为与p型RESURF区域RSF2的下侧的主表面侧接触并且在其之间形成pn结，并且由此，例如使得可以将LDMOS晶体管与在半导体衬底SUB的下侧的(p型)衬底区域SB电气分隔，并且因此，可以将LDMOS晶体管应用于所谓的高侧。
此外，在本实施例中，p型RESURF区域RSF2被形成为避开n型阱区NWL正下方的区域(从而具有p型RESURF区域RSF2的切除部分)。如果与衬底区域SB中的掺杂浓度相比p型RESURF区域RSF2中的p型掺杂浓度高，p型掺杂浓度在n型阱区NWL正下方的区域中变低(与存在p型RESURF区域RSF2的情况相比)。然后，该区域与其正上方的n型阱区NWL之间的电场变弱，并且因此，该区域中的电压变低并且n型阱区NWL和在其正下方的n型埋置区NBL之间的电位差变小。因此，耗尽层变得可能在两个区域之间(在两个区域之间的衬底区域SB中)延伸，并且因此，可以设法进一步增大n型阱区NWL与在其正下方的n型埋置区NBL之间的击穿电压。
(第六实施例)
参考图32，在本实施例中，基本上与第五实施例中的图23中的LDMOS晶体管的配置相同的多个(例如，两个)配置在半导体衬底SUB内在沿着主表面的方向上并排地安置，且在其之间具有间隔。然后，在这些配置之间，元件隔离沟槽TCH2被形成作为在与主表面相交(例如，垂直)的方向上延伸的凹槽部从而从半导体衬底SUB的主表面S1穿透n型埋置区NBL。元件隔离沟槽TCH2通过例如正常的光刻技术和干法刻蚀技术来形成。元件隔离沟槽TCH2可以被用在上述实施例中的每一个(例如，第一实施例)中。
利用这种配置，每个p型RESURF区域RSF2的电位由用于多个LDMOS晶体管中的每一个的沟槽栅极电极TGE固定。此外，多个n型埋置区NBL中的每一个进入其中其电位不从外部分别地固定的浮置状态。在该状态下，如果漏极电压被施加到n型漂移区NDR，正常地，衬底区域SB被固定到0V，并且因此，布置在n型漂移区NDR与在其正下方的衬底区域SB之间的n型埋置区NBL的电位将是n型漂移区NDR的电位与衬底区域SB的电位之间的中间电位。因此，n型漂移区NDR与n型埋置区NBL之间的电位差变得小于n型漂移区NDR与衬底区域SB之间的电位差。因此，可以增大n型漂移区NDR与n型埋置区NBL之间的击穿电压为高于在例如不存在n型埋置区NBL的情况下的漂移区NDR与衬底区域SB之间的击穿电压。因此，可以进一步增大整个LDMOS晶体管的击穿电压。
(第七实施例)
参考图33，在本实施例中，在元件隔离沟槽TCH2的左侧，布置与第五实施例中的图23中和图32中相同的LDMOS晶体管。然而，在图33中的元件隔离沟槽TCH2的右侧，在低于LDMOS晶体管的电压条件之下操作的两个正常的MOS晶体管被布置为关于沿着半导体衬底SUB的主表面的方向在其之间具有间隔。这些MOS晶体管(其它晶体管)被布置为使得与LDMOS晶体管并排安置，在其之间夹有一对元件隔离沟槽TCH2，并且这两个MOS晶体管中的一个(例如，在图33中的左侧的MOS晶体管)是所谓的p沟道型晶体管并且另一个(例如，在图33中的右侧的MOS晶体管)是所谓的n沟道型晶体管。
在图33中，形成两个元件隔离沟槽TCH2。这两个之中，在图33中的左侧的元件隔离沟槽TCH2被形成以便终止LDMOS晶体管的形成区域并且在图33中的右侧的元件隔离沟槽TCH2被形成以便终止低电压MOS晶体管的形成区域。
其中形成有低电压MOS晶体管的区域被形成在与其中形成有LDMOS晶体管的半导体衬底SUB相同的半导体衬底SUB(具有衬底区域SB)中。然后，作为与其中形成有LDMOS晶体管的区域中的n型埋置区NBL相同的层，也在其中形成有低电压MOS晶体管的区域中，n型埋置区NBL被形成。
如上所述，低电压MOS晶体管通过n型埋置区NBL而在图33中的主表面S2侧与衬底区域SB电气分离，并且通过元件隔离沟槽TCH2还与LDMOS晶体管电气分离。因此，可以采取除了衬底区域SB以外的具有电位参考的电路配置。
在其中形成有低电压MOS晶体管的区域中，在半导体衬底SUB的主表面S1上，n型阱区NWL和p型阱区PWL被形成为使得关于沿着主表面S1的方向并排安置。在半导体衬底SUB的主表面S1上，多个场氧化物SPR以使得跨过n型阱区NWL与p型阱区PWL之间的边界的方式被形成为在其之间具有间隔。通过场氧化物SPR，两个低电压MOS晶体管被形成在半导体衬底SUB的主表面S1上使得彼此电气绝缘。
低电压MOS晶体管中的一个(p沟道型晶体管)被形成在n型阱区NWL中。p沟道型晶体管具有一对p型的源极/漏极区域SR/DR、n型背栅区域NBG、栅极绝缘膜GI以及栅极电极GE。n沟道型晶体管具有一对n型的源极/漏极区域SR/DR、p型背栅区域PBG、栅极绝缘膜GI以及栅极电极GE。
在p沟道型晶体管中和在n沟道型晶体管中，每一对源极/漏极区域SR/DR都被形成在半导体衬底SUB的表面上，在其之间具有距离。栅极绝缘膜GI被形成在半导体衬底SUB的表面上方，被该对源极/漏极区域SR/DR夹着。栅极电极GE被形成在栅极绝缘膜GI之上。漏极区DR中的每一个经由通孔VA耦接到公共金属布线AL。此外，在每个晶体管中，源极区SR以及背栅区域NBG和PBG经由通孔VA耦接到公共金属布线AL。
(第八实施例)
参考图34，沿着图34中的I-I线的部分是例如具有图1中的示意性截面图中示出的第一实施例中的LDMOS晶体管的配置的部分。如图34中所示出的，源极区SR、p型背栅区域PBG、和沟槽栅极电极TGE可以被形成为使得围绕漏极区DR和在其外围的n型阱区NWL，两者在平面图中被形成为直线的形状。
参考图35，沿着图35中的I-I线的部分是例如具有图1中的示意性截面图中示出的第一实施例中的LDMOS晶体管的配置的部分。如图35中所示出的，漏极区DR和其外围的n型阱区NWL可以被形成为使得围绕源极区SR、p型背栅区域PBG和沟槽栅极电极TGE，全部在平面图中被形成为直线的形状。
参考图36和图37，在图35中的形成为直线形状的沟槽栅极电极TGE的平面图中的关于延伸方向的端部处，从栅极沟槽TCH1内部溢出从而与外部相连的构成沟槽栅极电极TGE的导电膜(例如，DOPOS)可以在半导体衬底SUB的主表面S1上方被形成为图案(焊盘部PAP)。通孔VA被形成在半导体衬底SUB的主表面S1上方的层间绝缘膜II中，从而到达上述的焊盘部PAP的顶面，并且经由这个通孔VA，焊盘部PAP和例如其正上方的金属布线AL电气耦接。利用这种配置，进一步便于沟槽栅极电极TGE与外部金属布线AL之间的电气耦接。
参考图38，在图37中的配置的制造方法中，在用于形成沟槽栅极电极TGE的处理中，焊盘部PAP被形成在半导体衬底SUB的该一个主表面S1上方，从而与沟槽栅极电极TGE的在平面图中的端部相连。因此，诸如DOPOS之类的导电膜优选地被形成和回刻从而从栅极沟槽TCH1内部相连到半导体衬底SUB的主表面S1上方的区域的一部分，其是栅极沟槽TCH1的外部区域。然后，通孔VA被形成为与焊盘部PAP的顶面接触。
(第九实施例)
参考图39，在本实施例中，与第一实施例中的图1中的LDMOS晶体管相比，不同的点是，与n型漂移区NDR的主表面S2侧(下侧)接触的下侧RESURF区域是埋置的绝缘层BX。
埋置的绝缘层BX被形成为被埋置在半导体衬底SUB内，并且在其上侧(主表面S1侧)，形成半导体区(诸如n型漂移区NDR)。从此可以说在本实施例中的半导体衬底SUB是所谓的SOI(绝缘体上硅)。
埋置的绝缘层BX包括例如硅氧化物膜，并且优选地具有不小于0.1μm且不大于2μm的厚度。此外，从半导体衬底SUB的主表面S1在图39中的垂直方向上延伸的沟槽栅极电极TGE(栅极沟槽TCH1)优选地被形成为穿透n型漂移区NDR且到达埋置的绝缘层BX。
在本实施例中，埋置的绝缘层BX被布置为下侧RESURF区域，并且因此，要被形成在n型漂移区NDR内作为双RESURF区域DRR的两个耗尽层中的一个被形成在埋置的绝缘层BX与n型漂移区NDR之间。
在本实施例中，因为存在埋置的绝缘层BX，所以n型漏极区DR的外围的n型阱区NWL与在其正下方的埋置的绝缘层BX之间的电场强度被减少，并且因此，区域中的电压下降并且耗尽层变得更可能在该区域中扩展。因此，可以实现区域中的击穿电压的进一步增大。
此外，在本实施例中，通过埋置的绝缘层BX，在半导体衬底SUB的主表面S1侧(其上形成有LDMOS晶体管的侧)的区域和比埋置的绝缘层BX低的p型衬底区域SB被电气分隔。因此，可以将LDMOS晶体管应用于高侧电路。
下面描述实施例中描述的其它内容的一部分。
(1)半导体装置是具有横向绝缘栅型场效应晶体管的半导体装置。半导体装置包括具有彼此相对的一个主表面和另一个主表面的半导体衬底、布置在半导体衬底内的下侧RESURF区域、第一导电类型的第一埋置区和第二导电类型的上侧RESURF区域，该第一埋置区在半导体衬底内被形成为与下侧RESURF区域在该一个主表面一侧接触，该上侧RESURF区域在半导体衬底内被形成为与第一埋置区在该一个主表面一侧接触。该半导体衬底具有场氧化物，该场氧化物在该一个主表面上被形成为到达上侧RESURF区域。该半导体衬底包括第二导电类型体区，该第二导电类型体区在半导体衬底内被形成为与上侧RESURF区域在该一个主表面一侧接触并且邻近场氧化物。该半导体衬底具有栅极沟槽，该栅极沟槽被形成为在该一个主表面上邻近体区和上侧RESURF区域。此外，该半导体衬底包括所述栅极沟槽内形成的所述绝缘栅型场效应晶体管的栅极电极，使得经由栅极绝缘膜而与所述体区和所述上侧RESURF区域相对。所述下侧RESURF区域是第二导电类型的第二埋置区。第一导电类型的第三埋置区被形成为与第二埋置区在该另一个主表面一侧接触。半导体衬底还包括元件隔离栅极沟槽，所述元件隔离栅极沟槽被形成为从所述半导体衬底的所述一个主表面穿透所述第三埋置区。半导体衬底包括在低于绝缘栅型场效应晶体管的电压条件之下使用的另一个晶体管，其与绝缘栅型场效应晶体管并排安置，在其之间夹有元件隔离沟槽。
(2)半导体装置是具有横向绝缘栅型场效应晶体管的半导体装置。半导体装置包括具有彼此相对的一个主表面和另一个主表面的半导体衬底、布置在半导体衬底内的下侧RESURF区域、第一导电类型的第一埋置区和第二导电类型的上侧RESURF区域，该第一埋置区在半导体衬底内被形成为与下侧RESURF区域在该一个主表面一侧接触，该上侧RESURF区域在半导体衬底内被形成为与第一埋置区在该一个主表面一侧接触。该半导体衬底具有场氧化物，该场氧化物在该一个主表面上被形成为到达上侧RESURF区域。该半导体衬底包括第二导电类型体区，该第二导电类型体区在半导体衬底内被形成为与上侧RESURF区域在该一个主表面一侧接触并且邻近场氧化物。该半导体衬底具有栅极沟槽，该栅极沟槽被形成为在该一个主表面上邻近体区和上侧RESURF区域。此外，该半导体衬底包括所述栅极沟槽内形成的所述绝缘栅型场效应晶体管的栅极电极，使得经由栅极绝缘膜而与所述体区和所述上侧RESURF区域相对。在半导体衬底的该一个主表面上，源极区被形成为与体区接触并且，在栅极电极的在源极区一侧的边缘部分的顶面上形成阻挡绝缘膜。在半导体衬底的该一个主表面上，背栅杂质区被形成为与体区接触并且邻近源极区。硅化物层被形成为跨过源极区的顶面和背栅杂质区两者上方。通孔连接到硅化物层从而到达硅化物层的顶面。
(3)制造半导体装置的方法是制造具有横向绝缘栅型场效应晶体管的半导体装置的方法。首先，制备具有彼此相对的一个主表面和另一个主表面的半导体衬底。在半导体衬底内形成下侧RESURF区域和与下侧RESURF区域在该一个主表面一侧接触的第一导电类型第一埋置区。在半导体衬底的该一个主表面上，场氧化物被形成为在比第一埋置区的最低部更浅的区域中形成底部。第二导电类型的上侧RESURF区域在所述半导体衬底内被形成为与所述第一埋置区在所述一个主表面一侧接触。第二导电类型体区在半导体衬底内被形成为与上侧RESURF区域在一个主表面一侧接触并且邻近场氧化物。在半导体衬底的该一个主表面上，到达至少第一埋置区的栅极沟槽被形成为邻近体区和上侧RESURF区域。在栅极沟槽内，形成绝缘栅型场效应晶体管的栅极电极。通过使用相同的图案作为掩模引入第二导电类型杂质来形成上侧RESURF区域和体区。在用于形成栅极电极的处理中，焊盘部被形成在半导体衬底的该一个主表面上，从而与栅极电极的在平面图中的端部相连。通孔连接到焊盘部从而与焊盘部的顶面接触。
(4)制造半导体装置的方法是制造具有横向绝缘栅型场效应晶体管的半导体装置的方法。首先，制备具有彼此相对的一个主表面和另一个主表面的半导体衬底。在半导体衬底内形成下侧RESURF区域和与下侧RESURF区域在该一个主表面一侧接触的第一导电类型第一埋置区。在半导体衬底的该一个主表面上，场氧化物被形成为在比第一埋置区的最低部更浅的区域中形成底部。第二导电类型的上侧RESURF区域被形成为在所述半导体衬底内与所述第一埋置区在所述一个主表面一侧接触。第二导电类型体区在半导体衬底内被形成为与上侧RESURF区域在一个主表面一侧接触并且邻近场氧化物。在半导体衬底的该一个主表面上，到达至少第一埋置区的栅极沟槽被形成为邻近体区和上侧RESURF区域。在栅极沟槽内，形成绝缘栅型场效应晶体管的栅极电极。通过使用相同的图案作为掩模引入第二导电类型杂质来形成上侧RESURF区域和体区。所述下侧RESURF区域是第二导电类型的第二埋置区。在半导体衬底的该一个主表面上，进一步形成平面上围绕漏极区和漏极电极的阱区。上侧RESURF区域和第二埋置区被形成为在平面上交迭所述阱区的区域中具有切除部。第一导电类型的第三埋置区被形成为与第二埋置区的另一个主表面侧接触。
如上，基于实施例具体地说明了由本发明的发明人做出的发明，但是本发明不限于上述的实施例并且不用说在不偏离它的要旨的范围中能有各种变型。

Claims (20)

1.一种半导体装置，具有横向绝缘栅型场效应晶体管，所述半导体装置包括：
半导体衬底，具有彼此相对的一个主表面与另一个主表面；
布置在所述半导体衬底内的下侧RESURF区域；
第一导电类型的第一埋置区，被形成为在所述半导体衬底内与所述下侧RESURF区域在所述一个主表面一侧接触；以及
第二导电类型的上侧RESURF区域，被形成为在所述半导体衬底内与所述第一埋置区在所述一个主表面一侧接触，
其中所述半导体衬底具有场氧化物，所述场氧化物在所述一个主表面上被形成为到达所述上侧RESURF区域，以及
所述半导体衬底包括第二导电类型的体区，所述体区被形成为与所述上侧RESURF区域在所述一个主表面一侧接触并且邻近所述场氧化物，以及
其中所述半导体衬底具有栅极沟槽，所述栅极沟槽被形成为在所述一个主表面上邻近所述上侧RESURF区域和所述体区，以及
所述半导体衬底还包括所述绝缘栅型场效应晶体管的栅极电极，所述栅极电极在所述栅极沟槽内形成为经由栅极绝缘膜而与所述体区和所述上侧RESURF区域相对。
2.根据权利要求1所述的半导体装置，
其中如果将所述第一埋置区中的第一导电类型掺杂浓度设为Nd(cm-3)且将所述第一埋置区的深度设为dn(cm)，4×1012≤Nd×dn≤8×1012成立，以及
其中如果将所述上侧RESURF区域中的第二导电类型掺杂浓度设为Na1(cm-3)并且将所述上侧RESURF区域的深度设为dp1(cm)，2×1012≤Na1×dp1≤4×1012成立。
3.根据权利要求1所述的半导体装置，
其中源极区在所述半导体衬底的所述一个主表面上被形成，从而与所述体区接触，以及
其中阻挡绝缘膜被形成在所述栅极电极的所述源极区一侧的边缘部分的顶面上。
4.根据权利要求1所述的半导体装置，
其中所述栅极沟槽的边缘部分被变圆以使得所述栅极电极的宽度朝向所述一个主表面一侧变得更大。
5.根据权利要求1所述的半导体装置，
其中所述栅极电极具有其中所述栅极电极从所述栅极沟槽内部分地搭在所述一个主表面上方的形状，以及
其中所述栅极电极的位于所述一个主表面上方的一部分具有比所述栅极电极的位于所述栅极沟槽内的一部分的宽度大的宽度。
6.根据权利要求1所述的半导体装置，
其中所述下侧RESURF区域是埋置的绝缘层。
7.根据权利要求1所述的半导体装置，
其中所述下侧RESURF区域是第二导电类型的第二埋置区。
8.根据权利要求7所述的半导体装置，
其中所述栅极沟槽被形成为到达作为第二埋置区的所述下侧RESURF区域。
9.根据权利要求7所述的半导体装置，
其中第一导电类型的第三埋置区被形成为与第二埋置区的所述另一个主表面接触。
10.根据权利要求9所述的半导体装置，还包括元件隔离栅极沟槽，所述元件隔离栅极沟槽被形成为从所述半导体衬底的所述一个主表面穿透所述第三埋置区。
11.根据权利要求7所述的半导体装置，
其中漏极区以及平面上围绕所述漏极区的阱区被形成在所述半导体衬底的所述一个主表面上，以及
其中第二埋置区被形成为避开在所述阱区正下方的区域。
12.根据权利要求11所述的半导体装置，
其中所述阱区被形成为穿透所述上侧RESURF区域以到达第一埋置区内并且在比最接近所述第一埋置区的所述另一个主表面的区域更浅的区域中具有底部。
13.根据权利要求7所述的半导体装置，
其中如果将所述第一埋置区中的第一导电类型掺杂浓度设为Nd(cm-3)且将所述第一埋置区的深度设为dn(cm)，4×1012≤Nd×dn≤8×1012成立，
其中如果将所述上侧RESURF区域中的第二导电类型掺杂浓度设为Na1(cm-3)并且将所述上侧RESURF区域的深度设为dp1(cm)，2×1012≤Na1×dp1≤4×1012成立，以及
其中如果将所述下侧RESURF区域中的第二导电类型掺杂浓度设为Na2(cm-3)并且将所述下侧RESURF区域的深度设为dp2(cm)，2×1012≤Na2×dp2≤4×1012成立。
14.根据权利要求7所述的半导体装置，包括在所述半导体衬底的所述一个主表面上使得与所述栅极电极的在平面图中的端部相连的焊盘部，
其中通孔连接到所述焊盘部以使得到达所述焊盘部的顶面。
15.一种制造具有横向绝缘栅型场效应晶体管的半导体装置的方法，包括以下步骤：
制备半导体衬底，所述半导体衬底具有彼此相对的一个主表面与另一个主表面；
在所述半导体衬底内形成下侧RESURF区域和第一导电类型的第一埋置区，所述第一埋置区与所述下侧RESURF区域在所述一个主表面一侧接触；
在所述半导体衬底的所述一个主表面上形成场氧化物，使得在比第一埋置区的最低部分更浅的区域中形成底部；
在所述半导体衬底内将第二导电类型的上侧RESURF区域形成为与所述第一埋置区在所述一个主表面一侧接触；
在所述半导体衬底内将第二导电类型的体区形成为与所述上侧RESURF区域在所述一个主表面一侧接触并且邻近所述场氧化物；
在所述半导体衬底的所述一个主表面上将至少到达所述第一埋置区的栅极沟槽形成为邻近所述上侧RESURF区域和所述体区；以及
在所述栅极沟槽内形成所述绝缘栅型场效应晶体管的栅极电极，
其中在形成所述上侧RESURF区域的步骤中以及在形成所述体区的步骤中，相同的图案被用作掩模并且第二导电类型杂质被引入。
16.根据权利要求15所述的形成半导体装置的方法，
其中通过同一个离子注入同时形成所述上侧RESURF区域和所述体区。
17.根据权利要求15所述的形成半导体装置的方法，
其中通过彼此不同的离子注入分离地形成所述上侧RESURF区域和所述体区。
18.根据权利要求15所述的形成半导体装置的方法，
其中在形成所述栅极沟槽的步骤中，执行刻蚀使得所述栅极沟槽的宽度朝向所述一个主表面变得更大并且所述栅极沟槽的边缘部分被变圆。
19.根据权利要求15所述的形成半导体装置的方法，
其中形成所述栅极电极的步骤包括如下步骤：
在所述一个主表面上方形成导电膜使得至少填充所述栅极沟槽中的一部分；以及
通过具有比所述栅极沟槽的宽度大的宽度的抗蚀剂图案使所述导电膜图案化以使得具有其中所述导电膜从所述栅极沟槽内部部分地搭在所述一个主表面上方的形状。
20.根据权利要求15所述的形成半导体装置的方法，
其中所述下侧RESURF区域是第二导电类型的第二埋置区，
其中所述方法还包括在所述半导体衬底的所述一个主表面上形成漏极区以及平面上围绕所述漏极区的阱区的步骤，以及
其中所述上侧RESURF区域和第二埋置区被形成为在平面上交迭所述阱区的区域中具有切除部。
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