JP2015141925A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2015141925A
JP2015141925A JP2014012301A JP2014012301A JP2015141925A JP 2015141925 A JP2015141925 A JP 2015141925A JP 2014012301 A JP2014012301 A JP 2014012301A JP 2014012301 A JP2014012301 A JP 2014012301A JP 2015141925 A JP2015141925 A JP 2015141925A
Authority
JP
Japan
Prior art keywords
region
main surface
type
semiconductor substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014012301A
Other languages
English (en)
Other versions
JP6340200B2 (ja
JP2015141925A5 (ja
Inventor
浩介 吉田
Kosuke Yoshida
浩介 吉田
新田　哲也
Tetsuya Nitta
哲也 新田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2014012301A priority Critical patent/JP6340200B2/ja
Priority to US14/605,027 priority patent/US9356135B2/en
Priority to CN201510039267.6A priority patent/CN104810365B/zh
Publication of JP2015141925A publication Critical patent/JP2015141925A/ja
Publication of JP2015141925A5 publication Critical patent/JP2015141925A5/ja
Application granted granted Critical
Publication of JP6340200B2 publication Critical patent/JP6340200B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors

Abstract

【課題】ダブルリサーフ構造の寸法の変化を抑制することにより、耐圧の減少を抑制することが可能な半導体装置およびその製造方法を提供する。【解決手段】半導体装置において、上側リサーフ領域ＲＳＦ１は半導体基板ＳＵＢ内であって第１埋め込み領域ＮＤＲの一方の主表面Ｓ１側に接するように形成されている。半導体基板ＳＵＢは、一方の主表面Ｓ１において、上側リサーフ領域ＲＳＦ１に達するように形成された分離絶縁膜ＳＰＲを有している。半導体基板ＳＵＢ内であって上側リサーフ領域ＲＳＦ１の一方の主表面Ｓ１側に接し、かつ分離絶縁膜ＳＰＲと隣接するように形成された第２導電型のボディ領域ＧＢＬを備えている。【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、特に、いわゆるダブルリサーフ構造を有する半導体装置およびその製造方法に関する。
高耐圧ＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）の検討において、たとえば特開平１１−２７４４９３号公報（特許文献１）に示すような縦型チャネルトレンチゲート構造を有する横型ＭＯＳトランジスタと、いわゆるダブルリサーフ（REduced SURFace）構造とを組み合わせた構成が、整合性が高いことが判明した。つまりトレンチゲートによる縦方向チャネルを有することでトランジスタ全体の占める面積を縮小することができるためトランジスタの微細化を促進できる。またダブルリサーフ構造が空乏化しやすいことを利用した耐圧向上を利用して、ダブルリサーフ構造を構成するドリフト領域の不純物濃度を向上させ、トランジスタのオン抵抗の低減を実現できる。
特開平１１−２７４４９３号公報
一般にダブルリサーフ構造の寸法はトランジスタの耐圧に比例するため、トランジスタはその全体の寸法を縮小しつつも、トランジスタ全体の寸法に対するダブルリサーフ構造の寸法の割合が高くなるように設計されることが好ましい。
また上記のトランジスタ構造においては、閾値電圧を制御するためにソース領域の近傍にボディ領域と呼ばれる不純物領域が形成される。このボディ領域とダブルリサーフ構造を構成する一方のリサーフ層とが同一の層として半導体基板の主表面に沿うように並べば、たとえばボディ領域の不純物がダブルリサーフ構造の領域に拡散することにより、ダブルリサーフ構造の寸法が変化（減少）し、トランジスタの耐圧が減少する可能性がある。
さらに上記のボディ領域とダブルリサーフ構造の一方のリサーフ層とを別個のマスクを用いて別工程として形成すれば、工程の効率が低下する。このような問題に対する対策は上記の特許文献１には開示も示唆もされておらず、そもそも特許文献１にはダブルリサーフ構造が開示されていない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態に係る半導体装置において、上側リサーフ領域は半導体基板内であって第１埋め込み領域の一方の主表面側に接するように形成されている。半導体基板は、一方の主表面において、上側リサーフ領域に達するように形成された分離絶縁膜を有している。半導体基板内において上側リサーフ領域の一方の主表面側に接し、かつ分離絶縁膜と隣接するように第２導電型のボディ領域が形成されている。
一実施の形態に係る半導体装置の製造方法においては、半導体基板内に第１埋め込み領域の一方の主表面側に接するように第２導電型の上側リサーフ領域が形成される。半導体基板内において上側リサーフ領域の一方の主表面側に接し、かつ分離絶縁膜と隣接するように第２導電型のボディ領域が形成される。上側リサーフ領域とボディ領域とは同一のパターンをマスクとして第２導電型の不純物を導入することにより形成される。
一実施の形態の半導体装置によれば、上側リサーフ領域の半導体基板の一方の主表面側に接するようにボディ領域が形成されている。ボディ領域は分離絶縁膜と隣接するため、ボディ領域の主表面方向への拡散により上側リサーフ領域の寸法が変化する可能性が排除できる。このため上側リサーフ領域と下側リサーフ領域とにより形成されるダブルリサーフ構造の寸法の変化が抑制され、安定した耐圧を有する半導体装置を提供することができる。
一実施の形態の製造方法によれば、上側リサーフ領域とボディ領域とが同一のパターンをマスクとして形成されるため、工程の効率を改善することができる。
実施の形態１における半導体装置の構成を概略的に示す断面図である。 ｐ型ボディ領域とｐ型リサーフ領域とが同時に形成された場合における、図１中の点線Ａで囲んだ領域の拡大図および当該領域内のＡ−Ａ線に沿う部分のｐ型不純物濃度分布を示すグラフ（Ａ）と、図１中の点線Ｂで囲んだ領域の拡大図および当該領域内のＢ−Ｂ線に沿う部分のｐ型不純物濃度分布を示すグラフ（Ｂ）とである。 ｐ型ボディ領域とｐ型リサーフ領域とが別々に形成された場合における、図１中の点線Ａで囲んだ領域の拡大図および当該領域内のＡ−Ａ線に沿う部分のｐ型不純物濃度分布を示すグラフ（Ａ）と、図１中の点線Ｂで囲んだ領域の拡大図および当該領域内のＢ−Ｂ線に沿う部分のｐ型不純物濃度分布を示すグラフ（Ｂ）とである。 実施の形態１に係る半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第５工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第６工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第７工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第８工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第９工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の変形例の第１工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の変形例の第２工程を示す概略断面図である。 比較例における半導体装置の構成を概略的に示す断面図である。 実施の形態２における半導体装置の第１例の構成を概略的に示す断面図である。 実施の形態２に係る半導体装置の第２例の構成を概略的に示す断面図である。 実施の形態２の第２例に係る半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態３に係る半導体装置の構成を概略的に示す断面図である。 実施の形態３に係る半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態４に係る半導体装置の構成を概略的に示す断面図である。 実施の形態４に係る半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態４に係る半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態５に係る半導体装置の構成を概略的に示す断面図である。 実施の形態５に係る半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態５に係る半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態５に係る半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態５に係る半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態５に係る半導体装置の製造方法の第５工程を示す概略断面図である。 実施の形態５に係る半導体装置の製造方法の第６工程を示す概略断面図である。 実施の形態５に係る半導体装置の製造方法の第７工程を示す概略断面図である。 実施の形態５に係る半導体装置の製造方法の第８工程を示す概略断面図である。 実施の形態６に係る半導体装置の構成を概略的に示す断面図である。 実施の形態７に係る半導体装置の構成を概略的に示す断面図である。 図１の半導体装置の平面視における構成の第１例を概略的に示す平面図である。 図１の半導体装置の平面視における構成の第２例を概略的に示す平面図である。 図１の半導体装置の平面視における構成の第３例であり、実施の形態８に係る半導体装置の構成を概略的に示す平面図である。 図３６のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う、実施の形態８に係る半導体装置の構成を概略的に示す断面図である。 実施の形態８に係る半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態９に係る半導体装置の構成を概略的に示す断面図である。
以下、本実施の形態について図に基づいて説明する。
（実施の形態１）
まず図１を用いて本実施の形態の半導体装置の構成について説明する。
図１を参照して、本実施の形態の半導体装置はたとえばＬＤＭＯＳトランジスタ（横型の絶縁ゲート型電界効果トランジスタ）を有している。この半導体装置は、半導体基板ＳＵＢと、ｎ型ドリフト領域ＮＤＲ（第１埋め込み領域）と、ｐ型リサーフ領域ＲＳＦ１（上側リサーフ領域）と、分離絶縁膜ＳＰＲと、ｐ型ボディ領域ＧＢＬ（ボディ領域）と、トレンチゲート電極ＴＧＥ（ゲート電極）とを主に有している。
半導体基板ＳＵＢはたとえばｐ型不純物を含むシリコンからなる基板領域ＳＢにより形成されており、互いに対向する一方の主表面（図１の上側の主表面Ｓ１）および他方の主表面（図１の下側の主表面Ｓ２）を有している。図１においては、半導体基板ＳＵＢ内の主表面Ｓ２側に配置された基板領域ＳＢは、下側リサーフ領域として配置されている。
半導体基板ＳＵＢ内であって下側リサーフ領域としての基板領域ＳＢの主表面Ｓ１側に接するように、ｎ型（第１導電型）の不純物を含むドリフト領域ＮＤＲが形成されている。ｎ型ドリフト領域ＮＤＲはたとえば半導体基板ＳＵＢの主表面Ｓ１から主表面Ｓ２に向かう方向の深さが２μｍ程度の領域にまで形成されることが好ましい。ｎ型ドリフト領域ＮＤＲは半導体基板ＳＵＢの主表面に沿う方向に関して、トレンチゲート電極ＴＧＥが形成される領域を除く半導体基板ＳＵＢ内のたとえばほぼ全領域に延びるように形成されている。
ｐ型リサーフ領域ＲＳＦ１は、ｎ型ドリフト領域ＮＤＲの主表面Ｓ１側に接するように形成された、ｐ型（第２導電型）の不純物を含む上側リサーフ領域である。ｐ型リサーフ領域ＲＳＦ１は半導体基板ＳＵＢの主表面に沿う方向に関して、トレンチゲート電極ＴＧＥおよび後述するｎ型ウェル領域ＮＷＬが形成される領域を除く半導体基板ＳＵＢ内のたとえばほぼ全領域に延びるように形成されている。
半導体基板ＳＵＢの主表面Ｓ１の一部には、ｐ型リサーフ領域ＲＳＦ１に達するように凹部ＣＣＶが形成されており、分離絶縁膜ＳＰＲは、凹部ＣＣＶ内を埋め込むシリコン酸化膜などの絶縁膜により形成されている。
半導体基板ＳＵＢ内において、半導体基板ＳＵＢの主表面に沿う方向に関して凹部ＣＣＶおよび分離絶縁膜ＳＰＲに隣接する領域には、ｐ型リサーフ領域ＲＳＦ１の主表面Ｓ１側に接するように、ｐ型の不純物を含むボディ領域ＧＢＬが形成されている。より具体的には、ｐ型リサーフ領域ＲＳＦ１のうち分離絶縁膜ＳＰＲの真下に配置されないｐ型リサーフ領域ＲＳＦ１の上面に接するように、ｐ型リサーフ領域ＲＳＦ１の主表面Ｓ１側にはｐ型ボディ領域ＧＢＬが形成されている。
半導体基板ＳＵＢの主表面Ｓ１のうち、ｐ型ボディ領域ＧＢＬおよびｐ型リサーフ領域ＲＳＦ１に隣接する領域には、ゲートトレンチＴＣＨ１が形成されている。ゲートトレンチＴＣＨ１は、ｐ型ボディ領域ＧＢＬおよびｐ型リサーフ領域ＲＳＦ１に隣接する領域を貫通し、少なくともｎ型ドリフト領域ＮＤＲに達するように、主表面Ｓ１に交差する（たとえば垂直な）方向に延びている。
ゲートトレンチＴＣＨ１の底側壁には、たとえばシリコン酸化膜からなるゲート絶縁膜ＧＩが形成されている。ゲートトレンチＴＣＨ１内には、ゲート絶縁膜ＧＩの上面に接するように、トレンチゲート電極ＴＧＥが形成されている。トレンチゲート電極ＴＧＥは、ゲート絶縁膜ＧＩを介在して、ｐ型ボディ領域ＧＢＬおよびｐ型リサーフ領域ＲＳＦ１と対向するように配置されている。トレンチゲート電極ＴＧＥは主表面Ｓ１から、ｐ型ボディ領域ＧＢＬおよびｐ型リサーフ領域ＲＳＦ１に隣接する領域を貫通し、少なくともｎ型ドリフト領域ＮＤＲに達するように形成されるが、ここではトレンチゲート電極ＴＧＥはｎ型ドリフト領域ＮＤＲを貫通して基板領域ＳＢに達するように形成される。
その他、本実施の形態の半導体装置は、たとえばｐ型ボディ領域ＧＢＬの主表面Ｓ１側に接するように、半導体基板ＳＵＢの主表面Ｓ１に、たとえばｎ型のソース領域ＳＲと、ｐ型のバックゲート領域ＰＢＧとが主表面に沿う方向に並ぶように形成されている。ソース領域ＳＲはバックゲート領域ＰＢＧよりもトレンチゲート電極ＴＧＥに近い側（図１の左側）に配置されることが好ましい。またソース領域ＳＲとバックゲート領域ＰＢＧとは互いに接していてもよい。したがって図１の上下方向に関して、ソース領域ＳＲおよびバックゲート領域ＰＢＧと、ｐ型リサーフ領域ＲＳＦ１とに挟まれるように、ｐ型ボディ領域ＧＢＬが形成されている。
上記のｎ型のソース領域ＳＲおよびｐ型ボディ領域ＧＢＬなどと主表面に沿う方向に関して間隔をあけて、半導体基板ＳＵＢの主表面Ｓ１にはドレイン領域ＤＲが形成されている。ソース領域ＳＲとドレイン領域ＤＲとの間の領域では分離絶縁膜ＳＰＲが主表面Ｓ１の方向に沿って延びている。ソース領域ＳＲ、ドレイン領域ＤＲおよびｐ型バックゲート領域ＰＢＧは、ｎ型ドリフト領域ＮＤＲ（ｎ-領域）およびｐ型リサーフ領域ＲＳＦ１（ｐ-領域）などよりもｎ型またはｐ型の不純物濃度が高い（ｎ+領域／ｐ+領域）ことが好ましい。
ドレイン領域ＤＲの真下には、平面的に（平面視において）ドレイン領域ＤＲを囲むように、半導体基板ＳＵＢ内にｎ型ウェル領域ＮＷＬ（ウェル領域）が形成されている。なお図１においてはｎ型ウェル領域ＮＷＬはドレイン領域ＤＲの真下から下方向に延び、下方にて主表面に沿う方向に広がる形状を有しているが、これに限らずたとえば主表面Ｓ１のおいてドレイン領域ＤＲを囲むようにｎ型ウェル領域ＮＷＬが形成されてもよい。ｎ型ウェル領域ＮＷＬはｎ型ドリフト領域ＮＤＲよりｎ型の不純物濃度が高い領域（ｎ領域）であることが好ましい。
ｎ型ウェル領域ＮＷＬはｐ型リサーフ領域ＲＳＦ１よりも主表面Ｓ２側のｎ型ドリフト領域ＮＤＲに達することにより、ｎ型ドリフト領域ＮＤＲと電気的に接続され、ｎ型ドリフト領域ＮＤＲを流れる電流がドレイン領域ＤＲまで流れることを可能とする。ただしｎ型ウェル領域ＮＷＬは、ｎ型ドリフト領域ＮＤＲの最下部すなわちｎ型ドリフト領域ＮＤＲのうち主表面Ｓ２に最も近い領域よりも浅い（主表面Ｓ１側の）領域に底部を有するように形成されることが好ましい。具体的には、ｎ型ウェル領域ＮＷＬの深さは１μｍ程度でｎ型不純物濃度は８×１０16ｃｍ-3以上２×１０17ｃｍ-3以下であることが好ましい。
半導体基板ＳＵＢの主表面Ｓ１（トレンチゲート電極ＴＧＥ、ゲート絶縁膜ＧＩ、ソース領域ＳＲ、ｐ型バックゲート領域ＰＢＧ、分離絶縁膜ＳＰＲおよびドレイン領域ＤＲ）を覆うように、層間絶縁膜ＩＩが形成されている。層間絶縁膜ＩＩはたとえばシリコン酸化膜よりなっている。層間絶縁膜ＩＩ上に、パターニングされた金属配線ＡＬが形成されている。この金属配線ＡＬは、層間絶縁膜ＩＩに形成されたビアＶＡと呼ばれる導電層を通じて、半導体基板ＳＵＢの主表面Ｓ１のトレンチゲート電極ＴＧＥ、ソース領域ＳＲ、ｐ型バックゲート領域ＰＢＧおよびドレイン領域ＤＲに電気的に接続されている。
以上のような構成のＬＤＭＯＳトランジスタは、その駆動時には、ソース領域ＳＲの真下のｐ型ボディ領域ＧＢＬとさらにその真下のｐ型リサーフ領域ＲＳＦ１とが、これらの領域に隣接するトレンチゲート電極ＴＧＥに印加される電圧により電界効果を起こして導電型が反転し、ｎ型のチャネルを形成する。これによりソース領域ＳＲからドレイン領域ＤＲまで、ｐ型ボディ領域ＧＢＬ、ｐ型リサーフ領域ＲＳＦ１およびｎ型ドリフト領域ＮＤＲを経由する電流の通路が形成される。
上記電流が流れるｎ型ドリフト領域ＮＤＲは、その下側（主表面Ｓ２側）がｐ型の基板領域ＳＢに接しており、その上側（主表面Ｓ１側）がｐ型リサーフ領域ＲＳＦ１に接している。すなわちｎ型ドリフト領域ＮＤＲと、その上下側双方からｎ型ドリフト領域ＮＤＲを挟むように接合された基板領域ＳＢおよびｐ型リサーフ領域ＲＳＦ１とにより、２つのｐｎ接合を有するいわゆるダブルリサーフ構造が形成されている。これによりｎ型ドリフト領域ＮＤＲは、その耐圧保持時に、基板領域ＳＢとのｐｎ接合部およびｐ型リサーフ領域ＲＳＦ１とのｐｎ接合部の双方に空乏層が形成されることから、通常の（たとえば単一のｐｎ接合のみ有する）ドリフト領域よりも空乏化が促進され、ソース領域ＳＲとドレイン領域ＤＲとの間の耐圧が向上する。また当該ｎ型ドリフト領域ＮＤＲは容易に空乏化されるため、通常のドリフト領域よりもｎ型不純物濃度を高くすることによりオン抵抗を低減することができる。
ｎ型ドリフト領域ＮＤＲが上下側双方からｐ型領域に挟まれダブルリサーフ構造を構成するダブルリサーフ領域ＤＲＲの、半導体基板ＳＵＢの主表面に沿う方向の寸法に比例して、ソース領域ＳＲとドレイン領域ＤＲとの間の耐圧を高くすることができる。
次に本実施の形態の各領域の深さ方向の寸法と不純物濃度との関係について説明する。
本実施の形態においては、ｎ型ドリフト領域ＮＤＲにおけるｎ型の不純物濃度をＮｄ（ｃｍ-3）、ｎ型ドリフト領域ＮＤＲの深さをｄｎ（ｃｍ）とすれば
４×１０12≦Ｎｄ×ｄｎ≦８×１０12の関係が成り立つ。
またｐ型リサーフ領域ＲＳＦ１におけるｐ型の不純物濃度をＮａ１（ｃｍ-3）、ｐ型リサーフ領域ＲＳＦ１の深さをｄｐ１（ｃｍ）とすれば、
２×１０12≦Ｎａ１×ｄｐ１≦４×１０12の関係が成り立つ。これは、ダブルリサーフ領域ＤＲＲの耐圧を適正値とする上で好ましい条件である。
次に図２および図３を参照しながら、ｐ型ボディ領域ＧＢＬおよびｐ型リサーフ領域ＲＳＦ１の不純物濃度分布について説明する。
図２（Ａ）、（Ｂ）を参照して、本実施の形態においては、ｐ型ボディ領域ＧＢＬはｐ型リサーフ領域ＲＳＦ１の上面に接するように形成されているが、これらは互いに同じイオン注入により同時に（１回のイオン注入により）形成されてもよい。
ｐ型リサーフ領域ＲＳＦ１の上面上には、分離絶縁膜ＳＰＲとｐ型ボディ領域ＧＢＬとが並ぶように形成されている。この場合、図２（Ａ）中のＡ−Ａ線に沿う部分、すなわちｐ型リサーフ領域ＲＳＦ１とｐ型ボディ領域ＧＢＬとが互いに接する領域におけるｐ型不純物濃度分布は、ｐ型リサーフ領域ＲＳＦ１とその真上のｐ型ボディ領域ＧＢＬの境界において連続となる。そして基本的に主表面Ｓ１に対して深い領域ほど不純物濃度は低くなる。一方、図２（Ｂ）中のＢ−Ｂ線に沿う部分、すなわちｐ型リサーフ領域ＲＳＦ１と分離絶縁膜ＳＰＲとが互いに接する領域におけるｐ型リサーフ領域ＲＳＦ１のｐ型不純物濃度分布は、同じ深さで比較すれば、ｐ型ボディ領域ＧＢＬと接する領域におけるｐ型リサーフ領域ＲＳＦ１のｐ型不純物濃度分布と基本的に同様となる。しかし分離絶縁膜ＳＰＲ下のｐ型リサーフ領域ＲＳＦ１はｐ型ボディ領域ＧＢＬ下のｐ型リサーフ領域ＲＳＦ１よりも濃度が低くなる場合もある。
図２の場合においては、Ａ−Ａ線に沿う部分におけるｐ型リサーフ領域ＲＳＦ１とｐ型ボディ領域ＧＢＬとの境界は、分離絶縁膜ＳＰＲの底面と同じ深さの位置と定義する。
図３（Ａ）、（Ｂ）を参照して、本実施の形態においては、ｐ型ボディ領域ＧＢＬとｐ型リサーフ領域ＲＳＦ１とは互いに異なるイオン注入により別々に（２回のイオン注入により）形成されてもよい。この場合、図３（Ａ）に示すｐ型ボディ領域ＧＢＬを形成するためのイオン注入の濃度分布のグラフと、ｐ型リサーフ領域ＲＳＦ１を形成するためのイオン注入の濃度分布のグラフとの交点に相当する位置を、Ａ−Ａ線に沿う部分におけるｐ型リサーフ領域ＲＳＦ１とｐ型ボディ領域ＧＢＬとの境界と定義する。この場合通常は図３に示すように、当該境界は分離絶縁膜ＳＰＲの底面よりやや浅い領域に形成される。
このようにイオン注入の方法によって、ｐ型リサーフ領域ＲＳＦ１とｐ型ボディ領域ＧＢＬとの境界の位置が多少変化するが、本実施の形態においては以降、各図において図２のように分離絶縁膜ＳＰＲの底面に境界が現れるものとして図示している。
次に、図４〜１４を用いて、図１に示す本実施の形態の半導体装置の製造方法を説明する。
図４を参照して、まず互いに対向する一方の主表面Ｓ１および他方の主表面Ｓ２を有する、シリコンからなる半導体基板ＳＵＢが準備される。ここではｐ型不純物を含む基板領域ＳＢからなる半導体基板ＳＵＢが準備される。
次に、半導体基板ＳＵＢの主表面Ｓ１側から、通常のイオン注入技術を用いて半導体基板ＳＵＢ内にｎ型ドリフト領域ＮＤＲが形成される。具体的には、たとえば主表面Ｓ１からの深さが１μｍ以上２μｍ以下の範囲を狙うように（この範囲に概ね濃度のピークが現れるように）リンの不純物イオンが半導体基板ＳＵＢ内に注入される。その後、たとえば１２００℃程度に加熱され５時間程度の熱処理がなされることにより、主表面Ｓ１からの深さが２μｍ程度の範囲内にｎ型不純物であるリンの不純物イオンを含むｎ型ドリフト領域ＮＤＲが形成される。
なお図４においては半導体基板ＳＵＢの主表面Ｓ１から深さ２μｍ程度の範囲内の全領域にｎ型ドリフト領域ＮＤＲが形成されているが、ｎ型ドリフト領域ＮＤＲは主表面Ｓ１から所望の深さだけ離れた領域のみに、半導体基板ＳＵＢの内部に埋め込まれるように形成されてもよい。
これにより、ｎ型ドリフト領域ＮＤＲの主表面Ｓ２側の基板領域ＳＢは、ｎ型ドリフト領域ＮＤＲの下側に接する、ｎ型ドリフト領域ＮＤＲの下側リサーフ領域として形成され、逆にいえば、基板領域ＳＢの主表面Ｓ１側に接するようにｎ型ドリフト領域ＮＤＲが形成される。
図５を参照して、通常の写真製版技術およびエッチング技術により、半導体基板ＳＵＢの主表面Ｓ１上に、たとえばシリコン窒化膜からなるマスクパターンＭＳＫが形成される。次にこのマスクパターンＭＳＫをマスクとして、通常の写真製版技術およびエッチング技術により、半導体基板ＳＵＢの主表面Ｓ１に凹部ＣＣＶが形成される。凹部ＣＣＶは、特にｎ型ドリフト領域ＮＤＲが主表面Ｓ１から深さ方向に形成された場合には、主表面Ｓ１に形成されたｎ型ドリフト領域ＮＤＲの一部を除去するように形成されるが、その底部がｎ型ドリフト領域ＮＤＲの最下部よりも浅い領域に形成される。すなわち凹部ＣＣＶが形成された領域においても、凹部ＣＣＶの真下にｎ型ドリフト領域ＮＤＲが形成されている。
次に、凹部ＣＣＶ内を埋めるように主表面Ｓ１上にたとえばシリコン酸化膜がたとえば通常のＣＶＤ（Chemical Vapor Deposition）法により形成される。その後主表面Ｓ１上のシリコン酸化膜がたとえばＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法により上面が平坦となるように研磨され、たとえば凹部ＣＣＶの外側にはみ出た余分なシリコン酸化膜は除去される。これにより凹部ＣＣＶ内には分離絶縁膜ＳＰＲが形成される。分離絶縁膜ＳＰＲの形成後、マスクパターンＭＳＫは除去される。
なお分離絶縁膜ＳＰＲは、上記の方法の代わりに、たとえばいわゆるＬＯＣＯＳ（LOCal Oxidation of Silicon）法を用いて形成されてもよい。この場合は、たとえば主表面Ｓ１上にたとえば形成された図５のマスクパターンＭＳＫを用いて、通常の熱酸化処理法により形成されたシリコン酸化膜のパターンが再度酸化されることにより成長して厚みが増すことにより、分離絶縁膜ＳＰＲが形成される。この場合においても分離絶縁膜ＳＰＲは、基本的に図１と同様に、あたかも凹部ＣＣＶ内に絶縁膜が充填されたような態様を呈する。
図６を参照して、次に通常の写真製版技術およびエッチング技術により、ｐ型リサーフ領域ＲＳＦ１が形成されるべき領域に開口を有するように、たとえばシリコン窒化膜からなるマスクパターンＭＳＫが形成される。次にこのマスクパターンＭＳＫをマスクとして、通常のイオン注入技術を用いてｐ型の不純物イオンが注入されることにより、半導体基板ＳＵＢ内にｐ型リサーフ領域ＲＳＦ１およびｐ型ボディ領域ＧＢＬが形成される。なお図中の下向きの矢印はイオン注入技術による不純物イオンの注入を意味している。ｐ型リサーフ領域ＲＳＦ１などの形成後、マスクパターンＭＳＫは除去される。
ここでは上記の図２（Ａ）、（Ｂ）に示すように、ｐ型リサーフ領域ＲＳＦ１とｐ型ボディ領域ＧＢＬとは同じマスクパターンＭＳＫを用いて、互いに同じイオン注入により同時に形成される。すなわち主表面Ｓ１に沿う方向に関して図６の左側の領域（ｐ型ボディ領域ＧＢＬが形成されるべき領域）に概ね濃度のピークが出現するように、かつ主表面Ｓ１に垂直な深さ方向に関しても概ねｐ型ボディ領域ＧＢＬが形成されるべき領域に濃度のピークが現れるように（図２（Ａ）参照）、ｐ型リサーフ領域ＲＳＦ１とｐ型ボディ領域ＧＢＬとが形成される。この処理により、ｐ型リサーフ領域ＲＳＦ１はｎ型ドリフト領域ＮＤＲの主表面Ｓ１側に接するように図の左右方向に延在するように形成される。
ｐ型リサーフ領域ＲＳＦ１と、その主表面Ｓ１側に接するように形成されるｐ型ボディ領域ＧＢＬとの境界は分離絶縁膜ＳＰＲの底面の位置であり、ｐ型リサーフ領域ＲＳＦ１はその真上に分離絶縁膜ＳＰＲが形成される領域とその真上にｐ型ボディ領域ＧＢＬが形成される領域とを有するように形成される。基本的に分離絶縁膜ＳＰＲの真下のｐ型リサーフ領域ＲＳＦ１とｐ型ボディ領域ＧＢＬの真下のｐ型リサーフ領域ＲＳＦ１とは同じ深さであれば同様の不純物濃度を有する。しかし分離絶縁膜ＳＰＲの真下のｐ型リサーフ領域ＲＳＦ１は、イオン注入時に障害となる分離絶縁膜ＳＰＲを透過したｐ型の不純物イオンにより形成されるため、ｐ型ボディ領域ＧＢＬの真下に形成されたｐ型リサーフ領域ＲＳＦ１に比べてｐ型の不純物濃度が低くなる場合もある。
図７を参照して、通常の写真製版技術により、ｎ型ウェル領域ＮＷＬを形成すべき領域に開口を有するマスクパターンＭＳＫが形成される。次に通常のイオン注入技術によりｎ型の不純物イオン（たとえばリン）が注入されることで、ｎ型ウェル領域ＮＷＬが形成される。ｎ型ウェル領域ＮＷＬの形成後、マスクパターンＭＳＫは除去される。ｎ型ウェル領域ＮＷＬは多段イオン注入により形成されることが好ましい。
図８を参照して、次に通常の写真製版技術およびエッチング技術により、ゲートトレンチＴＣＨ１が形成される。ここではｐ型ボディ領域ＧＢＬおよびｐ型リサーフ領域ＲＳＦ１の双方に隣接するように、主表面Ｓ１から深さ方向に延びるゲートトレンチＴＣＨ１が形成される。このゲートトレンチＴＣＨ１は、少なくともｎ型ドリフト領域ＮＤＲに達するように形成され、図８においてはｎ型ドリフト領域ＮＤＲを貫通してその下の基板領域ＳＢに達するように形成される。
図９を参照して、次に熱酸化処理法等により、ゲートトレンチＴＣＨ１の底側壁にシリコン酸化膜が形成される。この状態でゲートトレンチＴＣＨ１内を埋め込むように、たとえば導電性不純物を含む多結晶シリコン膜（ＤＯＰＯＳ：DOped POly Silicon）等が、通常のＣＶＤ法により形成される。その後、上記のシリコン酸化膜および多結晶シリコン膜等がエッチバックされることにより、図９に示す態様のゲート絶縁膜ＧＩおよびトレンチゲート電極ＴＧＥが形成される。トレンチゲート電極ＴＧＥは、ＬＤＭＯＳトランジスタのゲート電極として形成される。
図１０を参照して、通常の写真製版技術およびイオン注入技術を用いて、半導体基板ＳＵＢの主表面Ｓ１のうち、ｐ型ボディ領域ＧＢＬの真上にはｎ型不純物イオンの注入によるソース領域ＳＲとｐ型不純物イオンの注入によるｐ型バックゲート領域ＰＢＧとが形成される。また同様に、半導体基板ＳＵＢの主表面Ｓ１のうち、ｎ型ウェル領域ＮＷＬの真上にはｎ型不純物イオンの注入によるドレイン領域ＤＲが形成される。
図１１を参照して、半導体基板ＳＵＢの主表面Ｓ１上に、たとえばＣＶＤ法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩが形成され、その後、当該層間絶縁膜ＩＩがＣＭＰにより上面が平坦となるように研磨される。さらに通常の写真製版技術およびエッチング技術により、トレンチゲート電極ＴＧＥ、ソース領域ＳＲ、ｐ型バックゲート領域ＰＢＧおよびドレイン領域ＤＲのそれぞれに達するように層間絶縁膜ＩＩにビアホールが形成される。ビアホールの内部にたとえばタングステンよりなる導電膜がたとえばＣＶＤ法により形成され、層間絶縁膜ＩＩ上のタングステンの薄膜はＣＭＰにより除去される。
図１を参照して、この後、層間絶縁膜ＩＩ上にはたとえばアルミニウムからなる薄膜が、たとえばスパッタリングにより形成される。そして通常の写真製版技術およびエッチング技術により、たとえばアルミニウムからなる金属配線ＡＬが形成される。これにより図１に示す構成のＬＤＭＯＳトランジスタが形成される。
なおアルミニウムの金属配線ＡＬは、ソース領域ＳＲとドレイン領域ＤＲとの間のダブルリサーフ領域ＤＲＲと平面的に重なる領域を避けるように形成されることが好ましい。
以上の製造方法においては、ｐ型リサーフ領域ＲＳＦ１とｐ型ボディ領域ＧＢＬとは互いに同じイオン注入により形成されるが、これらは別々のイオン注入により形成されてもよい。図１２を参照して、図６に示すマスクパターンＭＳＫと同様のマスクパターンＭＳＫが形成された状態で、深さ方向に関して図３（Ａ）に示すピークの位置に概ね濃度のピークが現れるようにｐ型の不純物イオンがイオン注入されることにより、ｐ型リサーフ領域ＲＳＦ１が形成される。
図１３を参照して、次に上記ｐ型リサーフ領域ＲＳＦ１のイオン注入に用いたマスクパターンＭＳＫと同じマスクパターンＭＳＫを用いて、深さ方向に関して図３（Ａ）に示すピークの位置に概ね濃度のピークが現れるようにｐ型の不純物イオンがイオン注入されることにより、ｐ型ボディ領域ＧＢＬが形成される。以降は図７〜図１１、図１と同様の処理がなされ、図１に示す構成のＬＤＭＯＳトランジスタが形成される。
次に、図１４の比較例を参照しながら、本実施の形態の作用効果を説明する。
図１４を参照して、第１に、比較例のＬＤＭＯＳトランジスタは、ｎ型ドリフト領域ＮＤＲの上面上に接するｐ型リサーフ領域ＲＳＦ１と、ｐ型ボディ領域ＧＢＬと同様に駆動時に電界効果により導電型が反転するチャネル領域として機能するｐ型ウェル領域ＰＷＬとが同一の層として、半導体基板ＳＵＢの主表面に沿う方向に関して並ぶように（互いに隣接するように）配置されている。この場合はｐ型リサーフ領域ＲＳＦ１とｐ型ウェル領域ＰＷＬとの濃度プロファイルはまったく異なるため、ｐ型リサーフ領域ＲＳＦ１とｐ型ウェル領域ＰＷＬとを同時に同一のマスクパターンを用いて形成することはできず、別個のマスクパターンを用いて別々に（２回のイオン注入により）形成される必要がある。このため工程の効率が低下する上に、製造コストが高騰する可能性がある。別々の工程により形成されるため、図１４においてはｐ型リサーフ領域ＲＳＦ１上に（イオン注入時に不純物イオンが透過する）分離絶縁膜ＳＰＲが形成される必要はない。
しかし本実施の形態においては、ｐ型リサーフ領域ＲＳＦ１の一部の領域の主表面Ｓ１側に重畳するようにｐ型ボディ領域ＧＢＬが形成されており、両者は主表面Ｓ１に沿う方向に並ぶように形成されてはいない。このため両者を同一のマスクを用いて同時に形成することが可能となり、工程の効率が向上する上に、製造コストを低減することができる。
第２に、図１４においてはｐ型ウェル領域ＰＷＬを構成する不純物イオンが主表面方向に拡散することにより、ｐ型ウェル領域ＰＷＬがこれに隣り合うｐ型リサーフ領域ＲＳＦ１の方に進入し、ダブルリサーフ領域ＤＲＲの主表面方向の寸法が短くなる可能性がある。
しかし本実施の形態においては、ｐ型リサーフ領域ＲＳＦ１の上にｐ型ボディ領域ＧＢＬが形成され、しかも主表面方向に関してはｐ型ボディ領域ＧＢＬに隣接するように分離絶縁膜ＳＰＲが形成される。このためｐ型ボディ領域ＧＢＬが主表面方向に拡散してｐ型リサーフ領域ＲＳＦ１の寸法を変更する不具合の発生が抑制される。したがってダブルリサーフ領域ＤＲＲの主表面方向の寸法は、ソース領域ＳＲとドレイン領域ＤＲとの間の分離絶縁膜ＳＰＲの端部に律速され、これに対して意図せず短くなるなどの不具合が抑制される。
第３に、図１４においてはドレイン領域ＤＲのｎ型不純物の濃度が高くまた比較的深く（ｎ型ドリフト領域ＮＤＲの最下部まで）形成されている。このため、ドレイン領域ＤＲと基板領域ＳＢとの間の電界強度が高くなり、両者の接合部に空乏層が発生しにくくなり、両者の接合部の耐圧が低下する。すなわち図１４のＬＤＭＯＳトランジスタにおいては、本来ダブルリサーフ領域ＤＲＲの主表面方向の寸法に律速されるべき、ソース領域ＳＲとドレイン領域ＤＲとの間の耐圧が、ドレイン領域ＤＲの最下部の耐圧に律速される。言い換えれば図１４の構成においてドレイン領域ＤＲを深く形成すれば、ＬＤＭＯＳトランジスタのドレイン耐圧の上限はダブルリサーフ領域ＤＲＲの主表面Ｓ１に沿う方向の寸法に律速せず、むしろドレイン領域ＤＲ（不純物領域）の最下部における耐圧に律速する。このためダブルリサーフ領域ＤＲＲの寸法にかかわらず、当該トランジスタの耐圧が低下する可能性がある。
しかし本実施の形態においては、ドレイン領域ＤＲに連なるｎ型ウェル領域ＮＷＬの最下部がｎ型ドリフト領域ＮＤＲよりも浅く形成されているため、ｎ型不純物濃度の高いドレイン領域ＤＲおよびｎ型ウェル領域ＮＷＬと、ｐ型の基板領域ＳＢとの間の距離が図１４よりも長くなる。このためｎ型ウェル領域ＮＷＬと基板領域ＳＢとの間の領域の電界強度が低くなり、両者の接合部に空乏層が発生しやすくなり、両者の接合部の耐圧が上昇する。また本来のダブルリサーフ領域ＤＲＲの主表面方向の寸法に応じてソース領域ＳＲとドレイン領域ＤＲとの間の耐圧を制御することができる。したがって上記のようにｐ型リサーフ領域ＲＳＦ１の主表面方向の寸法を確保することにより、ＬＤＭＯＳトランジスタの耐圧を上昇させることができる。具体的には、ダブルリサーフ領域ＤＲＲの耐圧は１５Ｖ／μｍ以上であることが好ましい。
（実施の形態２）
図１５を参照して、本実施の形態の第１例のＬＤＭＯＳトランジスタは基本的に実施の形態１の図１のＬＤＭＯＳトランジスタと同様の構成を有しているが、ソース領域ＳＲ、ｐ型バックゲート領域ＰＢＧおよびドレイン領域ＤＲの最上部に、シリコンが金属材料と反応された領域としてシリサイド層ＳＣが形成されている。特にソース領域ＳＲとｐ型バックゲート領域ＰＢＧとは主表面方向に関して互いに接するように隣り合っているが、シリサイド層ＳＣはこれらの各領域ＳＲ、ＰＢＧの双方の上面を跨ぐように形成されている。そしてこれらの各領域ＳＲ、ＰＢＧ上のシリサイド層ＳＣの上面に達するようにビアＶＡが接続されている。このビアＶＡはソース領域ＳＲとｐ型バックゲート領域ＰＢＧとの双方が共有している。
なお、これ以外の図１５の構成は、実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない（このことは以下の各実施の形態において同じである）。
このような構成にすれば、１つのビアＶＡが複数の導電性不純物領域と電気的に接続することを可能とするため、装置全体の構成を簡略化することができる。
図１６を参照して、本実施の形態の第２例のＬＤＭＯＳトランジスタは図１５の第１例のＬＤＭＯＳトランジスタと同様の構成を有しているが、トレンチゲート電極ＴＧＥの特にソース領域ＳＲ側（図１６の右側）の縁部の上面にブロック絶縁膜ＯＸが形成されている点において図１５の第１例と異なっている。このようにすれば、ソース領域ＳＲおよびｐ型バックゲート領域ＰＢＧ上のシリサイド層ＳＣと、トレンチゲート電極ＴＧＥとのショートを抑制することができる。
図１７を参照して、図１６の構成の製造方法においては、上記のブロック絶縁膜ＯＸは、たとえばトレンチゲート電極ＴＧＥおよびシリサイド層ＳＣが形成された後に、トレンチゲート電極ＴＧＥ上に開口を有するマスクパターンを形成し、当該マスクパターンを用いてトレンチゲート電極ＴＧＥの上（特にそのソース領域ＳＲ側の縁部）に熱酸化処理法等によりシリコン酸化膜を形成することにより形成される。なおこれ以外の実施の形態２の製造方法は、実施の形態１の製造方法と同様であるためその説明は繰り返さない（このことは以下の各実施の形態において同じである）。
（実施の形態３）
図１８を参照して、本実施の形態のＬＤＭＯＳトランジスタは、基本的に実施の形態１の図１のＬＤＭＯＳトランジスタと同様の構成を有しているが、トレンチゲート電極ＴＧＥの幅が、主表面Ｓ１側に向かうほど広くなるようにゲートトレンチＴＣＨ１の縁部が丸くなっており、主表面Ｓ１に向けてその幅が広くなっている。なおここで幅とは主表面に沿う方向の寸法を意味する。
図１９を参照して、このようなゲートトレンチＴＣＨ１は、たとえば図８のゲートトレンチＴＣＨ１を形成する工程において、形成されるゲートトレンチＴＣＨ１が、主表面Ｓ１と交差する縁部において、その形状が丸くなりかつ主表面Ｓ１に向かうほどその幅が広くなるようにエッチングされる。なおエッチングの代わりに酸化により上記と同様の処理がなされてもよい。
このようにすれば、形成されるトレンチゲート電極ＴＧＥが、ソース領域ＳＲ側の縁部において電界集中を起こす不具合の発生を抑制することができる。
（実施の形態４）
図２０を参照して、本実施の形態においては、ゲートトレンチＴＣＨ１内に充填されるＤＯＰＯＳなどにより形成されるトレンチゲート電極ＴＧＥが、ゲートトレンチＴＣＨ１内から半導体基板ＳＵＢの主表面Ｓ１の上側に部分的に乗り上げる形状を有している。具体的にはトレンチゲート電極ＴＧＥが、たとえばソース領域ＳＲの一部の領域の真上にまで連なるように延びており、これにより主表面Ｓ１上に位置するトレンチゲート電極ＴＧＥの部分が、ゲートトレンチＴＣＨ１内に位置するトレンチゲート電極ＴＧＥの部分に比べて幅が広くなっている。
図２１を参照して、本実施の形態の製造方法においては、ソース領域ＳＲ、ｐ型バックゲート領域ＰＢＧ、ドレイン領域ＤＲが形成され（それらの真上にシリサイド層ＳＣが形成され）た後、ゲートトレンチＴＣＨ１が形成され、ゲートトレンチＴＣＨ１の内側壁から半導体基板ＳＵＢの主表面Ｓ１上にまで連なるように熱酸化処理法により絶縁膜ＧＩが形成され、その絶縁膜ＧＩ上にゲートトレンチＴＣＨ１内を充填するようにＤＯＰＯＳ膜などが形成される。
その後、ゲートトレンチＴＣＨ１の真上には、ゲートトレンチＴＣＨ１の幅よりも広い幅を有し、その端部がたとえばソース領域ＳＲの一部の領域の真上に存在するように、ゲートトレンチＴＣＨ１内およびその外側の一部の領域を覆うフォトレジストパターンＰＨＲ（レジストパターン）が形成される。
図２２を参照して、図２１の広い開口を有するレジストパターンＰＨＲを用いて、フォトレジストパターンＰＨＲに覆われない領域のＤＯＰＯＳ膜および絶縁膜ＧＩが除去され、ゲートトレンチＴＣＨ１内からその周囲のソース領域ＳＲなどの一部の領域の上に乗り上げるように、ゲート絶縁膜ＧＩおよびトレンチゲート電極ＴＧＥが形成される。
本実施の形態においては、トレンチゲート電極ＴＧＥの平面視における面積をゲートトレンチＴＣＨ１よりも大きくすることができる。このため後工程においてトレンチゲート電極ＴＧＥに達するビアＶＡを形成する際に、ビアＶＡの形成される位置のマージンを拡張することができ、たとえ位置調整の精度が低くても、確実にトレンチゲート電極ＴＧＥに導通可能なビアＶＡを形成することができる。
（実施の形態５）
図２３を参照して、本実施の形態のＬＤＭＯＳトランジスタは、基本的に実施の形態１の図１のＬＤＭＯＳトランジスタと同様の構成を有しているが、ｎ型ドリフト領域ＮＤＲの主表面Ｓ２側（下側）に接する下側リサーフ領域がｐ型リサーフ領域ＲＳＦ２（第２埋め込み領域）である点において、半導体基板ＳＵＢの基板領域ＳＢを下側リサーフ領域とする実施の形態１と異なっている。
ｐ型リサーフ領域ＲＳＦ２は、半導体基板ＳＵＢ内に埋め込まれるように形成されたｐ型不純物領域であり、半導体基板ＳＵＢの主表面に沿う方向に延在している。ｎ型ドリフト領域ＮＤＲはその上面に接するｐ型リサーフ領域ＲＳＦ１とその下面に接するｐ型リサーフ領域ＲＳＦ２とに挟まれることにより、ダブルリサーフ領域ＤＲＲを形成している。ただしｐ型リサーフ領域ＲＳＦ２は、ｎ型ウェル領域ＮＷＬ（およびドレイン領域ＤＲ）の真下の領域を避けるように形成されている。
ｐ型リサーフ領域ＲＳＦ２は基板領域ＳＢに比べてｐ型不純物の濃度が高いことが好ましい。具体的には、本実施の形態においては、ｎ型ドリフト領域ＮＤＲにおけるｎ型の不純物濃度をＮｄ（ｃｍ-3）、ｎ型ドリフト領域ＮＤＲの深さをｄｎ（ｃｍ）とすれば、
４×１０12≦Ｎｄ×ｄｎ≦８×１０12の関係が成り立つ。
またｐ型リサーフ領域ＲＳＦ１におけるｐ型の不純物濃度をＮａ１（ｃｍ-3）、ｐ型リサーフ領域ＲＳＦ１の深さをｄｐ１（ｃｍ）とすれば、
２×１０12≦Ｎａ１×ｄｐ１≦４×１０12の関係が成り立つ。
またｐ型リサーフ領域ＲＳＦ２におけるｐ型の不純物濃度をＮａ２（ｃｍ-3）、ｐ型リサーフ領域ＲＳＦ２の深さをｄｐ２（ｃｍ）とすれば、
２×１０12≦Ｎａ２×ｄｐ２≦４×１０12の関係が成り立つ。これは、ダブルリサーフ領域ＤＲＲの耐圧を適正値とする上で好ましい条件である。
ｐ型リサーフ領域ＲＳＦ２の下側（主表面Ｓ２側）に接するように、ｎ型埋め込み領域ＮＢＬ（第３埋め込み領域）が形成されている。ｎ型埋め込み領域ＮＢＬは、半導体基板ＳＵＢ内に埋め込まれるように形成されたｎ型不純物領域であり、半導体基板ＳＵＢの主表面に沿う方向に延在している。ｎ型埋め込み領域ＮＢＬ（ｎ領域）はｎ型ドリフト領域ＮＤＲ（ｎ-領域）に比べてｎ型不純物の濃度が高いことが好ましい。
本実施の形態においては、トレンチゲート電極ＴＧＥ（特にゲートトレンチＴＣＨ１）は、半導体基板ＳＵＢの上側の主表面Ｓ１から、ｐ型リサーフ領域ＲＳＦ１およびｎ型ドリフト領域ＮＤＲを貫通して、ｐ型リサーフ領域ＲＳＦ２に達するように、半導体基板ＳＵＢの主表面に交差（たとえば直交）する方向に延びている。
次に図２４〜３１を用いて、図２３に示す本実施の形態の半導体装置の製造方法を説明する。
図２４を参照して、本実施の形態では、ｐ型の基板領域ＳＢ上にｎ型埋め込み領域ＮＢＬを形成し、さらにエピタキシャル成長によりｐ型の基板領域ＳＢが形成された半導体基板ＳＵＢが用いられる。半導体基板ＳＵＢの主表面Ｓ１側から、通常のイオン注入技術を用いて半導体基板ＳＵＢ内にｎ型ドリフト領域ＮＤＲが形成される。ｎ型埋め込み領域ＮＢＬはｎ型ドリフト領域ＮＤＲよりも主表面Ｓ１から深い領域に概ね濃度のピークが現れ、かつ熱処理による不純物イオンの拡散後にｎ型ドリフト領域ＮＤＲとの間に（半導体基板ＳＵＢの主表面に交差する方向に関して）互いに間隔を有するように形成されることが好ましい。
図２５を参照して、ｎ型ドリフト領域ＮＤＲおよびｎ型埋め込み領域ＮＢＬが形成された半導体基板ＳＵＢに対して、図５の工程と同様にマスクパターンＭＳＫが形成され、これをマスクとして分離絶縁膜ＳＰＲが形成される。分離絶縁膜ＳＰＲの形成後、マスクパターンＭＳＫは除去される。
図２６を参照して、まず通常の写真製版技術により、半導体基板ＳＵＢの主表面Ｓ１上にマスクパターンＭＳＫが形成される。このマスクパターンＭＳＫは、ｎ型ウェル領域ＮＷＬを形成すべき領域と平面視において重なる領域に形成される。次にこのマスクパターンＭＳＫをマスクとして、通常のイオン注入技術を用いてｐ型の不純物イオンが注入されることにより、半導体基板ＳＵＢの特にｎ型ドリフト領域ＮＤＲの下側の主表面の下に、ｐ型リサーフ領域ＲＳＦ２が形成される。
このとき、マスクパターンＭＳＫにより、ｎ型ウェル領域ＮＷＬを形成すべき領域の真下の領域（ｎ型ウェル領域ＮＷＬと平面的に重なる領域）にはｐ型リサーフ領域ＲＳＦ２の形成されない領域（ｐ型リサーフ領域ＲＳＦ２の切欠き部）を有するように、ｐ型リサーフ領域ＲＳＦ２が形成される。
またこのとき、ｎ型ドリフト領域ＮＤＲの比較的下側の領域と重なるようにｐ型リサーフ領域ＲＳＦ２が形成されてもよい。この場合、たとえばｐ型リサーフ領域ＲＳＦ２の切欠き部は、その一部（当該切欠き部内の比較的上側の領域）にｎ型ドリフト領域ＮＤＲが配置され、他の一部（当該切欠き部内の比較的下側の領域）には半導体基板ＳＵＢに対して何も形成されない基板領域ＳＢが配置される。
さらにｐ型リサーフ領域ＲＳＦ２は、その下側の主表面側に接するようにｎ型埋め込み領域ＮＢＬが形成されるように（言い換えればｎ型埋め込み領域ＮＢＬの上側の主表面側に接するように）形成されることが好ましい。このｎ型埋め込み領域ＮＢＬは、たとえばいったん図２６のマスクパターンＭＳＫを除去したうえで、ｐ型リサーフ領域ＲＳＦ２が形成されない領域の真下も含めて、半導体基板ＳＵＢの主表面に沿う全体に形成されてもよい。
図２７を参照して、たとえば図６の工程と同様に通常のイオン注入技術を用いてｐ型の不純物イオンが注入される。このとき図２６のマスクパターンＭＳＫと同一のマスクパターンＭＳＫが用いられてもよい。これにより、半導体基板ＳＵＢ内にｐ型リサーフ領域ＲＳＦ１およびｐ型ボディ領域ＧＢＬが形成される。図６の工程と同様にｐ型リサーフ領域ＲＳＦ１とｐ型ボディ領域ＧＢＬとは図２６と同一のマスクパターンＭＳＫを用いて互いに同じイオン注入により同時に形成されてもよいし、図１２〜図１３の工程と同様にｐ型リサーフ領域ＲＳＦ１とｐ型ボディ領域ＧＢＬとは図２６と同一のマスクパターンＭＳＫを用いて互いに異なるイオン注入により別々に形成されてもよい。
なお図２６に示すｐ型リサーフ領域ＲＳＦ２を形成する工程と、図２７に示すｐ型リサーフ領域ＲＳＦ１およびｐ型ボディ領域ＧＢＬを形成する工程との順序は任意である。ｐ型リサーフ領域ＲＳＦ１などの形成後、マスクパターンＭＳＫは除去される。
このときｐ型リサーフ領域ＲＳＦ１は、ｐ型リサーフ領域ＲＳＦ２と同様に、ｎ型ウェル領域ＮＷＬを形成すべき領域と平面的に重なる領域に切欠き部を有するように形成される。
図２８を参照して、次に図７の工程と同様に多段イオン注入によりｎ型ウェル領域ＮＷＬが形成される。図２９を参照して、図８および図９と同様の処理がなされ、図３０〜図３１を参照して、図１０〜図１１と同様の処理がなされる。これ以降の処理についても、基本的に実施の形態１の図１１の工程以降に（図１の態様とするために）なされる処理と同様である。これにより図２３に示す構成のＬＤＭＯＳトランジスタが形成される。
次に、本実施の形態の作用効果を説明する。
本実施の形態においては下側リサーフ領域が半導体基板ＳＵＢ内への埋め込み領域としてのｐ型リサーフ領域ＲＳＦ２であり、トレンチゲート電極ＴＧＥを形成するためのがｐ型リサーフ領域ＲＳＦ２内に達するように形成されている。このためトレンチゲート電極ＴＧＥとｐ型リサーフ領域ＲＳＦ２とがこれらの間に介在するゲート絶縁膜ＧＩにより、互いに電気的に容量結合される。すなわちトレンチゲート電極ＴＧＥとｐ型リサーフ領域ＲＳＦ２との電位は互いに近い値となり、たとえばトレンチゲート電極ＴＧＥの電位が０Ｖのときにはｐ型リサーフ領域ＲＳＦ２の特にトレンチゲート電極ＴＧＥに近い領域はその電位が０Ｖに固定される。よって、ＬＤＭＯＳトランジスタの外部からｐ型リサーフ領域ＲＳＦ２の電位を固定することなく、ｐ型リサーフ領域ＲＳＦ２の電位を制御してダブルリサーフ領域ＤＲＲとしての機能を持たせることが可能となり、結果的にソース領域ＳＲとドレイン領域ＤＲとの間の高耐圧を実現することが可能となる。
またｐ型リサーフ領域ＲＳＦ２の下側の主表面側に接するようにｎ型埋め込み領域ＮＢＬが形成され、両者の間にｐｎ接合が形成されることにより、たとえばＬＤＭＯＳトランジスタと半導体基板ＳＵＢの下側の（ｐ型の）基板領域ＳＢとを電気的に分離することが可能となり、ＬＤＭＯＳトランジスタをいわゆるハイサイド側に適用することが可能となる。
さらに、本実施の形態においてはｐ型リサーフ領域ＲＳＦ２が、ｎ型ウェル領域ＮＷＬの真下の領域を避けて（ｐ型リサーフ領域ＲＳＦ２の切欠き部を有するように）形成されている。ｐ型リサーフ領域ＲＳＦ２が基板領域ＳＢに比べてｐ型不純物の濃度が高ければ、ｎ型ウェル領域ＮＷＬの真下の領域において（ｐ型リサーフ領域ＲＳＦ２が存在する場合に比べて）ｐ型不純物濃度が低くなる。するとその真上のｎ型ウェル領域ＮＷＬとの間の電界が弱くなるため、当該領域における電圧が低くなり、ｎ型ウェル領域ＮＷＬとその真下のｎ型埋め込み領域ＮＢＬとの電位差が小さくなる。これにより両領域間に（両領域の間の基板領域ＳＢとの）空乏層が延びやすくなるため、ｎ型ウェル領域ＮＷＬとその真下のｎ型埋め込み領域ＮＢＬとの間でより高耐圧化を図ることができる。
（実施の形態６）
図３２を参照して、本実施の形態においては、基本的に実施の形態５の図２３のＬＤＭＯＳトランジスタと同様の構成が半導体基板ＳＵＢ内にその主表面に沿う方向に、互いに間隔をあけて複数（たとえば２つ）並んでいる。そしてこれらの間には、半導体基板ＳＵＢの主表面Ｓ１からｎ型埋め込み領域ＮＢＬを貫通するように、主表面に交差（たとえば直交）する方向に延在する溝部としての素子分離用トレンチＴＣＨ２が形成されている。素子分離用トレンチＴＣＨ２はたとえば通常の写真製版技術およびドライエッチング技術により形成される。なおこの素子分離用トレンチＴＣＨ２は上記の各実施の形態（たとえば実施の形態１）において用いられてもよい。
このようにすれば、複数のＬＤＭＯＳトランジスタのそれぞれに対して個別にｐ型リサーフ領域ＲＳＦ２がトレンチゲート電極ＴＧＥにより電位固定される。また複数のｎ型埋め込み領域ＮＢＬのそれぞれが個別に外部からの電位固定を受けないフローティング状態となる。この状態でｎ型ドリフト領域ＮＤＲにドレイン電圧が印加されれば、通常は基板領域ＳＢは０Ｖに固定されているため、ｎ型ドリフト領域ＮＤＲとその真下の基板領域ＳＢとの間に配置されるｎ型埋め込み領域ＮＢＬにはｎ型ドリフト領域ＮＤＲと基板領域ＳＢとの中間の電位となる。これによりｎ型ドリフト領域ＮＤＲとｎ型埋め込み領域ＮＢＬとの間の電位差は、ｎ型ドリフト領域ＮＤＲと基板領域ＳＢとの間の電位差よりも小さくなる。したがって、ｎ型ドリフト領域ＮＤＲとｎ型埋め込み領域ＮＢＬとの間の耐圧は、たとえばｎ型埋め込み領域ＮＢＬが存在しない場合のドリフト領域ＮＤＲと基板領域ＳＢとの間の耐圧よりも向上させることができる。このことにより、ＬＤＭＯＳトランジスタ全体の耐圧をより上昇させることができる。
（実施の形態７）
図３３を参照して、本実施の形態においては、素子分離用トレンチＴＣＨ２の左側には図３２および実施の形態５の図２３と同様のと同様のＬＤＭＯＳトランジスタが配置されている。しかし図３３の素子分離用トレンチＴＣＨ２の右側には、ＬＤＭＯＳトランジスタよりも低電圧条件下にて駆動する通常のＭＯＳトランジスタが２つ、半導体基板ＳＵＢの主表面に沿う方向に関して互いに間隔をあけて配置されている。これらのＭＯＳトランジスタ（他のトランジスタ）は、１対の素子分離用トレンチＴＣＨ２を挟んで、ＬＤＭＯＳトランジスタと並ぶように配置されており、２つのＭＯＳトランジスタのうちの一方（たとえば図の左側のＭＯＳトランジスタ）はいわゆるｐチャネル型トランジスタであり、他方（たとえば図の右側のＭＯＳトランジスタ）はいわゆるｎチャネル型トランジスタである。
なお図３３においては素子分離用トレンチＴＣＨ２が２本形成されている。このうち図の左側の素子分離用トレンチＴＣＨ２はＬＤＭＯＳトランジスタの形成領域を終端するために形成されており、図の右側の素子分離用トレンチＴＣＨ２は低電圧ＭＯＳトランジスタの形成領域を終端するために形成されている。
低電圧ＭＯＳトランジスタの形成される領域は、ＬＤＭＯＳトランジスタの形成される半導体基板ＳＵＢと同一の（基板領域ＳＢを有する）半導体基板ＳＵＢに形成されている。そしてＬＤＭＯＳトランジスタが形成される領域のｎ型埋め込み領域ＮＢＬと同一の層として、低電圧ＭＯＳトランジスタの形成される領域にもｎ型埋め込み領域ＮＢＬが形成されている。
このように低電圧ＭＯＳトランジスタはｎ型埋め込み領域ＮＢＬにより図の主表面Ｓ２側の基板領域ＳＢから電気的に分離されており、かつ素子分離用トレンチＴＣＨ２によりＬＤＭＯＳトランジスタとも電気的に分離されている。このため基板領域ＳＢとは別の電位基準の回路構成をとることができる。
低電圧ＭＯＳトランジスタの形成される領域においては、半導体基板ＳＵＢの主表面Ｓ１にｎ型ウェル領域ＮＷＬとｐ型ウェル領域ＰＷＬとが主表面Ｓ１に沿う方向に関して互いに並ぶように形成されている。半導体基板ＳＵＢの主表面Ｓ１には、ｎ型ウェル領域ＮＷＬとｐ型ウェル領域ＰＷＬとの境界を跨ぐように、互いに間隔をあけて複数の分離絶縁膜ＳＰＲが形成されている。この分離絶縁膜ＳＰＲにより、２つの低電圧ＭＯＳトランジスタは互いに電気的に絶縁するように、半導体基板ＳＵＢの主表面Ｓ１に形成されている。
それぞれの低電圧ＭＯＳトランジスタのうち一方（ｐチャネル型トランジスタ）は、ｎ型ウェル領域ＮＷＬに形成されている。ｐチャネル型トランジスタは、ｐ型の１対のソース／ドレイン領域ＳＲ／ＤＲと、ｎ型バックゲート領域ＮＢＧと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。ｎチャネル型トランジスタは、ｎ型の１対のソース／ドレイン領域ＳＲ／ＤＲと、ｐ型バックゲート領域ＰＢＧと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。
ｐチャネル型およびｎチャネル型トランジスタはいずれも、１対のソース／ドレイン領域ＳＲ／ＤＲの各々は半導体基板ＳＵＢの表面に互いに距離を隔てて形成されている。ゲート絶縁膜ＧＩは１対のソース／ドレイン領域ＳＲ／ＤＲに挟まれる半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥはゲート絶縁膜ＧＩ上に形成されている。それぞれのドレイン領域ＤＲは、ビアＶＡを介して、共通の金属配線ＡＬに接続されている。またそれぞれのトランジスタにおいてソース領域ＳＲとバックゲート領域ＮＢＧ，ＰＢＧとは、ビアＶＡを介して共通の金属配線ＡＬに接続されている。
（実施の形態８）
図３４を参照して、図中のＩ−Ｉ線に沿う部分はたとえば図１の概略断面図に示す実施の形態１のＬＤＭＯＳトランジスタの構成を有する部分である。図３４に示すように、平面視において直線状に形成されたドレイン領域ＤＲおよびその周囲のｎ型ウェル領域ＮＷＬを取り囲むようにソース領域ＳＲ、ｐ型バックゲート領域ＰＢＧおよびトレンチゲート電極ＴＧＥが形成されてもよい。
図３５を参照して、図中のＩ−Ｉ線に沿う部分はたとえば図１の概略断面図に示す実施の形態１のＬＤＭＯＳトランジスタの構成を有する部分である。図３５に示すように、平面視において直線状に形成されたソース領域ＳＲ、ｐ型バックゲート領域ＰＢＧおよびトレンチゲート電極ＴＧＥを取り囲むようにドレイン領域ＤＲおよびその周囲のｎ型ウェル領域ＮＷＬが形成されてもよい。
図３６および図３７を参照して、図３５の直線上に形成されたトレンチゲート電極ＴＧＥの、平面視における延在方向に関する端部において、トレンチゲート電極ＴＧＥを構成する導電膜（たとえばＤＯＰＯＳ）がゲートトレンチＴＣＨ１内から外部に連なるように溢れたものが、半導体基板ＳＵＢの主表面Ｓ１上にパターン（パッド部ＰＡＰ）として形成されてもよい。上記のパッド部ＰＡＰの上面に達するように、半導体基板ＳＵＢの主表面Ｓ１上の層間絶縁膜ＩＩにはビアＶＡが形成されており、このビアＶＡを介して、パッド部ＰＡＰとたとえばその真上の金属配線ＡＬとが電気的に接続されている。このようにすれば、トレンチゲート電極ＴＧＥと外部の金属配線ＡＬとの電気的な接続がより容易になる。
図３８を参照して、図３７の構成の製造方法としては、トレンチゲート電極ＴＧＥを形成する工程においてトレンチゲート電極ＴＧＥの平面視における端部と連なるように、半導体基板ＳＵＢの一方の主表面Ｓ１上にパッド部ＰＡＰが形成される。そのためにはゲートトレンチＴＣＨ１内からその外部領域である、半導体基板ＳＵＢの主表面Ｓ１上の一部の領域にまで連なるように、たとえばＤＯＰＯＳなどの導電膜が形成されエッチバックされることが好ましい。そしてそのパッド部ＰＡＰの上面に接するようにビアＶＡが形成される。
（実施の形態９）
図３９を参照して、この実施の形態においては実施の形態１の図１のＬＤＭＯＳトランジスタに対して、ｎ型ドリフト領域ＮＤＲの主表面Ｓ２側（下側）に接する下側リサーフ領域が埋め込み絶縁層ＢＸとなっている点において異なっている。
埋め込み絶縁層ＢＸは半導体基板ＳＵＢ内に埋め込まれるように形成されており、その上側（主表面Ｓ１側）にはｎ型ドリフト領域ＮＤＲなどの半導体領域が形成されている。このことから本実施の形態の半導体基板ＳＵＢはいわゆるＳＯＩ（Silicon On Insulator）であるといえる。
なお埋め込み絶縁層ＢＸはたとえばシリコン酸化膜によりなり、その厚みが０．１μｍ以上２μｍ以下であることが好ましい。また半導体基板ＳＵＢの主表面Ｓ１から図の上下方向に延びるトレンチゲート電極ＴＧＥ（ゲートトレンチＴＣＨ１）は、ｎ型ドリフト領域ＮＤＲを貫通して埋め込み絶縁層ＢＸに達するように形成されることが好ましい。
本実施の形態においては埋め込み絶縁層ＢＸが下側リサーフ領域として配置されるため、ダブルリサーフ領域ＤＲＲとしてのｎ型ドリフト領域ＮＤＲ内に形成される２つの空乏層のうちの１つは、埋め込み絶縁層ＢＸとｎ型ドリフト領域ＮＤＲとの間で形成される。
本実施の形態においては、埋め込み絶縁層ＢＸの存在により、ｎ型ドレイン領域ＤＲの周囲のｎ型ウェル領域ＮＷＬとその真下の埋め込み絶縁層ＢＸとの間の電界強度が低減されるため、当該領域の電圧が低下し、当該領域において空乏層が広がりやすくなる。このことから当該領域において一層の高耐圧化を図ることができる。
また本実施の形態においては、埋め込み絶縁層ＢＸにより半導体基板ＳＵＢの主表面Ｓ１側の領域（ＬＤＭＯＳトランジスタの形成される側）と、埋め込み絶縁層ＢＸより下側のｐ型の基板領域ＳＢとが電気的に分離される。このため当該ＬＤＭＯＳトランジスタをハイサイド回路に適用することができる。
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）半導体装置は、横型の絶縁ゲート型電界効果トランジスタを有する半導体装置である。互いに対向する一方および他方の主表面を有する半導体基板と、半導体基板内に配置された下側リサーフ領域と、半導体基板内であって下側リサーフ領域の一方の主表面側に接するように形成された第１導電型の第１埋め込み領域と、半導体基板内であって第１埋め込み領域の一方の主表面側に接するように形成された第２導電型の上側リサーフ領域とを備える。半導体基板は、一方の主表面において、上側リサーフ領域に達するように形成された分離絶縁膜を有する。半導体基板内であって上側リサーフ領域の一方の主表面側に接し、かつ分離絶縁膜と隣接するように形成された第２導電型のボディ領域とを備える。半導体基板は、一方の主表面に、ボディ領域および上側リサーフ領域に隣接するように形成されたゲートトレンチを有する。さらにボディ領域および上側リサーフ領域とゲート絶縁膜とを介在して対向するようにゲートトレンチ内に形成された絶縁ゲート型電界効果トランジスタのゲート電極を備える。下側リサーフ領域は第２導電型の第２埋め込み領域である。第２埋め込み領域の他方の主表面側に接するように第１導電型の第３埋め込み領域が形成されている。半導体基板の一方の主表面から第３埋め込み領域を貫通するように形成される素子分離用トレンチをさらに備える。半導体基板には、素子分離用トレンチを挟んで絶縁ゲート型電界効果トランジスタと並ぶように、絶縁ゲート型電界効果トランジスタよりも低電圧条件下で用いる他のトランジスタを含む。
（２）半導体装置は、横型の絶縁ゲート型電界効果トランジスタを有する半導体装置である。互いに対向する一方および他方の主表面を有する半導体基板と、半導体基板内に配置された下側リサーフ領域と、半導体基板内であって下側リサーフ領域の一方の主表面側に接するように形成された第１導電型の第１埋め込み領域と、半導体基板内であって第１埋め込み領域の一方の主表面側に接するように形成された第２導電型の上側リサーフ領域とを備える。半導体基板は、一方の主表面において、上側リサーフ領域に達するように形成された分離絶縁膜を有する。半導体基板内であって上側リサーフ領域の一方の主表面側に接し、かつ分離絶縁膜と隣接するように形成された第２導電型のボディ領域とを備える。半導体基板は、一方の主表面に、ボディ領域および上側リサーフ領域に隣接するように形成されたゲートトレンチを有する。さらにボディ領域および上側リサーフ領域とゲート絶縁膜とを介在して対向するようにゲートトレンチ内に形成された絶縁ゲート型電界効果トランジスタのゲート電極を備える。半導体基板の一方の主表面に、ボディ領域に接するようにソース領域が形成されており、ゲート電極のソース領域側の縁部の上面にブロック絶縁膜が形成されている。半導体基板の一方の主表面に、ボディ領域に接するように、ソース領域と隣り合うようにバックゲート不純物領域が形成されている。ソース領域とバックゲート不純物領域との双方の上面を跨ぐようにシリサイド層が形成されている。シリサイド層の上面に達するようにビアが接続されている。
（３）半導体装置の製造方法は、横型の絶縁ゲート型電界効果トランジスタを有する半導体装置の製造方法である。まず互いに対向する一方および他方の主表面を有する半導体基板が準備される。半導体基板内に下側リサーフ領域と、下側リサーフ領域の一方の主表面側に接する第１導電型の第１埋め込み領域とが形成される。半導体基板の一方の主表面に、第１埋め込み領域の最下部よりも浅い領域に底部を形成するように分離絶縁膜が形成される。半導体基板内に第１埋め込み領域の一方の主表面側に接するように第２導電型の上側リサーフ領域が形成される。半導体基板内に上側リサーフ領域の一方の主表面側に接し、かつ分離絶縁膜と隣接するように第２導電型のボディ領域が形成される。半導体基板の一方の主表面に、ボディ領域および上側リサーフ領域に隣接するように、少なくとも第１埋め込み領域に達するゲートトレンチが形成される。ゲートトレンチ内に絶縁ゲート型電界効果トランジスタのゲート電極が形成される。上側リサーフ領域と、ボディ領域とは同一のパターンをマスクとして第２導電型の不純物を導入することにより形成される。ゲート電極を形成する工程においてゲート電極の平面視における端部と連なるように、半導体基板の一方の主表面にパッド部が形成される。パッド部の上面に接するようにビアが接続される。
（４）半導体装置の製造方法は、横型の絶縁ゲート型電界効果トランジスタを有する半導体装置の製造方法である。まず互いに対向する一方および他方の主表面を有する半導体基板が準備される。半導体基板内に下側リサーフ領域と、下側リサーフ領域の一方の主表面側に接する第１導電型の第１埋め込み領域とが形成される。半導体基板の一方の主表面に、第１埋め込み領域の最下部よりも浅い領域に底部を形成するように分離絶縁膜が形成される。半導体基板内に第１埋め込み領域の一方の主表面側に接するように第２導電型の上側リサーフ領域が形成される。半導体基板内に上側リサーフ領域の一方の主表面側に接し、かつ分離絶縁膜と隣接するように第２導電型のボディ領域が形成される。半導体基板の一方の主表面に、ボディ領域および上側リサーフ領域に隣接するように、少なくとも第１埋め込み領域に達するゲートトレンチが形成される。ゲートトレンチ内に絶縁ゲート型電界効果トランジスタのゲート電極が形成される。上側リサーフ領域と、ボディ領域とは同一のパターンをマスクとして第２導電型の不純物を導入することにより形成される。下側リサーフ領域は第２導電型の第２埋め込み領域である。半導体基板の一方の主表面にドレイン領域およびドレイン電極を平面的に囲むウェル領域がさらに形成される。上側リサーフ領域および第２埋め込み領域は、ウェル領域と平面的に重なる領域に切欠き部を有するように形成される。第２埋め込み領域の他方の主表面側に接するように第１導電型の第３埋め込み領域が形成される。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＬ 金属配線、ＢＸ 埋め込み絶縁層、ＣＣＶ 凹部、ＤＲ ドレイン領域、ＤＲＲ ダブルリサーフ領域、ＧＢＬ ｐ型ボディ領域、ＧＩ ゲート絶縁膜、ＩＩ 層間絶縁膜、ＭＳＫ マスクパターン、ＮＢＧ ｎ型バックゲート領域、ＮＢＬ ｎ型埋め込み領域、ＮＤＲ ｎ型ドリフト領域、ＮＷＬ ｎ型ウェル領域、ＯＸ ブロック絶縁膜、ＰＡＰ パッド部、ＰＢＧ ｐ型バックゲート領域、ＰＨＲ フォトレジストパターン、ＰＷＬ ｐ型ウェル領域、ＲＳＦ１，ＲＳＦ２ ｐ型リサーフ領域、ＳＢ 基板領域、ＳＣ シリサイド層、ＳＰＲ 分離絶縁膜、ＳＲ ソース領域、ＳＵＢ 半導体基板、ＴＣＨ１ ゲートトレンチ、ＴＣＨ２ 素子分離用トレンチ、ＴＧＥ トレンチゲート電極、ＶＡ ビア。

Claims (20)

  1. 横型の絶縁ゲート型電界効果トランジスタを有する半導体装置であって、
    互いに対向する一方および他方の主表面を有する半導体基板と、
    前記半導体基板内に配置された下側リサーフ領域と、
    前記半導体基板内であって前記下側リサーフ領域の前記一方の主表面側に接するように形成された第１導電型の第１埋め込み領域と、
    前記半導体基板内であって前記第１埋め込み領域の前記一方の主表面側に接するように形成された第２導電型の上側リサーフ領域とを備え、
    前記半導体基板は、前記一方の主表面において、前記上側リサーフ領域に達するように形成された分離絶縁膜を有し、
    前記半導体基板内であって前記上側リサーフ領域の前記一方の主表面側に接し、かつ前記分離絶縁膜と隣接するように形成された第２導電型のボディ領域とを備え、
    前記半導体基板は、前記一方の主表面に、前記ボディ領域および前記上側リサーフ領域に隣接するように形成されたゲートトレンチを有し、さらに
    前記ボディ領域および前記上側リサーフ領域とゲート絶縁膜を介在して対向するように前記ゲートトレンチ内に形成された前記絶縁ゲート型電界効果トランジスタのゲート電極とを備える、半導体装置。
  2. 前記第１埋め込み領域における第１導電型の不純物濃度をＮｄ（ｃｍ-3）、前記第１埋め込み領域の深さをｄｎ（ｃｍ）とすれば、
    ４×１０12≦Ｎｄ×ｄｎ≦８×１０12であり、
    前記上側リサーフ領域における第２導電型の不純物濃度をＮａ１（ｃｍ-3）、前記上側リサーフ領域の深さをｄｐ１（ｃｍ）とすれば、
    ２×１０12≦Ｎａ１×ｄｐ１≦４×１０12である、請求項１に記載の半導体装置。
  3. 前記半導体基板の前記一方の主表面に、前記ボディ領域に接するようにソース領域が形成されており、
    前記ゲート電極の前記ソース領域側の縁部の上面にブロック絶縁膜が形成されている、請求項１に記載の半導体装置。
  4. 前記ゲート電極の幅が、前記一方の主表面側に向かうほど広くなるように前記ゲートトレンチの縁部が丸くなっている、請求項１に記載の半導体装置。
  5. 前記ゲート電極は、前記ゲートトレンチ内から前記一方の主表面上に部分的に乗り上げる形状を有しており、
    前記一方の主表面上に位置する前記ゲート電極の部分は、前記ゲートトレンチ内に位置する前記ゲート電極の部分よりも広い幅を有する、請求項１に記載の半導体装置。
  6. 前記下側リサーフ領域は埋め込み絶縁層である、請求項１に記載の半導体装置。
  7. 前記下側リサーフ領域は第２導電型の第２埋め込み領域である、請求項１に記載の半導体装置。
  8. 前記ゲートトレンチは、前記第２埋め込み領域としての前記下側リサーフ領域に達するように形成される、請求項７に記載の半導体装置。
  9. 前記第２埋め込み領域の前記他方の主表面側に接するように第１導電型の第３埋め込み領域が形成されている、請求項７に記載の半導体装置。
  10. 前記半導体基板の前記一方の主表面から前記第３埋め込み領域を貫通するように形成される素子分離用ゲートトレンチをさらに備える、請求項９に記載の半導体装置。
  11. 前記半導体基板の前記一方の主表面にドレイン領域および前記ドレイン領域を平面的に囲むウェル領域が形成されており、
    前記第２埋め込み領域は、前記ウェル領域の真下の領域を避けて形成されている、請求項７に記載の半導体装置。
  12. 前記ウェル領域は前記上側リサーフ領域を貫通して前記第１埋め込み領域内に達し、前記第１埋め込み領域の前記他方の主表面に最も近い領域よりも浅い領域に底部を有するように形成される、請求項１１に記載の半導体装置。
  13. 前記第１埋め込み領域における第１導電型の不純物濃度をＮｄ（ｃｍ-3）、前記第１埋め込み領域の深さをｄｎ（ｃｍ）とすれば、
    ４×１０12≦Ｎｄ×ｄｎ≦８×１０12であり、
    前記上側リサーフ領域における第２導電型の不純物濃度をＮａ１（ｃｍ-3）、前記上側リサーフ領域の深さをｄｐ１（ｃｍ）とすれば、
    ２×１０12≦Ｎａ１×ｄｐ１≦４×１０12であり、
    前記下側リサーフ領域における第２導電型の不純物濃度をＮａ２（ｃｍ-3）、前記下側リサーフ領域の深さをｄｐ２（ｃｍ）とすれば、
    ２×１０12≦Ｎａ２×ｄｐ２≦４×１０12である、請求項７に記載の半導体装置。
  14. 前記ゲート電極の平面視における端部と連なるように、前記半導体基板の前記一方の主表面にパッド部を備え、
    前記パッド部の上面に達するようにビアが接続されている、請求項７に記載の半導体装置。
  15. 横型の絶縁ゲート型電界効果トランジスタを有する半導体装置の製造方法であって、
    互いに対向する一方および他方の主表面を有する半導体基板を準備する工程と、
    前記半導体基板内に下側リサーフ領域と、前記下側リサーフ領域の前記一方の主表面側に接する第１導電型の第１埋め込み領域とを形成する工程と、
    前記半導体基板の前記一方の主表面に、前記第１埋め込み領域の最下部よりも浅い領域に底部を形成するように分離絶縁膜を形成する工程と、
    前記半導体基板内に前記第１埋め込み領域の前記一方の主表面側に接するように第２導電型の上側リサーフ領域を形成する工程と、
    前記半導体基板内に前記上側リサーフ領域の前記一方の主表面側に接し、かつ前記分離絶縁膜と隣接するように第２導電型のボディ領域を形成する工程と、
    前記半導体基板の前記一方の主表面に、前記ボディ領域および前記上側リサーフ領域に隣接するように、少なくとも前記第１埋め込み領域に達するゲートトレンチを形成する工程と、
    前記ゲートトレンチ内に前記絶縁ゲート型電界効果トランジスタのゲート電極を形成する工程とを備え、
    前記上側リサーフ領域を形成する工程と、前記ボディ領域を形成する工程とは同一のパターンをマスクとして第２導電型の不純物を導入することにより形成される、半導体装置の製造方法。
  16. 前記上側リサーフ領域と前記ボディ領域とは互いに同じイオン注入により同時に形成される、請求項１５に記載の半導体装置の製造方法。
  17. 前記上側リサーフ領域と前記ボディ領域とは互いに異なるイオン注入により別々に形成される、請求項１５に記載の半導体装置の製造方法。
  18. 前記ゲートトレンチを形成する工程においては、前記一方の主表面側に向かうほど前記ゲートトレンチの幅が広くなりかつ前記ゲートトレンチの縁部が丸くなるようにエッチングされる、請求項１５に記載の半導体装置の製造方法。
  19. 前記ゲート電極を形成する工程は、
    前記ゲートトレンチ内の少なくとも一部を埋め込むように前記一方の主表面上に導電膜を形成する工程と、
    前記ゲートトレンチの幅よりも広い幅を有するレジストパターンにより、前記ゲートトレンチ内から前記一方の主表面上に部分的に乗り上げる形状を有するよう前記導電膜がパターニングされる工程とを含む、請求項１５に記載の半導体装置の製造方法。
  20. 前記下側リサーフ領域は第２導電型の第２埋め込み領域であり、
    前記半導体基板の前記一方の主表面にドレイン領域および前記ドレイン領域を平面的に囲むウェル領域を形成する工程をさらに備え、
    前記上側リサーフ領域および前記第２埋め込み領域は、前記ウェル領域と平面的に重なる領域に切欠き部を有するように形成される、請求項１５に記載の半導体装置の製造方法。
JP2014012301A 2014-01-27 2014-01-27 半導体装置およびその製造方法 Active JP6340200B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014012301A JP6340200B2 (ja) 2014-01-27 2014-01-27 半導体装置およびその製造方法
US14/605,027 US9356135B2 (en) 2014-01-27 2015-01-26 Semiconductor device and method of manufacturing the same
CN201510039267.6A CN104810365B (zh) 2014-01-27 2015-01-27 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014012301A JP6340200B2 (ja) 2014-01-27 2014-01-27 半導体装置およびその製造方法

Publications (3)

Publication Number Publication Date
JP2015141925A true JP2015141925A (ja) 2015-08-03
JP2015141925A5 JP2015141925A5 (ja) 2016-12-28
JP6340200B2 JP6340200B2 (ja) 2018-06-06

Family

ID=53679820

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014012301A Active JP6340200B2 (ja) 2014-01-27 2014-01-27 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US9356135B2 (ja)
JP (1) JP6340200B2 (ja)
CN (1) CN104810365B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6920137B2 (ja) * 2017-08-31 2021-08-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
EP3627559B1 (en) * 2018-09-19 2022-06-22 Imec Vzw A iii-v semiconductor device and a method for forming a iii-v semiconductor device comprising an edge termination structure
CN109244140A (zh) * 2018-09-29 2019-01-18 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法
CN110120423B (zh) * 2019-05-05 2022-03-22 南京邮电大学 一种ldmos器件及其制备方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263692A (ja) * 1994-02-04 1995-10-13 Mitsubishi Electric Corp 半導体装置の製造方法
JPH11274493A (ja) * 1998-03-25 1999-10-08 Toyota Central Res & Dev Lab Inc 横型ｍｏｓ素子を含む半導体装置
JP2001044430A (ja) * 1999-05-21 2001-02-16 Kansai Electric Power Co Inc:The 半導体装置
US20050218431A1 (en) * 2004-03-11 2005-10-06 Semiconductor Components Industries, Llc High voltage lateral FET structure with improved on resistance performance
JP2005294533A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 半導体装置
JP2007123823A (ja) * 2005-09-28 2007-05-17 Denso Corp 半導体装置およびその製造方法
JP2009060064A (ja) * 2007-09-04 2009-03-19 New Japan Radio Co Ltd 半導体装置及びその製造方法
JP2009088186A (ja) * 2007-09-28 2009-04-23 Sanyo Electric Co Ltd トレンチゲート型トランジスタ及びその製造方法
US20090206397A1 (en) * 2008-02-15 2009-08-20 Advanced Analogic Technologies, Inc. Lateral Trench MOSFET with Conformal Depletion-Assist Layer
US20090256199A1 (en) * 2008-04-11 2009-10-15 Texas Instruments Incorporated lateral metal oxide semiconductor drain extension design
US20100025726A1 (en) * 2008-07-30 2010-02-04 Maxpower Semiconductor Inc. Lateral Devices Containing Permanent Charge

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593619B1 (en) * 1999-06-03 2003-07-15 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
US6835993B2 (en) * 2002-08-27 2004-12-28 International Rectifier Corporation Bidirectional shallow trench superjunction device with resurf region
US7023050B2 (en) * 2003-07-11 2006-04-04 Salama C Andre T Super junction / resurf LDMOST (SJR-LDMOST)
JP5259920B2 (ja) * 2004-08-04 2013-08-07 ローム株式会社 半導体装置およびその製造方法
US7535057B2 (en) * 2005-05-24 2009-05-19 Robert Kuo-Chang Yang DMOS transistor with a poly-filled deep trench for improved performance
US7804150B2 (en) * 2006-06-29 2010-09-28 Fairchild Semiconductor Corporation Lateral trench gate FET with direct source-drain current path
JP5223291B2 (ja) * 2007-10-24 2013-06-26 富士電機株式会社 半導体装置の製造方法
US20130093015A1 (en) * 2010-03-01 2013-04-18 X-Fab Semiconductor Foundries Ag High voltage mos transistor
JP5510404B2 (ja) * 2011-07-11 2014-06-04 トヨタ自動車株式会社 半導体装置、及び、半導体装置の製造方法
CN103782390B (zh) * 2011-08-11 2016-11-16 沃特拉半导体公司 垂直栅极射频横向扩散金氧半场效晶体管(ldmos)装置
CN104040720B (zh) * 2012-01-12 2016-12-14 丰田自动车株式会社 半导体装置及其制造方法
JP2014236120A (ja) * 2013-06-03 2014-12-15 トヨタ自動車株式会社 半導体装置及びその製造方法
CN103426932A (zh) * 2013-08-29 2013-12-04 上海宏力半导体制造有限公司 双resurf ldmos器件

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263692A (ja) * 1994-02-04 1995-10-13 Mitsubishi Electric Corp 半導体装置の製造方法
JPH11274493A (ja) * 1998-03-25 1999-10-08 Toyota Central Res & Dev Lab Inc 横型ｍｏｓ素子を含む半導体装置
JP2001044430A (ja) * 1999-05-21 2001-02-16 Kansai Electric Power Co Inc:The 半導体装置
US20050218431A1 (en) * 2004-03-11 2005-10-06 Semiconductor Components Industries, Llc High voltage lateral FET structure with improved on resistance performance
JP2005294533A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 半導体装置
JP2007123823A (ja) * 2005-09-28 2007-05-17 Denso Corp 半導体装置およびその製造方法
JP2009060064A (ja) * 2007-09-04 2009-03-19 New Japan Radio Co Ltd 半導体装置及びその製造方法
JP2009088186A (ja) * 2007-09-28 2009-04-23 Sanyo Electric Co Ltd トレンチゲート型トランジスタ及びその製造方法
US20090206397A1 (en) * 2008-02-15 2009-08-20 Advanced Analogic Technologies, Inc. Lateral Trench MOSFET with Conformal Depletion-Assist Layer
US20090256199A1 (en) * 2008-04-11 2009-10-15 Texas Instruments Incorporated lateral metal oxide semiconductor drain extension design
US20100025726A1 (en) * 2008-07-30 2010-02-04 Maxpower Semiconductor Inc. Lateral Devices Containing Permanent Charge

Also Published As

Publication number Publication date
US20150214356A1 (en) 2015-07-30
CN104810365A (zh) 2015-07-29
CN104810365B (zh) 2019-07-19
JP6340200B2 (ja) 2018-06-06
US9356135B2 (en) 2016-05-31

Similar Documents

Publication Publication Date Title
JP4860929B2 (ja) 半導体装置およびその製造方法
US10263070B2 (en) Method of manufacturing LV/MV super junction trench power MOSFETs
US20060065928A1 (en) Semiconductor device
KR102068395B1 (ko) 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법
JP6037085B2 (ja) 半導体装置および半導体装置の製造方法
JP2016127245A (ja) 半導体装置および半導体装置の製造方法
US10249708B2 (en) Semiconductor device
JP2008084995A (ja) 高耐圧トレンチｍｏｓトランジスタ及びその製造方法
JP2007300034A (ja) 半導体装置及び半導体装置の製造方法
JP6707439B2 (ja) 半導体装置及びその製造方法
JP6340200B2 (ja) 半導体装置およびその製造方法
TW201606857A (zh) 半導體裝置之製造方法
KR100390614B1 (ko) 반도체 장치 및 그 제조 방법
JP2005136150A (ja) 半導体装置及びその製造方法
JP2009239096A (ja) 半導体装置
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
JP2007019200A (ja) 半導体装置およびその製造方法
JP2013012577A (ja) 半導体装置
JP2016219495A (ja) 半導体装置およびその製造方法
JP2014192361A (ja) 半導体装置およびその製造方法
TWI760453B (zh) 半導體裝置之製造方法
US9647109B2 (en) Semiconductor device
WO2017175544A1 (ja) 半導体装置およびその製造方法
JP5390760B2 (ja) 半導体装置の製造方法および半導体装置
US20110204423A1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161102

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161102

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170907

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171010

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180424

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180514

R150 Certificate of patent or registration of utility model

Ref document number: 6340200

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150