JP4860929B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、とくにスーパージャンクション（ｓｕｐｅｒｊｕｎｃｔｉｏｎ）構造を有する半導体装置およびその製造方法に関する。
高耐圧のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）として、縦型パワーＭＯＳＦＥＴが提案されている。この種の高耐圧ＭＯＳＦＥＴでは、重要な特性として、オン抵抗とブレークダウン耐圧がある。オン抵抗とブレークダウン耐圧は、電界緩和層の抵抗率に依存し、電界緩和層中の不純物濃度を高くして抵抗率を下げるとオン抵抗を低減できるが、同時にブレークダウン耐圧も低下するといったトレードオフの関係にある。
近年、高耐圧ＭＯＳＦＥＴにおけるブレークダウン耐圧特性を維持したままオン抵抗を低減する技術として、スーパージャンクション構造が提案されている。
図７は、このようなスーパージャンクション構造を有する従来の半導体装置の構成を示す断面図である。
半導体装置１０は、半導体基板１１と、半導体基板１１上に形成され、電界緩和層として機能するＮ型ドリフト領域１４と、Ｎ型ドリフト領域１４上に形成されたベース領域１５と、ベース領域１５に形成されたソース領域２２と、ゲート絶縁膜２０と、ゲート絶縁膜２０上に形成されたゲート電極１８と、ゲート電極１８上に形成された絶縁膜２４と、絶縁膜２４上に形成されるとともに、ソース領域２２と接続して形成されたソース電極２６と、Ｎ型ドリフト領域１４において隣接する二つのゲート電極１８間に形成されたＰ型コラム領域１６と、半導体基板１１の裏面に形成されたドレイン電極１２と、を含む。
ここで、半導体基板１１、Ｎ型ドリフト領域１４、およびソース領域２２は、同じ導電型（ここではＮ型）とされる。また、ベース領域１５およびＰ型コラム領域１６は、Ｎ型ドリフト領域１４とは逆の導電型（ここではＰ型）とされる。さらに、Ｎ型ドリフト領域１４とＰ型コラム領域１６とでは、各々の不純物のドーズ量は、ほぼ等しく設定される。
次に、以上のような構成を有する半導体装置の動作を説明する。ゲート−ソース間にバイアス電圧が印加されていない場合にドレイン−ソース間に逆バイアス電圧を印加すると、ベース領域１５とＮ型ドリフト領域１４、およびＰ型コラム領域１６とＮ型ドリフト領域１４の二つのｐｎ接合から空乏層が広がり、ドレイン−ソース間には電流が流れず、オフ状態となる。つまり、Ｐ型コラム領域１６とＮ型ドリフト領域１４との界面は深さ方向に延在するが、この界面から空乏層が広がるため、図７の距離ｄの領域が空乏化されると、Ｐ型コラム領域１６とＮ型ドリフト領域１４の全体が空乏化されることになる。
従って、距離ｄが充分小さくなるようにＰ型コラム領域１６およびＮ型ドリフト領域１４を規定すると、半導体装置１０のブレークダウン耐圧は、電界緩和層として機能するＮ型ドリフト領域１４の不純物の濃度に依存しなくなる。そのため、上記のようなスーパージャンクション構造を採用することにより、Ｎ型ドリフト領域１４の不純物の濃度を高くしてオン抵抗を低減しつつ、ブレークダウン耐圧を維持することができる。特許文献１には、このようなスーパージャンクション構造を有する超接合半導体素子が開示されている。
また、特許文献２には、Ｎ型ドリフト層とＰ型ドリフト層とがセル領域部だけでなく、接合終端領域部の円周近傍に至るまで形成された半導体素子の構成が開示されている。接合終端領域部のうちセル領域部との境界近傍のＰ型ドリフト層上には、Ｐ型ベース層が形成されている。接合終端領域部の表面には、このＰ型ベース層上の一部を除いて絶縁膜が形成され、その絶縁膜上にフィールド電極がセル領域を囲むように形成され、Ｐ型ベース層の表面にコンタクトするとともに、ソース電極と電気的に接続されている。つまり、接合終端領域部のうちセル領域部との境界近傍のＰ型ドリフト層上には、フィールド電極が形成されている。
特開２００１−１３５８１９号公報 特開２００３−２７３３５５号公報（図１、図２）
ところで、コラム領域間のピッチが狭い方がスーパージャンクション効果を高くすることができる。とくに、ドレイン−ソース間の耐圧が低い（たとえば１００Ｖ以下程度）デバイスにおいては、微細なスーパージャンクション構造を形成することが好ましい。しかし、Ｐ型コラム領域１６間のピッチを狭く形成しても、その後に大きな熱履歴がかかると、Ｐ型コラム領域１６中の不純物がＮ型ドリフト領域１４中に拡散してＰ型コラム領域１６が横方向に広がり、狭ピッチ化が困難となる。
そのため、微細なスーパージャンクション構造を有する半導体装置においては、Ｐ型コラム領域１６形成後に半導体装置へ熱履歴がかからないような製造工程の検討が必要になる。
本発明によれば、ゲート電極が形成された素子形成領域と、前記素子形成領域の外周に形成されるとともに素子分離領域が形成された外周領域と、を有する第一導電型の基板と、前記素子形成領域および前記外周領域の一部にかけて、前記基板の主面に形成された第一導電型のドリフト領域および第二導電型のコラム領域が交互に配置された並列ｐｎ層と、前記外周領域上に形成されたフィールド電極と、を含み、前記外周領域において、前記フィールド電極の前記素子形成領域側の端部よりも前記外周領域側に形成された少なくとも一の前記コラム領域が、前記素子形成領域に形成された前記コラム領域の深さ以上の深さに形成され、前記フィールド電極は、前記素子形成領域に形成された前記コラム領域の深さ以上の深さに形成された前記コラム領域直上には形成されていないことを特徴とする半導体装置が提供される。ここで、フィールド電極は、ゲート電極と電気的に接続することができる。
ここで、少なくとも一のコラム領域上には、フィールド電極が形成されず、フィールド電極上に形成されるたとえば絶縁膜等が直接形成された構成となる。
本発明によれば、ゲート電極が形成された素子形成領域と、前記素子形成領域の外周に形成されるとともに素子分離領域が形成された外周領域と、を有する第一導電型の基板の前記外周領域上にフィールド電極を形成する工程と、前記フィールド電極を選択的に除去する工程と、前記素子形成領域の所定の領域および前記外周領域の前記フィールド電極が除去された領域の下方に、前記基板の主面から第二導電型の不純物をイオン注入することにより、第一導電型のドリフト領域および第二導電型のコラム領域が交互に配置された並列ｐｎ層を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。フィールド電極を選択的に除去する工程において、フィールド電極の前記素子形成領域側の端部よりも前記外周領域側の領域を選択的に除去することができる。
特許文献２に示したように、接合終端領域部にもＮ型ドリフト層（Ｎ型ドリフト領域）とＰ型ドリフト層（Ｐ型コラム領域）とを形成し、その上にフィールド電極が形成された構成の半導体素子の製造手順としては、以下があげられる。
（１）イオン注入によりＰ型コラム領域を形成した後にその上にフィールド電極を形成する；
（２）フィールド電極を形成した後に、そのフィールド電極上からイオン注入を行い、Ｐ型コラム領域を形成する。
上述したように、微細なスーパージャンクション構造を有する半導体装置においては、Ｐ型コラム領域を形成した後には、半導体装置へ熱履歴がかからないようにすることが好ましい。ここで、フィールド電極は、ＣＶＤ法によりポリシリコン層を形成することにより形成することができる。この場合、ポリシリコン層を形成する際に半導体装置への熱履歴がかかるため、（１）の手順では、フィールド電極形成時にＰ型コラム領域中の不純物がＮ型ドリフト領域中に拡散してしまい、微細なスーパージャンクション構造を実現するのが困難である。
そのため、（２）に示したように、フィールド電極を形成した後に、Ｐ型コラム領域を形成することが好ましい。図８は、フィールド電極を形成した後に、そのフィールド電極上からイオン注入を行い、Ｐ型コラム領域を形成した半導体装置の構成を示す断面図である。
半導体装置５０は、半導体基板５１と、半導体基板５１上に形成され、電界緩和層として機能するＮ型ドリフト領域５４と、Ｎ型ドリフト領域５４上に形成されたベース領域５５と、ベース領域５５に形成されたソース領域６２と、ゲート絶縁膜（不図示）と、ゲート絶縁膜上に形成されたゲート電極５８（およびゲート電極５８と接続された接続電極５８ａ）と、ゲート電極５８上に形成された絶縁膜６４と、絶縁膜６４上に形成されるとともに、ソース領域６２と接続して形成されたソース電極６６と、Ｎ型ドリフト領域５４において隣接する二つのゲート電極５８間に形成されたＰ型コラム領域５６（および５６ａ）と、半導体基板５１の裏面に形成されたドレイン電極５２と、素子分離領域６８とを含む。また、半導体装置５０は、ゲート電極５８が形成された素子形成領域とその外周に形成された外周領域とを有する。半導体装置５０は、外周領域において、半導体基板５１上に形成されたフィールド電極７０をさらに含む。フィールド電極７０は、外周領域に形成された接続電極５８ａを介してゲート電極５８と電気的に接続される。ここで、フィールド電極７０は、接続電極５８ａとの接点をとるために、外周領域のほぼ全面に形成されている。
Ｐ型コラム領域５６は、半導体基板５１上に所定パターンの開口を有するマスクを用いて、Ｐ型不純物をイオン注入することにより形成される。このとき、既にフィールド電極７０が形成されているため、外周領域においては、イオン注入時に、フィールド電極７０を介して不純物が打ち込まれる。そのため、Ｐ型コラム領域５６ａの深さが素子形成領域のＰ型コラム領域５６の深さよりも浅くなってしまう。スーパージャンクション効果は、Ｐ型コラム領域の深さにも依存し、その深さが深いほど大きくなる。
図８に示したように、外周領域のＰ型コラム領域５６ａの深さが素子形成領域のＰ型コラム領域５６の深さよりも浅いと、外周領域の耐圧が素子形成領域の耐圧よりも低くなり、半導体装置５０全体の耐圧が外周領域の耐圧で決定されてしまう。そのため、高耐圧化を図るために種々の条件を制御して、素子形成領域の素子を製造しても、半導体装置５０としての耐圧を向上させることができない。このような観点から、外周領域においては、素子形成領域以上の耐圧が保てるように半導体装置を製造することが必要である。
本発明の半導体装置によれば、フィールド電極を形成した後にコラム領域を形成するので、コラム領域形成後に半導体装置へ熱履歴がかかるのを防ぐことができる。これにより、微細なスーパージャンクション構造を形成することができる。なお、外周領域において、フィールド電極が、コラム領域を形成する領域上に形成されないようにされるので、外周領域においてもコラム領域の深さを素子形成領域におけるコラム領域と同等の深さ以上に形成することができる。これにより、外周領域における耐圧の劣化を防ぐことができる。
本発明によれば、スーパージャンクション構造を有する半導体装置のスーパージャンクション効果を高めるとともに、耐圧劣化を防ぐことができる。
以下の実施の形態において、同一の構成要素には同一の符号を付し、適宜説明を省略する。なお、以下の実施の形態において、第一導電型がＮ型、第二導電型がＰ型の場合を例として説明する。
（第一の実施の形態）
図１は、本実施の形態における半導体装置の構成を示す図である。
図１（ａ）は、本実施の形態における半導体装置１００の構成を示す断面図である。
半導体装置１００は、トレンチゲート型の縦型パワーＭＯＳＦＥＴを含む。半導体装置１００は、半導体基板１０１と、半導体基板１０１上に形成され、電界緩和層として機能するＮ型ドリフト領域１０４と、Ｎ型ドリフト領域１０４上に形成されたベース領域１０５と、ベース領域１０５に形成されたソース領域１１２と、ゲート絶縁膜１１０と、ゲート絶縁膜１１０上に形成されたゲート電極１０８と、ゲート電極１０８上に形成された絶縁膜１１４と、絶縁膜１１４上に形成されるとともに、ソース領域１１２と接続して形成されたソース電極１１６と、Ｎ型ドリフト領域１０４において隣接する二つのゲート電極１０８間に形成されたＰ型コラム領域１０６と、半導体基板１０１の裏面に形成されたドレイン電極１０２と、素子分離領域１１８とを含む。半導体基板１０１は、ドレイン領域として機能する。半導体装置１００は、Ｎ型ドリフト領域１０４およびＰ型コラム領域１０６が交互に配置された並列ｐｎ層を有する。ここで、半導体基板１０１およびエピタキシャル成長により形成されるＮ型ドリフト領域１０４により、基板が構成される。以下、これらを合わせて「基板」という。本実施の形態において、ゲート電極１０８は、基板内に埋め込まれたトレンチゲートである。
ここで、半導体基板１０１、Ｎ型ドリフト領域１０４、およびソース領域１１２は、同じ導電型（ここではＮ型）とされる。また、ベース領域１０５およびＰ型コラム領域１０６は、Ｎ型ドリフト領域１０４とは逆の導電型（ここではＰ型）とされる。さらに、Ｎ型ドリフト領域１０４とＰ型コラム領域１０６とでは、各々の不純物のドーズ量は、ほぼ等しく設定される。
半導体装置１００は、トランジスタが形成された素子形成領域と、素子形成領域を囲むように形成されるとともに、素子分離領域１１８が形成された外周領域とを有する。Ｐ型コラム領域１０６は、素子形成領域および外周領域の一部に形成される。半導体装置１００は、外周領域に形成されたフィールド電極１２０と、外周領域においてフィールド電極１２０上に形成された電極１２４とをさらに含む。ここで、フィールド電極１２０は、一般的に高耐圧半導体デバイスの素子外周領域に形成されるフィールドプレート電極としての働きと、電極１２４とゲート電極１０８とを接続するゲートフィンガーの働きとを兼ねる。本実施の形態において、フィールド電極１２０は、外周領域に形成されたＰ型コラム領域１０６（１０６ａ、１０６ｂ、および１０６ｃ）直上には形成されていない。また、フィールド電極１２０は、外周領域において、接続電極１０８ａと接続され、接続電極１０８ａを介してゲート電極１０８に電気的に接続される。また、外周領域において、フィールド電極１２０上にも絶縁膜１１４が形成されている。
本実施の形態において、外周領域には、複数のＰ型コラム領域１０６（１０６ａ、１０６ｂ、および１０６ｃ）が形成される。このように、外周領域に複数のＰ型コラム領域１０６を形成することにより、外周領域の耐圧を高く保つことができる。また、本実施の形態において、外周領域に形成されたＰ型コラム領域１０６（１０６ａ、１０６ｂ、および１０６ｃ）は、素子形成領域に形成されたＰ型コラム領域１０６と実質的に等しい深さを有する。また、本実施の形態において、すべてのＰ型コラム領域１０６が実質的に等しい不純物のプロファイルを有する。
図１（ｂ）は、本実施の形態における半導体装置１００の構成を示す上面図である。ここでは、説明のために、Ｐ型コラム領域１０６、ゲート電極１０８、およびフィールド電極１２０の構成のみを示す。
本実施の形態において、Ｐ型コラム領域１０６は、島状に形成され、千鳥状の平面配置を有する。フィールド電極１２０は、外周領域において、複数のＰ型コラム領域１０６上でそれぞれ開口するとともに島状に形成された複数の開口部１２２を有する。また、フィールド電極１２０は、フィールド電極１２０の素子形成領域側の端部よりも外周領域側に形成されたＰ型コラム領域１０６上で開口した開口部１２２を有する。ゲート電極１０８は、外周領域に形成された接続電極１０８ａを介してフィールド電極１２０と電気的に接続される。フィールド電極１２０は、接続電極１０８ａとフィールド電極１２０との接続箇所よりも外周領域側に位置する開口部１２２を有する。なお、図１（ａ）は、図１（ｂ）のＡ−Ａ断面図である。
図２は、Ｐ型コラム領域１０６の配置状態を示す図である。
図２（ａ）は、本実施の形態における半導体装置１００のＰ型コラム領域１０６の配置状態を示す。このように、Ｐ型コラム領域１０６が千鳥状の平面配置を有するようにすると、島状のＰ型コラム領域１０６を互いに略等間隔で配置することができる。一方、図２（ｂ）に示したように、Ｐ型コラム領域１０６が縦方向および横方向の双方において列状に並んだ配置とすると、たとえばｅのＰ型コラム領域１０６とｂ、ｄ、ｆ、およびｈとの間の距離と、ａ、ｃ、ｇ、ｉとの間の距離が異なってしまう。島状のＰ型コラム領域１０６を互いに略等間隔で配置することにより、全領域でＰ型コラム領域１０６とＮ型ドリフト領域１０４（図１参照）との間隔を均等にすることができ、スーパージャンクション効果を良好に発揮させることができる。
Ｐ型コラム領域１０６の配置状態はとくに限定されず、図２（ｂ）に示したような構成とすることもできるが、図２（ａ）に示したような構成とすることが好ましい。
次に、本実施の形態における半導体装置１００の製造工程を説明する。図３は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
まず、高濃度のＮ型の半導体基板１０１主面に、たとえばリン（Ｐ）をドープしながらシリコンをエピタキシャル成長させてＮ型ドリフト領域１０４を形成する。つづいて、外周領域において、Ｎ型ドリフト領域１０４表面に素子分離領域１１８を形成する。素子分離領域１１８は、ＬＯＣＯＳ（local oxidation of silicon）とすることができる。
次いで、Ｎ型ドリフト領域１０４表面にたとえばボロン（Ｂ）をイオン注入してベース領域１０５を形成する。
その後、フォトリソグラフィ技術により、Ｎ型ドリフト領域１０４表面を選択的にエッチングしてトレンチを形成する。つづいて、熱酸化によりトレンチの内壁およびＮ型ドリフト領域１０４表面にシリコン酸化膜を形成する。その後、Ｎ型ドリフト領域１０４表面に形成されたシリコン酸化膜を除去する。次いで、ＣＶＤ（chemical vapor deposition）法により、トレンチ内およびＮ型ドリフト領域１０４表面にポリシリコン層を形成する。その後、フォトリソグラフィ技術により、トレンチ内および基板表面の所定の領域にのみポリシリコン層を残してその他の領域のポリシリコン層をエッチバックして選択的に除去する。これにより、図１（ｂ）に示したようなパターンを有するゲート電極１０８、接続電極１０８ａ、およびフィールド電極１２０が形成される。
つづいて、フォトリソグラフィ技術により、たとえば砒素（Ａｓ）をイオン注入してベース領域１０５表面のゲート電極１０８の周囲にＮ型のソース領域１１２を形成する。以上により、図３（ａ）に示した構造が形成される。
次いで、所定形状のマスク１２６を形成し、マスク１２６を用いてＮ型ドリフト領域１０４表面にたとえばボロン（Ｂ）をイオン注入する（図３（ｂ））。ここで、このイオン注入は、複数回に分けて、それぞれエネルギーを変更して行うことができる。その後、マスク１２６をエッチングにより除去する（図３（ｃ））。本実施の形態において、Ｐ型コラム領域１０６は、ドレイン領域として機能する半導体基板１０１に達しない深さに形成される。
つづいて、Ｎ型ドリフト領域１０４表面に絶縁膜１１４を形成して所定形状にパターニングする。次いで、たとえばアルミニウムをターゲットとしたスパッタ法により、電極層を形成する。その後、電極層を所定形状にパターニングすることにより、ソース電極１１６および電極１２４が形成される。Ｎ型ドリフト領域１０４の裏面にも同様のスパッタ法によりドレイン電極１０２を形成する。これにより、図１（ａ）に示した構造の半導体装置１００が得られる。
本実施の形態において、Ｐ型コラム領域１０６の形成前にフィールド電極１２０が形成されることを特徴とするが、それ以外の手順、たとえばベース領域１０５、ソース領域１１２、フィールド電極１２０のいずれを先に形成するかについてはとくに制限はない。これらは、上述した手順とは異なる順序で形成してもよい。
本実施の形態における半導体装置１００の製造手順によれば、フィールド電極１２０を形成した後にＰ型コラム領域１０６を形成するので、Ｐ型コラム領域１０６形成後に半導体装置１００へ熱履歴がかかるのを防ぐことができる。これにより、微細なスーパージャンクション構造を形成することができる。なお、外周領域において、フィールド電極１２０が、Ｐ型コラム領域１０６を形成する領域上に開口部を有するように形成されるので、外周領域においてもＰ型コラム領域１０６の深さを素子形成領域におけるＰ型コラム領域１０６と同等の深さに形成することができる。これにより、外周領域における耐圧の劣化を防ぐことができる。
（第二の実施の形態）
図４は、本実施の形態における半導体装置の構成を示す図である。
本実施の形態において、半導体装置１３０は、外周領域に形成されたＰ型コラム領域１０６（１０６ａ、１０６ｂ、および１０６ｃ）の深さが、素子形成領域に形成されたＰ型コラム領域１０６の深さよりも深く形成される点で第一の実施の形態の半導体装置１００と異なる。
このように、外周領域に形成されたＰ型コラム領域１０６の深さを素子形成領域に形成されたＰ型コラム領域１０６の深さよりも深くなるように形成することにより、半導体装置１３０の耐圧が素子形成領域の耐圧で制御されるようにすることができる。
本実施の形態における半導体装置１３０は、基本的に第一の実施の形態において図３を参照して説明した半導体装置１００の製造手順と同様に製造することができる。本実施の形態においては、図３（ａ）に示した構造を製造した後、まず、外周領域に形成されるＰ型コラム領域１０６の上部のみを開口させたマスクを用いて強いエネルギーでＮ型ドリフト領域１０４表面にたとえばボロン（Ｂ）をイオン注入する。これにより、外周領域のＰ型コラム領域１０６の最も深い部分が形成される。その後、そのマスクを除去して、第一の実施の形態で説明したマスク１２６と同様のマスクを用いて、素子形成領域および外周領域の双方にＰ型コラム領域１０６を形成する。このとき、イオン注入のエネルギーは、外周領域のＰ型コラム領域１０６の最も深い部分を形成したときよりも低くし、徐々にエネルギーを変えてイオン注入を行う。これにより、図４に示した構造の半導体装置１３０が得られる。
（第三の実施の形態）
図５は、本実施の形態における半導体装置の構成を示す図である。図５（ａ）は、本実施の形態における半導体装置１４０の構成を示す断面図である。また、図５（ｂ）は、半導体装置１４０の上面図である。なお、図５（ａ）は、図５（ｂ）のＢ−Ｂ断面図である。
本実施の形態において、半導体装置１４０は、外周領域の最外周に形成されたＰ型コラム領域１０６（１０６ａ）の深さが、他のＰ型コラム領域１０６の深さよりも浅く形成される点で第一の実施の形態の半導体装置１００と異なる。
外周領域の最外周に形成されたＰ型コラム領域１０６（以下、最外周Ｐ型コラム領域１０６ａという）の近傍には素子分離領域１１８が形成されている。
半導体装置１４０において、Ｎ型ドリフト領域１０４と素子分離領域１１８の間で、電束は一定である。電束Ｄ＝比誘電率ε×電界Ｅであるので、電束が一定であるとすると、比誘電率εが小さいほど電界Ｅが大きくなる。また、ある膜のブレークダウン電圧Ｖは、その膜の膜厚をｔとすると、Ｖ＝Ｅ×ｔと表せる。そのため、膜厚ｔが一定であると仮定すると、比誘電率εが小さいほど、高耐圧を実現することができる。
素子分離領域１１８は、Ｎ型ドリフト領域１０４に比べて比誘電率が低いので、素子分離領域１１８近傍に形成された最外周Ｐ型コラム領域１０６ａは、その深さを他のＰ型コラム領域１０６の深さよりも浅くしても、他のＰ型コラム領域１０６と同等の耐圧を実現することができる。
本実施の形態における半導体装置１４０は、基本的に第一の実施の形態において図３を参照して説明した半導体装置１００の製造手順と同様に製造することができる。ここで、ポリシリコン層を選択的に除去する際に、最外周のＰ型コラム領域１０６（１０６ａ）が形成される領域上にはポリシリコン層を残す点で、第一の実施の形態と異なる。これ以降は第一の実施の形態と同様の手順で半導体装置１４０を製造する。本実施の形態において、最外周のＰ型コラム領域１０６（１０６ａ）は、フィールド電極１２０が形成された状態で、フィールド電極１２０を介してイオン注入が行われるので、その他の領域のＰ型コラム領域１０６よりも浅く形成される。これにより、図５（ａ）に示した構成の半導体装置１４０が得られる。
また、本実施の形態においても、最外周のＰ型コラム領域１０６（１０６ａ）上のフィールド電極１２０も選択的に除去するようにすることもできる。このような構成とした場合、まず、最外周のＰ型コラム領域１０６（１０６ａ）以外のＰ型コラム領域１０６が形成される領域のみを開口させたマスクを用いて強いエネルギーでＮ型ドリフト領域１０４表面にたとえばボロン（Ｂ）をイオン注入する。これにより、素子形成領域のＰ型コラム領域１０６および外周領域の内側のＰ型コラム領域１０６（１０６ｂおよび１０６ｃ）の最も深い部分が形成される。その後、そのマスクを除去して、第一の実施の形態で説明したマスク１２６と同様のマスクを用いて、素子形成領域および外周領域全体にＰ型コラム領域１０６を形成する。このとき、イオン注入のエネルギーは、素子形成領域のＰ型コラム領域１０６等の最も深い部分を形成したときよりも低くし、徐々にエネルギーを変えてイオン注入を行う。
他の例において、最外周Ｐ型コラム領域１０６ａを素子分離領域１１８直下に形成するようにすることができる。この場合、最外周Ｐ型コラム領域１０６ａの深さｔsjは、下記式１を満たすように形成することができる。
ｔsj’−ｔsj＜（２εsi／εox）×ｔox・・・（式１）
ここで、ｔsj’は、最外周Ｐ型コラム領域１０６ａに隣接するＰ型コラム領域１０６（以下、隣接Ｐ型コラム領域１０６ｂという）深さを表す。ｔoxは、素子分離領域１１８の平均厚さを表す。εoxは、素子分離領域１１８の比誘電率を表し、εsiは、素子分離領域１１８直下のＮ型ドリフト領域１０４の比誘電率を表す。
上記式を変形させると、以下のようになる。
ｔsj＞ｔsj’ −（２εsi／εox）×ｔox・・・（式２）
以上のように、本実施の形態における半導体装置１４０において、少なくとも、素子分離領域１１８に接して形成されたＰ型コラム領域１０６および素子分離領域１１８に隣接して形成されたＰ型コラム領域１０６以外のすべてのＰ型コラム領域１０６上にフィールド電極が形成されていないようにすることができる。上述したように、素子分離領域１１８の直下、またはその近傍に配置されたＰ型コラム領域１０６においては、素子分離領域１１８の比誘電率の寄与により、Ｐ型コラム領域１０６の深さが他の領域のものよりも浅くても、耐圧を他の領域と同様に保つことができる。そのため、本実施の形態のような構成としても、半導体装置１４０の耐圧を良好に保つことができる。
また、たとえばＰ型コラム領域１０６が素子分離領域１１８の直下に形成される場合は、Ｐ型コラム領域１０６を形成する際のイオン注入時に素子分離領域１１８を介してイオン注入が行われるため、その上にフィールド電極１２０が形成されていなくても、Ｐ型コラム領域１０６の深さが他の領域のものよりも浅くなる可能性がある。そのような場合でも、素子分離領域１１８の比誘電率の寄与により、耐圧を他の領域と同様に保つことができる。
（第四の実施の形態）
図６は、本実施の形態における半導体装置の構成を示す図である。
図６（ａ）は、本実施の形態における半導体装置２００の構成を示す断面図である。
半導体装置２００は、半導体基板２０１と、半導体基板２０１上に形成され、電界緩和層として機能するＮ型ドリフト領域２０４と、Ｎ型ドリフト領域２０４上に形成されたベース領域２０５と、ベース領域２０５に形成されたソース領域２１２と、ソース領域２１２上に形成されたゲート電極２０８と、ゲート電極２０８上に形成された絶縁膜２１４と、絶縁膜２１４上に形成されるとともに、ソース領域２１２と接続して形成されたソース電極２１６と、Ｎ型ドリフト領域２０４において隣接する二つのゲート電極２０８の間の領域に形成されたＰ型コラム領域２０６と、半導体基板２０１の裏面に形成されたドレイン電極２０２と、素子分離領域２１８とを含む。
半導体装置２００は、トランジスタが形成された素子形成領域と、素子形成領域を囲むように形成されるとともに、素子分離領域２１８が形成された外周領域とを有する。Ｐ型コラム領域２０６は、素子形成領域および外周領域の一部に形成される。半導体装置２００は、素子分離領域２１８上から素子形成領域の方向にかけて形成されたフィールド電極２２０と、外周領域においてフィールド電極２２０上に形成された電極２２４とをさらに含む。外周領域において、フィールド電極２２０上にも絶縁膜２１４が形成されている。
ここで、半導体基板２０１、Ｎ型ドリフト領域２０４、およびソース領域２１２は、同じ導電型（ここではＮ型）とされる。また、ベース領域２０５およびＰ型コラム領域２０６は、Ｎ型ドリフト領域２０４とは逆の導電型（ここではＰ型）とされる。さらに、Ｎ型ドリフト領域２０４とＰ型コラム領域２０６とでは、各々の不純物のドーズ量は、ほぼ等しく設定される。
本実施の形態において、外周領域に形成されたＰ型コラム領域２０６（２０６ａ、２０６ｂ、および２０６ｃ）は、素子形成領域に形成されたＰ型コラム領域２０６と実質的に等しい深さを有する。また、本実施の形態において、すべてのＰ型コラム領域２０６が実質的に等しい不純物のプロファイルを有する。
図６（ｂ）は、本実施の形態における半導体装置２００の構成を示す上面図である。ここでは、説明のために、Ｐ型コラム領域２０６、ゲート電極２０８、およびフィールド電極２２０の構成のみを示す。
本実施の形態において、Ｐ型コラム領域２０６は、島状に形成され、これらの島状のＰ型コラム領域２０６が互いに略等間隔で配置された構成を有する。ゲート電極２０８およびフィールド電極２２０には、Ｐ型コラム領域２０６上で開口した開口部２２２が形成される。ゲート電極２０８およびフィールド電極２２０は、島状のＰ型コラム領域２０６を取り囲むように格子状に連続して形成される。なお、図６（ａ）は、図６（ｂ）のＣ−Ｃ断面図である。
本実施の形態においても、フィールド電極２２０を形成した後にＰ型コラム領域２０６を形成することができる。そのため、Ｐ型コラム領域２０６形成後に半導体装置２００へ熱履歴がかかるのを防ぐことができる。これにより、微細なスーパージャンクション構造を形成することができる。なお、外周領域において、フィールド電極２２０が、Ｐ型コラム領域２０６を形成する領域上に開口部を有するように形成されるので、外周領域においてもＰ型コラム領域２０６の深さを素子形成領域におけるＰ型コラム領域２０６と同等の深さに形成することができる。これにより、外周領域における耐圧の劣化を防ぐことができる。
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
以上の実施の形態においては、第一導電型がＮ型、第二導電型がＰ型である場合を例として説明したが、第一導電型がＰ型、第二導電型がＮ型とすることもできる。
以上の実施の形態においては、各Ｐ型コラム領域がドット状の平面配置を有する形態を示したが、Ｐ型コラム領域は、種々の形状とすることができる。たとえば、各Ｐ型コラム領域は、ライン状の平面配置を有するようにすることもできる。この場合も、各Ｐ型コラム領域を形成する領域にはフィールド電極が形成されないようにすることができる。
たとえば、素子形成領域に形成されたＰ型コラム領域１０６と最外周Ｐ型コラム領域１０６ａとを実質的に等しい深さとし、最外周Ｐ型コラム領域１０６ａ以外の外周領域に形成されたＰ型コラム領域１０６（１０６ｂおよび１０６ｃ）をそれ以外のＰ型コラム領域１０６よりも深く形成することもできる。このようにしても、外周領域の耐圧を素子形成領域の耐圧よりも高くすることができる。また、第三の実施の形態に示したように、最外周Ｐ型コラム領域１０６ａの深さを素子形成領域に形成されたＰ型コラム領域１０６よりも浅く形成するとともに、最外周Ｐ型コラム領域１０６ａ以外の外周領域に形成されたＰ型コラム領域１０６（１０６ｂおよび１０６ｃ）を素子形成領域に形成されたＰ型コラム領域１０６よりも深く形成することができる。このように、各領域のＰ型コラム領域１０６の深さは、本発明の趣旨に沿う範囲内で適宜設定可能である。
また、第四の実施の形態で示したような構成の半導体装置２００においても、各領域のＰ型コラム領域２０６の深さを、適宜設定可能である。
実施の形態における半導体装置の構成を示す図である。 Ｐ型コラム領域の配置状態を示す図である。 実施の形態における半導体装置の製造手順を示す工程断面図である。 実施の形態における半導体装置の構成を示す図である。 実施の形態における半導体装置の構成を示す図である。 実施の形態における半導体装置の構成を示す図である。 スーパージャンクション構造を有する従来の半導体装置の構成を示す断面図である。 フィールド電極を形成した後に、そのフィールド電極上からイオン注入を行い、Ｐ型コラム領域を形成した半導体装置の構成を示す断面図である。
符号の説明
１００ 半導体装置
１０１ 半導体基板
１０２ ドレイン電極
１０４ Ｎ型ドリフト領域
１０６ Ｐ型コラム領域
１０６ａ 最外周Ｐ型コラム領域
１０６ｂ 隣接Ｐ型コラム領域
１０８ ゲート電極
１１０ ゲート絶縁膜
１１２ ソース領域
１１４ 絶縁膜
１１６ ソース電極
１１８ 素子分離領域
１２０ フィールド電極
１２２ 開口部
１２４ 電極
１２６ マスク
１３０ 半導体装置
１４０ 半導体装置
２００ 半導体装置
２０１ 半導体基板
２０２ ドレイン電極
２０４ Ｎ型ドリフト領域
２０６ Ｐ型コラム領域
２０８ ゲート電極
２１２ ソース領域
２１４ 絶縁膜
２１６ ソース電極
２１８ 素子分離領域
２２０ フィールド電極
２２２ 開口部
２２４ 電極

Claims (17)

  1. ゲート電極が形成された素子形成領域と、前記素子形成領域の外周に形成されるとともに素子分離領域が形成された外周領域と、を有する第一導電型の基板と、
    前記素子形成領域および前記外周領域の一部にかけて、前記基板の主面に形成された第一導電型のドリフト領域および第二導電型のコラム領域が交互に配置された並列ｐｎ層と、
    前記外周領域上に形成されたフィールド電極と、
    を含み、
    前記外周領域において、前記フィールド電極の前記素子形成領域側の端部よりも前記外周領域側に形成された少なくとも一の前記コラム領域が、前記素子形成領域に形成された前記コラム領域の深さ以上の深さに形成され、
    前記フィールド電極は、前記素子形成領域に形成された前記コラム領域の深さ以上の深さに形成された複数の前記コラム領域直上それぞれに島状の開口部を有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記フィールド電極の直下に、前記素子形成領域に形成された前記コラム領域よりも浅く形成されたコラム領域を更に有し、当該浅いコラム領域直上には前記開口部が形成されていないことを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記コラム領域は、前記ドリフト領域内に島状に形成され、千鳥状の平面配置を有することを特徴とする半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記ゲート電極は、前記基板内に埋め込まれたトレンチゲートであって、前記ゲート電極は、前記フィールド電極と電気的に接続され、前記少なくとも一のコラム領域は、前記ゲート電極と前記フィールド電極との接続箇所よりも前記外周領域側に位置することを特徴とする半導体装置。
  5. 請求項２に記載の半導体装置において、
    前記浅いコラム領域は、前記外周領域中の最外周に形成されていることを特徴とする半導体装置。
  6. 請求項１乃至５いずれかに記載の半導体装置において、
    前記フィールド電極は、少なくとも、前記素子分離領域に接して形成された前記コラム領域および前記素子分離領域に隣接して形成された前記コラム領域以外のすべての前記コラム領域上でそれぞれ開口した複数の開口部を有することを特徴とする半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、
    少なくとも、前記素子分離領域に接して形成された前記コラム領域および前記素子分離領域に隣接して形成された前記コラム領域以外のすべての前記コラム領域が、実質的に等しい深さを有することを特徴とする半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、
    少なくとも、前記素子分離領域に接して形成された前記コラム領域および前記素子分離領域に隣接して形成された前記コラム領域以外のすべての前記コラム領域が、実質的に等しい不純物のプロファイルを有することを特徴とする半導体装置。
  9. 請求項１乃至８いずれかに記載の半導体装置において、
    前記外周領域に形成された前記コラム領域は、前記素子形成領域に形成された前記コラム領域の深さより深く形成されたことを特徴とする半導体装置。
  10. 請求項１乃至９いずれかに記載の半導体装置において、
    前記基板の裏面に形成されたドレイン領域をさらに含み、
    少なくとも前記素子形成領域において、前記コラム領域は、前記ドレイン領域に達しない深さに形成されたことを特徴とする半導体装置。
  11. ゲート電極が形成された素子形成領域と、前記素子形成領域の外周に形成されるとともに素子分離領域が形成された外周領域と、を有する第一導電型の基板の前記外周領域上にフィールド電極を形成する工程と、
    前記フィールド電極を選択的に除去する工程と、
    前記素子形成領域の所定の領域および前記外周領域の前記フィールド電極が除去された領域の下方に、前記基板の主面から第二導電型の不純物をイオン注入することにより、第一導電型のドリフト領域および第二導電型のコラム領域が交互に配置された並列ｐｎ層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記並列ｐｎ層を形成する工程において、前記コラム領域は、前記ドリフト領域内に島状に形成され、千鳥状の平面配置を有するように形成されることを特徴とする半導体装置の製造方法。
  13. 請求項１１または１２に記載の半導体装置の製造方法において、
    前記フィールド電極を選択的に除去する工程において、少なくとも、前記素子分離領域に接して形成される前記コラム領域および前記素子分離領域に隣接して形成される前記コラム領域以外のすべての前記コラム領域上に形成された前記フィールド電極を選択的に除去することを特徴とする半導体装置の製造方法。
  14. 請求項１１乃至１３いずれかに記載の半導体装置の製造方法において、
    前記素子形成領域の前記基板表面において、前記コラム領域が形成される領域の周囲を取り囲むトレンチを形成する工程をさらに含み、
    前記フィールド電極を形成する工程において、前記フィールド電極を構成する材料と同じ導電材料を前記トレンチ内に埋め込み、前記素子形成領域にゲート電極を形成するとともに、当該ゲート電極と前記フィールド電極とを電気的に接続し、
    前記フィールド電極を選択的に除去する工程において、前記ゲート電極と前記フィールド電極との接続箇所よりも前記外周領域側の前記フィールド電極を選択的に除去することを特徴とする半導体装置の製造方法。
  15. 請求項１１乃至１４いずれかに記載の半導体装置の製造方法において、
    前記並列ｐｎ層を形成する工程において、すべての前記コラム領域を同時に形成することを特徴とする半導体装置の製造方法。
  16. 請求項１１乃至１５いずれかに記載の半導体装置の製造方法において、
    前記フィールド電極を選択的に除去する工程において、前記フィールド電極に開口部を形成することを特徴とする半導体装置の製造方法。
  17. 請求項１１乃至１６いずれかに記載の半導体装置の製造方法において、
    前記フィールド電極を形成する工程において、ＣＶＤ法によりポリシリコン層を形成することにより、前記フィールド電極を形成することを特徴とする半導体装置の製造方法。
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