JP5165995B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、終端部にガードリング層を備えた半導体装置及びその製造方法に関する。
低耐圧ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）は、ノート型パーソナルコンピューター、ＬＣＤ（Liquid Crystal Display：液晶表示装置）の交流アダプター及びサーバーのスイッチング電源などに幅広く用いられ、オン抵抗の低下及び動作速度の高速化が求められている。
従来の低耐圧ＭＯＳＦＥＴにおいては、オン抵抗中におけるチャネル抵抗が占める割合が高かったことから、微細化などによりチャネル抵抗を低減することにより、オン抵抗の低減が図られてきた。そして、チャネル抵抗の低減がある程度実現すると、今度はドリフト抵抗の低減が求められるようになった。
ドリフト抵抗を低減する方法の１つとして、高耐圧ＭＯＳＦＥＴでは実績のあるスーパージャンクション構造（以下、「ＳＪ構造」ともいう）が挙げられる（例えば、特許文献１参照。）。ＳＪ構造とは、例えばＮ型の半導体層中にＰ型のピラー層を周期的に配列した構造である。ＳＪ構造においては、Ｐ型のピラー層とＮ型の半導体層との界面から横方向に空乏層を延ばすことができる。これに対して、ピラー層を設けない場合は、Ｎ型の半導体層とＰ型のベース層との界面から縦方向に空乏層が広がるのみである。従って、ＳＪ構造は、ピラー層がない構造と比較して、同じドレイン電圧を印加したときに、空乏層をより広く伸ばすことができ、より高い耐圧を得ることができる。このため、ドリフト層であるＮ型半導体層の不純物濃度を高くしても必要な耐圧を保つことができ、ドリフト抵抗を低減することができる。低耐圧ＭＯＳＦＥＴにおいても、Ｎ型の半導体層の中間までＰ型のピラー層を形成したセミＳＪ構造によって、オン抵抗を低減することができ、耐圧とオン抵抗とのトレードオフを改善することができたと報告されている。
また、ドリフト抵抗を低減する他の方法として、トレンチゲートの下に埋込電極を設け、この埋込電極にソース電極と同じ電位を印加する方法も提案されている（例えば、特許文献２参照。）。この構造によっても、ＳＪ構造と同様な効果が得られ、ドリフト層の不純物濃度を高くして、ドリフト抵抗を低減することができる。
しかしながら、上述のＳＪ構造及び埋込電極構造においては、ドリフト層の不純物濃度を高くしたときに、終端部の耐圧が低下してしまうという問題点がある。
特開２００６−２７８８２６号公報 特開２００２−８３９６３号公報
本発明の目的は、終端部の耐圧が高い半導体装置及びその製造方法を提供することである。
本発明の一態様によれば、セル部及び終端部の双方に形成された第１導電型の第１半導体層と、前記セル部における前記第１半導体層上に形成された第２導電型の第２半導体層と、前記第２半導体層上の一部に形成された第１導電型の第３半導体層と、前記終端部における前記第１半導体層上に形成された第２導電型のガードリング層と、を備え、前記ガードリング層の不純物濃度は、全体的に下側が相対的に高く上側が相対的に低くなるように傾斜しているか又は一定であり、かつ、前記ガードリング層の不純物濃度の最大値は、前記第１半導体層における不純物濃度が深さ方向に関してほぼ一定となる部分の不純物濃度と同等であることを特徴とする半導体装置が提供される。
本発明の他の一態様によれば、セル部及び終端部の双方に形成された第１導電型の第１半導体層、前記セル部における前記第１半導体層上に形成された第２導電型の第２半導体層、及び前記第２半導体層上の一部に形成された第１導電型の第３半導体層が積層された積層体の前記終端部に対して第２導電型不純物を注入することにより、下層拡散層を形成する工程と、前記積層体の終端部に対して第２導電型不純物を注入することにより、前記下層拡散層上に、不純物濃度が前記下層拡散層の不純物濃度以下である上層拡散層を形成する工程と、を備え、前記下層拡散層の不純物濃度の最大値を、前記第１半導体層における不純物濃度が深さ方向に関してほぼ一定となる部分の不純物濃度と同等とすることを特徴とする半導体装置の製造方法が提供される。
本発明の更に他の一態様によれば、セル部及び終端部の双方に形成された第１導電型の第１半導体層、前記セル部における前記第１半導体層上に形成された第２導電型の第２半導体層、及び前記第２半導体層上の一部に形成された第１導電型の第３半導体層が積層された積層体の前記終端部に対して第２導電型不純物を注入することにより、第２導電型拡散層を形成する工程と、前記積層体の終端部に対して第１導電型不純物を注入することにより、前記第２導電型拡散層の上層部分において実効的な第２導電型不純物の濃度を低減する工程と、を備え、前記第２導電型拡散層の実効的な第２導電型不純物濃度の最大値を、前記第１半導体層における第１導電型不純物濃度が深さ方向に関してほぼ一定となる部分の実効的な第１導電型不純物濃度と同等とすることを特徴とする半導体装置の製造方法が提供される。
本発明によれば、終端部の耐圧が高い半導体装置及びその製造方法を実現することができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る電力用半導体装置を例示する断面図、及び縦軸にこの電力用半導体装置の終端部における位置をとり、横軸に不純物濃度をとって、ガードリング層及びエピタキシャル層の不純物濃度プロファイルを例示するグラフ図である。
なお、図１において、グラフ図の縦軸で表す位置は、断面図における縦方向の位置と対応している。後述する図３、図４、図５及び図１０においても同様である。
図１に示すように、本実施形態に係る電力用半導体装置１は、縦形ＭＯＳＦＥＴである。電力用半導体装置１の中央部は、電流を流すセル部Ｃとなっており、セル部Ｃの周囲は終端部Ｓとなっている。そして、電力用半導体装置１においては、導電型がＮ＋型の半導体基板１１が設けられている。また、半導体基板１１上には、導電型がＮ−型であり、エピタキシャル成長法によって形成されたエピタキシャル層１２（第１半導体層）が設けられている。エピタキシャル層１２は、セル部Ｃ及び終端部Ｓの双方に形成されている。
そして、終端部Ｓにおいては、エピタキシャル層１２上に、導電型がＰ型のガードリング層１３が形成されている。半導体基板１１の上面に対して垂直な方向（以下、「縦方向」という）から見て、ガードリング層１３の形状は、セル部Ｃを囲むような環状である。
また、ガードリング層１３において、縦方向におけるＰ型不純物の濃度分布は略一定である。従って、ガードリング層１３の上面１３ａにおける不純物濃度は、ガードリング層１３の下面１３ｂにおける不純物濃度と等しい。なお、「不純物濃度」とは、電気伝導に実効的に寄与する不純物の濃度をいう。
一方、セル部Ｃにおいては、エピタキシャル層１２上に導電型がＰ型のベース層１４（第２半導体層）が形成されている。ベース層１４はガードリング層１３に接続されており、ベース層１４の下面はガードリング層１３の下面１３ｂよりも高い位置にある。また、ベース層１４上の一部には、導電型がＮ型のソース層１５（第３半導体層）が形成されている。
そして、エピタキシャル層１２、ベース層１４及びソース層１５には、上面側からソース層１５及びベース層１４を貫通してエピタキシャル層１２に到達するように、ゲートトレンチ１６が形成されている。ゲートトレンチ１６の形状は、例えば、図１において紙面に垂直な方向に延びるストライプ状である。ゲートトレンチ１６の内面上には絶縁膜１７が形成されており、ゲートトレンチ１６の内部には、制御電極１８が埋設されている。これにより、制御電極１８は絶縁膜１７によってエピタキシャル層１２、ベース層１４及びソース層１５から絶縁されている。また、絶縁膜１７は制御電極１８上にも形成されている。
更に、ベース層１４の上面におけるゲートトレンチ１６間の領域には、ソーストレンチ１９が形成されている。ソーストレンチ１９の形状は、例えば、図１において紙面に垂直な方向に延びるストライプ状である。更にまた、エピタキシャル層１２中におけるソーストレンチ１９の直下域には、導電型がＰ型のピラー層２０が複数本形成されている。ピラー層２０の形状は、例えば、図１において紙面に垂直な方向に延びるストライプ状である。ピラー層２０は、エピタキシャル層１２の上面に平行な方向（以下、「横方向」という）に沿って相互に離隔して等間隔に配列されており、その上端部は同じＰ型のベース層１４に接続されている。各ピラー層２０に含有されるＰ型不純物（アクセプター）の量は、エピタキシャル層１２におけるピラー層２０間の各領域に含まれるＮ型不純物（ドナー）の量と略等しく、ピラー層２０とその間のエピタキシャル層１２とによって、ＳＪ構造が形成されている。
更にまた、ガードリング層１３、ベース層１４及びソース層１５の上方には、金属又は合金からなるソース電極２１が設けられており、ガードリング層１３、ベース層１４及びソース層１５に接続されている。一方、半導体基板１１の下面上には金属又は合金からなるドレイン電極２２が設けられており、半導体基板１１に接続されている。
次に、本実施形態に係る電力用半導体装置の動作について説明する。
図２（ａ）は、図１に示すグラフ図と同じ図、すなわち、縦軸に電力用半導体装置の終端部における縦方向の位置をとり、横軸に不純物濃度をとって、本実施形態における濃度分布プロファイルを例示するグラフ図であり、（ｂ）は、縦軸に縦方向の位置をとり、横軸に電界強度をとって、本実施形態における電界分布を例示するグラフ図であり、（ｃ）は、縦軸に縦方向の位置をとり、横軸に不純物濃度をとって、比較例における濃度分布プロファイルを例示するグラフ図であり、（ｄ）は、縦軸に縦方向の位置をとり、横軸に電界強度をとって、比較例における電界分布を例示するグラフ図である。
本実施形態に係る電力用半導体装置１においては、ソース電極２１に負の電位が印加され、ドレイン電極２２に正の電位が印加されると、終端部Ｓにおいては、Ｎ−型のエピタキシャル層１２とＰ型のガードリング層１３との界面、すなわち、ガードリング層１３の下面１３ｂから空乏層が発生し、上方向及び下方向に向かって伸びる。このとき、図２（ａ）に示すように、本実施形態においては、ガードリング層１３における縦方向の不純物濃度が略一定である。このため、空乏層はガードリング層１３内において、ソース・ドレイン間の電圧に応じて順調に広がっていく。例えば、ソース・ドレイン間に規定の電圧が印加されたときに空乏層が発生する臨界不純物濃度をＣｐとするとき、縦方向全域にわたってガードリング層１３内の不純物濃度が臨界不純物濃度Ｃｐ以下であれば、空乏層はガードリング層１３の全域に広がる。この結果、図２（ｂ）に示すように、電界強度の傾きはガードリング層１３内の全域にわたって均一となり、高い耐圧を得ることができる。
これに対して、図２（ｃ）に示すように、ガードリング層１３における不純物濃度が上方に向かうにつれて増加していると、ガードリング層１３の下面１３ｂ、すなわち、エピタキシャル層１２との界面において発生した空乏層が、ガードリング層１３内を上方に向かって広がっていくときに、その広がりが途中で抑制される。すなわち、不純物濃度が臨界不純物濃度Ｃｐに達する位置で、空乏層の広がりが停止する。この結果、図２（ｄ）に示すように、ガードリング層１３における空乏層が広がっていない領域には電界がかからず、全体として耐圧は低いものとなる。
このように、本実施形態によれば、ガードリング層１３内の全域に空乏層が広がりやすくなり、高い耐圧を実現することができる。これにより、終端部の耐圧が高い電力用半導体装置を得ることができる。この結果、電力用半導体装置１の終端部Ｓではブレークダウンが発生しにくくなり、安定した動作を実現することができる。なお、本実施形態に係る電力用半導体装置の製造方法については、後述の第５及び第６の実施形態において詳細に説明する。
次に、本発明の第２の実施形態について説明する。
図３は、本実施形態に係る電力用半導体装置を例示する断面図、及び縦軸にこの電力用半導体装置の終端部における位置をとり、横軸に不純物濃度をとって、ガードリング層及びエピタキシャル層の不純物濃度プロファイルを例示するグラフ図である。
図３に示すように、本実施形態に係る電力用半導体装置２は、前述の第１の実施形態と比較して、ガードリング層１３の不純物濃度プロファイルが異なっている。すなわち、本実施形態においては、ガードリング層１３のＰ型不純物の濃度は、全体的に下側が相対的に高く上側が相対的に低くなるように傾斜している。この結果、ガードリング層１３の上面１３ａにおけるＰ型不純物濃度は、ガードリング層１３の下面１３ｂにおけるＰ型不純物濃度よりも低くなっている。より詳細にいえば、ガードリング層１３のＰ型不純物の濃度は、下面１３ｂ付近においてＰ型不純物の一部がエピタキシャル層１２内に拡散するため、若干低下しており、従って、ガードリング層１３における縦方向の不純物濃度プロファイルは、縦方向中間部のある位置で極大値をとり、そこから上方及び下方に向かうにつれて減少しているが、全体としては、ガードリング層１３の上側部分の不純物濃度は、下側部分の不純物濃度よりも低くなっている。
これにより、ガードリング層１３の下面１３ｂから上面１３ａまで、より確実に空乏層を伸ばすことができ、より確実に高い耐圧を得ることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に、本発明の第３の実施形態について説明する。
図４は、本実施形態に係る電力用半導体装置を例示する断面図、及び縦軸にこの電力用半導体装置の終端部における位置をとり、横軸に不純物濃度をとって、ガードリング層及びエピタキシャル層の不純物濃度プロファイルを例示するグラフ図である。
図４に示すように、本実施形態に係る電力用半導体装置３は、前述の第１の実施形態と比較して、セル部Ｃの構成が異なっている。すなわち、電力用半導体装置３においては、ピラー層２０（図１参照）は設けられていない。また、ゲートトレンチ１６がより深く形成されており、ゲートトレンチ１６の下部には、埋込電極２６が埋設されている。なお、制御電極１８はゲートトレンチ１６の上部に埋設されており、埋込電極２６とは絶縁膜を挟んで絶縁されている。また、制御電極１８の下面はベース層１４の下面よりも低い位置にあり、埋込電極２６はベース層１４の内部に位置している。そして、埋込電極２６は図示しない部分でソース電極２１に接続されている。このように、本実施形態に係る電力用半導体装置３のセル部Ｃには、埋込電極構造が形成されている。
一方、終端部Ｓにおいては、前述の第１の実施形態と同様に、エピタキシャル層１２上に、Ｐ型のガードリング層１３が形成されており、ガードリング層１３におけるＰ型不純物濃度の縦方向の分布は略一定となっている。すなわち、ガードリング層１３の上面１３ａにおける不純物濃度は、ガードリング層１３の下面１３ｂにおける不純物濃度と略等しい。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に、本発明の第４の実施形態について説明する。
図５は、本実施形態に係る電力用半導体装置を例示する断面図、及び縦軸にこの電力用半導体装置の終端部における位置をとり、横軸に不純物濃度をとって、ガードリング層及びエピタキシャル層の不純物濃度プロファイルを例示するグラフ図である。
図５に示すように、本実施形態に係る電力用半導体装置４は、セル部Ｃの構造は前述の第３の実施形態と同様な埋込電極構造であり、終端部Ｓの構造は、前述の第２の実施形態と同様に、ガードリング層１３のＰ型不純物の濃度が、全体的に下側が相対的に高く上側が相対的に低くなるように傾斜している構造である。本実施形態によっても、前述の第２の実施形態と同様な効果を得ることができる。
次に、本発明の第５の実施形態について説明する。
本実施形態は、前述の第１及び第２の実施形態に係る電力用半導体装置の製造方法の実施形態である。
図６（ａ）及び（ｂ）は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
先ず、図１に示すように、導電型がＮ＋型の半導体基板１１上の全面に、導電型がＮ−型のエピタキシャル層１２をエピタキシャル成長法によって形成し、エピタキシャル層１２上のセル部Ｃに、導電型がＰ型のベース層１４を形成し、ベース層１４上の一部に、導電型がＮ型のソース層１５を形成する。また、ゲートトレンチ１６、絶縁膜１７、制御電極１８、ソーストレンチ１９及びピラー層２０を形成する。これらの各要素の構成は、前述の第１の実施形態において説明したとおりである。これにより、積層体Ｌを作製する。
次に、図６（ａ）に示すように、積層体Ｌの終端部Ｓに対して、１回目のＰ型不純物（アクセプタ）の注入を行い、導電型がＰ型の下層拡散層３１を形成する。この下層拡散層３１の下面は、ベース層１４の下面よりも低い位置とし、下層拡散層３１の上面は、不純物注入前のエピタキシャル層１２の上面よりも低い位置とする。
次に、図６（ｂ）に示すように、上述の積層体Ｌの終端部Ｓに対して、２回目のＰ型不純物（アクセプタ）の注入を行う。このとき、加速電圧は、上述の１回目の注入の際の加速電圧よりも低くする。また、ドーズ量も１回目の注入の際のドーズ量よりも小さくする。これにより、下層拡散層３１の上に、不純物濃度が下層拡散層３１の不純物濃度以下である上層拡散層３２が形成される。
次に、活性化熱処理を行うことにより、下層拡散層３１及び上層拡散層３２に含まれるＰ型不純物を活性化させ、ガードリング１３を形成する。このとき、ガードリング１３における縦方向の不純物濃度プロファイルは、前述の第１又は第２の実施形態で説明したように、全体的に下側が相対的に高く上側が相対的に低くなるように傾斜しているか又は一定となるようなプロファイルになる。その後、ソース電極２１及びドレイン電極２２を形成することにより、前述の第１又は第２の実施形態に係る電力用半導体装置を製造することができる。
以下、本実施形態における下層拡散層３１及び上層拡散層３２のドーズ量について検討したシミュレーション結果を説明する。
図７は、横軸に下層拡散層のドーズ量をとり、縦軸に終端部の耐圧をとって、下層拡散層のドーズ量が終端部の耐圧に及ぼす影響のシミュレーション結果を例示するグラフ図である。
図７は、下層拡散層３１のドーズ量を異ならせて縦形ＭＯＳＦＥＴを作製し、その終端部の耐圧を測定したシミュレーションの結果を示す。このシミュレーションにおいては、下層拡散層３１のインプラエネルギーを４５０ｋｅＶとし、上層拡散層３２のインプラエネルギーを１００ｋｅＶとし、上層拡散層３２のドーズ量を５×１０１２ｃｍ−２とした。
図７に示すように、終端部の耐圧は、下層拡散層３１のドーズ量が１×１０１３ｃｍ−２程度であるときに極大値をとった。これは、下層拡散層３１のドーズ量が少なすぎると、エピタキシャル層１２とガードリング層１３との界面（下面１３ｂ）から下方向、すなわち、エピタキシャル層１２内に向かって空乏層が伸びにくくなり、下層拡散層３１のドーズ量が多すぎると、エピタキシャル層１２とガードリング層１３との界面から上方、すなわち、ガードリング層１３内に向かって空乏層が伸びにくくなったためと考えられる。
図８は、横軸に上層拡散層のドーズ量をとり、縦軸に終端部の耐圧をとって、上層拡散層のドーズ量が終端部の耐圧に及ぼす影響のシミュレーション結果を例示するグラフ図である。
図８は、上層拡散層３２のドーズ量を異ならせて縦形ＭＯＳＦＥＴを作製し、その終端部の耐圧を測定したシミュレーションの結果を示す。このシミュレーションにおいては、下層拡散層３１のドーズ量を１×１０１３ｃｍ−２とし、下層拡散層３１のインプラエネルギーを４５０ｋｅＶとし、上層拡散層３２のインプラエネルギーを１００ｋｅＶとした。
図８に示すように、上層拡散層３２のドーズ量を少なくするほど、耐圧は向上した。これは、上層拡散層３２のドーズ量を少なくすることにより、ガードリング層１３内に空乏層が伸びやすくなったためであると考えられる。
このように、下層拡散層３１のドーズ量には、エピタキシャル層１２及びガードリング層１３の双方に広がる空乏層の兼ね合いから、耐圧が極大値をとるような最適値が存在した。一方、上層拡散層３２のドーズ量は、少ないほど耐圧が向上した。換言すれば、下層拡散層３１については、エピタキシャル層１２内に十分に空乏層を広げるために、また、ガードリングとしての機能を確保するために、ある程度のドーズ量を必要とするが、上層拡散層３２については、ガードリング層１３内に十分に空乏層を広げるために、少ない方がよいと言える。従って、上層拡散層３２のドーズ量は、下層拡散層３１のドーズ量よりも、少なくする必要がある。
次に、本発明の第６の実施形態について説明する。
本実施形態は、前述の第１又は第２の実施形態に係る電力用半導体装置の製造方法の実施形態である。
図９（ａ）及び（ｂ）は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第５の実施形態と同様に、半導体基板１１に、エピタキシャル層１２、ベース層１４、ソース層１５、ゲートトレンチ１６、絶縁膜１７、制御電極１８、ソーストレンチ１９及びピラー層２０が形成された積層体Ｌを作製する。
次に、図９（ａ）に示すように、この積層体Ｌの終端部Ｓに対して、Ｐ型不純物（アクセプタ）を注入し、Ｐ型拡散層３３を形成する。このＰ型拡散層３３は、その後の工程においてガードリング層１３が形成される予定の領域の全体にわたって形成する。すなわち、Ｐ型拡散層３３の上面はベース層１４の上面と同じ高さとし、Ｐ型拡散層３３の下面はベース層１４の下面よりも低い位置とする。
次に、図９（ｂ）に示すように、この積層体Ｌの終端部Ｓに対して、Ｎ型不純物（ドナー）を注入する。このとき、Ｎ型不純物のドーズ量は、上述の図９（ａ）に示す工程においてＰ型不純物を注入した際のＰ型不純物のドーズ量よりも少なくし、且つ、加速電圧を調整して、Ｐ型拡散層３３の上層部分３４に注入する。
次に、活性化熱処理を行うことにより、Ｐ型拡散層３３に含まれるＰ型不純物及びその後に上層部分３４に注入されたＮ型不純物を活性化させ、ガードリング１３を形成する。このとき、Ｐ型拡散層３３の上層部分３４におけるＰ型不純物の一部は、その後に注入されたＮ型不純物によって打ち消され、実効的なＰ型不純物の濃度は低減する。この結果、ガードリング１３における縦方向の不純物濃度プロファイルは、前述の第１又は第２の実施形態で説明したように、全体的に下側が相対的に高く上側が相対的に低くなるように傾斜しているか又は一定なプロファイルになる。その後、ソース電極２１及びドレイン電極２２を形成することにより、前述の第１又は第２の実施形態に係る電力用半導体装置を製造することができる。
なお、前述の第５及び第６の実施形態においては、第１及び第２の実施形態に係るＳＪ構造の電力用半導体装置を製造する例を示したが、同様な方法により、前述の第３及び第４の実施形態に係る埋込電極構造の電力用半導体装置を製造することも可能である。
次に、本発明の比較例について説明する。
図１０は、本比較例に係る電力用半導体装置を例示する断面図、及び縦軸にこの電力用半導体装置の終端部における位置をとり、横軸に不純物濃度をとって、ガードリング層及びエピタキシャル層の不純物濃度プロファイルを例示するグラフ図である。
図１０に示すように、本比較例に係る電力用半導体装置１０１においては、終端部Ｓに導電型がＰ型のガードリング層１１３が形成されている。このガードリング層１１３は、Ｐ型不純物を１回注入し、その後、活性化熱処理を施すことにより形成されたものである。この場合、注入されたＰ型不純物が活性化熱処理によって表面に拡散するため、ガードリング層１１３における縦方向のＰ型不純物の濃度プロファイルは、上方に向かうほど濃度が高くなるようなプロファイルとなる。従って、前述の図２（ｃ）及び（ｄ）において説明したように、ソース・ドレイン間に電圧が印加されても、ガードリング層１１３内に空乏層が十分に広がらず、終端部Ｓの耐圧が低くなる。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、ソーストレンチの下端部には、不純物濃度が高いコンタクト層が形成されていてもよい。また、前述の各実施形態においては、半導体基板、エピタキシャル層及びソース層の導電型がＮ型で、ベース層及びガードリング層の導電型がＰ型である例を示したが、これらの導電型は逆でもよい。更に、本発明に係る電力用半導体装置は縦形ＭＯＳＦＥＴには限定されず、縦形の電力用デバイスであれば、どのようなものにも適用可能である。
本発明の第１の実施形態に係る電力用半導体装置を例示する断面図、及び縦軸にこの電力用半導体装置の終端部における位置をとり、横軸に不純物濃度をとって、ガードリング層及びエピタキシャル層の不純物濃度プロファイルを例示するグラフ図である。 （ａ）は、縦軸に電力用半導体装置の終端部における縦方向の位置をとり、横軸に不純物濃度をとって、本実施形態における濃度分布プロファイルを例示するグラフ図であり、（ｂ）は、縦軸に縦方向の位置をとり、横軸に電界強度をとって、本実施形態における電界分布を例示するグラフ図であり、（ｃ）は、縦軸に縦方向の位置をとり、横軸に不純物濃度をとって、比較例における濃度分布プロファイルを例示するグラフ図であり、（ｄ）は、縦軸に縦方向の位置をとり、横軸に電界強度をとって、比較例における電界分布を例示するグラフ図である。 本発明の第２の実施形態に係る電力用半導体装置を例示する断面図、及び縦軸にこの電力用半導体装置の終端部における位置をとり、横軸に不純物濃度をとって、ガードリング層及びエピタキシャル層の不純物濃度プロファイルを例示するグラフ図である。 本発明の第３の実施形態に係る電力用半導体装置を例示する断面図、及び縦軸にこの電力用半導体装置の終端部における位置をとり、横軸に不純物濃度をとって、ガードリング層及びエピタキシャル層の不純物濃度プロファイルを例示するグラフ図である。 本発明の第４の実施形態に係る電力用半導体装置を例示する断面図、及び縦軸にこの電力用半導体装置の終端部における位置をとり、横軸に不純物濃度をとって、ガードリング層及びエピタキシャル層の不純物濃度プロファイルを例示するグラフ図である。 （ａ）及び（ｂ）は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。 横軸に下層拡散層のドーズ量をとり、縦軸に終端部の耐圧をとって、下層拡散層のドーズ量が終端部の耐圧に及ぼす影響のシミュレーション結果を例示するグラフ図である。 横軸に上層拡散層のドーズ量をとり、縦軸に終端部の耐圧をとって、上層拡散層のドーズ量が終端部の耐圧に及ぼす影響のシミュレーション結果を例示するグラフ図である。 （ａ）及び（ｂ）は、本実施形態に係る電力用半導体装置の製造方法を例示する工程断面図である。 本発明の比較例に係る電力用半導体装置を例示する断面図、及び縦軸にこの電力用半導体装置の終端部における位置をとり、横軸に不純物濃度をとって、ガードリング層及びエピタキシャル層の不純物濃度プロファイルを例示するグラフ図である。
符号の説明
１、２、３、４、１０１ 電力用半導体装置、１１ 半導体基板、１２ エピタキシャル層、１３、１１３ ガードリング層、１３ａ 上面、１３ｂ 下面、１４ ベース層、１５ ソース層、１６ ゲートトレンチ、１７ 絶縁膜、１８ 制御電極、１９ ソーストレンチ、２０ ピラー層、２１ ソース電極、２２ ドレイン電極、２６ 埋込電極、３１ 下層拡散層、３２ 上層拡散層、３３ Ｐ型拡散層、３４ 上層部分、Ｃ セル部、Ｃｐ 臨界不純物濃度、Ｌ 積層体、Ｓ 終端部

Claims (5)

  1. セル部及び終端部の双方に形成された第１導電型の第１半導体層と、
    前記セル部における前記第１半導体層上に形成された第２導電型の第２半導体層と、
    前記第２半導体層上の一部に形成された第１導電型の第３半導体層と、
    前記終端部における前記第１半導体層上に形成された第２導電型のガードリング層と、
    を備え、
    前記ガードリング層の不純物濃度は、全体的に下側が相対的に高く上側が相対的に低くなるように傾斜しているか又は一定であり、かつ、前記ガードリング層の不純物濃度の最大値は、前記第１半導体層における不純物濃度が深さ方向に関してほぼ一定となる部分の不純物濃度と同等であることを特徴とする半導体装置。
  2. 前記第１半導体層中に形成され、前記第１半導体層の上面に平行な方向に沿って相互に離隔して配列され、前記第２半導体層に接続された複数本の第２導電型のピラー層をさらに備えたことを特徴とする請求項１記載の半導体装置。
  3. 前記第３半導体層、前記第２半導体層及び前記第１半導体層には、前記第３半導体層及び前記第２半導体層を貫通して前記第１半導体層に到達するトレンチが形成されており、
    前記トレンチの内面上に形成された絶縁膜と、
    前記トレンチ内の下部に埋設された埋込電極と、
    前記トレンチ内の上部に埋設された制御電極と、
    をさらに備えたことを特徴とする請求項１記載の半導体装置。
  4. セル部及び終端部の双方に形成された第１導電型の第１半導体層、前記セル部における前記第１半導体層上に形成された第２導電型の第２半導体層、及び前記第２半導体層上の一部に形成された第１導電型の第３半導体層が積層された積層体の前記終端部に対して第２導電型不純物を注入することにより、下層拡散層を形成する工程と、
    前記積層体の終端部に対して第２導電型不純物を注入することにより、前記下層拡散層上に、不純物濃度が前記下層拡散層の不純物濃度以下である上層拡散層を形成する工程と、
    を備え、
    前記下層拡散層の不純物濃度の最大値を、前記第１半導体層における不純物濃度が深さ方向に関してほぼ一定となる部分の不純物濃度と同等とすることを特徴とする半導体装置の製造方法。
  5. セル部及び終端部の双方に形成された第１導電型の第１半導体層、前記セル部における前記第１半導体層上に形成された第２導電型の第２半導体層、及び前記第２半導体層上の一部に形成された第１導電型の第３半導体層が積層された積層体の前記終端部に対して第２導電型不純物を注入することにより、第２導電型拡散層を形成する工程と、
    前記積層体の終端部に対して第１導電型不純物を注入することにより、前記第２導電型拡散層の上層部分において実効的な第２導電型不純物の濃度を低減する工程と、
    を備え、
    前記第２導電型拡散層の実効的な第２導電型不純物濃度の最大値を、前記第１半導体層における第１導電型不純物濃度が深さ方向に関してほぼ一定となる部分の実効的な第１導電型不純物濃度と同等とすることを特徴とする半導体装置の製造方法。
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