JP3628613B2 - 半導体構成素子のための耐高圧縁部構造 - Google Patents

半導体構成素子のための耐高圧縁部構造 Download PDF

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Description

【０００１】
本発明は、請求項１の上位概念記載の半導体構成素子の縁部領域における耐高圧縁部構造に関する。
【０００２】
この請求項１の上位概念によれば、半導体ボディを有し、この半導体ボディの第１の表面には第１の伝導タイプの少なくとも１つの内部ゾーンが隣接しており、この内部ゾーンに配置された少なくとも２つの第２の伝導タイプのフローティングガードリングを有し、これらのフローティングガードリングの間に配置された第１の伝導タイプの少なくとも１つのリング間ゾーンを有する、半導体構成素子の縁部領域における耐高圧縁部構造が設けられている。
【０００３】
半導体構成素子、とりわけ耐高圧電力半導体構成素子では、電圧降伏は特にドーピング領域の外側のこの半導体構成素子の縁部領域において発生する。というのも、そこでは縁部に起因するドーピング領域の屈曲のために電界強度がとりわけ大きいからである。従って、このような電圧降伏を回避するために、半導体構成素子の周囲にリング状に配置されたドーピング領域が設けられている。これらのリング状のドーピング領域によって半導体構成素子の縁部領域における局所的な電界強度ピークが弱められる。
【０００４】
このようなガードリングは例えばカナダ特許第６６７４２３に記述されている。しかし、ガードリングの各々において電界強度はほぼ０に低減されなければならないので、このカナダ特許第６６７４２３に記述されているフローティングガードリングは縁部の方向に非常に幅広くなるように設計仕様されなければならない。この縁部構造は従ってきわめて単位面積当たりコスト高である。
【０００５】
さらにＵＳ３４０５３２９からいわゆるフィールドプレートリングを有する半導体構成素子の縁部構造が周知である。このフィールドプレートリングは、半導体構成素子の半導体ボディの表面に沿って非常に均一な電圧分布が得られる。これによって、降伏の発生を助長する電界強度ピークが回避される。このフィールドプレートリングの実現は半導体構成素子の縁部領域においても同様に非常に単位面積当たりコスト高である。
【０００６】
ＵＳ４４６８６８６には、フィールドプレートリング及びフィールドプレートリングの下に配置されたリング状のドーピング領域を有する耐高圧縁部構造が記述されている。これらのリング状ドーピング領域は基本的に多数のカスケード接続されたＭＯＳトランジスタから成る。この縁部構造も同様に半導体構成素子の縁部領域においてきわめて単位面積当たりコスト高なデザインを有する。
【０００７】
この従来技術に基づいて、本発明の課題は、半導体構成素子に対する簡単かつ占有面積を節減するような耐高圧縁部構造の構成を提供し、さらに、この耐高圧縁部構造の構成は再現可能であるような高い降伏電圧を保障する。
【０００８】
本発明によれば、上記課題は請求項１の特徴部分記載の構成を有する上位概念記載の縁部構造によって解決される。
【０００９】
本発明によれば、フローティングガードリング及び／又はリング間ゾーンの伝導率及び／又はジオメトリは、阻止電圧が印加されるとフローティングガードリング及び／又はリング間ゾーンの電荷担体が完全に除去される、すなわち空乏化されるように調整されている、上位概念記載の縁部構造が設けられる。
【００１０】
本発明の縁部構造によって、電界の調整が半導体ボディの表面でもこの半導体ボディのボリュームにおいても実現される。本発明の縁部構造の適切な設計仕様によって電界強度最大値は簡単なやり方でこの半導体ボディの深部にまで、すなわち垂直型ｐｎ接合部の領域にまでシフトされる。この場合、ｐ及びｎドーピングの広い濃度領域に亘って常に適切なデザインが提供される。このデザインはボリュームにおける電界の「緩やかな」ランアウト（ｒｕｎ ｏｕｔ ／ Ａｕｓｌａｕｆｅｎ）が可能となる。
【００１１】
本発明のとりわけ有利な実施形態では、複数のフローティングガードリングは同一の幅を有し、個々のフローティングガードリングの間に配置されるリング間ゾーンの幅は半導体構成素子の縁部に向かって増大してゆく。
【００１２】
他の有利な実施形態では、フローティングガードリングの幅は半導体構成素子の縁部に向かって減少し、個々のフローティングガードリングの間のリング間ゾーンはそれぞれ同一の幅を有する。
【００１３】
さらに、フローティングガードリングの深さは半導体構成素子の縁部に向かって変化してもよい。フローティングガードリングの深さが半導体構成素子の縁部に向かって減少すると、とりわけ有利である。
【００１４】
従って、デザインパラメータとしては、本発明の縁部構造に対して、リソグラフィマスクによって定めらることができるフローティングガードリングの幅、間隔及び深さが残る。これによって、各半導体構成素子及びとりわけ半導体構成素子の阻止電圧の任意の領域に対して、できるだけ簡単な手段で最適な縁部構造が構成される。
【００１５】
有利にはフローティングガードリングは部分的にＶ字型トレンチ状の又はＵ字型トレンチ状の断面を有する。Ｖ字型トレンチ状の断面乃至はＵ字型トレンチ状の断面は簡単なやり方で等方性乃至は異方性エッチングプロセス及びその後のデポジットプロセスによって製造される。
【００１６】
有利には、半導体構成素子の縁部領域においていわゆる空間電荷ゾーンストッパも設けられる。空間電荷ゾーンストッパは、最も外側の縁部領域における電極又は高ドープされた拡散領域と解釈する。この最も外側の縁部領域における電極又は高ドープされた拡散領域はフローティングガードリングで遮断されない空間電荷乃至は電界の横方向への延び広がりを制限する。この空間電荷ゾーンストッパは通常は降伏電圧として少なくとも降伏電荷の倍数を提供する。空間電荷ゾーンストッパとしてエピタキシャル層と同一の伝導タイプの強くドープされた領域が設けられる。要求に応じて、次のことも考えられる。すなわち、空間電荷ゾーンストッパをいわゆる「ダメージ・インプランテッド」領域（インプランテーション領域）乃至は半導体ボディの基板材料によって短絡されている金属電極として実現することも考えられる。
【００１７】
有利には、本発明の縁部構造には縁部に向かって少なくとも１つのフィールドプレートが設けられる。このフィールドプレートは、この構成素子に対して、この構成素子のケーシングにおいて移動する寄生電荷に対する良好な静電的な保護を保障する。さらに、有利には、縁部構造に隣接するカソード電極を、すなわちＭＯＳ−ＦＥＴにおいてそのソース電極を縁部領域へと垂直方向に上に向かって、すなわちこの半導体ボディから外へと導く。
【００１８】
縁部構造全体に対して、相応のデザインパラメータは、最大許容電界から導出され、基本的に垂直に延在するｐｎ接合部の領域における最大界面電荷を確実に下回ることに関係する。シリコンの場合、この最大界面電荷はほぼ１．５×１０１２ｃｍ−２である。従って、縁部領域における半導体ボディの所与のドーピングプロファイルから非常に簡単に処理できるレイアウトが得られる。個々のフローティングガードリングとこれらのフローティングガードリングの間に配置されたリング間ゾーンとの間の接合部の領域における電界強度最大値の移動は、アクセプタ原子が面に関して実効的に過剰であること（Ｎｅｔｔｏｕｅｂｅｒｓｃｈｕｓｓ）によって実現される。これは、フローティングガードリングに注入されるドーピング材料の、面に関する合計量が、これらのフローティングガードリングの間に配置されたリング間ゾーンへのドーピングの合計量を上回らなければならないことを意味する。
【００１９】
本発明の縁部構造は、従来の縁部構造に比べて、半導体ボディの縁部に向かって横方向の延び広がりにおいて３３％までの大きさだけより小さく設計仕様しうる。
【００２０】
本発明の他の有利な実施形態は各従属請求項から得られる。
【００２１】
本発明は次に図に示された実施例に基づいて詳しく記述する。
【００２２】
図１は、Ｄ−ＭＯＳＦＥＴ（乃至はＩＧＢＴ）として構成され、本発明の縁部構造を有する耐高圧半導体構成素子の部分図である。
【００２３】
図２は、さらに別の本発明の縁部構造の部分図である。
【００２４】
図３は様々なトレンチタイプが示されている部分図である。
【００２５】
図４はいくつかの実施例であり、これらの実施例に基づいて半導体構成素子の縁部領域において所期の通りに調整可能な、均一なドーピング分布を製造することを示している。
【００２６】
図５はいくつかの部分図であり、これらの部分図に基づいて半導体構成素子の縁部領域において所期の通りに「緩やかに」ランアウトするドーピング濃度の調整のための様々な縁部バリエーションを示す。
【００２７】
図面において同一の又は機能的に同一の素子は、基本的に同一の参照符号で示されている。
【００２８】
図１は、本発明の縁部構造を有する耐高圧（電力）半導体構成素子の部分図を示す。
【００２９】
この半導体構成素子は、並列接続されかつそれぞれ個々のセルＺ１．．Ｚ３に配置された多数の個別構成素子から構成されるセルフィールドＺＦを有する。これらの個々のセルのうち部分的に最も外側の３つのセルＺ１．．Ｚ３だけがここには図示されている。このセルフィールドＺＦは半導体構成素子の縁部領域ＲＢに設けられた縁部構造によって終わっている。この縁部領域ＲＢは、ここでは、この半導体構成素子のセルフィールドＺＦのアクティブなセルＺ１．．Ｚ３の外側に存在する領域を示している。
【００３０】
図１では、１によって半導体構成素子の半導体ボディが示されている。例えばシリコン基板から成るこの半導体ボディ１は、この実施例ではｎドープされた内部ゾーン２を有する。この内部ゾーン２はソース側においてこの半導体ボディ１の第１の表面３を有する。大抵の場合、この内部ゾーン２はエピタキシャルプロセスによって半導体ボディ１の上に被着されている。とりわけ非常に高い阻止電圧を有する耐高圧電力半導体構成素子の場合には、このエピタキシャル層は、それぞれエピタキシャル部分層がその下にある層の上に被着されてゆく連続的な複数のエピタキシャルステップによって作られる。この技術は成長技術として周知である。
【００３１】
ドレイン側にはドレインゾーン４が内部ゾーンに隣接している。この半導体構成素子が例えばＭＯＳＦＥＴとして構成されている場合、このドレインゾーン４は大抵の場合強くｎドープされている。しかし、この半導体構成素子がＩＧＢＴとして構成されている場合、このドレインゾーン４はアノードゾーンとしても呼ばれ、大抵の場合強くｐドープされている（図１では括弧で示されている）。この場合、界面５はドレインゾーン４と内部ゾーン２との間のｐｎ接合部を示す。さらに、このドレインゾーン４は、半導体ボディ１の第２の表面６を有し、ここでは大きい面積によってドレイン電極７に、すなわちドレイン端子Ｄに接続されている。
【００３２】
ソース側の表面３には多数のベースゾーン８が内部ゾーン２に埋め込まれている。これらのベースゾーン８は内部ゾーン２とは正反対の伝導タイプを有し、すなわち、これらのベースゾーン８はここに図示された例ではｐドープされている。この実施例では、ベースゾーン８の各々においてそれぞれ強くｎドープされた少なくとも１つのソースゾーン９が埋め込まれている。この実施例では、ベースゾーン８及びこれらのベースゾーン８に埋め込まれたソースゾーン９はバスタブ状に構成されており、例えばイオン注入及び／又は拡散によって製造される。
【００３３】
ベースゾーン８及び／又はソースゾーン９は大抵の場合には、といっても必ずしもいつもそうではないが、相応のセルＺ１．．Ｚ３と同一のセルデザインを有し、これらのセルＺ１．．Ｚ３にベースゾーン８及び／又はソースゾーン９は埋め込まれている。このようなセルデザインは例えばストリップ状、六角形状、三角形状、円形状、卵形状等々に構成されたセルＺ１．．Ｚ３から成る。
【００３４】
図１の半導体構成素子は垂直型Ｄ−ＭＯＳＦＥＴ（乃至はＩＧＢＴ）として構成されている。当然、ソースゾーン９乃至はベースゾーン８もいわゆるトレンチに設けることができる。その場合、この相応の半導体構成素子はトレンチＭＯＳＦＥＴ乃至はトレンチＩＧＢＴである。しかし、ソースゾーン９乃至はベースゾーン８のＶ字状の又は台形状の断面も考えられる。
【００３５】
図１では、ソースゾーン９及びベースゾーン８は周知のやり方でコンタクトホール１０′を介してソース電極１０に、すなわちソース端子Ｓに接続されている。ソースゾーン９及びベースゾーン８のこの分路によって、そこで寄生バイポーラトランジスタがターンオンされることが回避される。
【００３６】
さらに、第１の表面３にはゲート電極１１が設けられており、このゲート電極１１は薄いゲート酸化膜１２を介して半導体ボディ１から絶縁されている。ゲート電極１１はゲート端子Ｇに接続されており、例えば高ドープされたポリシリコン乃至は金属から成る。さらに、フィールド酸化膜１３が設けられており、このフィールド酸化膜１３はソース電極１０をゲート電極１１からならびに半導体ボディ１から絶縁している。
【００３７】
最後に図１の半導体構成素子は空間電荷ゾーンストッパ１４を有する。この空間電荷ゾーンストッパ１４はこの半導体構成素子の最も外側の縁部領域ＲＢに、すなわち、この半導体構成素子のノコギリ状エッジ（Ｓａｅｇｅｋａｎｔｅ）のすぐ前に設けられている。この実施例では空間電荷ゾーンストッパ１４は周知のやり方でセルフィールドＺＦに向かって上昇する一段の金属電極１４′として構成されている。この金属電極１４′は強くｎドープされた拡散領域１４″に接続されている。しかし、この金属電極１４′はポリシリコン電極としても構成できるし、又は適用例に応じて省くこともできる。
【００３８】
通常は電力半導体構成素子の縁部領域ＲＢに段状のフィールドプレートリング１７が設けられている。このようなフィールドプレート１７は大抵の場合一段に又は多段に構成されている。これらのフィールドプレート１７は縁部に向かってこの第１の表面３から離れるように導かれている。図１のこの実施例では一段に構成されたフィールドプレート１７だけが図示されている。
【００３９】
面積最適化の理由から、さらに有利には、アクティブなセルフィールドＺＦのそれぞれの最も外側のセルＺ１のゲート電極１１が同時にフィールドプレート１７の機能を引き受ける。さらに、有利には、縁部構造に隣接するソース電極１０が縁部領域ＲＢに向かって同様に垂直に上の方へと、すなわち半導体ボディ１の第１の表面３から外側へと導かれる。
【００４０】
本発明では縁部領域ＲＢにおいて、すなわちアクティブなセルフィールドＺＦの外側においてガードリング１５が設けられている。この実施例では弱くｐドープされて構成されているこれらのガードリング１５は「フローティング」状態である。すなわち、これらのガードリング１５は定められない電位を有する。図１の部分図では、これらのフローティングガードリング１５は円柱状に構成されており、半導体ボディ１の第１の表面３から内部ゾーン２の深部にまで到達している。図１のこの実施例では４つのフローティングガードリング１５が設けられている。
【００４１】
フローティングガードリング１５は互いに間隔を置いて配置されており、これらフローティングガードリング１５の間の領域はリング間ゾーン１６を定める。これらのリング間ゾーン１６は大抵の場合、といっても必ずしもいつもそうではないが、下部ドーピング部、すなわち内部ゾーン２と同一のドーピング濃度を有する。フローティングガードリング１５及びリング間ゾーン１６の横方向及び水平方向の寸法及びジオメトリならびにこのリング間ゾーン１６のドーピング濃度はここでは詳しくは定められていない。これは後で図３から５に基づいて正確に記述する。
【００４２】
リング間ゾーン１６は大抵の場合いわゆる「トレンチ技術」で製造される。この実施例では、リング間ゾーン１６のトレンチは半導体ボディ１の第１の表面３から内部ゾーン２の深部にまで到達している。当然、これらのトレンチ１６が内部ゾーン２全体を貫いて延在し、ドレインゾーン４に接続されていることも考えられる。原理的にはまた、トレンチ１６が第１の表面３からこの半導体ボディの裏面の第２の表面６まで貫通していることも考えられる。このことは後で図５に基づいてもっと詳しく記述する。
【００４３】
図２はさらに別の本発明の縁部構造の実施例の部分図を示す。
【００４４】
図２では、リング間ゾーン１６が付加的に半導体ボディの第１の表面３に向かって広くされている。さらに、とりわけ有利には、ソース電極１０が縁部領域ＲＢに向かって縁部領域の最も近くにあるゲート電極１１を取り囲んでいる。すなわち、ソース電極１０は縁部領域ＲＢに向かって縁部領域の最も近くにあるゲート電極１１乃至はフィールドプレート１７を越えて突出し、次いで再び半導体ボディ１の第１の表面３の方向に降りていく。
【００４５】
このようにして縁部領域ＲＢにおいて最も外側のゲート電極１１乃至はフィールドプレート１がいわばファラデー・ケージ（ファラデー遮閉）の中に、つまりほぼ電界の無い空間の中に存在する構造が成立する。ソース電極１０が縁部に向かって上方へとフィールド酸化膜１３のますます厚くなる酸化膜の方向に延ばされている図１において記述された従来の縁部構造に比べて、ゲート電極１１を取り囲むソース電極１０によって、縁部領域の最も近くにあるゲート電極１１の方向へ向かう電界の明らかな低減が実現される。
【００４６】
第１の表面３に向かってリング状のリング間ゾーン１６が上記のように細くされることによって、電界強度は縁部の方向におけるソース電極１０の金属化部の端部においてそれぞれのボリューム電界強度より下に低下する。従って、これまでのデザインを完全に反転することにおいて、この縁部構造の最も外側の領域において空間電荷ゾーンストッパ１４の金属電極１４′は付加的にフィールド酸化膜１３の少なくとも１つの第２の酸化物段に接近する。このようにして、電界分布は、縁部構造の開放領域ＯＢにおいて、すなわち空間電荷ゾーンストッパ１４とフィールドプレート１７との間の領域において次のように修正される。すなわち、電界の電気力線が開放領域ＯＢ全体に亘ってそれぞれの電極１４′、１７によってほとんど変化せずに第１の表面３において半導体ボディ１から外へと離脱することができるように修正される。このようにして、金属電極１４′の下の拡散領域１４″はゲート電極１１及びセルフィールドＺＦの方向において明らかに減少される。従って、空間電荷ゾーンストッパ１４とセルフィールドＺＦの最も外側のセルＺ１との間の上記の開放領域ＯＢの幅は大きく低減される。このことは、本発明の縁部構造の、すなわち相応の半導体構成素子の面積コストの明らかな低減をもたらす。
【００４７】
図３にはいくつかのトレンチタイプが部分図によって図示されている。
【００４８】
トレンチ技術によってリング間ゾーン１６を製造するために、半導体ボディ１の内部ゾーン２にトレンチ１８をエッチングする。図１ならびに図３（Ａ）にはこれらのトレンチ１８が理想的に円柱状に形成されている。この実施例では、トレンチ１８は第１の表面３に対してほぼパラレルに経過するトレンチ底１９ならびにトレンチ壁２０を有し、これらのトレンチ壁２０は理想的には第１の表面３に対して直角に設けられている。しかし、大抵の場合、これらのトレンチ壁２０はちょうど垂直に対して傾斜角αだけ斜めにされており、従って半導体ボディ１の深部に向かって細くなった、近似的に台形状の断面を有するトレンチ１８を形成する（図３（Ｂ））。しかし、これはどうしても必要なのではない。トレンチ１８が部分図においてＶ字形状（図３（Ｃ））の又はＵ字形状（図３（Ｄ））の断面を有することももちろん考えられる。
【００４９】
次に図４に基づいて、半導体構成素子の縁部領域において、つまり本発明の縁部構造において、所期の通りに調整可能な均一なドーピング分布を作るためのいくつかの有利な方法を記述する。全ての部分図４（Ａ）から（Ｄ）にはわかりやすいように個々のトレンチ１８だけを図示する：
点状の、ストリップ状の又は格子状のトレンチ１８が比較的高ドープされた第１の伝導タイプの基板材料、例えば内部ゾーン２にエッチングされる（図４（Ａ））。トレンチ１８はエピタキシャルに第２の伝導タイプの材料によって充填される。この場合、面に関する実効ドーピングがほぼ０となり、面電荷が空間方向において降伏電荷を上回らないように全電荷を調整する。実効ドーピングがほぼ０であることは、アクセプタ（ホール）の数とドナー（電子）の数とが横方向の投影においてほぼ均衡することを意味する。
【００５０】
本発明の他の実施例では、点状の、ストリップ状の又は格子状のトレンチ１８が比較的低ドープされた又はドープされていない基板材料にエッチングされる（図４（Ｂ））。この後で、トレンチ１８は、第１の伝導タイプのドーピングを有するエピタキシャルに被着されるシリコン、多結晶質シリコン又はＢＰＳＧ（ホウ素リンシリケートガラス）を用いて被覆される。このドーピングは周囲の基板材料へと、例えば熱処理プロセスによってドライブインされる。この被覆は次いで再びエッチングで除去される。この後でトレンチ１８がエピタキシャルに被着される第２の伝導タイプのシリコンによって再び充填される。
【００５１】
有利な実施例では、さらに、被覆及び次いで熱処理ステップを介して第２の伝導タイプのドーピングを周囲の基板材料にドライブインすることが可能である（図４（Ｃ））。２つの伝導領域を明確に分離するために、この場合に大きく異なる拡散係数を有するドーピング材料を使用しなくてはならない。このやり方の利点は、例えばリソグラフィプロセスの間の粒子に起因するトレンチ１８の損傷の場合でも、半導体構成素子が完全に機能可能なままであることである。これに対して、最初に挙げたやり方においては、この領域において阻止電圧の降下、すなわち半導体構成素子全体の損傷が発生しうる。
【００５２】
エピタキシャルに被着されるシリコンによって充填する代わりに、トレンチ壁２０がパッシベーション層２１によって被覆され、中空スペース２３が例えばホウ素リンシリケートガラス（ＢＰＳＧ）から成る蓋２２によって上方に閉鎖されるならば、トレンチ１８において中空スペース２３を残すことができる（図４（Ｄ））。
【００５３】
図５はいくつかの部分図を示し、これらの部分図によって半導体構成素子の縁部領域における所期の通りの「緩やかに」ランアウト（ｒｕｎ ｏｕｔ ／ ａｕｓｌａｕｆｅｎｄ）するドーピング濃度を調整するための様々な縁部バリエーションを図示する。図５ではわかりやすくするために図１及び２に相応する構造が概略的に示される。というのも、ここでは基本的にとりわけ半導体構成素子の縁部領域ＲＢのトレンチ１８のジオメトリ、寸法及び間隔が問題になるからである。
【００５４】
トレンチ１８は、第１の表面３から理想的には本来の構成素子プロセスにおいてセルフアライメントにより、すなわちポリシリコンエッジに対するアライメントにより又は裏面乃至は第２の表面６から半導体ボディ１を薄く研磨した後で（ｎａｃｈ ｄｅｍ Ｄｕｅｎｎｓｃｈｌｅｉｆｅｎ）エッチングされる。この場合、異方性エッチングも等方性エッチングも使用できる。原理的には第１の表面３から裏面乃至は第２の表面６まで貫通するトレンチ１８も可能である（図５（Ａ））。これらのトレンチ１８が十分に高濃度でドープされる場合、比較的高価なエピタキシャルウェハを使用しなくてもすむ。
【００５５】
トレンチ１８の深さが縁部に向かって変化する（図５（Ａ）及び（Ｃ））場合、縁部領域ＲＢにおいて電界強度分布が有利に制御できる。図５（Ｃ）ではトレンチ１８の深さｔ１＞ｔ２＞ｔ３は縁部に向かって連続的に減少する。これによって、この構成素子のセルフィールドＺＦにおいて電圧降伏の箇所も定めることができる。
【００５６】
さらに、トレンチのドーピング被覆をラジアル方向又は垂直方向において変化せさることも考えられる（図５（Ｂ））。例えばＶ字形状の断面を有するトレンチ１８及びこのトレンチ１８のエピタキシャルな充填を選択すれば、これらのトレンチ１８の形状を意識的に注入される電荷ドーズ量の垂直方向に変化させるために利用できる。とりわけこの場合トレンチ壁の傾斜角αは縁部に向かって大きくなりうる。
【００５７】
ほぼ完全な均衡から明らかにｎ又はｐドープされた状態へとできるだけ徐々に移行することを実現するために、２つの隣接するトレンチ１８のパターン乃至は間隔（ｄ１＞ｄ２＞ｄ３＞ｄ４）を段階的に縁部に向かって大きくする（図５（Ｄ））か、又は、トレンチ１８の直径（ｒ１＞ｒ２＞ｒ３＞ｒ４＞ｒ５）を縁部に向かって低減させることが提案される（図５（Ｅ））。
【００５８】
最初に挙げた成長技術に対して、エッチングされたトレンチ１８によるいわゆるトレンチ技術は、より小さいセルパターンが設けられるという利点を提供する。このより小さいセルパターンはこの場合より高い濃度のドーピングを有することができ、これによって平面ターンオン抵抗ＲＤＳ，ＯＮが大きく低減される。
【００５９】
最後にここでさらに明確にしておくが、当然のことながら、縁部領域ＲＢにおいて所望のドーピングプロファイル乃至は所望の面に関するドーピング分布を実現するためには、図３から図５において記述された各々の構造だけでも組み合せることによって非常に有利に相互に使用できる。
【図面の簡単な説明】
【図１】Ｄ−ＭＯＳＦＥＴ（乃至はＩＧＢＴ）として構成され、本発明の縁部構造を有する耐高圧半導体構成素子の部分図である。
【図２】さらに別の本発明の縁部構造の部分図である。
【図３】様々なトレンチタイプが示されている部分図である。
【図４】いくつかの実施例であり、これらの実施例に基づいて半導体構成素子の縁部領域において所期の通りに調整可能な、均一なドーピング分布を製造することを示している。
【図５】いくつかの部分図であり、これらの部分図に基づいて半導体構成素子の縁部領域において所期の通りに「緩やかに」ランアウトするドーピング濃度の調整のための様々な縁部バリエーションを示す。
【符号の説明】
１ 半導体ボディ
２ 内部ゾーン
３ 第１の表面
４ ドレインゾーン
５ 界面、ｐｎ接合部
６ 第２の表面
７ ドレイン電極
８ ベースゾーン
９ ソースゾーン
１０ ソース電極
１０′ ソース電極のためのコンタクトホール
１１ ゲート電極
１２ ゲート酸化膜
１３ フィールド酸化膜
１４ 空間電荷ゾーンストッパ
１４′ 空間電荷ゾーンストッパの金属電極
１４″ 空間電荷ゾーンストッパの拡散領域
１５ （フローディング）ガードリング
１６ リング間ゾーン
１７ フィールドプレート
１８ トレンチ
１９ トレンチ底
２０ トレンチ壁
２１ トレンチのパッシベーション層
２２ トレンチ蓋
２３ 中空スペース
α トレンチ壁の傾斜角
ｄ１．．ｄ４ ２つの隣接するトレンチの間隔、トレンチパターン
ｒ１．．ｒ５ トレンチ直径
ｔ１．．ｔ３ トレンチ深さ
ＯＢ 縁部領域の開放領域
ＲＢ 縁部領域
Ｚ１．．Ｚ３ セル
ＺＦ セルフィールド
Ｄ ドレイン端子
Ｇ ゲート端子
Ｓ ソース端子

Claims (15)

  1. 半導体構成素子の縁部領域（ＲＢ）における耐高圧縁部構造であって、
    半導体ボディ（１）を有し、該半導体ボディ（１）の第１の表面（３）には第１の伝導タイプの少なくとも１つの内部ゾーン（２）が隣接しており、
    該内部ゾーン（２）に配置された第２の伝導タイプの少なくとも２つのフローティングガードリング（１５）を有し、
    それぞれ前記内部ゾーン（２）に配置された前記第１の伝導タイプのリング間ゾーン（１６）を有し、該リング間ゾーン（１６）は、それぞれ２つの隣接する前記フローティングガードリング（１５）の間に互いに間隔があくように横方向に配置されている、半導体構成素子の縁部領域（ＲＢ）における耐高圧縁部構造において、
    前記フローティングガードリング（１５）及び前記リング間ゾーン（１６）の伝導率及び/又はジオメトリは、阻止電圧が印加されると前記フローティングガードリング（１５）及び前記リング間ゾーン（１６）の自由な電荷担体が完全に除去されるように調整されていることを特徴とする、半導体構成素子の縁部領域（ＲＢ）における耐高圧縁部構造。
  2. リング間ゾーン（１６）の幅（ｒ１..ｒ５）は半導体構成素子の縁部に向かって増大し及び/又はフローティングガードリング（１５）の幅（ｄ１..ｄ４）は前記半導体構成素子の縁部に向かって減少することを特徴とする請求項１記載の耐高圧縁部構造。
  3. フローティングガードリング（１５）又はリング間ゾーン（１６）はそれぞれ同一の幅を有することを特徴とする請求項１又は２記載の耐高圧縁部構造。
  4. フローティングガードリング（１５）の深さ（ｔ１..ｔ３）は半導体構成素子の縁部に向かって減少することを特徴とする請求項１から３のうちの１項記載の耐高圧縁部構造。
  5. フローティングガードリング（１５）はＶ字型の又はＵ字型の断面を有することを特徴とする請求項１から４のうちの１項記載の耐高圧縁部構造。
  6. 半導体構成素子の縁部領域（ＲＢ）の最も外側の縁部には少なくとも１つの空間電荷ゾーンストッパ（１４、１４′、１４″）が設けられていることを特徴とする請求項１から５のうちの１項記載の耐高圧縁部構造。
  7. 空間電荷ゾーンストッパ（１４、１４′、１４″）は、内部ゾーン（２）に配置された強くドープされた第１の伝導タイプの領域（１４″）を有することを特徴とする請求項６記載の耐高圧縁部構造。
  8. 空間電荷ゾーンストッパ（１４、１４′、１４″）は、内部ゾーン（２）に配置されたダメージ・インプランテッド領域（１４′″）を有することを特徴とする請求項６又は７記載の耐高圧縁部構造。
  9. 空間電荷ゾーンストッパ（１４、１４′、１４″）は、金属性の電極（１４′）又はポリシリコンを含有する電極（１４′）を有し、該電極（１４′）は内部ゾーン（２）に接続されていることを特徴とする請求項６から８のうちの１項記載の耐高圧縁部構造。
  10. 半導体構成素子の縁部領域（ＲＢ）の内部の縁部には少なくとも１つのフィールドプレート（１７）が設けられていることを特徴とする請求項１から９のうちの１項記載の耐高圧縁部構造。
  11. フィールドプレート（１７）のうちの少なくとも１つは同時に半導体構成素子のゲート電極（１１）であることを特徴とする請求項１０記載の耐高圧縁部構造。
  12. 金属化部（１０）が設けられており、該金属化部（１０）は縁部の方向に向かって最も外側のフィールドプレート（１７）を越えて突出し、該フィールドプレート（１７）を越えて突出した個所において、前記第１の表面（３）の方向に延在し、該金属化部（１０）は該最も外側のフィールドプレート（１７）に対して絶縁されていることを特徴とする請求項１０または１１記載の耐高圧縁部構造。
  13. 金属化部（１０）は半導体構成素子のソース電極（１０）の金属化部であることを特徴とする請求項１２記載の耐高圧縁部構造。
  14. リング間ゾーン（１６）の断面は縁部領域（ＲＢ）において第１の表面（３）に向かって細くなるように構成されていることを特徴とする請求項１から１３のうちの１項記載の耐高圧縁部構造。
  15. 半導体構成素子は垂直型パワートランジスタ又はＩＧＢＴであることを特徴とする請求項１から１４のうちの１項記載の耐高圧縁部構造。
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