JP6730394B2

JP6730394B2 - 半導体装置

Info

Publication number: JP6730394B2
Application number: JP2018178749A
Authority: JP
Inventors: 小寺　雅子; 雅子小寺; 知子末代
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2018-09-25
Filing date: 2018-09-25
Publication date: 2020-07-29
Anticipated expiration: 2036-03-11
Also published as: JP2018201050A

Description

本発明の実施形態は、半導体装置に関する。

高効率の電力変換のために、パワーエレクトロニクスの活用とパワー半導体開発がますます盛んに行われている。幅広い定格電圧、定格電流に対応するため、様々な素子が開発されている。スイッチング周波数と電力容量により、使用用途と使用される素子が決まってくる。代表的な素子として、高周波数動作に適したＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)や、高耐圧、大電流駆動可能なバイポーラ素子であるＩＧＢＴ(Insulated Gate Bipolar Transistors)やｐｉｎダイオードなどの半導体装置がある。これらの半導体装置については、低損失駆動と共に、操作性、破壊耐量、高耐圧等の要求があり、高耐圧設計は重要な設計項目となっている。

特開２０１５−２３０６１号公報

本発明が解決しようとする課題は、耐圧を向上できる半導体装置を提供することである。

実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２電極と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、第３電極と、第４電極と、第５電極と、を有する。
前記第１半導体領域は、第１領域と、前記第１領域の周りに設けられた第２領域と、を有する。前記第１半導体領域は、前記第１電極の上に設けられている。
前記第２半導体領域は、前記第１領域の上に設けられている。
前記第２電極は、前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続されている。
前記第３半導体領域は、前記第２領域の上に前記第２半導体領域と離間して設けられ、前記第２半導体領域を囲んでいる。
前記第３電極は、前記第３半導体領域の上に前記第２電極と離間して設けられている。前記第３電極は、前記第２電極を囲み、前記第１領域から前記第２領域に向かう第１方向に向けて突出した第１突出部を有する。前記第１突出部の下面は、前記第１方向に垂直な第２方向に対して傾斜している。
前記第４半導体領域は、前記第２領域の上に前記第３半導体領域と離間して設けられ、前記第３半導体領域を囲み、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する。
前記第４電極は、前記第４半導体領域の上に前記第３電極と離間して設けられ、前記第３電極を囲み、前記第２領域から前記第１領域に向かう第３方向に向けて突出した第２突出部を有し、前記第２突出部の下面が前記第２方向に対して傾斜している。
前記第５電極は、前記第２電極の周りに設けられ、前記第３電極に囲まれ、前記第２電極および前記第３電極と離間し、前記第２半導体領域の上に位置し、前記第１方向に向けて突出した第３突出部を有し、前記第３突出部の下面が前記第２方向に対して傾斜している。
前記第３電極は、前記第３半導体領域に接する部分から前記第１突出部の先端に近づくにつれて薄くなる前記第２方向の厚さを有する。
前記第３電極の下面は、下方に向けて凸に湾曲している。

第１実施形態に係る半導体装置の一部を表す断面図である。第１実施形態に係る半導体装置の製造工程を表す工程断面図である。第１実施形態に係る半導体装置の製造工程を表す工程断面図である。第１実施形態に係る半導体装置の製造工程を表す工程断面図である。第１実施形態に係る半導体装置のゲート電極近傍を拡大した断面図とゲート電極近傍の電界強度を表すグラフである。第１実施形態の第１変形例に係る半導体装置のゲート電極近傍を拡大した断面図とゲート電極近傍の電界強度を表すグラフである。第１実施形態の第２変形例に係る半導体装置におけるゲート電極近傍の部分拡大断面図およびゲート電極近傍の電界強度を表すグラフである。第１実施形態の他の変形例に係る半導体装置が有するゲート電極近傍を表す部分拡大断面図である。第１実施形態の他の変形例に係る半導体装置が有するゲート電極近傍を表す部分拡大断面図である。第１実施形態の他の変形例に係る半導体装置を表す断面図である。第２実施形態に係る半導体装置を表す平面図である。図１１のＡ−Ａ’断面図である。第２実施形態の参考例に係る半導体装置を表す断面図である。第２実施形態の変形例に係る半導体装置を表す断面図である。

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、第１実施形態に係る半導体装置１００の一部を表す断面図である。
半導体装置１００は、例えば、横型のＨＥＭＴ（High Electron Mobility Transistor）である。
図１に表すように、半導体装置１００は、基板１、バッファ層２、チャネル層３、バリア層４（第１半導体層）、ゲート電極１０、ゲート絶縁層１８、ソース電極２０（第１電極）、ドレイン電極３０（第２電極）、および絶縁層４０を有する。

以下の第１実施形態の説明では、ソース電極２０からドレイン電極３０に向かう方向をＸ方向（第１方向）とする。また、バリア層４の上面４ａと交差する方向をＺ方向（第２方向）とし、Ｘ方向およびＺ方向に対して垂直な方向をＹ方向とする。

バッファ層２は、基板１の上に設けられている。バッファ層２は、基板１とチャネル層３との間の格子不整合を緩和するために設けられている。
チャネル層３は、バッファ層２の上に設けられている。

バリア層４は、チャネル層３の上に設けられている。バリア層４のバンドギャップは、チャネル層３のバンドギャップよりも大きい。チャネル層３とバリア層４とはヘテロ接合界面を形成し、このヘテロ接合界面に二次元電子ガスが発生する。

ソース電極２０とドレイン電極３０は、バリア層４の上面４ａの上に互いに離間して設けられている。ソース電極２０およびドレイン電極３０は、バリア層４とオーミック接触している。

ゲート電極１０は、上面４ａの上にゲート絶縁層１８を介して設けられている。また、ゲート電極１０は、ソース電極２０とドレイン電極３０との間に位置し、これらの電極と離間している。

絶縁層４０は、ゲート電極１０の周りに設けられ、ソース電極２０およびドレイン電極３０を覆っている。

ここで、ゲート電極１０の構造について、より具体的に説明する。
ゲート電極１０は、図１に表すように、第１部分１１および第２部分１２を有する。
第１部分１１は、上面４ａの上にゲート絶縁層１８を介して設けられている。
第２部分１２は、Ｘ方向において第１部分１１とドレイン電極３０との間に設けられている。第２部分１２とバリア層４との間のＺ方向における距離は、第１部分１１とバリア層４との間のＺ方向における距離よりも長い。また、第２部分１２の下面ＢＳ１とバリア層４との間のＺ方向における距離は、Ｘ方向に向かうほど長くなっている。

第２部分１２の下面ＢＳ１は、曲率を有する。
具体的には、下面ＢＳ１は、下方に向けて凸に湾曲しており、下面ＢＳ１のＺ方向に対する傾斜角度は、Ｚ方向に向かうほど小さくなっている。換言すると、下面ＢＳ１とバリア層４との間のＺ方向における距離は、Ｘ方向に向かうほど長くなり、かつＸ方向に向かうほどその変化量が大きくなっている。

次に、半導体装置１００が有する各構成要素の材料の一例について説明する。
基板１は、シリコン、炭化珪素、またはサファイアから構成されている。
バッファ層２は、複数の窒化アルミニウムガリウム層が積層された構造を有する。
チャネル層３は、アンドープの窒化ガリウムを含む。
バリア層４は、アンドープの窒化アルミニウムガリウムを含む。
ゲート電極１０、ソース電極２０、およびドレイン電極３０は、アルミニウム、ニッケル、銅、またはチタンなどの金属を含む。
ゲート絶縁層１８は、窒化アルミニウムまたは酸化アルミニウムなどの絶縁材料を含む。
絶縁層４０は、酸化シリコンなどの絶縁材料を含む。

次に、第１実施形態に係る半導体装置１００の製造方法の一例について説明する。
図２〜図４は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。

まず、基板１の上に、バッファ層２、チャネル層３、およびバリア層４を順次エピタキシャル成長させる。次に、バリア層４の上面４ａの上にゲート絶縁層１８を形成する。続いて、ゲート絶縁層１８の一部を除去し、上面４ａの一部を露出させる。続いて、ゲート絶縁層１８を覆う金属層を形成する。この金属層をパターニングすることで、図２（ａ）に表すように、ゲート電極１０の一部であるゲート電極１０ａと、ソース電極２０と、ドレイン電極３０と、が形成される。

次に、ゲート電極１０ａ、ソース電極２０、およびドレイン電極３０を覆う絶縁層４０を形成する。続いて、絶縁層４０の上にフォトレジスト層４５を形成し、ナノインプリント法を用いて、フォトレジスト層４５に第１凹部Ｒ１を形成する。このとき、第１凹部Ｒ１は、ゲート電極１０ａの上に形成される。また、第１凹部Ｒ１の底面４５ａの一部は、図１に表す第２部分１２の下面ＢＳ１と同様に、曲率を有し、下方に向かって凸に湾曲している。

次に、フォトレジスト層４５をマスクとして用いて、ＲＩＥ(Reactive Ion Etching)法などの異方性エッチングにより、絶縁層４０の一部を除去する。この工程により、フォトレジスト層４５に形成されていた第１凹部Ｒ１の形状が絶縁層４０に転写され、図３（ａ）に表すように、絶縁層４０に第２凹部Ｒ２が形成される。このとき、ゲート電極１０ａの上面が第２凹部Ｒ２を通して露出される。また、第２凹部Ｒ２の底面４０ａの一部は、第１凹部Ｒ１の底面４５ａと同様に、曲率を有する。

次に、図３（ｂ）に表すように、絶縁層４０の上に金属層４６を形成し、第２凹部Ｒ２を埋め込む。
続いて、ＣＭＰ(Chemical Mechanical Polishing)を行うことで、図４（ａ）に表すように、絶縁層４０の上に堆積した余剰な金属層４６が除去され、上面が平坦化されたゲート電極１０が形成される。これにより、図１に表す半導体装置１００が得られる。
あるいは、金属層４６の上にフォトレジスト層を形成し、金属層４６をエッチバックして、絶縁層４０の上に堆積した余剰な金属層４６を除去してもよい。この場合、図４（ｂ）に表すように、ゲート電極１０の上面に窪みが生じる。

ここで、本実施形態による作用および効果について、図５を用いて説明する。
図５は、第１実施形態に係る半導体装置１００のゲート電極１０近傍を拡大した断面図とゲート電極１０近傍の電界強度を表すグラフである。
図５のグラフにおいて、横軸は、Ｘ方向における位置を表し、縦軸は、各位置におけるバリア層４とゲート電極１０との間の最大電界強度Ｅ［Ｖ／ｍ］を表している。また、破線は、第２部分１２の下面ＢＳ１が、Ｚ方向に対して一定の角度で傾斜している場合の最大電界強度を表している。実線は、本実施形態のように、下面ＢＳ１が下方に向けて凸に湾曲している場合の最大電界強度を表している。

半導体装置１００がオフ状態のとき、ゲート電極１０とドレイン電極３０との間の電位差およびソース電極２０とドレイン電極３０との間の電位差により、これらの電極の間に電界が発生する。ゲート電極１０とドレイン電極３０との間の距離は、ソース電極２０とドレイン電極３０との間の距離よりも近いため、ゲート電極１０近傍には、ソース電極２０近傍に比べて、より強い電界が生じる。
図５のグラフに表すように、ゲート電極１０近傍の電界強度には、２つのピークが存在する。具体的には、第１部分１１の下面のＸ方向における端部のピーク（第１ピーク）と、第２部分１２の下面ＢＳ１のＸ方向における端部のピーク（第２ピーク）と、が存在する。そして、図５のグラフから、下面ＢＳ１が湾曲している場合、下面ＢＳ１が一定の角度で傾斜している場合に比べて、それぞれのピークにおける最大電界強度が低下していることがわかる。
すなわち、本実施形態によれば、ゲート電極１０近傍の最大電界強度を低下させ、半導体装置の耐圧を向上させることが可能となる。

なお、図１〜図５では、第２部分１２の下面ＢＳ１が、下方に向けて凸に湾曲している場合について説明したが、本実施形態に係る半導体装置はこれに限定されない。
以下に、図６および図７を用いて、本実施形態の変形例に係る半導体装置について説明する。

図６は、第１実施形態の第１変形例に係る半導体装置１１０のゲート電極１０近傍を拡大した断面図とゲート電極１０近傍の電界強度を表すグラフである。
図７は、第１実施形態の第２変形例に係る半導体装置１２０のゲート電極１０近傍を拡大した断面図とゲート電極１０近傍の電界強度を表すグラフである。

図６および図７に表すグラフにおいて、破線は、第２部分１２の下面ＢＳ１が一定の角度で傾斜している場合の電界強度を表し、実線は、各変形例に係る半導体装置おけるゲート電極１０近傍の電界強度を表している。

図６に表す半導体装置１１０では、第２部分１２の下面ＢＳ１が、上方に向けて凸に湾曲している。すなわち、下面ＢＳ１のＺ方向に対する傾斜角度は、Ｚ方向に向かうほど、大きくなっている。

この場合、図６のグラフに表すように、下面ＢＳ１が一定の角度で傾斜している場合に比べて、第１ピークの位置が、Ｘ方向に向けて移動するとともに、第１ピークにおける最大電界強度が低下する。同様に、第２ピークの位置も、Ｘ方向に向けて移動するとともに、第２ピークにおける最大電界強度が低下する。
すなわち、本変形例によっても、半導体装置１００と同様に、下面ＢＳ１が一定の角度で傾斜している場合に比べて、それぞれのピークにおける最大電界強度を低下させ、半導体装置の耐圧を向上させることが可能である。

図７に表す半導体装置１２０では、第２部分１２の下面ＢＳ１が、第１面１２ａおよび第２面１２ｂを含む。第１面１２ａは、下方に向けて凸に湾曲している。第２面１２ｂは、第１面１２ａよりも上方に位置しており、上方に向けて凸に湾曲している。

この場合、図７のグラフに表すように、下面ＢＳ１が一定の角度で傾斜している場合に比べて、第１ピークの位置が、Ｘ方向に向けて移動するとともに、第１ピークにおける最大電界強度および第２ピークにおける最大電界強度が低下する。
すなわち、本変形例によっても、半導体装置１００と同様に、半導体装置の耐圧を向上させることが可能である。

また、図５〜図７におけるグラフの対比から、半導体装置１２０では、第１ピークにおける最大電界強度が、半導体装置１００と比べて低下し、第２ピークにおける最大電界強度が、半導体装置１１０と比べて低下していることがわかる。
すなわち、本変形例によれば、半導体装置１００および１１０に比べて、第１ピークおよび第２ピークの少なくともいずれかの最大電界強度をさらに低下させ、半導体装置の耐圧をより一層向上させることが可能である。

以下では、本実施形態に係る半導体装置のさらに他の変形例について説明する。
図８および図９は、第１実施形態の他の変形例に係る半導体装置が有するゲート電極１０近傍を表す部分拡大断面図である。
図１０は、第１実施形態の他の変形例に係る半導体装置を表す断面図である。
図８〜図１０に表す以下の各変形例においても、半導体装置１００〜１２０と同様に、下面ＢＳ１が一定の角度で傾斜している場合に比べて、第１ピークにおける最大電界強度および第２ピークにおける最大電界強度を低下させ、半導体装置の耐圧を向上させることが可能である。

図８（ａ）に表す半導体装置では、第２部分１２の下面ＢＳ１は、第１面１２ａおよび第２面１２ｂを含む。第１面１２ａは、上方に向けて凸に湾曲している。第２面１２ｂは、第１面１２ａよりも上方に位置し、下方に向けて凸に湾曲している。

図８（ｂ）に表す半導体装置では、第２部分１２の上面ＵＳが、下面ＢＳ１に沿って、下方に向けて凸に湾曲している。すなわち、図５〜図８（ａ）に表す半導体装置では、第２部分１２のＺ方向における長さが、Ｘ方向に向かうほど短くなっている。これに対して、図８（ｂ）に表す半導体装置では、第２部分１２のＺ方向における長さが、Ｘ方向において略一定である。

なお、図８（ｂ）では、下面ＢＳ１が下方に向けて凸となるように湾曲している場合について例示した。しかし、図５〜図８（ａ）に表す各半導体装置におけるゲート電極１０についても、同様に、第２部分１２のＺ方向における長さがＸ方向において略一定となるように、上面ＵＳがそれぞれの下面ＢＳ１に沿って湾曲していてもよい。

図９（ａ）に表す半導体装置は、第２部分１２の下面ＢＳ１が、第１部分１１の下面と滑らかに連続して設けられている点で、半導体装置１００と異なる。
同様に、図９（ｂ）に表す半導体装置は、下面ＢＳ１が、第１部分１１の下面と滑らかに連続して設けられている点で、半導体装置１２０と異なる。
すなわち、図５〜図８に表す各半導体装置では、ゲート電極１０の第１部分１１の下面と、第２部分１２の下面ＢＳ１と、の間に段差が形成されていたが、これらの半導体装置において、図９に表す例のように、それぞれの下面が連続して設けられていてもよい。

図１０に表す半導体装置では、ゲート電極１０、ソース電極２０の一部、およびドレイン電極３０が、絶縁層４０によって覆われている。また、ソース電極２０が、絶縁層４０の上に設けられた第３部分２３を有する。第３部分２３は、ゲート電極１０の上方に位置しており、第３部分２３のＸ方向における端部は、ゲート電極１０のＸ方向における端部よりも、Ｘ方向に向けて突出している。
また、第３部分２３の下面ＢＳ２は、上方に向けて凸に湾曲している。

ソース電極２０がこのような第３部分２３を有することで、ゲート電極１０近傍における最大電界強度をさらに低下させ、半導体装置の耐圧をより一層高めることが可能となる。
なお、図１０では、第２部分１２の下面ＢＳ１が、下方に向けて凸に湾曲している場合について表したが、下面ＢＳ１は、図６〜図９に表すいずれかの形状を有していてもよい。

上述した第１実施形態の説明では、ゲート電極１０、ソース電極２０、およびドレイン電極３０が、窒化物半導体を含む半導体層の上に設けられている場合について説明した。しかし、本実施形態に係る発明は、これに限られず、ゲート電極１０、ソース電極２０、およびドレイン電極３０が、シリコンを含む半導体層の上に設けられている場合にも適用することが可能である。シリコンを含む半導体層の上に設けられたゲート電極に対して、本実施形態に係る発明を適用することで、同様に、ゲート電極近傍の最大電界強度を低下させ、半導体装置の耐圧を向上させることが可能となる。

（第２実施形態）
次に、図１１および図１２を用いて、第２実施形態に係る半導体装置の一例について説明する。
なお、以下の説明において、ｎ^＋、ｎ⁻及びｐ^＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。

図１１および図１２を用いて、第２実施形態に係る半導体装置の一例について説明する。
図１１は、第２実施形態に係る半導体装置２００を表す平面図である。
図１２は、図１１のＡ−Ａ’断面図である。
なお、図１１では、ｎ⁻形半導体領域５２が有する第１領域５２ａおよび第２領域５２ｂを、二点鎖線で表している。

半導体装置２００は、ダイオードである。
図１１および図１２に表すように、半導体装置２００は、ｎ^＋形（第１導電形）半導体領域５１、ｎ⁻形半導体領域５２（第１半導体領域）、ｐ形（第２導電形）半導体領域５３（第２半導体領域）、ｐ^＋形半導体領域５４、ｐ形ガードリング領域５５（第３半導体領域）、ｎ^＋形ストッパ領域５６（第４半導体領域）、カソード電極６１（第１電極）、アノード電極６２（第２電極）、フィールドプレート電極（以下、ＦＰ電極という）６３、およびストッパ電極６４（第４電極）を有する。

以下の第２実施形態の説明では、第１領域５２ａから第２領域５２ｂに向かう方向（半導体装置の中心から外周に向かう方向）を第１方向とし、第１方向に含まれる方向であって相互に直交する２方向をＸ方向およびＹ方向とする。また、第１方向に対して垂直な方向を、Ｚ方向（第２方向）とし、第２領域５２ｂから第１領域５２ａに向かう方向（半導体装置の外周から中心に向かう方向）を第３方向とする。

図１１に表すように、半導体装置２００の上面には、アノード電極６２、複数のＦＰ電極６３、およびストッパ電極６４が、互いに離間して設けられている。
各ＦＰ電極６３は、環状に設けられ、アノード電極６２を囲んでいる。
ストッパ電極６４は、環状に設けられ、複数のＦＰ電極６３を囲んでいる。

図１２に表すように、半導体装置２００の下面には、カソード電極６１が設けられている。
ｎ^＋形半導体領域５１は、カソード電極６１の上に設けられ、カソード電極６１と電気的に接続されている。
ｎ⁻形半導体領域５２は、ｎ^＋形半導体領域５１の上に設けられている。
図１１および図１２に表すように、ｎ⁻形半導体領域５２は、第１領域５２ａと、第１領域５２ａの周りに設けられた第２領域５２ｂと、を有する。

図１１に表すように、ｐ形半導体領域５３は、第１領域５２ａの上に設けられている。
ｐ^＋形半導体領域５４は、ｐ形半導体領域５３の上に選択的に設けられている。
アノード電極６２は、ｐ形半導体領域５３およびｐ^＋形半導体領域５４の上に設けられ、ｐ形半導体領域５３およびｐ^＋形半導体領域５４と電気的に接続されている。

ｐ形ガードリング領域５５は、第２領域５２ｂの上に選択的に設けられている。ｐ形ガードリング領域５５は、互いに離間して複数設けられている。各ｐ形ガードリング領域５５は、環状に設けられ、ｐ形半導体領域５３を囲んでいる。
ｎ^＋形ストッパ領域５６は、第２領域５２ｂの上に環状に設けられ、複数のｐ形ガードリング領域５５を囲んでいる。

複数のＦＰ電極６３の一部（第５電極）は、ｐ形半導体領域５３の上にアノード電極６２と離間して設けられ、ｐ形半導体領域５３と電気的に接続されている。
複数のＦＰ電極６３の他の一部（第３電極）は、ｐ形ガードリング領域５５の上に設けられ、ｐ形ガードリング領域５５と電気的に接続されている。
ストッパ電極６４は、ｎ^＋形ストッパ領域５６の上に設けられ、ｎ^＋形ストッパ領域５６と電気的に接続されている。
アノード電極６２、ＦＰ電極６３、およびストッパ電極６４のそれぞれの間には、絶縁層６８が設けられている。

なお、ｐ形ガードリング領域５５およびＦＰ電極６３の数は任意であり、半導体装置に求められる耐圧に応じて適宜変更することが可能である。
また、ｎ⁻形半導体領域５２の第１部分５２ａ上の構造も、図１１および図１２に表す例に限らず、適宜変更することが可能である。

ここで、ＦＰ電極６３およびストッパ電極６４の具体的な構造について説明する。
ＦＰ電極６３は、第１方向に向けて突出した突出部Ｐ１を有する。突出部Ｐ１は、Ｚ方向において、ｎ⁻形半導体領域５２、ｐ形半導体領域５３、およびｐ形ガードリング領域５５と離間しており、下面ＢＳ３がＺ方向に対して傾斜している。また、下面ＢＳ３とｎ⁻形半導体領域５２との間のＺ方向における距離は、第１方向に向かうほど長くなっている。

ストッパ電極６４は、第３方向に向けて突出した突出部Ｐ２を有する。突出部Ｐ２は、Ｚ方向において、ｎ⁻形半導体領域５２およびｎ^＋形ストッパ領域５６と離間しており、下面ＢＳ４がＺ方向に対して傾斜している。また、下面ＢＳ４とｎ⁻形半導体領域５２との間のＺ方向における距離は、第２方向に向かうほど長くなっている。

半導体装置２００がオフ状態のとき、ｎ⁻形半導体領域５２とｐ形半導体領域５３とのｐｎ接合面から半導体装置の外周および下方に向けて空乏層が広がる。このとき、ｐ形ガードリング領域５５およびＦＰ電極６３が設けられていることで、空乏層が半導体装置の外周に向けて広がりやすくなり、ｐｎ接合面の第１方向における端部での電界集中が緩和される。
また、ｎ^＋形ストッパ領域５６およびストッパ電極６４を設けることで、半導体装置の外周に向けて広がった空乏層が、半導体装置の最外周に達することを抑制できる。

ここで、本実施形態による作用および効果について、図１３を参照しつつ説明する。
図１３は、第２実施形態の参考例に係る半導体装置２５０を表す断面図である。
半導体装置２５０では、ＦＰ電極６３およびストッパ電極６４のそれぞれの突出部の下面に、下方に向けて突出した角が形成されている。
この場合、半導体装置がオフ状態のときに、半導体装置の外周に向けて空乏層を広げることができるものの、ＦＰ電極６３およびストッパ電極６４の上述した角の近傍で電界集中が生じてしまう。

これに対して、本実施形態に係る半導体装置２００では、ＦＰ電極６３およびストッパ電極６４のそれぞれの突出部の下面がＺ方向に対して傾斜しており、当該下面には角が形成されておらず平坦である。このような構造を採用することで、ＦＰ電極６３およびストッパ電極６４のそれぞれの下面における電界集中を抑制し、半導体装置の耐圧を向上させることが可能となる。

なお、ここでは、第２実施形態に係る半導体装置がダイオードである場合について説明したが、本実施形態に係る発明は、他の半導体装置にも適用することができる。
図１４は、第２実施形態の変形例に係る半導体装置２１０を表す断面図である。

半導体装置２１０は、ＭＯＳＦＥＴである。
半導体装置２１０では、電極６１は、ドレイン電極として機能し、電極６２は、ソース電極として機能する。
図１４に表すように、半導体装置２１０は、ｎ^＋形半導体領域５１、ｎ⁻形半導体領域５２、ｐ形半導体領域５３、ｐ形ガードリング領域５５、ｎ^＋形ストッパ領域５６、ｎ^＋形半導体領域５７（第５半導体領域）、ドレイン電極６１、ソース電極６２、ＦＰ電極６３、ストッパ電極６４、ゲート電極７０、およびゲート絶縁層７１を有する。

ｐ形半導体領域５３は、第１領域５２ａの上に設けられている。
ｎ^＋形半導体領域５７は、ｐ形半導体領域５３の上に選択的に設けられ、ソース電極６２と電気的に接続されている。
ｐ形半導体領域５３およびｎ^＋形半導体領域５７は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。

ゲート電極７０は、Ｘ方向において、ｎ⁻形半導体領域５２の一部、ｐ形半導体領域５３、およびｎ^＋形半導体領域５７の一部と並んでいる。
ゲート絶縁層７１は、ｎ⁻形半導体領域５２、ｐ形半導体領域５３、およびｎ^＋形半導体領域５７と、ゲート電極７０との間に設けられている。
ソース電極６２とゲート電極７０との間にはゲート絶縁層７１が設けられ、これらの電極は電気的に分離されている。

また、第２領域５２ｂの上には、半導体装置２００と同様に、ｐ形ガードリング領域５５、ｎ^＋形ストッパ領域５６、ＦＰ電極６３、およびストッパ電極６４が設けられている。また、ＦＰ電極６３およびストッパ電極６４のそれぞれの突出部の下面は、Ｚ方向に対して一定の角度で傾斜している。
半導体装置２１０に対してこのような構造を採用することで、半導体装置２００と同様に、半導体装置の外周に向けて空乏層を広げつつ、ＦＰ電極６３およびストッパ電極６４における電界集中を緩和し、半導体装置の耐圧を向上させることが可能となる。

なお、ここでは、ゲート電極７０がゲート絶縁層７１を介して半導体領域中に設けられた、トレンチ型ゲート構造を有する半導体装置について説明した。しかし、本実施形態に係る発明は、ゲート電極７０がゲート絶縁層７１を介して半導体領域の上に設けられた、プレーナ型ゲート構造を有する半導体装置に対して適用することも可能である。

また、本実施形態に係る発明は、ＩＧＢＴ(Insulated Gate Bipolar Transistor)に対して適用することも可能である。この場合、ｎ^＋形半導体領域５１に代えて、ｎ⁻形半導体領域５２と電極６１との間に、ｐ^＋形半導体領域（第６半導体領域）が設けられる。

また、ここでは、ＦＰ電極６３の下面ＢＳ３およびストッパ電極６４の下面ＢＳ４が、それぞれＺ方向に対して一定の角度で傾斜している場合について説明した。しかし、本実施形態に係る発明はこれに限定されない。下面ＢＳ３およびＢＳ４は、図１〜図９に表したゲート電極１０の下面ＢＳ１と同様に、湾曲していてもよい。
一例として、下面ＢＳ３が、図５または図６に表す下面ＢＳ１と同様に、下方または上方に向けて凸に湾曲していてもよい。または、図７および図８（ａ）に表す下面ＢＳ１と同様に、下面ＢＳ３の一部が上方に向けて凸に湾曲し、下面ＢＳ３の他の一部が下方に向けて凸に湾曲していてもよい。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、基板１、バッファ層２、チャネル層３、バリア層４、ゲート電極１０、ゲート絶縁層１８、ソース電極２０、ドレイン電極３０、絶縁層４０、ｎ^＋形半導体領域５１、ｎ⁻形半導体領域５２、ｐ形半導体領域５３、ｐ^＋形半導体領域５４、ｐ形ガードリング領域５５、ｎ^＋形ストッパ領域５６、ｎ^＋形半導体領域５７、電極６１、電極６２、ＦＰ電極６３、ストッパ電極６４、ゲート電極７０、ゲート絶縁層７１などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１００〜１２０、２００、２１０、２５０…半導体装置、２…バッファ層、３…チャネル層、４…バリア層、１０…ゲート電極、２０…ソース電極、３０…ドレイン電極、４０…絶縁層、５１…ｎ^＋形半導体領域、５２…ｎ⁻形半導体領域、５３…ｐ形半導体領域、５４…ｐ^＋形半導体領域、５５…ｐ形ガードリング領域、５６…ｎ^＋形ストッパ領域、６１、６２…電極、６３…フィールドプレート電極、６４…ストッパ電極、７０…ゲート電極

Claims

第１電極と、
第１領域と、前記第１領域の周りに設けられた第２領域と、を有し、前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続された第２電極と、
前記第２領域の上に前記第２半導体領域と離間して設けられ、前記第２半導体領域を囲む第２導電形の第３半導体領域と、
前記第３半導体領域の上に前記第２電極と離間して設けられ、前記第２電極を囲み、前記第１領域から前記第２領域に向かう第１方向に向けて突出した第１突出部を有し、前記第１突出部の下面が前記第１方向に垂直な第２方向に対して傾斜している第３電極と、
前記第２領域の上に前記第３半導体領域と離間して設けられ、前記第３半導体領域を囲み、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第４半導体領域と、
前記第４半導体領域の上に前記第３電極と離間して設けられ、前記第３電極を囲み、前記第２領域から前記第１領域に向かう第３方向に向けて突出した第２突出部を有し、前記第２突出部の下面が前記第２方向に対して傾斜している第４電極と、
前記第２電極の周りに設けられ、前記第３電極に囲まれ、前記第２電極および前記第３電極と離間し、前記第２半導体領域の上に位置し、前記第１方向に向けて突出した第３突出部を有し、前記第３突出部の下面が前記第２方向に対して傾斜している第５電極と、
を備え、
前記第３電極は、前記第３半導体領域に接する部分から前記第１突出部の先端に近づくにつれて薄くなる前記第２方向の厚さを有し、
前記第３電極の下面は、下方に向けて凸に湾曲した半導体装置。
第１電極と、
第１領域と、前記第１領域の周りに設けられた第２領域と、を有し、前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続された第２電極と、
前記第２領域の上に前記第２半導体領域と離間して設けられ、前記第２半導体領域を囲む第２導電形の第３半導体領域と、
前記第３半導体領域の上に前記第２電極と離間して設けられ、前記第２電極を囲み、前記第１領域から前記第２領域に向かう第１方向に向けて突出した第１突出部を有し、前記第１突出部の下面が前記第１方向に垂直な第２方向に対して傾斜している第３電極と、
を備え、
前記第３電極の前記下面は、上方に向けて凸に湾曲した半導体装置。
第１電極と、
第１領域と、前記第１領域の周りに設けられた第２領域と、を有し、前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続された第２電極と、
前記第２領域の上に前記第２半導体領域と離間して設けられ、前記第２半導体領域を囲む第２導電形の第３半導体領域と、
前記第３半導体領域の上に前記第２電極と離間して設けられ、前記第２電極を囲み、前記第１領域から前記第２領域に向かう第１方向に向けて突出した第１突出部を有し、前記第１突出部の下面が前記第１方向に垂直な第２方向に対して傾斜している第３電極と、
を備え、
前記第３電極の前記下面は、下方に向けて凸に湾曲した第１面と、上方に向けて凸に湾曲した第２面と、を含む半導体装置。
前記第２領域の上に前記第３半導体領域と離間して設けられ、前記第３半導体領域を囲み、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第４半導体領域と、
前記第４半導体領域の上に前記第３電極と離間して設けられ、前記第３電極を囲み、前記第２領域から前記第１領域に向かう第３方向に向けて突出した第２突出部を有し、前記第２突出部の下面が前記第２方向に対して傾斜している第４電極と、
をさらに備えた請求項２又は３に記載の半導体装置。
前記第２電極の周りに設けられ、前記第３電極に囲まれ、前記第２電極および前記第３電極と離間し、前記第２半導体領域の上に位置し、前記第１方向に向けて突出した第３突出部を有し、前記第３突出部の下面が前記第２方向に対して傾斜している第５電極をさらに備えた請求項４記載の半導体装置。
第１電極と、
第１領域と、前記第１領域の周りに設けられた第２領域と、を有し、前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続された第２電極と、
前記第２領域の上に前記第２半導体領域と離間して設けられ、前記第２半導体領域を囲む第２導電形の第３半導体領域と、
前記第２領域の上に前記第３半導体領域と離間して設けられ、前記第３半導体領域を囲み、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第４半導体領域と、
前記第４半導体領域の上に設けられ、前記第２領域から前記第１領域に向かう第３方向に向けて突出した第２突出部を有し、前記第２突出部の下面が前記第３方向に垂直な第２方向に対して傾斜している第４電極と、
前記第２電極の周りに設けられ、前記第４電極に囲まれ、前記第２電極および前記第４電極と離間し、前記第２半導体領域の上に位置し、前記第１領域から前記第２領域に向かう第１方向に向けて突出した第３突出部を有し、前記第３突出部の下面が前記第２方向に対して傾斜している第５電極と、
を備え、
前記第５電極は、前記第２半導体領域に接する部分から前記第３突出部の先端に近づくにつれて薄くなる前記第２方向の厚さを有し、
前記第５電極の下面は、下方に向けて凸に湾曲した半導体装置。
第１電極と、
第１領域と、前記第１領域の周りに設けられた第２領域と、を有し、前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続された第２電極と、
前記第２領域の上に前記第２半導体領域と離間して設けられ、前記第２半導体領域を囲む第２導電形の第３半導体領域と、
前記第２領域の上に前記第３半導体領域と離間して設けられ、前記第３半導体領域を囲み、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第４半導体領域と、
前記第４半導体領域の上に設けられ、前記第２領域から前記第１領域に向かう第３方向に向けて突出した第２突出部を有し、前記第２突出部の下面が前記第３方向に垂直な第２方向に対して傾斜している第４電極と、
前記第２電極の周りに設けられ、前記第４電極に囲まれ、前記第２電極および前記第４電極と離間し、前記第２半導体領域の上に位置し、前記第１領域から前記第２領域に向かう第１方向に向けて突出した第３突出部を有し、前記第３突出部の下面が前記第２方向に対して傾斜している第５電極と、
を備え、
前記第５電極の下面は、上方に向けて凸に湾曲した半導体装置。
第１電極と、
第１領域と、前記第１領域の周りに設けられた第２領域と、を有し、前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続された第２電極と、
前記第２領域の上に前記第２半導体領域と離間して設けられ、前記第２半導体領域を囲む第２導電形の第３半導体領域と、
前記第２領域の上に前記第３半導体領域と離間して設けられ、前記第３半導体領域を囲み、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第４半導体領域と、
前記第４半導体領域の上に設けられ、前記第２領域から前記第１領域に向かう第３方向に向けて突出した第２突出部を有し、前記第２突出部の下面が前記第３方向に垂直な第２方向に対して傾斜している第４電極と、
前記第２電極の周りに設けられ、前記第４電極に囲まれ、前記第２電極および前記第４電極と離間し、前記第２半導体領域の上に位置し、前記第１領域から前記第２領域に向かう第１方向に向けて突出した第３突出部を有し、前記第３突出部の下面が前記第２方向に対して傾斜している第５電極と、
を備え、
前記第５電極の下面は、下方に向けて凸に湾曲した第１面と、上方に向けて凸に湾曲した第２面と、を含む半導体装置。
前記第２半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
ゲート電極と、
前記第２半導体領域と前記ゲート電極との間に設けられたゲート絶縁層と、
をさらに備えた請求項１〜８のいずれか１つに記載の半導体装置。
前記第１電極と前記第１半導体領域との間に設けられ、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第６半導体領域をさらに備えた請求項１〜９のいずれか１つに記載の半導体装置。