JP7208875B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ダイオード、Metal Oxide Silicon Field Effect Transistor（ＭＯＳＦＥＴ）、Insulated Gate Bipolar Transistor（ＩＧＢＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置の信頼性は、高いことが望ましい。
特許第４４６９５８４号公報
本発明が解決しようとする課題は、信頼性を向上できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第１環状領域と、第２導電形の第２環状領域と、第２電極と、第３電極と、第１導電層と、半絶縁層と、を有する。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第１半導体領域の上に設けられ、前記第２半導体領域を囲む。前記第３半導体領域は、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する。前記第１環状領域は、前記第２半導体領域と前記第３半導体領域との間に設けられ、前記第２半導体領域及び前記第３半導体領域から離れている。前記第１環状領域は、前記第２半導体領域を囲んでいる。前記第２環状領域は、前記第１環状領域と前記第３半導体領域との間に設けられ、前記第１環状領域及び前記第３半導体領域から離れている。前記第２環状領域は、前記第１環状領域を囲んでいる。前記第２電極は、前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続されている。前記第３電極は、前記第３半導体領域の上に設けられ、前記第２電極を囲んでいる。前記第３電極は、前記第３半導体領域と電気的に接続されている。前記第１導電層は、前記第１環状領域と、前記第２環状領域と、前記第１環状領域と前記第２環状領域との間に位置する前記第１半導体領域の第１領域と、の上に絶縁層を介して設けられている。前記第１導電層は、前記第２電極及び前記第３電極から離れ、前記第２電極を囲んでいる。前記半絶縁層は、前記第２電極、前記第１導電層、及び前記第３電極に接する。
第１実施形態に係る半導体装置を表す平面図である。 第１実施形態に係る半導体装置を表す平面図である。 図１及び図２のIII－III断面図である。 参考例に係る半導体装置の一部を表す断面図である。 参考例及び第１実施形態に係る半導体装置の特性を表すグラフである。 参考例及び第１実施形態に係る半導体装置の特性を表すグラフである。 第１実施形態の第１変形例に係る半導体装置の一部を表す断面図である。 第１実施形態の第２変形例に係る半導体装置の一部を表す断面図である。 第２実施形態に係る半導体装置の一部を表す断面図である。 第３実施形態に係る半導体装置の一部を表す断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐ、ｐ－の表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１及び図２は、第１実施形態に係る半導体装置を表す平面図である。
図３は、図１及び図２のIII－III断面図である。
図１では、半絶縁層４１及び絶縁部４２が省略されている。図２では、絶縁層４０、半絶縁層４１、及び絶縁部４２が省略され、上部電極２２、EQuivalent-Potential Ring（ＥＱＰＲ）電極２３、及び複数の導電層３０が破線で表されている。
第１実施形態に係る半導体装置１００は、ダイオードである。半導体装置１００は、図１～図３に表したように、半導体層ＳＬ、下部電極２１（第１電極）、上部電極２２（第２電極）、ＥＱＰＲ電極２３（第３電極）、導電層３０、絶縁層４０、半絶縁層４１、及び絶縁部４２を有する。
半導体層ＳＬは、ｎ－形（第１導電形）半導体領域１（第１半導体領域）、ｐ形（第２導電形）半導体領域２（第２半導体領域）、ｎ＋形ＥＱＰＲ領域３（第３半導体領域）、ｎ＋形コンタクト領域４、ｐ＋形コンタクト領域５、及びｐ－形環状領域１０を有する。
実施形態の説明では、ＸＹＺ直交座標系を用いる。下部電極２１からｎ－形半導体領域１に向かう方向をＺ方向とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向及びＹ方向とする。また、半導体装置１００の中心から外周に向かう方向を、径方向とする。また、説明のために、下部電極２１からｎ－形半導体領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、下部電極２１とｎ－形半導体領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
図３に表したように、半導体装置１００の下面には、下部電極２１が設けられている。ｎ＋形コンタクト領域４は、下部電極２１の上に設けられ、下部電極２１と電気的に接続されている。ｎ－形半導体領域１は、ｎ＋形コンタクト領域４の上に設けられている。ｎ－形半導体領域１は、ｎ＋形コンタクト領域４を介して、下部電極２１と電気的に接続されている。
ｎ－形半導体領域１の上には、ｐ形半導体領域２、ｎ＋形ＥＱＰＲ領域３、及びｐ－形環状領域１０が設けられている。例えば図２に表したように、ｐ形半導体領域２は、半導体装置１００のＸ方向及びＹ方向における中央部に設けられている。ｎ＋形ＥＱＰＲ領域３は、ｐ形半導体領域２を囲んでいる。例えば、ｎ＋形ＥＱＰＲ領域３は、半導体装置１００のＸ方向の端部及びＹ方向の端部に沿って設けられている。ｐ－形環状領域１０は、ｐ形半導体領域２とｎ＋形ＥＱＰＲ領域３との間に複数設けられている。それぞれのｐ－形環状領域１０が、ｐ形半導体領域２を囲んでいる。ｐ形半導体領域２、ｎ＋形ＥＱＰＲ領域３、及び複数のｐ－形環状領域１０は、径方向において互いに離れている。ｐ－形環状領域１０の数は、半導体装置１００に求められる耐圧に応じて適宜設計される。
ｎ＋形ＥＱＰＲ領域３におけるｎ形不純物濃度は、ｎ－形半導体領域１のｎ形不純物濃度よりも高い。ｐ－形環状領域１０のｐ形不純物濃度は、ｐ形半導体領域２のｐ形不純物濃度と同じでも良いし、ｐ形半導体領域２のｐ形不純物濃度と異なっていても良い。
図２及び図３に表したように、ｐ＋形コンタクト領域５は、ｐ形半導体領域２の上に選択的に設けられている。ｐ＋形コンタクト領域５のｐ形不純物濃度は、ｐ形半導体領域２のｐ形不純物濃度よりも高い。ｐ＋形コンタクト領域５の形状、数、位置などは、半導体装置１００に求められる特性に応じて適宜設計される。
上部電極２２は、ｐ形半導体領域２及びｐ＋形コンタクト領域５の上に設けられ、ｐ形半導体領域２及びｐ＋形コンタクト領域５と電気的に接続されている。ＥＱＰＲ電極２３は、ｎ＋形ＥＱＰＲ領域３の上に設けられ、ｎ＋形ＥＱＰＲ領域３と電気的に接続されている。導電層３０は、上部電極２２とＥＱＰＲ電極２３との間において、複数設けられている。
複数の導電層３０は、絶縁層４０を介して、複数のｐ－形環状領域１０の上に設けられている。このため、複数の導電層３０は、複数のｐ－形環状領域１０とは電気的に直接接続されていない。図３に表した例では、絶縁層４０は、さらに、ｐ形半導体領域２の外周と上部電極２２の外周との間、及びｎ＋形ＥＱＰＲ領域３の内周とＥＱＰＲ電極２３の内周との間にも設けられている。
例えば図１に表したように、上部電極２２は、半導体装置１００のＸ方向及びＹ方向における中央部に設けられている。ＥＱＰＲ電極２３は、径方向において上部電極２２から離れ、上部電極２２を囲んでいる。ＥＱＰＲ電極２３は、半導体装置１００のＸ方向における端部及びＹ方向における端部に沿って設けられている。上部電極２２、ＥＱＰＲ電極２３、及び複数の導電層３０は、径方向において互いに離れている。
図３に表したように、半絶縁層４１は、上部電極２２の外周、複数の導電層３０、及びＥＱＰＲ電極２３に接している。このため、上部電極２２、複数の導電層３０、及びＥＱＰＲ電極２３は、半絶縁層４１を介して電気的に接続されている。なお、半絶縁層４１の形状は、上部電極２２、複数の導電層３０、及びＥＱＰＲ電極２３が半絶縁層４１を介して電気的に接続されていれば、適宜変更可能である。例えば、複数の半絶縁層４１が、Ｘ方向及びＹ方向において、上部電極２２と導電層３０との間、導電層３０同士の間、導電層３０とＥＱＰＲ電極２３との間に、それぞれ設けられていても良い。
絶縁部４２は、半絶縁層４１の上に設けられている。例えば、絶縁部４２は、半導体装置１００上面の外周を封止している。上部電極２２の上面の中央部は、絶縁部４２に覆われておらず、外部に露出している。
図２に表したように、複数のｐ－形環状領域１０は、Ｚ方向から見たときに、上部電極２２と導電層３０との隙間、導電層３０同士の隙間、及び導電層３０とＥＱＰＲ電極２３との隙間に重なるように設けられている。
具体的には、図３に表したように、複数のｐ－形環状領域１０は、ｐ－形環状領域１０ａ、ｐ－形環状領域１０ｂ（第３環状領域の一例）、ｐ－形環状領域１０ｃ（第１環状領域又は第２環状領域の一例）、及びｐ－形環状領域１０ｄ（第１環状領域又は第２環状領域の一例）を含む。複数の導電層３０は、導電層３０ａ、導電層３０ｂ（第２導電層の一例）、及び導電層３０ｃ（第１導電層又は第２導電層の一例）を含む。ｎ－形半導体領域１は、領域１ａ、領域１ｂ（第１領域の一例）、領域１ｃ（第２領域の一例）、領域１ｄ、及び領域１ｅを含む。
領域１ａは、ｐ形半導体領域２とｐ－形環状領域１０ａとの間に位置する。ｐ－形環状領域１０ａ～１０ｄと領域１ｂ～１ｄは、径方向において交互に設けられている。領域１ｅは、ｐ－形環状領域１０ｄとｎ＋形ＥＱＰＲ領域３との間に位置する。導電層３０ａ～３０ｃは、それぞれ領域１ｂ～１ｄの上に位置する。
例えば、ｐ－形環状領域１０ａは、領域１ａを介してｐ形半導体領域２と隣り合う。ｐ－形環状領域１０ｂは、ｐ－形環状領域１０ａを囲み、領域１ｂを介してｐ－形環状領域１０ａと隣り合う。導電層３０ａは、半絶縁層４１の一部を介して上部電極２２と隣り合う。導電層３０ｂは、導電層３０ａを囲み、半絶縁層４１の別の一部を介して導電層３０ａと隣り合う。
導電層３０ａは、ｐ－形環状領域１０ａの外周と、ｐ－形環状領域１０ｂの内周と、領域１ｂと、の上に設けられている。このため、導電層３０ａの径方向における長さＬ１は、ｐ－形環状領域１０ａとｐ－形環状領域１０ｂの間の径方向における距離Ｄ１よりも長い。ｐ－形環状領域１０ｂは、導電層３０ａの外周と、導電層３０ｂの内周と、導電層３０ａ及び導電層３０ｂの間の半絶縁層４１と、の下に設けられている。このため、ｐ－形環状領域１０ｂの径方向における長さＬ２は、導電層３０ａ及び導電層３０ｂの間の径方向における距離Ｄ２よりも長い。
半導体装置１００の動作について説明する。
下部電極２１に対して上部電極２２に正の電圧が印加されると、ｎ－形半導体領域１とｐ形半導体領域２との間のｐｎ接合面に順方向電圧が印加される。これにより、半導体装置１００がオン状態となり、上部電極２２から下部電極２１へ電流が流れる。
その後、上部電極２２に対して下部電極２１に正の電圧が印加されると、電流の流れが止まり、半導体装置１００がオン状態からオフ状態に切り替わる。ｎ－形半導体領域１とｐ形半導体領域２との間のｐｎ接合面には、逆方向電圧が印加される。逆方向電圧の印加により、ｎ－形半導体領域１とｐ形半導体領域２との間のｐｎ接合面から空乏層が広がる。
ｐ形半導体領域２から広がった空乏層がｐ－形環状領域１０に達すると、ｐ－形環状領域１０とｎ－形半導体領域１との間にも逆方向電圧が印加される。これにより、ｎ－形半導体領域１とｐ－形環状領域１０との間のｐｎ接合面からも空乏層が広がる。各ｐ－形環状領域１０からの空乏層の広がりにより、ｐ形半導体領域２の外周における電界集中が抑制され、半導体装置１００の耐圧を高めることができる。
半導体装置１００がオフ状態のとき、ＥＱＰＲ電極２３の電位は、下部電極２１の電位と実質的に同じとなる。上部電極２２及びＥＱＰＲ電極２３は、複数の導電層３０及び半絶縁層４１を介して互いに電気的に接続されている。このため、ＥＱＰＲ電極２３から上部電極２２へ、複数の導電層３０及び半絶縁層４１を介して微小な電流が流れる。各導電層３０の電位は、電流の流れに応じて固定される。各導電層３０の電位は、半導体層ＳＬの外周に向けた空乏層の広がりに影響を与える。各導電層３０の電位が固定されることで、例えば半導体層ＳＬにおける空乏層の広がり方が安定し、半導体装置１００の信頼性を向上させることができる。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ－形半導体領域１、ｐ形半導体領域２、ｎ＋形ＥＱＰＲ領域３、ｎ＋形コンタクト領域４、ｐ＋形コンタクト領域５、及びｐ－形環状領域１０は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
下部電極２１、上部電極２２、及びＥＱＰＲ電極２３は、アルミニウム又は銅などの金属を含む。
導電層３０は、アルミニウム又は銅などの金属を含む。導電層３０は、高濃度の不純物を含むポリシリコンを含んでいても良い。
絶縁層４０は、酸化シリコン又は窒化シリコンなどの絶縁材料を含む。
半絶縁層４１は、酸化シリコン又は窒化シリコンなどの絶縁材料を含む。半絶縁層４１は、絶縁材料として、炭化水素及び炭素同素体を含むアモルファスの炭素構造物を含んでも良い。ただし、半絶縁層４１の電気抵抗は、絶縁層４０の電気抵抗よりも低い。例えば、半絶縁層４１の抵抗率は、１．０×１０８［Ω・ｃｍ］以上１．０×１０１３［Ω・ｃｍ］未満である。絶縁層４０の抵抗率は、１．０×１０１３［Ω・ｃｍ］以上である。
絶縁部４２は、ポリイミドなどの絶縁性樹脂材料を含む。
図４～図６を参照しながら、第１実施形態による効果を説明する。
図４は、参考例に係る半導体装置の一部を表す断面図である。図５（ａ）及び図５（ｂ）は、それぞれ参考例及び第１実施形態に係る半導体装置の特性を表すグラフである。図６は、参考例及び第１実施形態に係る半導体装置の特性を表すグラフである。
参考例に係る半導体装置１００ｒは、図４に表したように、導電層３０ａ～３０ｃに代えて、導電層３１ａ～３１ｄを有する。導電層３１ａ～３１ｄは、それぞれ、ｐ形環状領域１１ａ～１１ｄの上に設けられ、ｐ形環状領域１１ａ～１１ｄと電気的に直接接続されている。さらに、導電層３１ａ～３１ｄは、半絶縁層４１を介して、上部電極２２及びＥＱＰＲ電極２３と電気的に接続されている。
（効果１）
半導体装置１００ｒがオフ状態のとき、半導体装置１００ｒの外周には電界が発生する。この電界により、半導体装置１００ｒの外部や絶縁部４２に存在する外部荷電の一部が、半導体ＳＬに向けて引き寄せられる。例えば、引き寄せられた外部電荷が絶縁部４２の半絶縁層４１近傍に蓄積されると、外部電荷によって電界が形成される。外部電荷によって形成された電界が半導体層ＳＬに届くと、半導体層ＳＬの上面に電荷が蓄積される。蓄積された電荷は、空乏層の広がりに影響を及ぼす。この結果、半導体層ＳＬにおける空乏層の広がりが変動し、耐圧が低下する。
半導体装置１００ｒでは、外部電荷により形成された電界の一部は、導電層３１ａ～３１ｄにより遮蔽される。一方、上部電極２２、導電層３１ａ～３１ｄ、及びＥＱＰＲ電極２３は、径方向において互いに離れている。上部電極２２、導電層３１ａ～３１ｄ、及びＥＱＰＲ電極２３のそれぞれの隙間では、外部電荷による電界が遮蔽されない。このため、外部電荷の電界により、それぞれの隙間の下に位置するｎ－形半導体領域１の上面に電荷が蓄積される。すなわち、導電層３１ａ～３１ｄを設けることで半導体装置１００ｒの耐圧の変動を抑制できるものの、外部電荷に起因する耐圧の低下が未だに生じる。
半導体装置１００では、上部電極２２、導電層３０ａ～３０ｃ、及びＥＱＰＲ電極２３のそれぞれの隙間の下には、ｐ－形環状領域１０ａ～１０ｄが設けられている。このため、外部電荷の電界により、ｐ－形環状領域１０ａ～１０ｄに電荷が蓄積される。ｐ－形環状領域１０におけるｐ形不純物濃度はｎ－形半導体領域１におけるｎ形不純物濃度よりも高く、半導体装置１００がオフ状態のときに、ｐ－形環状領域１０は完全には空乏化しない。ｐ－形環状領域１０の空乏化していない領域に電荷が蓄積された場合、空乏化したｎ－形半導体領域１に電荷が蓄積されたときに比べて、電荷が空乏層の広がりに与える影響が小さい。このため、第１実施形態によれば、外部電荷による半導体装置１００の耐圧の低下を抑制できる。
（効果２）
半導体装置１００では、ｎ－形半導体領域１とｐ－形環状領域１０ａ～１０ｄのそれぞれとの間に接合容量が形成されている。半導体装置１００ｒでは、ｎ－形半導体領域１とｐ形環状領域１１ａ～１１ｄのそれぞれとの間に接合容量が形成されている。これらの接合容量は、半導体装置１００及び１００ｒがターンオフされたときに充電され、半導体装置１００及び１００ｒがターンオンされたときに放電される。半導体装置１００及び１００ｒをターンオフしたとき、接合容量が充電されるまでの間、ｐ－形環状領域１０ａ～１０ｄ及びｐ形環状領域１１ａ～１１ｄのそれぞれの電位が一時的に不安定となる。接合容量が充電されるまでの時間が長いと、耐圧が安定するまでに要する時間が長くなる。このため、接合容量の充電又は放電に要する時間は、短いことが望ましい。
接合容量の充電又は放電が完了するまでの時間を示す時定数Ｔは、容量Ｃと抵抗Ｒの積で表される。半導体装置１００ｒでは、ｐ形環状領域１１ａ～１１ｄがそれぞれ導電層３１ａ～３１ｄと電気的に直接接続され、導電層３１ａ～３１ｄは、半絶縁層４１を介して上部電極２２及びＥＱＰＲ電極２３と電気的に接続されている。半絶縁層４１は、導電層３１ａ～３１ｄに比べて、電気抵抗が著しく高い。電気抵抗が高いほど、時定数Ｔも大きくなる。このため、半導体装置１００ｒでは、接合容量の充電又は放電が完了するまでの時間が長い。
半導体装置１００では、導電層３０ａ～３０ｃが、ｐ－形環状領域１０ａ～１０ｄの上に絶縁層４０を介して設けられている。導電層３０ａ～３０ｃは、ｐ－形環状領域１０ａ～１０ｄとは電気的に直接は接続されていない。これにより、下部電極２１と上部電極２２との間の電気経路において、ｎ－形半導体領域１とｐ－形環状領域１０ａ～１０ｄとの間の各接合容量が、半絶縁層４１の電気抵抗から分離される。従って、半絶縁層４１の電気抵抗が、各接合容量の充電又は放電に与える影響を除外できる。半導体装置１００によれば、半導体装置１００ｒに比べて、時定数Ｔを大きく低減できる。この結果、半導体装置１００がターンオフしたときに、耐圧が低下する時間を短縮できる。
図５（ａ）は、参考例に係る半導体装置の特性を表す。図５（ｂ）は、第１実施形態に係る半導体装置の特性を表す。図５（ａ）及び図５（ｂ）において、横軸は、上部電極２２に対する下部電極２１の電圧を表す。縦軸は、下部電極２１から上部電極２２へ流れる電流を表す。実線は、電圧の変化が無い定常状態のときの、各電圧に対する電流を表す。点線は、０．１Ｖ／μｓで電圧を上昇させたときの各電圧に対する電流を表す。破線は、１Ｖ／μｓで電圧を上昇させたときの各電圧に対する電流を表す。縦軸の電流は、下部電極２１から上部電極２２へ流れるリーク電流と、電圧の変化による変位電流と、の和を表している。
図５（ａ）に表したように、参考例に係る半導体装置１００ｒでは、定常状態のとき、約１５００Ｖで降伏が生じて電流が急峻に増大している。一方、０．１Ｖ／μｓで電圧を上昇させたときは、約１４５０Ｖで降伏が生じている。１Ｖ／μｓで電圧を上昇させたときは、約１４００Ｖで降伏が生じている。いずれの場合も、一次的な降伏が発生して電流が増大した後は、電圧を増大しても電流が大きく変化せず、定常状態の特性に近づいていく。そして、定常状態と同様に、約１５００Ｖの電圧に達すると、電流が再び増大する。
図５（ｂ）に表したように、第１実施形態に係る半導体装置１００では、定常状態又は０．１Ｖ／μｓで電圧を上昇させたときは、約１５５０Ｖで降伏が生じている。１Ｖ／μｓで電圧を上昇させたときは、約１５２０Ｖで降伏が生じている。一次的な降伏が発生して電流が増大した後は、図５（ａ）と同様に、電圧を増大しても電流が大きく変化せず、定常状態の特性に近づいていく。
図５（ａ）と図５（ｂ）の比較から、第１実施形態に係る半導体装置１００では、参考例に係る半導体装置１００ｒに比べて、一次的な降伏が生じた際の電流の増大値が小さいことが分かる。これは、半導体装置１００では、半導体装置１００ｒに比べて、接合容量の充電に要する時間が短く、耐圧が安定するまでの時間が短いことを示している。また、半導体装置１００では、半導体装置１００ｒに比べて、電圧が変動した際の耐圧の低下が小さいことが分かる。
（効果３）
半導体装置１００がターンオフしたとき、ｐ形半導体領域２から外周に向けて空乏層が広がる。このとき、ｎ－形半導体領域１において空乏層が広がっていない領域の電位は、下部電極２１の電位と等しい。一方で、ＥＱＰＲ電極２３から上部電極２２には、空乏層が広がり始めるとともに電流が流れる。すなわち、ＥＱＰＲ電極２３から上部電極２２に向けて、電圧降下が生じる。このため、上部電極２２及び導電層３０ａ～３０ｃの電位は、それらの下に位置するｎ－形半導体領域１の領域１ａ～１ｄの電位よりもそれぞれ低くなる。この電位差により、領域１ａ～１ｄのそれぞれの上面に正孔が蓄積され、ｐ形チャネルが形成される。ｐ形チャネルにより、ｐ－形環状領域１０ａ～１０ｄ及びｐ形半導体領域２が互いに電気的に接続される。
例えば、ｐ－形環状領域１０の下端で衝突電離が生じ、アバランシェ降伏が発生すると、ｐ－形環状領域１０近傍に大きな電流が流れる。このとき、正孔は、領域１ａ～１ｄの上面に形成されたｐ形チャネルを通ってｐ形半導体領域２へ流れる。正孔がｐ形チャネル及びｐ－形環状領域１０を流れると、電圧降下が生じる。すなわち、アバランシェ降伏が発生したｐ－形環状領域１０の電位が上昇する。ｐ－形環状領域１０の電位が上昇すると、そのｐ－形環状領域１０とｎ－形半導体領域１との間の電位差が小さくなり、衝突電離が発生し難くなる。すなわち、領域１ａ～１ｄの上面に形成されるｐ形チャネルは、過大な電流が流れることを抑制するための制限抵抗として機能する。このため、アバランシェ降伏時に、半導体装置１００の一部に大きな電流が継続して流れることを抑制でき、半導体装置１００の破壊が生じる可能性を低減できる。換言すると、第１実施形態によれば、半導体装置１００のアバランシェ耐量を向上させることができる。
図６において、実線は第１実施形態に係る半導体装置１００の特性を表し、破線は参考例に係る半導体装置１００ｒの特性を表す。横軸は、上部電極２２に対する下部電極２１の電圧を表す。縦軸は、下部電極２１から上部電極２２へ流れる電流を表す。
参考例に係る半導体装置１００ｒでは、約１５５０Ｖで一次的な降伏が生じ、電流が増大している。その後、電流が増大しながら、電圧は徐々に減少する。すなわち、電圧の変化と電流の変化との間に、負の相関が生じている。最終的には、電流が増大しながら電圧が大きく減少し、二次的な降伏が生じる。これは、特定の領域で降伏が生じると、その領域で電流が制限無く増大していくことを示している。
一方、第１実施形態に係る半導体装置１００では、約１５３０Ｖで降伏が生じ、電流が増大している。その後、二次的な降伏が生じる前に、電圧の増大とともに電流が増大している。これは、上述した通り、領域１ａ～１ｄに形成されるｐ形チャネルが、制限抵抗として機能していることを示している。
以上で説明した通り、第１実施形態によれば、外部電荷による半導体装置１００の耐圧の低下、ターンオフ時の半導体装置１００の耐圧の低下、及び半導体装置１００のアバランシェ耐量の向上が可能であり、半導体装置１００の信頼性を向上させることができる。
また、ｐ－形環状領域１０におけるｐ形不純物総量は、０．５×１０１３ａｔｏｍ／ｃｍ２以上、３．０×１０１３ａｔｏｍ／ｃｍ２以下が好ましい。不純物総量は、Ｘ－Ｙ面における単位面積あたりの、Ｚ方向における不純物濃度の積分値である。不純物総量をこの範囲内に設定することで、半導体装置１００がオフ状態のときに、ｐ－形環状領域１０が完全には空乏化しない範囲で、ｐ－形環状領域１０に空乏層を広げることができる。ｐ－形環状領域１０に空乏層が広がるほど、この空乏層における電界強度が低下する。このため、ｐ－形環状領域１０において衝突電離が生じる可能性を低減し、アバランシェ降伏時に大電流が流れることを抑制できる。
図１～図３に表した例では、複数の導電層３０のそれぞれが、互いに隣り合う２つのｐ－形環状領域１０と、その２つのｐ－形環状領域１０の間に位置するｎ－形半導体領域１の一部と、の上に設けられている。半導体装置１００の構造は、この例に限定されない。例えば、複数の導電層３０の一部のみが、互いに隣り合う２つのｐ－形環状領域１０と、その２つのｐ－形環状領域１０の間に位置するｎ－形半導体領域１の一部と、の上に設けられても良い。この場合でも、図４に表した参考例に係る半導体装置１００ｒに比べて、半導体装置の信頼性を向上させることができる。ただし、半導体装置１００の信頼性をさらに向上させるためには、図１～図３に表した構造が好ましい。
（第１変形例）
図７は、第１実施形態の第１変形例に係る半導体装置の一部を表す断面図である。
第１変形例に係る半導体装置１１０は、図７に表したように、導電層３０ｄがさらに設けられている点で半導体装置１００と異なる。
導電層３０ｄは、ｐ形半導体領域２の外周、領域１ａ、及びｐ－形環状領域１０ａの内周の上に、絶縁層４０を介して設けられている。導電層３０ｄは、上部電極２２と導電層３０ａとの間に位置し、上部電極２２を囲んでいる。また、導電層３０ｄは、上部電極２２及び導電層３０ａから離れている。上部電極２２、導電層３０ａ～３０ｄ、及びＥＱＰＲ電極２３は、半絶縁層４１を介して互いに電気的に接続されている。
第１変形例によれば、第１実施形態に係る半導体装置１００と同様に、半導体装置１１０の信頼性を向上させることができる。
すなわち、半導体装置１１０では、上部電極２２と導電層３０ｄとの隙間の下には、ｐ形半導体領域２が設けられている。導電層３０ｄと導電層３０ａとの間には、ｐ－形環状領域１０ａが設けられている。このため、外部電荷による半導体装置１１０の耐圧の低下を抑制できる。
また、導電層３０ｄは、ｐ形半導体領域２、領域１ａ、及びｐ－形環状領域１０ａの上に絶縁層４０を介して設けられている。このため、半導体装置１１０がターンオフしたときに耐圧が低下する時間を短縮できる。
また、半導体装置１１０をターンオフしたとき、領域１ａと導電層３０ｄとの間の電位差により、領域１ａの上面にはｐ形チャネルが形成される。このｐ形チャネルが制限抵抗として機能することで、半導体装置１１０のアバランシェ耐量を向上させることができる。
（第２変形例）
図８は、第１実施形態の第２変形例に係る半導体装置の一部を表す断面図である。
第２変形例に係る半導体装置１２０は、図８に表したように、導電層３０ｅ（第１導電層の一例）がさらに設けられている点で半導体装置１００と異なる。
導電層３０ｅは、ｐ－形環状領域１０ｄの外周、領域１ｅ、及びｎ＋形ＥＱＰＲ領域３の内周の上に、絶縁層４０を介して設けられている。導電層３０ｅは、導電層３０ｃとＥＱＰＲ電極２３の間に位置し、導電層３０ｃを囲んでいる。また、導電層３０ｅは、導電層３０ｃ及びＥＱＰＲ電極２３から離れている。上部電極２２、導電層３０ａ～３０ｃ、導電層３０ｅ、及びＥＱＰＲ電極２３は、半絶縁層４１を介して互いに電気的に接続されている。
第２変形例によれば、第１実施形態に係る半導体装置１００と同様に、半導体装置１２０の信頼性を向上させることができる。
半導体装置１２０では、導電層３０ｃと導電層３０ｅとの隙間の下には、ｐ－形環状領域１０ｄが設けられている。導電層３０ｅとＥＱＰＲ電極２３との隙間の下には、ｎ＋形ＥＱＰＲ領域３が設けられている。このため、外部電荷による半導体装置１２０の耐圧の低下を抑制できる。
また、導電層３０ｅは、ｐ－形環状領域１０ｄ、領域１ｅ、及びｎ＋形ＥＱＰＲ領域３の上に絶縁層４０を介して設けられている。このため、半導体装置１２０がターンオフしたときに耐圧が低下する時間を短縮できる。
また、半導体装置１２０をターンオフしたとき、領域１ｅと導電層３０ｅとの間の電位差により、領域１ｅの上面にはｐ形チャネルが形成される。このｐ形チャネルが制限抵抗として機能することで、半導体装置１２０のアバランシェ耐量を向上させることができる。
（第２実施形態）
図９は、第２実施形態に係る半導体装置の一部を表す断面図である。
第２実施形態に係る半導体装置２００は、ＭＯＳＦＥＴである。図９に表したように、半導体装置２００は、半導体装置１００と比べて、ｎ＋形ソース領域６（第４半導体領域）及びゲート電極１５をさらに有する。
ｐ＋形コンタクト領域５及びｎ＋形ソース領域６は、ｐ形半導体領域２の上に選択的に設けられている。ゲート電極１５は、ゲート絶縁層１５ａを介してｐ形半導体領域２と対向している。図９に表した例では、ゲート電極１５は、さらに、ｎ－形半導体領域１の一部及びｎ＋形ソース領域６と対向している。例えば、ｐ形半導体領域２、ｐ＋形コンタクト領域５、ｎ＋形ソース領域６、及びゲート電極１５は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
半導体装置２００の動作について説明する。
上部電極２２に対して下部電極２１に正電圧が印加された状態で、ゲート電極１５に閾値以上の電圧を印加する。これにより、ｐ形半導体領域２にチャネル（反転層）が形成され、半導体装置２００がオン状態となる。電子は、チャネルを通って上部電極２２から下部電極２１へ流れる。その後、ゲート電極１５に印加される電圧が閾値よりも低くなると、ｐ形半導体領域２におけるチャネルが消滅し、半導体装置２００がオフ状態になる。
半導体装置２００におけるｐ－形環状領域１０、導電層３０、及び半絶縁層４１の構造は、半導体装置１００と同様である。このため、第２実施形態によれば、第１実施形態と同様に、外部電荷による半導体装置２００の耐圧の低下、ターンオフ時の半導体装置２００の耐圧の低下、及び半導体装置２００のアバランシェ耐量の向上が可能であり、半導体装置２００の信頼性を向上させることができる。
（第３実施形態）
図１０は、第３実施形態に係る半導体装置の一部を表す断面図である。
第３実施形態に係る半導体装置３００は、ＩＧＢＴである。図１０に表したように、半導体装置３００は、半導体装置１００と比べて、ｎ＋形ソース領域６、ｐ＋形コレクタ領域７（第５半導体領域）、ｎ形バッファ領域８、及びゲート電極１５をさらに有する。
半導体装置３００は、ＩＧＢＴである。半導体装置３００は、ｎ＋形コンタクト領域４に代えてｐ＋形コレクタ領域７（第５半導体領域）及びｎ形バッファ領域８を有する点で半導体装置２００と異なる。ｐ＋形コレクタ領域７は、下部電極２１とｎ－形半導体領域１との間に設けられている。ｎ形バッファ領域８は、ｐ＋形コレクタ領域７とｎ－形半導体領域１との間に設けられている。ｎ形バッファ領域８におけるｎ形不純物濃度は、ｎ－形半導体領域１におけるｎ形不純物濃度よりも高く、ｎ＋形ソース領域６におけるｎ形不純物濃度よりも低い。
半導体装置３００の動作について説明する。
上部電極２２に対して下部電極２１に正電圧が印加された状態で、ゲート電極１５に閾値以上の電圧を印加する。これにより、ｐ形半導体領域２にチャネル（反転層）が形成され、半導体装置２００がオン状態となる。電子がチャネルを通って上部電極２２からｎ－形半導体領域１へ流れると、正孔がｐ＋形コレクタ領域７からｎ－形半導体領域１に注入される。ｎ－形半導体領域１において伝導度変調が生じることで、半導体装置３００の電気抵抗が大きく低下する。その後、ゲート電極１５に印加される電圧が閾値よりも低くなると、ｐ形半導体領域２におけるチャネルが消滅し、半導体装置３００がオフ状態になる。
半導体装置３００におけるｐ－形環状領域１０、導電層３０、及び半絶縁層４１の構造は、半導体装置１００と同様である。このため、第３実施形態によれば、第１実施形態と同様に、外部電荷による半導体装置３００の耐圧の低下、ターンオフ時の半導体装置３００の耐圧の低下、及び半導体装置２００のアバランシェ耐量の向上が可能であり、半導体装置３００の信頼性を向上させることができる。
図９及び図１０に表した半導体装置は、ゲート電極１５が半導体層ＳＬ中に設けられた、トレンチゲート型構造を有する。第２実施形態及び第３実施形態に係る半導体装置は、ゲート電極１５が半導体層ＳＬの上に設けられた、プレーナゲート型構造を有していても良い。第２実施形態及び第３実施形態に係る半導体装置がそれぞれＭＯＳＦＥＴ及びＩＧＢＴとして動作できれば、ｐ形半導体領域２、ｐ＋形コンタクト領域５、ｎ＋形ソース領域６、及びゲート電極１５の具体的な構造は、適宜変更可能である。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ－形半導体領域、 １ａ～１ｅ 領域、 ２ ｐ形半導体領域、 ３ ｎ＋形ＥＱＰＲ領域、 ４ ｎ＋形コンタクト領域、 ５ ｐ＋形コンタクト領域、 ６ ｎ＋形ソース領域、 ７ ｐ＋形コレクタ領域、 ８ 形バッファ領域、 １０，１０ａ～１０ｄ ｐ－形環状領域、 １１ａ～１１ｄ ｐ形環状領域、 １５ ゲート電極、 １５ａ ゲート絶縁層、 ２１ 下部電極、 ２２ 上部電極、 ２３ ＥＱＰＲ電極、 ３０，３０ａ～３０ｅ 導電層、 ３１ａ～３１ｄ 導電層、 ４０ 絶縁層、 ４１ 半絶縁層、 ４２ 絶縁部、 １００，１００ｒ，１１０，１２０，２００，３００ 半導体装置、 Ｄ１，Ｄ２ 距離、 Ｌ１，Ｌ２ 長さ、 ＳＬ 半導体層

Claims (12)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第１半導体領域の上に設けられ、前記第２半導体領域を囲み、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第３半導体領域と、
    前記第２半導体領域と前記第３半導体領域との間に設けられ、前記第２半導体領域及び前記第３半導体領域から離れ、前記第２半導体領域を囲む第２導電形の第１環状領域と、
    前記第１環状領域と前記第３半導体領域との間に設けられ、前記第１環状領域及び前記第３半導体領域から離れ、前記第１環状領域を囲む第２導電形の第２環状領域と、
    前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続された第２電極と、
    前記第３半導体領域の上に設けられ、且つ前記第２環状領域の一部と、前記第２環状領域と前記第３半導体領域との間に位置する前記第１半導体領域の一部と、の上に絶縁層を介して設けられ、前記第２電極を囲み、前記第３半導体領域と電気的に接続された第３電極と、
    前記第１環状領域と、前記第２環状領域の別の一部と、前記第１環状領域と前記第２環状領域との間に位置する前記第１半導体領域の一部と、の上に前記絶縁層を介して設けられ、前記第２電極及び前記第３電極から離れ、前記第２電極を囲む第１導電層と、
    前記第２電極、前記第１導電層、及び前記第３電極に接する半絶縁層と、
    を備えた半導体装置。
  2. 前記第１環状領域と前記第２半導体領域との間に設けられ、前記第１環状領域及び前記第２半導体領域から離れ、前記第２半導体領域を囲む第２導電形の第３環状領域と、
    前記第１環状領域と、前記第３環状領域と、前記第１環状領域と前記第３環状領域との間に位置する前記第１半導体領域の一部と、の上に前記絶縁層を介して設けられ、前記第１導電層及び前記第２電極から離れ、前記第２電極を囲む第２導電層と、
    をさらに備えた請求項１記載の半導体装置。
  3. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第１半導体領域の上に設けられ、前記第２半導体領域を囲み、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第３半導体領域と、
    前記第２半導体領域と前記第３半導体領域との間に設けられ、前記第２半導体領域及び前記第３半導体領域から離れ、前記第２半導体領域を囲む第２導電形の第１環状領域と、
    前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続された第２電極と、
    前記第３半導体領域の一部の上に設けられ、前記第２電極を囲み、前記第３半導体領域と電気的に接続された第３電極と、
    前記第１環状領域と、前記第３半導体領域の別の一部と、前記第１環状領域と前記第３半導体領域との間に位置する前記第１半導体領域の一部と、の上に絶縁層を介して設けられ、前記第２電極及び前記第３電極から離れ、前記第２電極を囲む第１導電層と、
    前記第２電極、前記第１導電層、及び前記第３電極に接する半絶縁層と、
    を備えた半導体装置。
  4. 前記第１環状領域と前記第２半導体領域との間に設けられ、前記第１環状領域及び前記第２半導体領域から離れ、前記第２半導体領域を囲む第２導電形の第２環状領域と、
    前記第１環状領域と、前記第２環状領域と、前記第１環状領域と前記第２環状領域との間に位置する前記第１半導体領域の一部と、の上に前記絶縁層を介して設けられ、前記第１導電層及び前記第２電極から離れ、前記第２電極を囲む第２導電層と、
    をさらに備えた請求項３記載の半導体装置。
  5. 前記第１環状領域における第２導電形の不純物濃度は、前記第２半導体領域における第２導電形の不純物濃度よりも低い、請求項１～４のいずれか１つに記載の半導体装置。
  6. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第１半導体領域の上に設けられ、前記第２半導体領域を囲み、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第３半導体領域と、
    前記第２半導体領域と前記第３半導体領域との間において互いに離れて設けられ、前記第２半導体領域及び前記第３半導体領域から離れ、それぞれが前記第２半導体領域を囲む第２導電形の複数の環状領域と、
    前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続された第２電極と、
    前記第３半導体領域の上に設けられ、前記第２電極を囲み、前記第３半導体領域と電気的に接続された第３電極と、
    前記複数の環状領域の上に絶縁層を介して設けられ、前記第２電極と前記第３電極との間において互いに離れ、前記第２電極及び前記第３電極から離れ、それぞれが前記第２電極を囲む複数の導電層と、
    前記第２電極、前記複数の導電層、及び前記第３電極に接する半絶縁層と、
    を備え、
    前記複数の導電層のそれぞれは、互いに隣り合う２つの前記環状領域と、前記２つの環状領域の間に位置する前記第１半導体領域の一部と、の上に設けられ、
    前記第３電極の一部は、前記複数の環状領域のうち最外周に位置する前記環状領域と、前記最外周に位置する環状領域と前記第３半導体領域との間に位置する前記第１半導体領域の一部と、の上に前記絶縁層を介して設けられた半導体装置。
  7. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第１半導体領域の上に設けられ、前記第２半導体領域を囲み、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第３半導体領域と、
    前記第２半導体領域と前記第３半導体領域との間において互いに離れて設けられ、前記第２半導体領域及び前記第３半導体領域から離れ、それぞれが前記第２半導体領域を囲む第２導電形の複数の環状領域と、
    前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続された第２電極と、
    前記第３半導体領域の一部の上に設けられ、前記第２電極を囲み、前記第３半導体領域と電気的に接続された第３電極と、
    前記複数の環状領域の上に絶縁層を介して設けられ、前記第２電極と前記第３電極との間において互いに離れ、前記第２電極及び前記第３電極から離れ、それぞれが前記第２電極を囲む複数の導電層と、
    前記第２電極、前記複数の導電層、及び前記第３電極に接する半絶縁層と、
    を備え、
    前記複数の導電層のそれぞれは、互いに隣り合う２つの前記環状領域と、前記２つの環状領域の間に位置する前記第１半導体領域の一部と、の上に設けられ、
    前記複数の導電層のうち最外周に位置する前記導電層は、前記複数の環状領域のうち最外周に位置する前記環状領域と、前記第３半導体領域の別の一部と、前記最外周に位置する環状領域と前記第３半導体領域との間に位置する前記第１半導体領域の一部と、の上に前記絶縁層を介して設けられた半導体装置。
  8. 前記複数の環状領域のそれぞれにおける第２導電形の不純物濃度は、前記第２半導体領域における第２導電形の不純物濃度よりも低い、請求項６又は７に記載の半導体装置。
  9. 前記第１環状領域の第２導電形の不純物総量は、０．５×１０１３ａｔｏｍ／ｃｍ２以上、３．０×１０１３ａｔｏｍ／ｃｍ２以下である請求項１～５のいずれか１つに記載の半導体装置。
  10. 前記半絶縁層の抵抗率は、１．０×１０８［Ω・ｃｍ］以上１．０×１０１３［Ω・ｃｍ］未満である請求項１～９のいずれか１つに記載の半導体装置。
  11. 前記第２半導体領域の上に設けられた第１導電形の第４半導体領域と、
    ゲート絶縁層を介して前記第２半導体領域と対向するゲート電極と、
    をさらに備えた請求項１～１０のいずれか１つに記載の半導体装置。
  12. 前記第１電極と前記第１半導体領域との間に設けられた第２導電形の第５半導体領域をさらに備えた請求項１１記載の半導体装置。
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