JP6967907B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来から、特許文献１（特開２００６−１９６５１８号公報）に記載の半導体装置が知られている。特許文献１に記載の半導体装置は、スーパージャンクション構造を有するトレンチゲート型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。特許文献１に記載の半導体装置において、外周領域にある半導体基板の表面に、溝が形成されている。この溝には、ゲート電極が埋め込まれている。
その他のトレンチゲート型のパワーＭＯＳＦＥＴの構造として、特許文献２（特開２０１３−３３９３１号公報）に記載の構造及び特許文献３（特開２０１２−１２９４４６号公報）に記載の構造が知られている。
特開２００６−１９６５１８号公報 特開２０１３−３３９３１号公報 特開２０１２−１２９４４６号公報
特許文献１に記載の半導体装置においては、コラム領域が、平面視において千鳥状に形成されている。そのため、外周領域に形成されるゲート電極を埋め込むための溝は、コラム領域を避けて形成される必要がある。このように、半導体基板中に溝を設けることができない箇所がある場合、溝は、当該箇所を避けて形成せざるをえない。
このような場合には、外周領域に形成されるゲート電極を埋め込む溝は、外周領域に平行な方向において、直線状に長く形成することができない。すなわち、外周領域に形成された溝に埋め込まれるゲート電極に電気的に接続されるコンタクトプラグの長手方向の寸法は、小さくならざるを得ない。本発明者らが見出した知見によると、コンタクトプラグの長手方向における寸法が小さくなると、寸法の低下による面積減少以上に、コンタクト抵抗が増加する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態に係る半導体装置は、半導体基板と、ゲート電極と、第１コンタクトプラグとを備える。半導体基板は、第１面と、第１面の反対面である第２面とを有する。また、半導体基板には、第１面に配置される第１導電型のソース領域と、第２面に配置される第１導電型のドレイン領域と、ドレイン領域の第１面側に配置される第１導電型のドリフト領域と、ソース領域とドリフト領域とにより挟み込まれる第１導電型とは反対の第２導電型のボディ領域とが形成される。第１面には、第２面に向かってドリフト領域に達するように延在し、かつゲート電極が埋め込まれた第１溝が設けられる。第１面は、ソース領域が配置される有効領域と、有効領域の周囲を取り囲む外周領域とを有する。第１溝は、平面視において外周領域から有効領域に向かう第１方向に沿って、外周領域から有効領域にわたって延在する。ゲート電極は、ソース領域とドリフト領域に挟み込まれるボディ領域と絶縁されながら対向する部分を有する。第１コンタクトプラグは、平面視において長手方向が第１方向に沿うように、外周領域において、第１溝に埋め込まれたゲート電極に電気的に接続される。
一実施形態に係る半導体装置によると、外周領域にゲート電極を埋め込む溝を直線状に長く形成することができない場合であっても、コンタクト抵抗の増加を抑制することができる。
第１実施形態に係る半導体装置の上面図である。 図１の領域ＩＩにおける拡大図である。 図２のＩＩＩ−ＩＩＩにおける断面図である。 図２のＩＶ−ＩＶにおける断面図である。 第１実施形態に係る半導体装置の製造方法を示す工程図である。 第１実施形態に係る半導体装置の不純物領域形成工程における有効領域での断面図である。 第１実施形態に係る半導体装置の不純物領域形成工程における外周領域での断面図である。 第１実施形態に係る半導体装置の溝形成工程における有効領域での断面図である。 第１実施形態に係る半導体装置の溝形成工程における外周領域での断面図である。 第１実施形態に係る半導体装置のゲート絶縁膜形成工程における有効領域での断面図である。 第１実施形態に係る半導体装置のゲート絶縁膜形成工程における外周領域での断面図である。 第１実施形態に係る半導体装置のゲート電極形成工程における有効領域での断面図である。 第１実施形態に係る半導体装置のゲート電極形成工程における外周領域での断面図である。 第１実施形態に係る半導体装置の層間絶縁膜形成工程における有効領域での断面図である。 第１実施形態に係る半導体装置の層間絶縁膜形成工程における外周領域での断面図である。 第１実施形態に係る半導体装置のコンタクトプラグ形成工程における有効領域での断面図である。 第１実施形態に係る半導体装置のコンタクトプラグ形成工程における外周領域での断面図である。 第１実施形態に係る半導体装置の配線形成工程における有効領域での断面図である。 第１実施形態に係る半導体装置の配線形成工程における外周領域での断面図である。 コンタクトプラグの長手方向寸法とコンタクト抵抗との関係を示すグラフである。 第２実施形態に係る半導体装置の上面図である。 図１４の領域ＸＶ−ＸＶにおける拡大図である。 図１５のＸＶＩ−ＸＶＩにおける断面図である。
図面を参照して、実施形態の詳細を説明する。なお、以下の図面においては、同一又は相当する部分に同一の参照番号を付し、その説明は繰り返さない。
（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成を説明する。
図１〜図４に示すように、第１実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥとを有している。第１実施形態に係る半導体装置は、層間絶縁膜ＩＬＤと、配線ＷＬ１と、配線ＷＬ２と、パッシベーション膜ＰＶとをさらに有している。第１実施形態に係る半導体装置は、コンタクトプラグＣＰ１と、コンタクトプラグＣＰ２と、コンタクトプラグＣＰ３と、コンタクトプラグＣＰ４と、コンタクトプラグＣＰ５と、コンタクトプラグＣＰ６とをさらに有している。
半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第２面ＳＳは、第１面ＦＳの反対面である。半導体基板ＳＵＢは、例えば単結晶のシリコン（Ｓｉ）により形成されている。
第１面ＦＳは、有効領域ＥＦＦと、外周領域ＰＥＲとを有している。ここで、有効領域ＥＦＦとは、第１面ＦＳにソース領域ＳＲが設けられている領域であり、外周領域ＰＥＲとは、平面視において有効領域ＥＦＦを取り囲んでいる領域である。
半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ドリフト領域ＤＲＩと、ボディ領域ＢＲとを有している。半導体基板ＳＵＢは、コラム領域ＣＬを有していてもよい。
ソース領域ＳＲは、第１面ＦＳに配置されている。ソース領域ＳＲの導電型は、第１導電型である。ドレイン領域ＤＲＡは、第２面ＳＳに配置されている。ドレイン領域ＤＲＡの導電型は、第１導電型である。ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡの上に配置されている。すなわち、ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡの第１面ＦＳ側に配置されている。ドリフト領域ＤＲＩ中の不純物濃度は、好ましくはソース領域ＳＲ及びドレイン領域ＤＲＡ中の不純物濃度よりも低い。
ボディ領域ＢＲは、ソース領域ＳＲとドリフト領域ＤＲＩに挟み込まれるように配置されている。ボディ領域ＢＲの導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。例えば、第１導電型がｎ型である場合、第２導電型はｐ型である。
コラム領域ＣＬは、ボディ領域ＢＲから第２面ＳＳに向かって、ドリフト領域ＤＲＩに達するように延在している。コラム領域ＣＬの導電型は、第２導電型である。コラム領域ＣＬの数は、複数である。コラム領域ＣＬは、外周領域ＰＥＲにおける耐圧確保の観点から、有効領域ＥＦＦのみならず、外周領域ＰＥＲにも設けられていることが好ましい。
複数のコラム領域ＣＬは、外周領域ＰＥＲから有効領域ＥＦＦに向かう方向（以下において、この方向を、第１方向という）に沿って列状に配置されている。このコラム領域ＣＬの列は、第１方向に直交する方向（以下において、この方向を、第２方向という）において、隣り合って配置されている。互いに隣接するコラム領域ＣＬの列は、第１方向にずれて配置されている。すなわち、複数のコラム領域ＣＬは、平面視において千鳥状に配置されている。隣接して配置されるコラム領域ＣＬの間の距離は、等しいことが好ましい。
なお、複数のコラム領域ＣＬが平面視において千鳥状に配置されている場合には、複数のコラム領域ＣＬが平面視において正方格子状に配置されている場合と比較して、コラム領域ＣＬ同士の間隔を均一にすることができる。その結果、コラム領域ＣＬにより、ドリフト領域ＤＲＩをより均一に空乏化させることができる。
第１面ＦＳには、溝ＴＲ１〜溝ＴＲ５が設けられている。溝ＴＲ１〜溝ＴＲ５は、第２面ＳＳに向かって延在している。溝ＴＲ１〜溝ＴＲ５は、ドリフト領域ＤＲＩに達するように延在している。有効領域ＥＦＦにおいて、溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３の側壁からは、ソース領域ＳＲ、ボディ領域ＢＲ及びドリフト領域ＤＲＩが露出している。
溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３は、外周領域ＰＥＲから有効領域ＥＦＦにわたって、第１方向に沿って延在している。溝ＴＲ４及び溝ＴＲ５は、外周領域ＰＥＲにおいて、第２方向に沿って延在している。
溝ＴＲ２及び溝ＴＲ３は、第２方向において、溝ＴＲ１と隣り合い、かつ溝ＴＲ１から離間して配置されている。溝ＴＲ４は、溝ＴＲ１と溝ＴＲ２とを接続している。より具体的には、溝ＴＲ４は、溝ＴＲ１の外周領域ＰＥＲ側の端と溝ＴＲ２の外周領域ＰＥＲ側の端とを接続している。溝ＴＲ５は、溝ＴＲ１と溝ＴＲ３とを接続している。溝ＴＲ５は、第１方向において、溝ＴＲ４よりも有効領域ＥＦＦ側に位置している。
溝ＴＲ１〜溝ＴＲ５は、平面視において、コラム領域ＣＬと重ならないように配置されている。このことを別の観点からいえば、溝ＴＲ１〜溝ＴＲ５は、平面視において、コラム領域ＣＬの間を通過するように配置されている。
溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３は、拡幅部ＷＰを有していてもよい。拡幅部ＷＰは、外周領域ＰＥＲに位置している。拡幅部ＷＰにおける溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３の第２方向における幅は、有効領域ＥＦＦにおける溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３の幅よりも広い。
溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３は、テーパ部ＴＰを有していてもよい。テーパ部ＴＰは、拡幅部ＷＰの有効領域ＥＦＦ側の端に連なっている。溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３の幅は、テーパ部ＴＰにおいて、外周領域ＰＥＲ側から有効領域ＥＦＦ側に向かうにしたがって、狭くなっている。
上記の溝ＴＲ１〜溝ＴＲ５により構成される構造は、第２方向に沿って周期的に配置されていてもよい。
ゲート絶縁膜ＧＯは、第１面ＦＳの上に配置されている。より具体的には、ゲート絶縁膜ＧＯは、溝ＴＲ１、溝ＴＲ２、溝ＴＲ３、溝ＴＲ４及び溝ＴＲ５の側壁及び底壁の上に配置されている。ゲート絶縁膜ＧＯは、例えば二酸化珪素（ＳｉＯ２）により形成されている。
ゲート電極ＧＥは、溝ＴＲ１、溝ＴＲ２、溝ＴＲ３、溝ＴＲ４及び溝ＴＲ５を埋め込むように、ゲート絶縁膜ＧＯの上に配置されている。ゲート電極ＧＥは、有効領域ＥＦＦにおいて、溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３の側壁から露出しているボディ領域ＢＲと対向するように配置されている部分を有している。すなわち、ゲート電極ＧＥは、ソース領域ＳＲとドリフト領域ＤＲＩとに挟み込まれているボディ領域ＢＲと、ゲート絶縁膜ＧＯにより絶縁されながら対向している部分を有している。ゲート電極ＧＥは、例えば不純物がドープされた多結晶のＳｉにより形成されている。
層間絶縁膜ＩＬＤは、第１面ＦＳの上に配置されている。層間絶縁膜ＩＬＤには、コンタクトホールＣＨ１、コンタクトホールＣＨ２、コンタクトホールＣＨ３及びコンタクトホールＣＨ６が設けられている。図示されていないが、層間絶縁膜ＩＬＤには、コンタクトホールＣＨ４及びコンタクトホールＣＨ５が設けられている。層間絶縁膜ＩＬＤは、例えばＳｉＯ２により形成されている。
コンタクトホールＣＨ１〜コンタクトホールＣＨ６は、層間絶縁膜ＩＬＤを貫通している。コンタクトホールＣＨ１〜コンタクトホールＣＨ５は、平面視において外周領域ＰＥＲに位置している。コンタクトホールＣＨ６は、平面視において有効領域ＥＦＦに位置している。
コンタクトホールＣＨ１からは、溝ＴＲ１に埋め込まれたゲート電極ＧＥが露出している。コンタクトホールＣＨ２からは、溝ＴＲ２に埋め込まれたゲート電極ＧＥが露出している。コンタクトホールＣＨ３からは、溝ＴＲ３に埋め込まれたゲート電極ＧＥが露出している。コンタクトホールＣＨ４からは、溝ＴＲ４に埋め込まれたゲート電極ＧＥが露出している。コンタクトホールＣＨ５からは、溝ＴＲ５に埋め込まれたゲート電極ＧＥが露出している。コンタクトホールＣＨ６からは、ソース領域ＳＲが露出している。
コンタクトホールＣＨ１、コンタクトホールＣＨ２及びコンタクトホールＣＨ３は、平面視において、長手方向が第１方向に沿うように形成されている。コンタクトホールＣＨ４及びコンタクトホールＣＨ５は、平面視において、長手方向が第２方向に沿うように形成されている。
コンタクトプラグＣＰ１〜コンタクトプラグＣＰ６は、層間絶縁膜ＩＬＤ中に配置されている。より具体的には、コンタクトプラグＣＰ１〜コンタクトプラグＣＰ６は、それぞれ、コンタクトホールＣＨ１〜コンタクトホールＣＨ６中に埋め込まれている。
コンタクトプラグＣＰ１〜コンタクトプラグＣＰ５は、ゲート電極ＧＥに電気的に接続されている。コンタクトプラグＣＰ６は、ソース領域ＳＲに電気的に接続されている。コンタクトプラグＣＰ１〜コンタクトプラグＣＰ６は、例えば、タングステン（Ｗ）により形成されている。
コンタクトプラグＣＰ１、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３は、平面視において、長手方向が第１方向に沿うように配置されている。コンタクトプラグＣＰ４及びコンタクトプラグＣＰ５は、平面視において、長手方向が第２方向に沿うように配置されている。
配線ＷＬ１は、層間絶縁膜ＩＬＤの上に配置されている。配線ＷＬ１は、平面視において、有効領域ＥＦＦに位置している。配線ＷＬ１は、コンタクトプラグＣＰ６に電気的に接続されている。すなわち、配線ＷＬ１は、コンタクトプラグＣＰ６を介してソース領域ＳＲに電気的に接続されるソース配線である。
配線ＷＬ２は、層間絶縁膜ＩＬＤの上に配置されている。配線ＷＬ２は、平面視において外周領域ＰＥＲの上に位置している第１部分を有している。配線ＷＬ２は、平面視において有効領域に位置している第２部分を有している。配線ＷＬ２は、第１部分において、コンタクトプラグＣＰ１〜コンタクトプラグＣＰ５に電気的に接続している。すなわち、配線ＷＬ２は、コンタクトプラグＣＰ１〜コンタクトプラグＣＰ５を介してゲート電極ＧＥに接続されているゲート配線である。
配線ＷＬ１及び配線ＷＬ２は、例えばアルミニウム（Ａｌ）、Ａｌ合金により形成されている。
パッシベーション膜ＰＶは、層間絶縁膜ＩＬＤの上に、配線ＷＬ１及び配線ＷＬ２を覆うように配置されている。パッシベーション膜ＰＶには、開口ＯＰ１と開口ＯＰ２とが形成されている。開口ＯＰ１及び開口ＯＰ２は、パッシベーション膜ＰＶを貫通している。
開口ＯＰ１からは、配線ＷＬ１の一部が露出している。開口ＯＰ２からは、配線ＷＬ２の第２部分が露出している。開口ＯＰ１から露出している配線ＷＬ１は、ソースパッドＳＰを構成し、開口ＯＰ２から露出している配線ＷＬ２は、ゲートパッドＧＰを構成している。パッシベーション膜ＰＶは、例えば窒化珪素（ＳｉＮ）、酸窒化珪素（ＳｉＯＮ）等により形成されている。
以下に、第１実施形態に係る半導体装置の製造方法を説明する。
図５に示すように、第１実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。
フロントエンド工程Ｓ１は、不純物領域形成工程Ｓ１１と、溝形成工程Ｓ１２と、ゲート絶縁膜形成工程Ｓ１３と、ゲート電極形成工程Ｓ１４とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線形成工程Ｓ２３と、パッシベーション膜形成工程Ｓ２４とを有している。
図６Ａ及び図６Ｂに示すように、不純物領域形成工程Ｓ１１においては、半導体基板ＳＵＢに、ソース領域ＳＲ、ドレイン領域ＤＲＡ、ドリフト領域ＤＲＩ及びボディ領域ＢＲの形成が行われる。なお、図６Ｂに示すように、外周領域ＰＥＲにおいては、ソース領域ＳＲは形成されない。
不純物領域形成工程Ｓ１１においては、第１に、ドレイン領域ＤＲＡの上に、ドリフト領域ＤＲＩがエピタキシャル成長される。第２に、イオン注入により、ボディ領域ＢＲ、コラム領域ＣＬ及びソース領域ＳＲが形成される。
溝形成工程Ｓ１２においては、図７Ａ及び図７Ｂに示すように、溝ＴＲ１〜溝ＴＲ５の形成が行われる。溝ＴＲ１〜溝ＴＲ５は、例えば、ＲＩＥ（Reactive Ion Etching）等で、第１面ＦＳに対して異方性エッチングを行うことにより形成される。
ゲート絶縁膜形成工程Ｓ１３においては、図８Ａ及び図８Ｂに示すように、ゲート絶縁膜ＧＯの形成が行われる。ゲート絶縁膜ＧＯの形成は、例えば熱酸化により溝ＴＲ１〜溝ＴＲ５の側壁及び底壁を熱酸化することにより行われる。
ゲート電極形成工程Ｓ１４においては、図９Ａ及び図９Ｂに示すように、ゲート電極ＧＥの形成が行われる。ゲート電極形成工程Ｓ１４においては、第１に、ゲート電極ＧＥを構成する材料が、ＣＶＤ（Chemical Vapor Deposition）等により、溝ＴＲ１〜溝ＴＲ５に埋め込まれる。第２に、溝ＴＲ１〜溝ＴＲ５からはみ出したゲート電極ＧＥを構成する材料が、エッチバック、ＣＭＰ（Chemical Mechanical Polishing）等により除去される。
層間絶縁膜形成工程Ｓ２１においては、図１０Ａ及び図１０Ｂに示すように、層間絶縁膜ＩＬＤの形成が行われる。層間絶縁膜ＩＬＤは、ＣＶＤ等により層間絶縁膜ＩＬＤを構成する材料を成膜するとともに、成膜された層間絶縁膜ＩＬＤを構成する材料をＣＭＰ等により平坦化することにより形成される。
コンタクトプラグ形成工程Ｓ２２においては、図１１Ａ及び図１１Ｂに示すように、コンタクトプラグＣＰ１〜コンタクトプラグＣＰ５及びコンタクトプラグＣＰ６の形成が行われる。
コンタクトプラグ形成工程Ｓ２２においては、第１に、コンタクトホールＣＨ１〜コンタクトホールＣＨ６の形成が行われる。コンタクトホールＣＨ１〜コンタクトホールＣＨ６の形成は、例えばＲＩＥ等の異方性エッチングにより行われる。
コンタクトプラグ形成工程Ｓ２２においては、第２に、コンタクトプラグＣＰ１〜コンタクトプラグＣＰ６を構成する材料のコンタクトホールＣＨ１〜コンタクトホールＣＨ６への埋め込みが、ＣＶＤ等により行われる。
コンタクトプラグ形成工程Ｓ２２においては、第３に、コンタクトホールＣＨ１〜コンタクトホールＣＨ６からはみ出したコンタクトプラグＣＰ１〜コンタクトプラグＣＰ６を構成する材料が、エッチバック、ＣＭＰ等により除去される。
配線形成工程Ｓ２３においては、図１２Ａ及び図１２Ｂに示すように、配線ＷＬ１及び配線ＷＬ２の形成が行われる。配線ＷＬ１及び配線ＷＬ２は、配線ＷＬ１及び配線ＷＬ２を構成する材料をスパッタリング等で成膜するとともに、成膜された材料をフォトリソグラフィ及びエッチングでパターニングすることにより、形成される。
パッシベーション膜形成工程Ｓ２４においては、パッシベーション膜ＰＶの形成が行われる。パッシベーション膜ＰＶは、ＣＶＤ等によりパッシベーション膜ＰＶを構成する材料を成膜するとともに、フォトリソグラフィ及びエッチング等で開口ＯＰ１及び開口ＯＰ２を成膜されたパッシベーション膜ＰＶを構成する材料を開口することにより、形成される。
以下に、第１実施形態に係る半導体装置の効果を説明する。
図１３に示すように、コンタクトプラグとゲート電極とのコンタクト抵抗は、コンタクトプラグの長手方向における寸法が減少するにしたがって大きく増加する。この理由の第１は、平面視におけるコンタクトホールの角部の形状が丸まってしまうことによる。この理由の第２は、コンタクトプラグの長手方向の寸法が小さくなるため、コンタクトホール中へのコンタクトプラグの埋め込みが不完全となりやすいことによる。
例えば、半導体基板ＳＵＢ中にコラム領域ＣＬが平面視において千鳥状に設けられている場合には、ゲート電極ＧＥを埋め込むための溝は、コラム領域ＣＬを避けるように配置されなければならない。このように、半導体基板ＳＵＢ中にゲート電極ＧＥを埋め込むための溝を設けることができない領域が存在する場合には、第２方向に沿って直線状に長く延在する溝を形成することができなくなる。
その結果、長手方向が第２方向に沿うようにコンタクトプラグを形成する場合、コンタクトプラグの長手方向寸法が短くなり、コンタクト抵抗が増大する。このことは、トレンチゲート型のパワーＭＯＳＦＥＴのセルピッチ（溝ＴＲ１と溝ＴＲ２との間隔、溝ＴＲ１と溝ＴＲ３との間隔）が小さくなる場合により顕著である。
上記のとおり、第１実施形態に係る半導体装置において、コンタクトプラグＣＰ１（コンタクトプラグＣＰ２、コンタクトプラグＣＰ３）は、外周領域ＰＥＲにおいて、長手方向が第１方向に沿うように、溝ＴＲ１（溝ＴＲ２、溝ＴＲ３）を埋め込んでいるゲート電極ＧＥに電気的に接続されている。そのため、第１実施形態に係る半導体装置によると、ゲート電極ＧＥを埋め込むための溝を第２方向に沿って直線状に長く設けることができない場合であっても、セルピッチに拠らず、コンタクトプラグの長手方向寸法を確保することができる。すなわち、第１実施形態に係る半導体装置によると、ゲート電極ＧＥを埋め込むための溝を第２方向に沿って直線状に長く設けることができない場合であっても、コンタクト抵抗の増大を抑制することができる。
なお、第１実施形態に係る半導体装置においては、コンタクトプラグの長手方向寸法を確保するために、外周領域ＰＥＲの幅が相対的に広くなってしまう。しかしながら、チップ全体の幅に占める外周領域ＰＥＲの幅の割合はわずかであるため、第１実施形態に係る半導体装置において、チップ面積が大きく増大することはない。
第１実施形態に係る半導体装置において、溝ＴＲ１（溝ＴＲ２、溝ＴＲ３）が外周領域ＰＥＲにおいて拡幅部ＷＰを有している場合、マスクずれに伴ってコンタクトプラグＣＰ１（コンタクトプラグＣＰ２、コンタクトプラグＣＰ２）がゲート電極ＧＥからずれて形成されてしまうことを抑制することができる。
第１実施形態に係る半導体装置において、溝ＴＲ１（溝ＴＲ２、溝ＴＲ３）がテーパ部ＴＰを有している場合、溝ＴＲ１（溝ＴＲ２、溝ＴＲ３）の幅が急激に変化することに伴う電界集中の発生を抑制することができる。
第１実施形態に係る半導体装置において、溝ＴＲ４及び溝ＴＲ５が設けられ、溝ＴＲ４及び溝ＴＲ５に埋め込まれるゲート電極ＧＥとコンタクトプラグＣＰ４及びコンタクトプラグＣＰ５とが電気的に接続されている場合、コンタクトプラグとゲート電極ＧＥとの接触面積をさらに増やすことができる。そのため、この場合には、コンタクト抵抗の増大をさらに抑制することができる。
（第２実施形態）
以下に、第２実施形態に係る半導体装置の構成を説明する。なお、以下においては、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さないものとする。
第２実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥとを有している。第２実施形態に係る半導体装置は、層間絶縁膜ＩＬＤと、配線ＷＬ１と、配線ＷＬ２と、コンタクトプラグＣＰ６と、パッシベーション膜ＰＶとを有している。第２実施形態に係る半導体装置の構成は、これらの点に関して、第１実施形態に係る半導体装置の構成と共通している。
図１４〜図１６に示すように、第２実施形態に係る半導体装置においては、第１面ＦＳに、溝ＴＲ６と、溝ＴＲ７と、溝ＴＲ８と、溝ＴＲ９とが設けられている。第２実施形態に係る半導体装置は、コンタクトプラグＣＰ７と、コンタクトプラグＣＰ８とを有している。これらの点に関して、第２実施形態に係る半導体装置の構成は、第２実施形態に係る半導体装置の構成と異なっている。
溝ＴＲ６〜溝ＴＲ９は、第２面ＳＳに向かって延在している。溝ＴＲ６〜溝ＴＲ９は、ドリフト領域ＤＲＩに達するように延在している。有効領域ＥＦＦにおいて、溝ＴＲ６及び溝ＴＲ７の側壁からは、ソース領域ＳＲ、ボディ領域ＢＲ及びドリフト領域ＤＲＩが露出している。
溝ＴＲ６及び溝ＴＲ７は、外周領域ＰＥＲから有効領域ＥＦＦにわたって、第１方向に沿って延在している。溝ＴＲ８及び溝ＴＲ９は、外周領域ＰＥＲにおいて、第２方向に沿って延在している。
溝ＴＲ６は、第２方向において、溝ＴＲ７と隣り合い、かつ溝ＴＲ７から離間して配置されている。溝ＴＲ８は、溝ＴＲ６と溝ＴＲ７とを接続している。より具体的には、溝ＴＲ８は、溝ＴＲ６の外周領域ＰＥＲ側の端と溝ＴＲ７の外周領域ＰＥＲ側の端とを接続している。溝ＴＲ９は、溝ＴＲ６と溝ＴＲ７とを接続している。溝ＴＲ９は、第１方向において、溝ＴＲ８よりも有効領域ＥＦＦ側に位置している。
溝ＴＲ６〜溝ＴＲ９は、平面視において、コラム領域ＣＬと重ならないように配置されている。このことを別の観点からいえば、溝ＴＲ６〜溝ＴＲ９は、平面視において、コラム領域ＣＬの間を通過するように配置されている。
溝ＴＲ８及び溝ＴＲ９の第１方向における幅は、溝ＴＲ６及び溝ＴＲ７の第２方向における幅よりも広くなっていてもよい。
溝ＴＲ６及び溝ＴＲ７は、第２方向に沿って周期的に配置されていてもよい。溝ＴＲ８及び溝ＴＲ９は、第１方向に沿って周期的に配置されていてもよい。
ゲート絶縁膜ＧＯは、溝ＴＲ６、溝ＴＲ７、溝ＴＲ８及び溝ＴＲ９の側壁及び底壁の上に配置されている。ゲート電極ＧＥは、ゲート電極ＧＥは、溝ＴＲ６、溝ＴＲ７、溝ＴＲ８及び溝ＴＲ９を埋め込むように、ゲート絶縁膜ＧＯの上に配置されている。
層間絶縁膜ＩＬＤには、コンタクトホールＣＨ７と、コンタクトホールＣＨ８とが設けられている。コンタクトホールＣＨ７及びコンタクトホールＣＨ８は、外周領域ＰＥＲに配置されている。コンタクトホールＣＨ７からは、溝ＴＲ８に埋め込まれたゲート電極ＧＥが露出している。コンタクトホールＣＨ８からは、溝ＴＲ９に埋め込まれたゲート電極ＧＥが露出している。
コンタクトプラグＣＰ７及びコンタクトプラグＣＰ８は、層間絶縁膜ＩＬＤ中に配置されている。より具体的には、コンタクトプラグＣＰ７及びコンタクトプラグＣＰ８は、それぞれ、コンタクトホールＣＨ７及びコンタクトホールＣＨ８中に埋め込まれている。コンタクトプラグＣＰ７及びコンタクトプラグＣＰ８は、ゲート電極ＧＥ及び配線ＷＬ２に電気的に接続されている。コンタクトプラグＣＰ７及びコンタクトプラグＣＰ８は、平面視において、長手方向が第２方向に沿うように配置されている。
以下に、第２実施形態に係る半導体装置の製造方法を説明する。以下においては、第１実施形態に係る半導体装置の製造方法と異なる点について主に説明し、重複する説明は繰り返さない。
第２実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。フロントエンド工程Ｓ１は、不純物領域形成工程Ｓ１１と、溝形成工程Ｓ１２と、ゲート絶縁膜形成工程Ｓ１３と、ゲート電極形成工程Ｓ１４とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線形成工程Ｓ２３と、パッシベーション膜形成工程Ｓ２４とを有している。これらの点に関して、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。
しかしながら、第２実施形態に係る半導体装置の製造方法は、溝形成工程Ｓ１２において溝ＴＲ１〜溝ＴＲ５に代えて溝ＴＲ６〜溝ＴＲ９が形成される点において、第１実施形態に係る半導体装置の製造方法と異なっている。また、第２実施形態に係る半導体装置の製造方法は、コンタクトプラグ形成工程Ｓ２２においてコンタクトホールＣＨ１〜コンタクトホールＣＨ５に代えてコンタクトホールＣＨ７、コンタクトホールＣＨ８が形成される点においても、第１実施形態に係る半導体装置の製造方法と異なっている。
さらに、第２実施形態に係る半導体装置の製造方法は、コンタクトプラグ形成工程Ｓ２２においてコンタクトプラグＣＰ１〜コンタクトプラグＣＰ５に代えてコンタクトプラグＣＰ７及びコンタクトプラグＣＰ８が形成される点においても、第１実施形態に係る半導体装置の製造方法と異なっている。
以下に、第２実施形態に係る半導体装置の効果を説明する。
上記のとおり、第２実施形態に係る半導体装置において、コンタクトプラグＣＰ７及びコンタクトプラグＣＰ８は、外周領域ＰＥＲにおいて、溝ＴＲ８及び溝ＴＲ９を埋め込んでいるゲート電極ＧＥに電気的に接続されている。そのため、第２実施形態に係る半導体装置によると、ゲート電極ＧＥを埋め込むための溝を第２方向に沿って直線状に長く設けることができない場合であっても、第１方向に沿って複数のコンタクトプラグを設けることにより、コンタクトプラグとゲート電極ＧＥとのコンタクト面積を確保することができる。
すなわち、第２実施形態に係る半導体装置によると、ゲート電極ＧＥを埋め込むための溝を第２方向に沿って直線状に長く設けることができない場合であっても、コンタクト抵抗の増大を抑制することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＲ ボディ領域、ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ５，ＣＨ６，ＣＨ７，ＣＨ８ コンタクトホール、ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６，ＣＰ７，ＣＰ８ コンタクトプラグ、ＣＬ コラム領域、ＤＲＡ ドレイン領域、ＤＲＩ ドリフト領域、ＥＦＦ 有効領域、ＦＳ 第１面、ＧＥ ゲート電極、ＧＯ ゲート絶縁膜、ＧＰ ゲートパッド、ＩＬＤ 層間絶縁膜、ＯＰ１，ＯＰ２ 開口、ＰＥＲ 外周領域、ＰＶ パッシベーション膜、ＳＰ ソースパッド、ＳＲ ソース領域、ＳＳ 第２面、ＳＵＢ 半導体基板、Ｓ１ フロントエンド工程、Ｓ２ バックエンド工程、Ｓ１１ 不純物領域形成工程、Ｓ１２ 溝形成工程、Ｓ１３ ゲート絶縁膜形成工程、Ｓ１４ ゲート電極形成工程、Ｓ２１ 層間絶縁膜形成工程、Ｓ２２ コンタクトプラグ形成工程、Ｓ２３ 配線形成工程、Ｓ２４ パッシベーション膜形成工程、ＴＰ テーパ部、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ８，ＴＲ９ 溝、ＷＬ１，ＷＬ２ 配線、ＷＰ 拡幅部。

Claims (8)

  1. 第１面と、前記第１面の反対面である第２面とを有し、かつ前記第１面に配置される第１導電型のソース領域と、前記第２面に配置される前記第１導電型のドレイン領域と、前記ドレイン領域の前記第１面側に配置される前記第１導電型のドリフト領域と、前記ソース領域と前記ドリフト領域とにより挟み込まれる前記第１導電型とは反対の第２導電型のボディ領域とが形成された半導体基板と、
    ゲート電極と、
    第１コンタクトプラグとを備え、
    前記第１面には、前記第２面に向かって前記ドリフト領域に達するように延在し、かつ前記ゲート電極が埋め込まれた第１溝が設けられ、
    前記第１面は、前記ソース領域が配置される有効領域と、前記有効領域の周囲を取り囲む外周領域とを有し、
    前記第１溝は、平面視において前記外周領域から前記有効領域に向かう第１方向に沿って、前記外周領域から前記有効領域にわたって延在し、
    前記ゲート電極は、前記ソース領域と前記ドリフト領域に挟み込まれる前記ボディ領域と絶縁されながら対向する部分を有し、
    前記第１コンタクトプラグは、平面視において長手方向が前記第１方向に沿うように、前記外周領域において前記第１溝に埋め込まれた前記ゲート電極に電気的に接続され、
    前記外周領域にある前記第１溝は、拡幅部を有し、
    前記拡幅部の前記第１方向に直交する第２方向における幅は、前記有効領域にある前記第１溝の前記第２方向における幅よりも広く、
    前記外周領域にある前記第１溝は、前記拡幅部の前記有効領域側の端に連なるテーパ部を有し、
    前記テーパ部の前記第２方向における幅は、前記外周領域側から前記有効領域側に向かうにしたがって小さくなる、半導体装置。
  2. 第２コンタクトプラグと、
    第３コンタクトプラグとをさらに備え、
    前記第１面には、前記第２面に向かって前記ドリフト領域に達するように延在し、かつ前記ゲート電極が埋め込まれた第２溝、第３溝、第４溝及び第５溝が設けられ、
    前記第２溝及び前記第３溝は、前記第１方向に沿って、前記外周領域から前記有効領域にわたって延在し、
    前記第４溝及び前記第５溝は、前記外周領域において、前記第１方向に直交する第２方向に沿って延在し、
    前記第２溝及び前記第３溝の各々は、前記第１溝と隣り合い、かつ離間して配置され、
    前記第４溝は、前記外周領域において、前記第１溝と前記第２溝とに接続され、
    前記第５溝は、前記第４溝よりも前記有効領域側にある前記外周領域において、前記第１溝と前記第３溝とに接続され、
    前記第２コンタクトプラグは、前記外周領域において、平面視において長手方向が前記第１方向に沿うように前記第２溝に埋め込まれた前記ゲート電極に電気的に接続され、
    前記第３コンタクトプラグは、前記外周領域において、平面視において長手方向が前記第１方向に沿うように前記第３溝に埋め込まれた前記ゲート電極に電気的に接続される、請求項１に記載の半導体装置。
  3. 前記ボディ領域から前記第２面に向かって延びる複数の前記第２導電型のコラム領域をさらに備え、
    前記コラム領域の各々は、平面視において、千鳥格子状に互いに離間して配置され、
    前記第１溝、前記第２溝、前記第３溝、前記第４溝及び前記第５溝は、平面視において前記コラム領域の間を通過するように配置される、請求項２に記載の半導体装置。
  4. 第４コンタクトプラグをさらに備え、
    前記第４コンタクトプラグは、前記第４溝に埋め込まれた前記ゲート電極に電気的に接続される、請求項２に記載の半導体装置。
  5. 第５コンタクトプラグをさらに備え、
    前記第５コンタクトプラグは、前記第５溝に埋め込まれた前記ゲート電極に電気的に接続される、請求項４に記載の半導体装置。
  6. 第１面と、前記第１面の反対面である第２面とを有し、かつ前記第１面に配置される第１導電型のソース領域と、前記第２面に配置される前記第１導電型のドレイン領域と、前記ドレイン領域の前記第１面側に配置される前記第１導電型のドリフト領域と、前記ソース領域と前記ドリフト領域とにより挟み込まれる前記第１導電型とは反対の第２導電型のボディ領域とが形成された半導体基板と、
    ゲート電極と、
    第１コンタクトプラグと、
    第２コンタクトプラグとを備え、
    前記第１面には、前記第２面に向かって前記ドリフト領域に達するように延在し、かつ前記ゲート電極が埋め込まれた第１溝、第２溝、第３溝及び第４溝が設けられ、
    前記第１面は、前記ソース領域が配置される有効領域と、前記有効領域の周囲を取り囲む外周領域とを有し、
    前記第１溝及び前記第２溝は、平面視において前記外周領域から前記有効領域に向かう第１方向に沿って、前記外周領域から前記有効領域にわたって延在し、
    前記第１溝及び前記第２溝は、前記第１方向に直交する第２方向において間隔を空けて隣り合っており、
    前記第３溝及び前記第４溝は、前記外周領域において、前記第２方向に沿って延在し、
    前記第３溝及び前記第４溝は、前記第１方向において間隔を空けて隣り合っており、
    前記第３溝は、前記外周領域において、前記第１溝と前記第２溝とに接続され、
    前記第４溝は、前記第３溝よりも前記有効領域側にある前記外周領域において、前記第１溝と前記第２溝とに接続され、
    前記第１コンタクトプラグは、前記第３溝に埋め込まれた前記ゲート電極に電気的に接続され、
    前記第２コンタクトプラグは、前記第４溝に埋め込まれた前記ゲート電極に電気的に接続される、半導体装置。
  7. 前記ボディ領域から前記第２面に向かって延びる複数の前記第２導電型のコラム領域をさらに備え、
    前記コラム領域の各々は、平面視において、千鳥格子状に互いに離間して配置され、
    前記第１溝、前記第２溝、前記第３溝及び前記第４溝は、平面視において前記コラム領域の間を通過するように配置される、請求項６に記載の半導体装置。
  8. 第１面と、前記第１面の反対面である第２面とを有する半導体基板の前記第１面に第１溝を形成する工程と、
    前記半導体基板に、前記第１面に配置される第１導電型のソース領域と、前記第２面に配置される前記第１導電型のドレイン領域と、前記ドレイン領域の前記第１面側に配置される前記第１導電型のドリフト領域と、前記ソース領域と前記ドリフト領域とにより挟み込まれる前記第１導電型とは反対の第２導電型のボディ領域とを形成する工程と、
    ゲート電極を形成する工程と、
    第１コンタクトプラグを形成する工程とを備え、
    前記第１面は、前記ソース領域が配置される有効領域と、前記有効領域の周囲を取り囲む外周領域とを有し、
    前記第１溝は、平面視において前記外周領域から前記有効領域に向かう第１方向に沿って、前記外周領域から前記有効領域にわたって延在し、
    前記ゲート電極は、前記第１溝に埋め込まれ、かつ前記ソース領域と前記ドリフト領域に挟み込まれる前記ボディ領域と絶縁されながら対向する部分を有し、
    前記第１コンタクトプラグは、平面視において長手方向が前記第１方向に沿うように、前記外周領域において前記第１溝に埋め込まれた前記ゲート電極に電気的に接続され、
    前記外周領域にある前記第１溝は、拡幅部を有し、
    前記拡幅部の前記第１方向に直交する第２方向における幅は、前記有効領域にある前記第１溝の前記第２方向における幅よりも広く、
    前記外周領域にある前記第１溝は、前記拡幅部の前記有効領域側の端に連なるテーパ部を有し、
    前記テーパ部の前記第２方向における幅は、前記外周領域側から前記有効領域側に向かうにしたがって小さくなる、半導体装置の製造方法。
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JP7289258B2 (ja) * 2019-11-22 2023-06-09 ルネサスエレクトロニクス株式会社 半導体装置
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Publication number Priority date Publication date Assignee Title
JP4907862B2 (ja) * 2004-12-10 2012-04-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4860929B2 (ja) 2005-01-11 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
EP2543072B1 (en) * 2010-03-02 2021-10-06 Vishay-Siliconix Structures and methods of fabricating dual gate devices
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JP6037499B2 (ja) 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
JP2013232533A (ja) * 2012-04-27 2013-11-14 Rohm Co Ltd 半導体装置および半導体装置の製造方法
CN103268887B (zh) * 2013-05-29 2016-04-06 成都芯源系统有限公司 场效应晶体管、边缘结构及相关制造方法
JP6668697B2 (ja) * 2015-05-15 2020-03-18 富士電機株式会社 半導体装置

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