JP2019160828A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】第１導電膜と第２導電膜との間の絶縁耐圧を高めることができる半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、第１面を有する半導体基板と、第１面上にあり、かつ平面視において周回するように形成された第１導電膜と、第１面上にあり、かつ平面視において第１導電膜の外周を取り囲む第２導電膜と、第１導電膜と第２導電膜との間にある第１絶縁スペーサと、第１面と第１導電膜との間にあり、かつ第１導電膜と半導体基板との間の電圧の変化により電荷の蓄積量が変化する第１ゲート絶縁膜と、第１面と第２導電膜との間にある第２ゲート絶縁膜とを備える。【選択図】図２

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来から、特許文献１（特開２０１５−１０３６９８号公報）に記載の半導体装置が知られている。特許文献１に記載の半導体装置は、主面を含む半導体基板と、半導体基板の主面の上に配置されるメモリゲート電極部及び制御ゲート電極とを有している。メモリゲート電極部の側壁と制御ゲート電極部の側壁とは、互いに絶縁されている。
メモリゲート電極部は、第１部分と、第２部分とを有している。第１部分及び第２部分は、半導体基板の主面に平行な平面にあるＹ方向に沿って延在している。第１部分及び第２部分は、半導体基板の主面に平行な平面にあり、かつ、Ｙ方向に直交するＸ方向において離間して配置されている。
制御ゲート電極部は、第３部分と、第４部分を有している。第３部分及び第４部分は、Ｙ方向に沿って延在している。第３部分は、第１部分とＸ方向において隣り合って配置されている。第４部分は、第２部分とＸ方向において隣り合って配置されている。第１部分及び第２部分は、第３部分と第４部分との間に配置されている。
特許文献１に記載の半導体装置の製造工程においては、第１に、制御ゲート電極部を構成する材料が、半導体基板の主面の上に成膜される。第２に、成膜された制御ゲート電極部を構成する材料が、パターンニングされる。第３に、パターンニングされた制御ゲート電極部を構成する材料を覆うように、メモリゲート電極部を構成する材料が成膜される。第４に、成膜されたメモリゲート電極部を構成する材料が、エッチバックによりパターンニングされる。第５に、パターンニングされた制御ゲート電極部を構成する材料及びメモリゲート電極部を構成する材料が、Ｘ方向において互いに離間するようにエッチングにより切断される。
特開２０１５−１０３６９８号公報
特許文献１に記載の半導体装置の製造工程においては、パターンニングされたメモリゲート電極部を構成する材料及び制御ゲート電極部を構成する材料をＸ方向において互いに離間するようにエッチングにより切断する際に、Ｙ方向における端部の処理をどのように行うのかが明らかではない。
その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施形態に係る半導体装置は、第１面を有する半導体基板と、第１面上にあり、かつ平面視において周回するように形成された第１導電膜と、第１面上にあり、かつ平面視において第１導電膜の外周を取り囲む第２導電膜と、第１導電膜と第２導電膜との間にある第１絶縁スペーサと、第１面と第１導電膜との間にあり、かつ第１導電膜と半導体基板との間の電圧の変化により電荷の蓄積量が変化する第１ゲート絶縁膜と、第１面と第２導電膜との間にある第２ゲート絶縁膜とを備える。
第１導電膜は、第１メモリゲート部と、第２メモリゲート部とを有する。平面視において、第１メモリゲート部及び第２メモリゲート部は、第１方向において互いに離間し、かつ第１方向に直交する第２方向に沿って延在する。第２導電膜は、第１メモリゲート部に沿って延在する第１制御ゲート部と、第２メモリゲート部に沿って延在する第２制御ゲート部とを有する。
半導体基板は、第１面にある第１ドレイン領域と、第１面にあるソース領域と、第１面にある第２ドレイン領域とを有する。第１メモリゲート部及び第１制御ゲート部は、平面視において第１ドレイン領域とソース領域とに挟み込まれる。第２メモリゲート部及び第２制御ゲート部は、平面視において第２ドレイン領域とソース領域とに挟み込まれる。
一実施形態に係る半導体装置によると、第１導電膜と第２導電膜との間の絶縁耐圧を高めることができる。
第１実施形態に係る半導体装置の概略レイアウト図である。 第１実施形態に係る半導体装置のメモリセルアレイＭＣＡにおける拡大レイアウト図である。 図２のＩＩＩ−ＩＩＩにおける断面図である。 第１実施形態の変形例に係る半導体装置のメモリセルアレイＭＣＡにおける拡大レイアウト図である。 第１実施形態に係る半導体装置の製造方法を示す工程図である。 第１実施形態に係る半導体装置の半導体基板準備工程Ｓ１における断面図である。 第１実施形態に係る半導体装置の第１ゲート絶縁膜形成工程Ｓ２における断面図である。 第１実施形態に係る半導体装置の第１導電膜成膜工程Ｓ３における断面図である。 第１実施形態に係る半導体装置のハードマスク成膜工程Ｓ４１における断面図である。 第１実施形態に係る半導体装置のハードマスクパターンニング工程Ｓ４２における断面図である。 第１実施形態に係る半導体装置のハードマスクパターンニング工程Ｓ４２における上面図である。 第１実施形態に係る半導体装置のエッチング工程Ｓ４３における断面図である。 第１実施形態に係る半導体装置の絶縁スペーサ形成工程Ｓ５における断面図である。 第１実施形態に係る半導体装置の第２ゲート絶縁膜形成工程Ｓ６における断面図である。 第１実施形態に係る半導体装置の第２導電膜成膜工程Ｓ７における断面図である。 第１実施形態に係る半導体装置のエッチバック工程Ｓ８における断面図である。 第１実施形態に係る半導体装置の第２パターンニング工程Ｓ９における断面図である。 第１実施形態に係る半導体装置の第２パターンニング工程Ｓ９における上面図である。 比較例に係る半導体装置のメモリセルアレイＭＣＡにおける拡大レイアウト図である。 第２実施形態に係る半導体装置のメモリセルアレイＭＣＡにおける拡大レイアウト図である。 第２実施形態に係る半導体装置のハードマスクパターンニング工程Ｓ４２における上面図である。 第２実施形態に係る半導体装置のエッチバック工程Ｓ８における上面図である。 第３実施形態に係る半導体装置のメモリセルアレイＭＣＡにおける拡大レイアウト図である。 第３実施形態に係る半導体装置の製造方法を示す工程図である。 第３実施形態に係る半導体装置の第３パターンニング工程Ｓ１０における上面図である。 第３実施形態に係る半導体装置の第２パターンニング工程Ｓ９における上面図である。
実施形態の詳細を、図面を参照しながら説明する。以下の図面においては、同一又は相当する部分に同一符号を付し、重複する説明は繰り返さないものとする。
（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成を説明する。
図１に示されるように、実施形態に係る半導体装置は、メモリ部ＭＢと、ロジック部ＬＯＧとを有している。メモリ部ＭＢは、メモリセルアレイＭＣＡを含んでいる。図１中において図示されていないが、メモリ部ＭＢには、メモリセルアレイＭＣＡ以外に、制御回路、入出力回路、アドレスバッファ回路、行アドレスデコーダ回路、列アドレスデコーダ回路、センスアンプ回路、電源回路等が含まれている。ロジック部ＬＯＧは、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路で構成される論理回路を含んでいる。メモリ部ＭＢ及びロジック部ＬＯＧは、半導体基板ＳＵＢに形成されている。
図２に示されるように、第１実施形態に係る半導体装置は、半導体基板ＳＵＢと、第１導電膜ＣＦ１と、第２導電膜ＣＦ２と、絶縁スペーサＩＳＳ１と、第１ゲート絶縁膜ＧＩＦ１（図３参照）と、第２ゲート絶縁膜ＧＩＦ２（図３参照）とを有している。なお、図２においては、コンタクトプラグＣＰ５、コンタクトプラグＣＰ６及びコンタクトプラグＣＰ７（図３参照）の図示は省略してある。
半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳ（図３参照）とを有している。第２面ＳＳは、第１面ＦＳの反対面である。第１面ＦＳ及び第２面ＳＳは、半導体基板ＳＵＢの主面を構成している。半導体基板ＳＵＢは、例えばシリコン（Ｓｉ）の単結晶で形成されている。
第１導電膜ＣＦ１は、例えば、不純物がドープされた多結晶のシリコンで形成されている。第１導電膜ＣＦ１は、第１面ＦＳの上に配置されている。第１導電膜ＣＦ１は、第１接続部ＣＦ１ａと、第１メモリゲート部ＣＦ１ｂと、第２メモリゲート部ＣＦ１ｃと、第２接続部ＣＦ１ｄとを有している。
第１接続部ＣＦ１ａは、平面視において（第１面ＦＳに直交する方向からみて）第１方向ＤＲ１に沿って延在している。第１接続部ＣＦ１ａは、第１方向ＤＲ１において、第１端と、第２端とを有している。第１端は、第１接続部ＣＦ１ａの第１方向ＤＲ１における一方端である。第２端は、第１接続部ＣＦ１ａの第１方向ＤＲ１における第１端とは反対側の端である。
第１メモリゲート部ＣＦ１ｂは、平面視において第１方向ＤＲ１に直交する第２方向ＤＲ２に沿って延在している。第１メモリゲート部ＣＦ１ｂは、第１接続部ＣＦ１ａの第１端から延在している。第２メモリゲート部ＣＦ１ｃは、第２方向ＤＲ２に沿って延在している。第２メモリゲート部ＣＦ１ｃは、第１接続部ＣＦ１ａの第２端から延在している。つまり、第１メモリゲート部ＣＦ１ｂ及び第２メモリゲート部ＣＦ１ｃは、第１方向ＤＲ１において互いに離間している。
第２接続部ＣＦ１ｄは、第１メモリゲート部ＣＦ１ｂの第１接続部ＣＦ１ａ側とは反対側の端と、第２メモリゲート部ＣＦ１ｃの第１接続部ＣＦ１ａ側とは反対側の端とを接続している。つまり、第１導電膜ＣＦ１は、平面視において、周回するように形成されている。このことを別の観点からいえば、第１導電膜ＣＦ１には、途中で途切れている箇所がない。第２接続部ＣＦ１ｄは、第１方向ＤＲ１に沿って延在している。
第１導電膜ＣＦ１の外周は、平面視において、第１矩形形状を有している。なお、「矩形形状」には、角が丸くなっている角丸矩形も含まれている。第１矩形形状は、第１方向ＤＲ１に平行な辺と、第２方向ＤＲ２に平行な辺とを有している。第１導電膜ＣＦ１は、開口部ＯＰを有している。開口部ＯＰは、第１導電膜ＣＦ１を厚さ方向に貫通している。開口部ＯＰは、平面視において第２矩形形状を有している。第２矩形形状は、第１方向ＤＲ１に平行な辺と、第２方向ＤＲ２に平行な辺とを有している。開口部ＯＰは、平面視において、第１矩形形状の内側に位置している。開口部ＯＰの縁と第１導電膜ＣＦ１の外周により、第１接続部ＣＦ１ａ、第１メモリゲート部ＣＦ１ｂ、第２メモリゲート部ＣＦ１ｃ及び第２接続部ＣＦ１ｄが規定されている。
第２導電膜ＣＦ２は、例えば、不純物がドープされた多結晶のシリコンで形成されている。第２導電膜ＣＦ２は、第１面ＦＳの上に配置されている。第２導電膜ＣＦ２は、平面視において、第１導電膜ＣＦ１の外周を取り囲んでいる。第２導電膜ＣＦ２は、第３接続部ＣＦ２ａと、第１制御ゲート部ＣＦ２ｂと、第２制御ゲート部ＣＦ２ｃと、第４接続部ＣＦ２ｄとを有している。
第３接続部ＣＦ２ａは、第１方向ＤＲ１に沿って延在している。第１方向ＤＲ１において、第３接続部ＣＦ２ａは、第３端と、第４端とを有している。第３端は、第３接続部ＣＦ２ａの第１方向ＤＲ１における一方端である。第４端は、第３接続部ＣＦ２ａの第１方向ＤＲ１における第３端とは反対側の端である。第３接続部ＣＦ２ａは、第１接続部ＣＦ１ａに沿って延在している。
第１制御ゲート部ＣＦ２ｂは、第２方向ＤＲ２に沿って延在している。第１制御ゲート部ＣＦ２ｂは、第３接続部ＣＦ２ａの第３端から延在している。第１制御ゲート部ＣＦ２ｂは、第１メモリゲート部ＣＦ１ｂに沿って延在している。
第２制御ゲート部ＣＦ２ｃは、第２方向ＤＲ２に沿って延在している。第２制御ゲート部ＣＦ２ｃは、第３接続部ＣＦ２ａの第４端から延在している。第２制御ゲート部ＣＦ２ｃは、第２メモリゲート部ＣＦ１ｃに沿って延在している。
第４接続部ＣＦ２ｄは、第１制御ゲート部ＣＦ２ｂの第３接続部ＣＦ２ａ側とは反対側の端と、第２制御ゲート部ＣＦ２ｃの第３接続部ＣＦ２ａ側とは反対側の端とを接続している。すなわち、第２導電膜ＣＦ２には、途中で途切れている箇所がない。第４接続部ＣＦ２ｄは、第１方向ＤＲ１に沿って延在している。
絶縁スペーサＩＳＳ１は、絶縁体で形成されている。絶縁スペーサＩＳＳ１には、例えばシリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）等が用いられる。絶縁スペーサＩＳＳ１は、平面視において、第１導電膜ＣＦ１と第２導電膜ＣＦ２との間にある。より具体的には、絶縁スペーサＩＳＳ１は、第１導電膜ＣＦ１の外周側の側壁と第２導電膜ＣＦ２の内周側の側壁との間に配置されている。
図３に示されるように、半導体基板ＳＵＢは、第１ドレイン領域ＤＲＡ１と、ソース領域ＳＲと、第２ドレイン領域ＤＲＡ２と、ウェル領域ＷＲとを有している。なお、図２中には図示されていないが、第１ドレイン領域ＤＲＡ１、ソース領域ＳＲ、第２ドレイン領域ＤＲＡ２、第１ドレイン領域ＤＲＡ１とソース領域ＳＲとの間にあるウェル領域ＷＲ及び第２ドレイン領域ＤＲＡ２とソース領域ＳＲとの間にあるウェル領域から構成される活性領域は、平面視において、素子分離膜ＩＳＬにより絶縁分離されている。素子分離膜ＩＳＬは、例えばシリコン酸化物で構成されるＳＴＩ（Shallow Trench Isolation）である。
第１ドレイン領域ＤＲＡ１、ソース領域ＳＲ及び第２ドレイン領域ＤＲＡ２は、第１導電型であり、ウェル領域ＷＲは、第２導電型である。第２導電型は、第１導電型の反対の導電型である。第１導電型は、例えばｎ型である。第２導電型は、例えばｐ型である。第１ドレイン領域ＤＲＡ１、ソース領域ＳＲ及び第２ドレイン領域ＤＲＡ２には、例えば、リン（Ｐ）、ヒ素（Ａｓ）等のドナー元素がドープされている。ウェル領域ＷＲには、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）等のアクセプタ元素がドープされている。
第１ドレイン領域ＤＲＡ１、ソース領域ＳＲ及び第２ドレイン領域ＤＲＡ２は、第１面ＦＳに配置されている。第１ドレイン領域ＤＲＡ１、ソース領域ＳＲ及び第２ドレイン領域ＤＲＡ２は、第１方向ＤＲ１において互いに離間して配置されている。ウェル領域ＷＲは、第１ドレイン領域ＤＲＡ１、ソース領域ＳＲ及び第２ドレイン領域ＤＲＡ２を取り囲むように、第１面ＦＳに配置されている。
より具体的には、第１ドレイン領域ＤＲＡ１は、第１方向ＤＲ１において、ソース領域ＳＲとの間で、第１メモリゲート部ＣＦ１ｂ及び第１制御ゲート部ＣＦ２ｂを挟みこむように配置されている。第２ドレイン領域ＤＲＡ２は、第１方向ＤＲ１において、ソース領域ＳＲとの間で、第２メモリゲート部ＣＦ１ｃ及び第２制御ゲート部ＣＦ２ｃを挟みこむように配置されている。
第１ゲート絶縁膜ＧＩＦ１は、第１導電膜ＣＦ１と第１面ＦＳとの間にある。第１導電膜ＣＦ１と半導体基板ＳＵＢとの間の電圧が変化することにより、第１ゲート絶縁膜ＧＩＦ１中における電荷の蓄積量が変化する。第１ゲート絶縁膜ＧＩＦ１は、第２ゲート絶縁膜ＧＩＦ２よりも厚いことが好ましい。
第１ゲート絶縁膜ＧＩＦ１は、例えば、第１層と、第２層と、第３層と、第４層とを有している。第１層は、第１面ＦＳの直上に配置されている。第１層は、シリコン酸化物で構成されている。第２層は、第１層の上に配置されている。第２層は、アルミニウム酸化物（ＡｌＯ）で構成されている。
第３層は、第２層の上に配置されている。第３層は、ハフニウムシリケート（ＨｆＳｉＯ）により構成されている。第４層は、第３層の上に配置されている。第４層は、アルミニウム酸化物で構成されている。すなわち、第１ゲート絶縁膜ＧＩＦ１は、ＡＨＡＯ（Aluminum Hafnium Aluminum Oxide）膜であってもよい。
但し、第１ゲート絶縁膜ＧＩＦ１は、ＡＨＡＯ膜に限られるものではない。例えば、第１ゲート絶縁膜ＧＩＦ１は、第１面ＦＳの直上に配置される第１シリコン酸化物膜と、第１シリコン酸化物膜の上に配置されるシリコン窒化物膜と、シリコン窒化物膜の上に配置される第２シリコン酸化物膜とを含むＯＮＯ（Oxide Nitride Oxide）膜で構成されていてもよい。
第２ゲート絶縁膜ＧＩＦ２は、例えば、シリコン酸化物で構成される。第２ゲート絶縁膜ＧＩＦ２は、第１面ＦＳと第２導電膜ＣＦ２との間に配置されている。
第１ドレイン領域ＤＲＡ１、ソース領域ＳＲ、ウェル領域ＷＲ、第１ゲート絶縁膜ＧＩＦ１、第２ゲート絶縁膜ＧＩＦ２、第１メモリゲート部ＣＦ１ｂ及び第１制御ゲート部ＣＦ２ｂは、スプリットゲート型のフラッシュメモリセルＭＣ１を構成している。同様に、第２ドレイン領域ＤＲＡ２、ソース領域ＳＲ、ウェル領域ＷＲ、第１ゲート絶縁膜ＧＩＦ１、第２ゲート絶縁膜ＧＩＦ２、第２メモリゲート部ＣＦ１ｃ及び第２制御ゲート部ＣＦ２ｃは、スプリットゲート型のフラッシュメモリセルＭＣ２を構成している。
第１実施形態に係る半導体装置は、ハードマスクＨＭをさらに有している。ハードマスクＨＭは、絶縁体で構成されている。ハードマスクＨＭには、例えば、シリコン酸化物、シリコン窒化物が用いられる。ハードマスクＨＭは、第１導電膜ＣＦ１の上面に配置されている。
第１実施形態に係る半導体装置は、層間絶縁膜ＩＬＤ１と、層間絶縁膜ＩＬＤ２と、コンタクトプラグＣＰ１、コンタクトプラグＣＰ２、コンタクトプラグＣＰ３、コンタクトプラグＣＰ４、コンタクトプラグＣＰ５、コンタクトプラグＣＰ６及びコンタクトプラグＣＰ７と、配線ＷＬ１ａ、配線ＷＬ１ｂ及び配線ＷＬ１ｃと、配線ＷＬ２ａ（第１ビット線）及び配線ＷＬ２ｂ（第２ビット線）とをさらに有している。
層間絶縁膜ＩＬＤ１は、第１面ＦＳの上に配置されている。層間絶縁膜ＩＬＤ１は、例えば、シリコン酸化物で構成されている。層間絶縁膜ＩＬＤ１中には、コンタクトホールＣＨが設けられている。コンタクトホールＣＨは、層間絶縁膜ＩＬＤ１を厚さ方向に貫通している。
コンタクトプラグＣＰ１〜コンタクトプラグＣＰ７は、例えば、タングステン（Ｗ）等で構成されている。コンタクトプラグＣＰ１〜コンタクトプラグＣＰ７は、層間絶縁膜ＩＬＤ１中に配置されている。より具体的には、コンタクトプラグＣＰ１〜コンタクトプラグＣＰ７は、コンタクトホールＣＨ中に埋め込まれている。
図２に示されるように、コンタクトプラグＣＰ１は、第１接続部ＣＦ１ａに電気的に接続されている。コンタクトプラグＣＰ２は、第２接続部ＣＦ１ｄに電気的に接続されている。すなわち、第１接続部ＣＦ１ａ及び第２接続部ＣＦ１ｄは、第１導電膜ＣＦ１のシャント領域となっている。
コンタクトプラグＣＰ１（コンタクトプラグＣＰ２）と第１接続部ＣＦ１ａ（第２接続部ＣＦ１ｄ）の第２方向ＤＲ２における一方端との距離ＤＩＳ１は、コンタクトプラグＣＰ１（コンタクトプラグＣＰ２）と第１接続部ＣＦ１ａ（第２接続部ＣＦ１ｄ）の第２方向ＤＲ２における他方端との距離ＤＩＳ２よりも大きくなっている。第１接続部ＣＦ１ａ（第２接続部ＣＦ１ｄ）の第２方向ＤＲ２における一方端は、第３接続部ＣＦ２ａ（第４接続部ＣＦ２ｄ）側の端である。
コンタクトプラグＣＰ３（コンタクトプラグＣＰ４）と第３接続部ＣＦ２ａ（第４接続部ＣＦ２ｄ）の第２方向ＤＲ２における一方端との距離は、距離ＤＩＳ１より小さくてもよい。第３接続部ＣＦ２ａ（第４接続部ＣＦ２ｄ）の第２方向ＤＲ２における一方端は、第１接続部ＣＦ１ａ（第２接続部ＣＦ１ｄ）側の端である。これは、動作時に第２導電膜ＣＦ２に印加される電圧は、動作時に第１導電膜ＣＦ１に印加される電圧よりも低いことが通常であり、コンタクトプラグＣＰ３（コンタクトプラグＣＰ４）と第１導電膜ＣＦ１との間の短絡が相対的に生じにくいからである。
なお、第１接続部ＣＦ１ａ上にあるハードマスクＨＭは、コンタクトプラグＣＰ１（コンタクトプラグＣＰ２）との接続のために部分的に除去されているが、コンタクトプラグＣＰ１（コンタクトプラグＣＰ２）よりも当該一方端側にあるハードマスクＨＭは、残存している。
コンタクトプラグＣＰ３は、第３接続部ＣＦ２ａに電気的に接続されている。コンタクトプラグＣＰ４は、第４接続部ＣＦ２ｄに電気的に接続されている。すなわち、第３接続部ＣＦ２ａ及び第４接続部ＣＦ２ｄは、第２導電膜ＣＦ２のシャント領域になっている。
配線ＷＬ１ａ〜配線ＷＬ１ｃは、層間絶縁膜ＩＬＤ１の上に配置されている。配線ＷＬ１ａ〜配線ＷＬ１ｃは、例えばアルミニウム、アルミニウム合金、銅（Ｃｕ）、銅合金等で構成されている。配線ＷＬ１ａは、コンタクトプラグＣＰ５を介して、ソース領域ＳＲに電気的に接続されている。
層間絶縁膜ＩＬＤ２は、配線ＷＬ１ａ〜配線ＷＬ１ｃを覆うように、層間絶縁膜ＩＬＤ１の上に配置されている。層間絶縁膜ＩＬＤ２は、例えばシリコン酸化物で構成されている。層間絶縁膜ＩＬＤ２中には、ビアホール（図示せず）が設けられている。ビアホールは、層間絶縁膜ＩＬＤ２を厚さ方向に貫通している。ビアホールには、ビアプラグ（図示せず）が埋め込まれている。
配線ＷＬ２ａ及び配線ＷＬ２ｂは、層間絶縁膜ＩＬＤ２の上に配置されている。配線ＷＬ２ａ及び配線ＷＬ２ｂは、例えばアルミニウム、アルミニウム合金、銅、銅合金等で構成されている。
配線ＷＬ２ａ及び配線ＷＬ２ｂは、第１方向ＤＲ１に沿って延在している。配線ＷＬ２ａは、ビアプラグ（図示せず）、配線ＷＬ１ｂ及びコンタクトプラグＣＰ６を介して、第１ドレイン領域ＤＲＡ１に電気的に接続されている。配線ＷＬ２ｂは、ビアプラグ、配線ＷＬ１ｃ及びコンタクトプラグＣＰ７を介して、第２ドレイン領域ＤＲＡ２に電気的に接続されている。
図４に示されるように、第１実施形態に係る半導体装置は、配線ＷＬ２ａ及び配線ＷＬ２ｂに代えて、配線ＷＬ２ｃを有していてもよい。配線ＷＬ２ｃは、第１方向ＤＲ１に沿って延在している。配線ＷＬ２ｃは、ビアプラグ、配線ＷＬ１ｂ及びコンタクトプラグＣＰ６を介して第１ドレイン領域ＤＲＡ１に接続されるとともに、ビアプラグ、配線ＷＬ１ｃ及びコンタクトプラグＣＰ７を介して第２ドレイン領域ＤＲＡ２に電気的に接続されている。
なお、メモリセルアレイＭＣＡは、図２に示される構造を第１方向ＤＲ１及び第２方向ＤＲ２に繰り返し配置することにより構成することができる。
以下に、第１実施形態に係る半導体装置の製造方法を説明する。
図５に示されるように、第１実施形態に係る半導体装置の製造方法は、半導体基板準備工程Ｓ１と、第１ゲート絶縁膜形成工程Ｓ２と、第１導電膜成膜工程Ｓ３と、第１パターンニング工程Ｓ４と、絶縁スペーサ形成工程Ｓ５と、第２ゲート絶縁膜形成工程Ｓ６と、第２導電膜成膜工程Ｓ７と、エッチバック工程Ｓ８と、第２パターンニング工程Ｓ９とを有している。
なお、第１実施形態に係る半導体装置の製造方法は、第２パターンニング工程Ｓ９が行われた後に、第１ドレイン領域ＤＲＡ１、ソース領域ＳＲ及び第２ドレイン領域ＤＲＡ２を形成するための工程、層間絶縁膜ＩＬＤ１を形成するための工程、コンタクトプラグＣＰ１〜コンタクトプラグＣＰ７を形成するための工程、配線ＷＬ１ａ〜配線ＷＬ１ｃを形成するための工程、層間絶縁膜ＩＬＤ２を形成するための工程並びに配線ＷＬ２ａ及び配線ＷＬ２ｃを形成するための工程が行われる。しかし、これらの工程は、従来公知の方法にしたがって行われるため、詳細な説明は省略する。
図６に示されるように、半導体基板準備工程Ｓ１においては、半導体基板ＳＵＢが準備される。この時点において、半導体基板ＳＵＢには、素子分離膜ＩＳＬ及びウェル領域ＷＲが形成されている。素子分離膜ＩＳＬは、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングで第１面ＦＳに溝を形成するとともに、当該溝に素子分離膜ＩＳＬを構成する材料を埋め込むことにより形成される。ウェル領域ＷＲは、素子分離膜ＩＳＬが形成された後に、半導体基板ＳＵＢに対してイオン注入を行うことにより形成される。
図７に示されるように、第１ゲート絶縁膜形成工程Ｓ２においては、第１ゲート絶縁膜ＧＩＦ１の成膜が行われる。第１ゲート絶縁膜ＧＩＦ１の成膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）により行われる。
図８に示されるように、第１導電膜成膜工程Ｓ３においては、第１導電膜ＣＦ１の形成が行われる。第１導電膜ＣＦ１の成膜は、例えばＣＶＤにより行われる。
第１パターンニング工程Ｓ４は、ハードマスク成膜工程Ｓ４１と、ハードマスクパターンニング工程Ｓ４２と、エッチング工程Ｓ４３とを有している。
図９に示されるように、ハードマスク成膜工程Ｓ４１においては、第１導電膜ＣＦ１の上に、ハードマスクＨＭを構成する材料が成膜される。ハードマスクＨＭを構成する材料の成膜は、例えばＣＶＤにより行われる。
図１０に示されるように、ハードマスクパターンニング工程Ｓ４２においては、成膜されたハードマスクＨＭを構成する材料のパターンニングが行われる。このパターンニングは、ハードマスクＨＭを構成する材料の上に成膜されたフォトレジストＰＲ１をフォトリソグラフィによりパターンニングするとともに、フォトレジストＰＲ１をマスクとしてハードマスクＨＭを構成する材料をエッチングすることにより行われる。
図１１に示されるように、ハードマスクＨＭ（及びフォトレジストＰＲ１）は、第１領域Ｒ１を覆うようにパターンニングされる。第１領域Ｒ１は、平面視において、第１矩形形状を有している。すなわち、第１領域Ｒ１は、第１方向ＤＲ１に平行な辺と、第２方向ＤＲ２に平行な辺とを有している。
図１２に示されるように、エッチング工程Ｓ４３においては、ハードマスクＨＭ及びフォトレジストＰＲ１をマスクとして、第１導電膜ＣＦ１のエッチングが行われる。このエッチングは、例えば、ＲＩＥ等の異方性エッチングにより行われる。エッチング工程Ｓ４３の結果、第１導電膜ＣＦ１は、平面視において第１矩形形状を有するようにパターンニングされる（第１パターンニング）。
なお、エッチング工程Ｓ４３が行われた後には、フォトレジストＰＲ１は、アッシングにより除去されるが、ハードマスクＨＭは残存する。
図１３に示されるように、絶縁スペーサ形成工程Ｓ５においては、第１導電膜ＣＦ１の側壁に、絶縁スペーサＩＳＳ１が形成される。絶縁スペーサ形成工程Ｓ５においては、第１に、絶縁スペーサＩＳＳ１を構成する材料が、第１導電膜ＣＦ１を覆うように成膜される。
絶縁スペーサ形成工程Ｓ５においては、第２に、成膜された絶縁スペーサＩＳＳ１を構成する材料のエッチバックが行われる。このエッチバックは、第１導電膜ＣＦ１の上面が露出するまで行われる。その結果、第１導電膜ＣＦ１の側壁に絶縁スペーサＩＳＳ１が形成される。
図１４に示されるように、第２ゲート絶縁膜形成工程Ｓ６においては、第１面ＦＳの上に、第２ゲート絶縁膜ＧＩＦ２の形成が行われる。第２ゲート絶縁膜ＧＩＦ２の形成は、例えば第１面ＦＳを熱酸化することにより行われる。
図１５に示されるように、第２導電膜成膜工程Ｓ７においては、第２導電膜ＣＦ２の成膜が行われる。第２導電膜ＣＦ２は、第１導電膜ＣＦ１及び絶縁スペーサＩＳＳ１を覆うように成膜される。第２導電膜ＣＦ２の成膜は、例えばＣＶＤにより行われる。
図１６に示されるように、エッチバック工程Ｓ８においては、成膜された第２導電膜ＣＦ２に対するエッチバックが行われる。このエッチバックは、第１導電膜ＣＦ１の上面が露出するまで行われる。その結果、第２導電膜ＣＦ２が、平面視において第１導電膜ＣＦ１の外周を取り囲むように残存する。すなわち、エッチバック工程Ｓ８の結果、第２導電膜ＣＦ２が、第３接続部ＣＦ２ａ、第１制御ゲート部ＣＦ２ｂ、第２制御ゲート部ＣＦ２ｃ及び第４接続部ＣＦ２ｄを有するように残存する。
図１７に示されるように、第２パターンニング工程Ｓ９においては、第１導電膜ＣＦ１に対するパターンニングが行われる（第２パターンニング）。第２パターンニング工程Ｓ９においては、第１に、第１導電膜ＣＦ１の上にフォトレジストＰＲ２が成膜される。第２パターンニング工程Ｓ９においては、第２に、フォトレジストＰＲ２がフォトリソグラフィによりパターンニングされる。
図１８に示されるように、フォトレジストＰＲ２は、第２領域Ｒ２に開口が設けられている。第２領域Ｒ２は、平面視において、第２矩形形状を有している。すなわち、第２領域Ｒ２は、第１方向ＤＲ１に平行な辺と、第２方向ＤＲ２に平行な辺とを有している。第２領域Ｒ２は、平面視において、第１領域Ｒ１の内側に位置している。
第２パターンニング工程Ｓ９においては、第３に、第２領域Ｒ２に開口が設けられたフォトレジストＰＲ２をマスクとして、第１導電膜ＣＦ１のエッチングが行われる。このエッチングは、例えば、ＲＩＥ等の異方性エッチングにより行われる。その結果、第１導電膜ＣＦ１は、第１接続部ＣＦ１ａ、第１メモリゲート部ＣＦ１ｂ、第２メモリゲート部ＣＦ１ｃ及び第２接続部ＣＦ１ｄを有するように残存する。
以下に、第１実施形態に係る半導体装置の効果を、比較例と対比しながら説明する。
図１９に示されるように、比較例に係る半導体装置は、第１導電膜ＣＦ１と、第２導電膜ＣＦ２とを有している点に関して、第１実施形態に係る半導体装置と共通している。しかし、比較例に係る半導体装置は、第１接続部ＣＦ１ａ、第２接続部ＣＦ１ｄ、第３接続部ＣＦ２ａ及び第４接続部ＣＦ２ｄが途中で切断されている点に関して、第１実施形態に係る半導体装置と異なっている。
比較例に係る半導体装置においては、切断箇所において第１導電膜ＣＦ１と第２導電膜ＣＦ２との間の距離が近くなっている。その結果、比較例に係る半導体装置においては、第１導電膜ＣＦ１と第２導電膜ＣＦ２との間の絶縁耐圧が不足するおそれがある。
他方で、第１実施形態に係る半導体装置においては、上記のような切断箇所は存在しないため、第１導電膜ＣＦ１と第２導電膜ＣＦ２との間の絶縁耐圧を高めることができる。
第１実施形態に係る半導体装置において、第１導電膜ＣＦ１の上面にハードマスクＨＭが配置されている場合、ハードマスクＨＭにより、第１導電膜ＣＦ１の上面と第２導電膜ＣＦ２の上面との間の絶縁耐圧を高めることができる。
ＡＨＡＯ膜は、例えばＯＮＯ膜と比較して、誘電率が高い。そのため、第１導電膜ＣＦ１に印加される電圧を下げることができる。第１導電膜ＣＦ１に印加される電圧が低下した場合、絶縁スペーサＩＳＳ１の膜厚を薄くしたとしても、第１導電膜ＣＦ１と第２導電膜ＣＦ２との間の絶縁耐圧を確保しやすい。
そのため、第１実施形態に係る半導体装置において、第１ゲート絶縁膜ＧＩＦ１がＡＨＡＯ膜である場合、フラッシュメモリセルのセル面積を縮小することができる。また、この場合には、絶縁スペーサＩＳＳ１の膜厚を薄くすることにより第１メモリゲート部ＣＦ１ｂと第１制御ゲート部ＣＦ２ｂとの間隔（第２メモリゲート部ＣＦ１ｃと第２制御ゲート部ＣＦ２ｃとの間隔）を狭めることができるため、フラッシュメモリセルの電流駆動能力を改善することができる。
第１実施形態に係る半導体装置においては、第１メモリゲート部ＣＦ１ｂ及び第２メモリゲート部ＣＦ１ｃが互いに接続されているため、第１メモリゲート部ＣＦ１ｂの電位と第２メモリゲート部ＣＦ１ｃの電位とが同電位となっている。同様に、第１制御ゲート部ＣＦ２ｂ及び第２制御ゲート部ＣＦ２ｃが互いに接続されているため、第１制御ゲート部ＣＦ２ｂの電位と第２制御ゲート部ＣＦ２ｃの電位とが同電位となっている。
第１実施形態に係る半導体装置が配線ＷＬ２ａ及び配線ＷＬ２ｂを有している場合、フラッシュメモリセルＭＣ１とフラッシュメモリセルＭＣ２を独立して動作させることができる。
他方で、第１実施形態に係る半導体装置が、配線ＷＬ２ａ及び配線ＷＬ２ｂに代えて配線ＷＬ２ｃを有している場合、フラッシュメモリセルＭＣ１とフラッシュメモリセルＭＣ２とを独立して動作させることができない。
しかし、この場合には、フラッシュメモリセルＭＣ１とフラッシュメモリセルＭＣ２とが一体として動作することにより、第１ゲート絶縁膜ＧＩＦ１における電荷蓄積量が倍加する。その結果、フラッシュメモリセルのデータ保持特性を改善することができる。
以下に、第１実施形態に係る半導体装置の製造方法の効果を説明する。
第１実施形態に係る半導体装置は、例えば、第１導電膜ＣＦ１を１回のパターンニングにより第１接続部ＣＦ１ａと、第１メモリゲート部ＣＦ１ｂと、第２メモリゲート部ＣＦ１ｃと、第２接続部ＣＦ１ｄとを有するようにするとともに、第１導電膜ＣＦ１を覆うように成膜された第２導電膜ＣＦ２をエッチバックすることで形成することも可能である。
しかし、この場合には、第２導電膜ＣＦ２をエッチバックした際に、第１導電膜ＣＦ１の外周側のみならず、第１導電膜ＣＦ１の内周側にも、第２導電膜ＣＦ２が残存してしまう。この第１導電膜ＣＦ１の内周側に残存した第２導電膜ＣＦ２は、エッチングにより除去される必要がある。しかし、このエッチングの際に、第２導電膜ＣＦ２の下にある第２ゲート絶縁膜ＧＩＦ２が除去される。そして、この第２ゲート絶縁膜ＧＩＦ２は通常は非常に薄いため、第２ゲート絶縁膜ＧＩＦ２の下にある半導体基板ＳＵＢ（具体的には、ソース領域ＳＲが形成される半導体基板ＳＵＢの部分）も、部分的に除去されてしまう。
他方で、第１実施形態に係る半導体装置の製造方法においては、第１導電膜ＣＦ１は、２回のパターンニング（第１パターンニング工程Ｓ４及び第２パターンニング工程Ｓ９）を経ることにより、第１接続部ＣＦ１ａと、第１メモリゲート部ＣＦ１ｂと、第２メモリゲート部ＣＦ１ｃと、第２接続部ＣＦ１ｄとを有するようになる。第２導電膜ＣＦ２に対するエッチバック（エッチバック工程Ｓ８）を行う時点では、第１導電膜ＣＦ１に対する２回目のパターンニング（第２パターンニング工程Ｓ９）が行われていない。
そのため、第２導電膜ＣＦ２に対するエッチバックを行った後において、第２導電膜ＣＦ２は、第１導電膜ＣＦ１の外周側にのみ残存する。そのため、第１実施形態に係る半導体装置の製造方法によると、ソース領域ＳＲが形成される部分の半導体基板ＳＵＢが部分的に除去されてしまうことを、抑制できる。
（第２実施形態）
以下に、第２実施形態に係る半導体装置の構成を説明する。以下においては、第１実施形態に係る半導体装置の構成と異なる点を説明し、重複する説明は繰り返さないものとする。
第２実施形態に係る半導体装置の構成は、半導体基板ＳＵＢと、第１導電膜ＣＦ１と、第２導電膜ＣＦ２と、第１ゲート絶縁膜ＧＩＦ１と、第２ゲート絶縁膜ＧＩＦ２と、絶縁スペーサＩＳＳ１と、配線ＷＬ２ａ及び配線ＷＬ２ｂ（又は、配線ＷＬ２ｃ）とを有している点に関して、第１実施形態に係る半導体装置の構成と共通している。
しかし、図２０に示されるように、第２実施形態に係る半導体装置においては、第３導電膜ＣＦ３と、第４導電膜ＣＦ４と、絶縁スペーサＩＳＳ２と、絶縁スペーサＩＳＳ３とをさらに有している。これらの点に関して、第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と異なっている。以下においては、この相違点を中心に説明する。
第３導電膜ＣＦ３及び第４導電膜ＣＦ４は、第１方向ＤＲ１に沿って延在している。第３導電膜ＣＦ３は、第２方向ＤＲ２において、第１導電膜ＣＦ１（第１接続部ＣＦ１ａ）から離間して配置されている。第４導電膜ＣＦ４は、第２方向ＤＲ２において、第１導電膜ＣＦ１（第２接続部ＣＦ１ｄ）から離間して配置されている。すなわち、第３導電膜ＣＦ３は第２方向ＤＲ２において第１接続部ＣＦ１ａとの間で第３接続部ＣＦ２ａを挟み込んでおり、第４導電膜ＣＦ４は第２方向ＤＲ２において第２接続部ＣＦ１ｄとの間で第４接続部ＣＦ２ｄを挟み込んでいる。第３導電膜ＣＦ３及び第４導電膜ＣＦ４は、平面視において、第３矩形形状を有している。第３矩形形状は、第１方向ＤＲ１に平行な辺と、第２方向ＤＲ２に平行な辺とを有している。
絶縁スペーサＩＳＳ２は、平面視において第３導電膜ＣＦ３の外周を取り囲んでいる。絶縁スペーサＩＳＳ３は、平面視において第４導電膜ＣＦ４の外周を取り囲んでいる。
第２導電膜ＣＦ２は、平面視において、絶縁スペーサＩＳＳ２を介在して第３導電膜ＣＦ３の外周を取り囲んでおり、絶縁スペーサＩＳＳ３を介在して第４導電膜ＣＦ４の外周を取り囲んでいる。より具体的には、第２導電膜ＣＦ２は、第５接続部ＣＦ２ｅと、第６接続部ＣＦ２ｆとをさらに有している。第５接続部ＣＦ２ｅは、平面視において第３接続部ＣＦ２ａとともに第３導電膜ＣＦ３の外周を取り囲んでいる。第６接続部ＣＦ２ｆは、平面視において第４接続部ＣＦ２ｄとともに第４導電膜ＣＦ４の外周を取り囲んでいる。
コンタクトプラグＣＰ３は、第５接続部ＣＦ２ｅに電気的に接続されている。コンタクトプラグＣＰ４は、第６接続部ＣＦ２ｆに電気的に接続されている。このことを別の観点からいえば、第５接続部ＣＦ２ｅ及び第６接続部ＣＦ２ｆは、第２導電膜ＣＦ２のシャント領域となっている。コンタクトプラグＣＰ３（コンタクトプラグＣＰ４）は、平面視において、第５接続部ＣＦ２ｅを跨ぎ、かつ、第３導電膜ＣＦ３に達するように（第６接続部ＣＦ２ｆを跨ぎ、かつ、第４導電膜ＣＦ４に達するように）配置されている。
第３導電膜ＣＦ３及び第４導電膜ＣＦ４は、絶縁スペーサＩＳＳ２及び絶縁スペーサＩＳＳ３により、第１導電膜ＣＦ１から電気的に分離されている。そのため、コンタクトプラグＣＰ３が第３導電膜ＣＦ３に達するように（コンタクトプラグＣＰ４が第４導電膜ＣＦ４に達するように）配置されたとしても、第１導電膜ＣＦ１と第２導電膜ＣＦ２とが短絡することはない。また、コンタクトプラグＣＰ３（コンタクトプラグＣＰ４）が第５接続部ＣＦ２ｅ（第６接続部ＣＦ２ｆ）を跨ぐように配置されていることにより、コンタクトプラグＣＰ３（コンタクトプラグＣＰ４）の形成箇所がずれたとしても、第５接続部ＣＦ２ｅ（第６接続部ＣＦ２ｆ）との接触面積を確保することができる。
以下に、第２実施形態に係る半導体装置の製造方法を説明する。以下においては、第１実施形態に係る半導体装置の製造方法と異なる点を説明し、重複する説明は繰り返さないものとする。
第２実施形態に係る半導体装置の製造方法は、半導体基板準備工程Ｓ１と、第１ゲート絶縁膜形成工程Ｓ２と、第１導電膜成膜工程Ｓ３と、第１パターンニング工程Ｓ４と、絶縁スペーサ形成工程Ｓ５と、第２ゲート絶縁膜形成工程Ｓ６と、第２導電膜成膜工程Ｓ７と、エッチバック工程Ｓ８と、第２パターンニング工程Ｓ９とを有している。
第２実施形態に係る半導体装置の製造方法において、第１パターンニング工程Ｓ４は、ハードマスク成膜工程Ｓ４１と、ハードマスクパターンニング工程Ｓ４２と、エッチング工程Ｓ４３とを有している。これらの点に関して、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。
しかし、第２実施形態に係る半導体装置の製造方法は、ハードマスクパターンニング工程Ｓ４２の詳細、絶縁スペーサ形成工程Ｓ５の詳細及びエッチバック工程Ｓ８の詳細に関して、第１実施形態に係る半導体装置の製造方法と異なっている。以下においては、この相違点を中心に説明する。
図２１に示されるように、ハードマスクパターンニング工程Ｓ４２において、ハードマスクＨＭ（及びフォトレジストＰＲ１）は、第１領域Ｒ１、第３領域Ｒ３及び第４領域Ｒ４を覆うようにパターンニングされる。第３領域Ｒ３は、第２方向ＤＲ２において、第１領域Ｒ１から離間している。第４領域Ｒ４は、第２方向ＤＲ２において、第１領域Ｒ１から離間している。第３領域Ｒ３及び第４領域Ｒ４は、平面視において、第３矩形形状を有している。第３領域Ｒ３及び第４領域Ｒ４は、それぞれ、第２方向ＤＲ２において、第１領域Ｒ１に関して反対側にある。そのため、エッチング工程Ｓ４３により、第１導電膜ＣＦ１に加え、第３導電膜ＣＦ３及び第４導電膜ＣＦ４が残存するように、第１導電膜ＣＦ１がパターンニングされる。
なお、エッチング工程Ｓ４３が行われた後の段階において第３導電膜ＣＦ３及び第４導電膜ＣＦ４が残存しているため、絶縁スペーサ形成工程Ｓ５においては、第１導電膜ＣＦ１の側壁上に絶縁スペーサＩＳＳ１が形成されるとともに、第３導電膜ＣＦ３の側壁上に絶縁スペーサＩＳＳ２が形成され、第４導電膜ＣＦ４の側壁上に絶縁スペーサＩＳＳ３が形成される。
図２２に示されるように、第２実施形態に係る半導体装置の製造方法においては、エッチバック工程Ｓ８が行われる時点で、第３導電膜ＣＦ３及び第４導電膜ＣＦ４が形成されている。そのため、エッチバック工程Ｓ８においてエッチバックが行われることにより、第３導電膜ＣＦ３及び第４導電膜ＣＦ４の側壁に沿って、第２導電膜ＣＦ２が残存する。この残存した第２導電膜ＣＦ２は、第５接続部ＣＦ２ｅ及び第６接続部ＣＦ２ｆとなる。
以下に、第２実施形態に係る半導体装置の効果を説明する。以下においては、第１実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さないものとする。
第１実施形態に係る半導体装置においては、第２導電膜ＣＦ２のシャント領域の幅として、第３接続部ＣＦ２ａの幅（第４接続部ＣＦ２ｄの幅）以上の幅を確保することができない。そのため、コンタクトホールＣＨを形成する際にマスクずれが生じた場合、コンタクトプラグＣＰ３が第３接続部ＣＦ２ａと電気的に接続されない（コンタクトプラグＣＰ４が第４接続部ＣＦ２ｄと電気的に接続されない）、またはコンタクトプラグＣＰ３が第１接続部ＣＦ１ａと第３接続部ＣＦ２ａの双方に電気的に接続されてしまう（コンタクトプラグＣＰ４が第２接続部ＣＦ１ｄと第４接続部ＣＦ２ｄの双方に電気的に接続されてしまう）、といった事態が生じるおそれがある。
これに対し、第２実施形態に係る半導体装置においては、コンタクトプラグＣＰ３は、第５接続部ＣＦ２ｅと第３導電膜ＣＦ３とに跨って形成されてもよい（コンタクトプラグＣＰ４は、第６接続部ＣＦ２ｆと第４導電膜ＣＦ４とに跨って形成されてもよい）ため、第２導電膜ＣＦ２のシャント領域を相対的に広く確保することができる。したがって、第２実施形態に係る半導体装置によると、コンタクトプラグＣＰ３（コンタクトプラグＣＰ４）が第２導電膜ＣＦ２と電気的に接続されないこと及び第１導電膜ＣＦ１と第２導電膜ＣＦ２とを短絡させてしまうことを抑制することができる。
（第３実施形態）
以下に、第３実施形態に係る半導体装置の構成を説明する。以下においては、第１実施形態に係る半導体装置の構成と異なる点を説明し、重複する説明は繰り返さないものとする。
第３実施形態に係る半導体装置の構成は、半導体基板ＳＵＢと、第１導電膜ＣＦ１と、第２導電膜ＣＦ２と、第１ゲート絶縁膜ＧＩＦ１と、第２ゲート絶縁膜ＧＩＦ２と、絶縁スペーサＩＳＳ１と、配線ＷＬ２ｃとを有している点に関して、第１実施形態に係る半導体装置の構成と共通している。
しかし、図２３に示されるように、第３実施形態に係る半導体装置においては、第１メモリゲート部ＣＦ１ｂに第１切断面ＣＳ１及び第２切断面ＣＳ２が設けられており、第２メモリゲート部ＣＦ１ｃに第３切断面ＣＳ３及び第４切断面ＣＳ４が設けられている。また、第１制御ゲート部ＣＦ２ｂに第５切断面ＣＳ５及び第６切断面ＣＳ６が設けられており、第２制御ゲート部ＣＦ２ｃに第７切断面ＣＳ７及び第８切断面ＣＳ８が設けられている。これらの点に関して、第３実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と異なっている。以下においては、この相違点を中心に説明する。
第１切断面ＣＳ１及び第２切断面ＣＳ２は、第２方向ＤＲ２に交差している。好ましくは、第１切断面ＣＳ１及び第２切断面ＣＳ２は、第２方向ＤＲ２に直交している。第１切断面ＣＳ１及び第２切断面ＣＳ２は、第２方向ＤＲ２において互いに離間して対向している。すなわち、第１切断面ＣＳ１と第２切断面ＣＳ２との間において、第１メモリゲート部ＣＦ１ｂは、除去されている。
第３切断面ＣＳ３及び第４切断面ＣＳ４は、第２方向ＤＲ２に交差している。好ましくは、第３切断面ＣＳ３及び第４切断面ＣＳ４は、第２方向ＤＲ２に直交している。第３切断面ＣＳ３及び第４切断面ＣＳ４は、第２方向ＤＲ２において互いに離間して対向している。すなわち、第３切断面ＣＳ３と第４切断面ＣＳ４との間において、第２メモリゲート部ＣＦ１ｃは、除去されている。
第５切断面ＣＳ５及び第６切断面ＣＳ６は、第２方向ＤＲ２に交差している。好ましくは、第５切断面ＣＳ５及び第６切断面ＣＳ６は、第２方向ＤＲ２に直交している。第５切断面ＣＳ５及び第６切断面ＣＳ６は、第２方向ＤＲ２において互いに離間して対向している。すなわち、第５切断面ＣＳ５と第６切断面ＣＳ６との間において、第１制御ゲート部ＣＦ２ｂは、除去されている。
第７切断面ＣＳ７及び第８切断面ＣＳ８は、第２方向ＤＲ２に交差している。好ましくは、第７切断面ＣＳ７及び第８切断面ＣＳ８は、第２方向ＤＲ２に直交している。第７切断面ＣＳ７及び第８切断面ＣＳ８は、第２方向ＤＲ２において互いに離間して対向している。すなわち、第７切断面ＣＳ７と第８切断面ＣＳ８との間において、第２制御ゲート部ＣＦ２ｃは、除去されている。
第１切断面ＣＳ１及び第２切断面ＣＳ２は、平面視において第５切断面ＣＳ５と第６切断面ＣＳ６との間にある。第３切断面ＣＳ３及び第４切断面ＣＳ４は、平面視において第７切断面ＣＳ７と第８切断面ＣＳ８との間にある。すなわち、第１制御ゲート部ＣＦ２ｂは、第１メモリゲート部ＣＦ１ｂよりも第２方向ＤＲ２において広い範囲で除去されており、第２制御ゲート部ＣＦ２ｃは、第２メモリゲート部ＣＦ１ｃよりも第２方向ＤＲ２において広い範囲で除去されている。
以下に、第３実施形態に係る半導体装置の製造方法を説明する。以下においては、第１実施形態に係る半導体装置の製造方法と異なる点を説明し、重複する説明は繰り返さないものとする。
第３実施形態に係る半導体装置の製造方法は、半導体基板準備工程Ｓ１と、第１ゲート絶縁膜形成工程Ｓ２と、第１導電膜成膜工程Ｓ３と、第１パターンニング工程Ｓ４と、絶縁スペーサ形成工程Ｓ５と、第２ゲート絶縁膜形成工程Ｓ６と、第２導電膜成膜工程Ｓ７と、エッチバック工程Ｓ８と、第２パターンニング工程Ｓ９とを有している。
第３実施形態に係る半導体装置の製造方法において、第１パターンニング工程Ｓ４は、ハードマスク成膜工程Ｓ４１と、ハードマスクパターンニング工程Ｓ４２と、エッチング工程Ｓ４３とを有している。これらの点に関して、第３実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。
しかし、図２４に示されるように、第３実施形態に係る半導体装置の製造方法は、第３パターンニング工程Ｓ１０をさらに有している。また、第３実施形態に係る製造方法において、第２パターンニング工程Ｓ９は、その詳細に関して、第１実施形態に係る半導体装置の製造方法における第２パターンニング工程Ｓ９と異なっている。これらの点に関し、第３実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と異なっている。以下においては、この相違点を中心に説明する。
第３パターンニング工程Ｓ１０は、エッチバック工程Ｓ８の後であって、第２パターンニング工程Ｓ９の前に行われる。第３パターンニング工程Ｓ１０においては、第１に、フォトレジストＰＲ３が形成される。図２５に示されるように、フォトレジストＰＲ３は、第５領域Ｒ５及び第６領域Ｒ６に開口が設けられている。
第５領域Ｒ５及び第６領域Ｒ６は、第４矩形形状を有している。第４矩形形状は、第１方向ＤＲ１に平行な辺と、第２方向ＤＲ２に平行な辺とを有している。第５領域Ｒ５は、第１方向ＤＲ１に沿って第１制御ゲート部ＣＦ２ｂを跨ぎ、かつ、第１導電膜ＣＦ１に達するように配置される。第６領域Ｒ６は、第１方向ＤＲ１に沿って第２制御ゲート部ＣＦ２ｃを跨ぎ、かつ、第１導電膜ＣＦ１に達するように配置される。これにより、フォトレジストＰＲ３を形成する際に第１方向ＤＲ１に沿ったマスクずれが生じたとしても、第５切断面ＣＳ５、第６切断面ＣＳ６、第７切断面ＣＳ７及び第８切断面ＣＳ８を形成することができる。なお、第５領域Ｒ５及び第６領域Ｒ６が第１方向ＤＲ１において第１導電膜ＣＦ１に達するように配置されていても、第１導電膜ＣＦ１の上面にはハードマスクＨＭがあるため、第３パターンニング工程Ｓ１０において、第１導電膜ＣＦ１はエッチングされない。
第３パターンニング工程Ｓ１０においては、第２に、フォトレジストＰＲ３を用いてエッチングが行われる。このエッチングは、例えば、ＲＩＥ等の異方性エッチングである。これにより、第１制御ゲート部ＣＦ２ｂが部分的に除去され、第５切断面ＣＳ５と、第６切断面ＣＳ６とが形成される。また、これにより、第２制御ゲート部ＣＦ２ｃが部分的に除去され、第７切断面ＣＳ７と、第８切断面ＣＳ８とが形成される。
図２６に示されるように、第２パターンニング工程Ｓ９において、フォトレジストＰＲ２には、第２領域Ｒ２、第７領域Ｒ７及び第８領域Ｒ８に開口が設けられている。第７領域Ｒ７及び第８領域Ｒ８は、第５矩形形状を有している。第５矩形形状は、平面視において、第１方向ＤＲ１に平行な辺と、第２方向ＤＲ２に平行な辺とを有している。第７領域Ｒ７及び第８領域Ｒ８の第２方向ＤＲ２における幅は、第５領域Ｒ５及び第６領域Ｒ６の第２方向ＤＲ２における幅よりも狭くなっている。
第７領域Ｒ７は、第２方向ＤＲ２において第５領域Ｒ５に重なり、かつ、第１方向ＤＲ１における端が第２領域Ｒ２に達するように配置されている。第８領域Ｒ８は、第２方向ＤＲ２において第６領域Ｒ６に重なり、かつ、第１方向ＤＲ１における端が第２領域Ｒ２に達するように配置される。
第２領域Ｒ２、第７領域Ｒ７及び第８領域Ｒ８が設けられたフォトレジストＰＲ２を用いて第１導電膜ＣＦ１のエッチングを行うことにより、第１接続部ＣＦ１ａと、第１切断面ＣＳ１及び第２切断面ＣＳ２が設けられた第１メモリゲート部ＣＦ１ｂと、第３切断面ＣＳ３及び第４切断面ＣＳ４が設けられた第２メモリゲート部ＣＦ１ｃと、第２接続部ＣＦ１ｄとが形成される。
以下に、第３実施形態に係る半導体装置の効果を説明する。以下においては、第１実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さないものとする。
第３実施形態に係る半導体装置においては、第１メモリゲート部ＣＦ１ｂ、第２メモリゲート部ＣＦ１ｃ、第１制御ゲート部ＣＦ２ｂ及び第２制御ゲート部ＣＦ２ｃが途中で切断されている。そのため、第３実施形態に係る半導体装置においては、フラッシュメモリセルＭＣ１とフラッシュメモリセルＭＣ２とを独立して動作させることができる。
また、第３実施形態に係る半導体装置においては、第１制御ゲート部ＣＦ２ｂに設けられた切断面が第１メモリゲート部ＣＦ１ｂに設けられた切断面から後退しており、第２制御ゲート部ＣＦ２ｃに設けられた切断面が第２メモリゲート部ＣＦ１ｃに設けられた切断面から後退している。そのため、第３実施形態に係る半導体装置によると、第１導電膜ＣＦ１及び第２導電膜ＣＦ２に切断面があったとしても、第１導電膜ＣＦ１と第２導電膜ＣＦ２との間の絶縁耐圧を確保しやすい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＦ１ 第１導電膜、ＣＦ１ａ 第１接続部、ＣＦ１ｂ 第１メモリゲート部、ＣＦ１ｃ 第２メモリゲート部、ＣＦ１ｄ 第２接続部、ＣＦ２ 第２導電膜、ＣＦ２ａ 第３接続部、ＣＦ２ｂ 第１制御ゲート部、ＣＦ２ｃ 第２制御ゲート部、ＣＦ２ｄ 第４接続部、ＣＦ２ｅ 第５接続部、ＣＦ２ｆ 第６接続部、ＣＦ３ 第３導電膜、ＣＦ４ 第４導電膜、ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６，ＣＰ７ コンタクトプラグ、ＣＨ コンタクトホール、ＣＳ１ 第１切断面、ＣＳ２ 第２切断面、ＣＳ３ 第３切断面、ＣＳ４ 第４切断面、ＣＳ５ 第５切断面、ＣＳ６ 第６切断面、ＣＳ７ 第７切断面、ＣＳ８ 第８切断面、ＤＩＳ１，ＤＩＳ２ 距離、ＤＲ１ 第１方向、ＤＲ２ 第２方向、ＤＲＡ１ 第１ドレイン領域、ＤＲＡ２ 第２ドレイン領域、ＦＳ 第１面、ＧＩＦ１ 第１ゲート絶縁膜、ＧＩＦ２ 第２ゲート絶縁膜、ＨＭ ハードマスク、ＩＬＤ１，ＩＬＤ２ 層間絶縁膜、ＩＳＳ１，ＩＳＳ２，ＩＳＳ４ 絶縁スペーサ、ＬＯＧ ロジック部、ＭＣ１，ＭＣ２ フラッシュメモリセル、ＭＣＡ アレイ、ＯＰ 開口部、ＰＲ１，ＰＲ２，ＰＲ３ フォトレジスト、Ｒ１ 第１領域、Ｒ２ 第２領域、Ｒ３ 第３領域、Ｒ４ 第４領域、Ｒ５ 第５領域、Ｒ６ 第６領域、Ｒ７ 第７領域、Ｒ８ 第８領域、Ｓ１ 半導体基板準備工程、Ｓ２ 第１ゲート絶縁膜形成工程、Ｓ３ 第１導電膜成膜工程、Ｓ４ 第１パターンニング工程、Ｓ５ 絶縁スペーサ形成工程、Ｓ６ 第２ゲート絶縁膜形成工程、Ｓ７ 第２導電膜成膜工程、Ｓ８ エッチバック工程、Ｓ９ 第２パターンニング工程、Ｓ１０ 第３パターンニング工程、Ｓ４１ ハードマスク成膜工程、Ｓ４２ ハードマスクパターンニング工程、Ｓ４３ エッチング工程、ＳＲ ソース領域、ＳＳ 第２面、ＳＵＢ 半導体基板、ＷＬ１ａ，ＷＬ１ｂ，ＷＬ１ｃ，ＷＬ２ａ，ＷＬ２ｃ，ＷＬ２ｂ 配線、ＷＲ ウェル領域。

Claims (12)

  1. 第１面を有する半導体基板と、
    前記第１面上にあり、かつ平面視において周回するように形成された第１導電膜と、
    前記第１面上にあり、かつ平面視において前記第１導電膜の外周を取り囲む第２導電膜と、
    前記第１導電膜と前記第２導電膜との間にある第１絶縁スペーサと、
    前記第１面と前記第１導電膜との間にあり、かつ前記第１導電膜と前記半導体基板との間の電圧の変化により電荷の蓄積量が変化する第１ゲート絶縁膜と、
    前記第１面と前記第２導電膜との間にある第２ゲート絶縁膜とを備え、
    前記第１導電膜は、第１メモリゲート部と、第２メモリゲート部とを有し、
    平面視において、前記第１メモリゲート部及び前記第２メモリゲート部は、第１方向において互いに離間し、かつ前記第１方向に直交する第２方向に沿って延在し、
    前記第２導電膜は、前記第１メモリゲート部に沿って延在する第１制御ゲート部と、前記第２メモリゲート部に沿って延在する第２制御ゲート部とを有し、
    前記半導体基板は、前記第１面にある第１ドレイン領域と、前記第１面にあるソース領域と、前記第１面にある第２ドレイン領域とを有し、
    前記第１メモリゲート部及び前記第１制御ゲート部は、平面視において前記第１ドレイン領域と前記ソース領域とに挟み込まれ、
    前記第２メモリゲート部及び前記第２制御ゲート部は、平面視において前記第２ドレイン領域と前記ソース領域とに挟み込まれる、半導体装置。
  2. 前記第２方向において前記第１導電膜から離間して配置され、かつ前記第１方向に沿って延在する第３導電膜と、
    平面視において前記第３導電膜の外周を取り囲む第２絶縁スペーサとをさらに備え、
    前記第２導電膜は、平面視において、前記第２絶縁スペーサを介在して前記第３導電膜の外周をさらに取り囲む、請求項１に記載の半導体装置。
  3. 前記第１導電膜の上面に配置され、かつ絶縁体で構成されるハードマスクをさらに備える、請求項２に記載の半導体装置。
  4. 前記第１ゲート絶縁膜は、前記第１面上に配置され、かつシリコン酸化物又はシリコン酸窒化物で構成される第１層と、前記第１層上に配置され、かつアルミニウム酸化物で構成される第２層と、前記第２層上に配置され、かつハフニウムシリケートで構成される第３層と、前記第３層上に配置され、かつアルミニウム酸化物で構成される第４層とを有する、請求項３に記載の半導体装置。
  5. 前記第１方向に沿って延在する第１ビット線と、
    前記第１方向に沿って延在する第２ビット線とをさらに備え、
    前記第１ビット線は、前記第１ドレイン領域に電気的に接続され、
    前記第２ビット線は、前記第２ドレイン領域に電気的に接続される、請求項４に記載の半導体装置。
  6. 前記第１方向に沿って延在する第３ビット線をさらに備え、
    前記第３ビット線は、前記第１ドレイン領域及び前記第２ドレイン領域に電気的に接続される、請求項４に記載の半導体装置。
  7. 前記第１メモリゲート部は、前記第２方向に交差する第１切断面と、前記第２方向において前記第１切断面と離間して対向する第２切断面とを含み、
    前記第２メモリゲート部は、前記第２方向に交差する第３切断面と、前記第２方向において前記第３切断面と離間して対向する第４切断面とを含み、
    前記第１制御ゲート部は、前記第２方向に交差する第５切断面と、前記第２方向において前記第５切断面と離間して対向する第６切断面とを含み、
    前記第２制御ゲート部は、前記第２方向に交差する第７切断面と、前記第２方向において前記第７切断面と離間して対向する第８切断面とを含み、
    前記第１切断面及び前記第２切断面は、前記第５切断面と前記第６切断面との間に位置し、
    前記第３切断面及び前記第４切断面は、前記第７切断面と前記第８切断面との間に位置する、請求項１に記載の半導体装置。
  8. 前記第１方向に沿って延在する第３ビット線をさらに備え、
    前記第３ビット線は、前記第１ドレイン領域及び前記第２ドレイン領域に電気的に接続される、請求項７に記載の半導体装置。
  9. 半導体基板の第１面上に第１ゲート絶縁膜を形成する工程と、
    前記第１ゲート絶縁膜上に第１導電膜を形成する工程と、
    前記第１ゲート絶縁膜及び前記第１導電膜に対して、前記第１導電膜上に配置される第１マスクを用いて第１パターンニングを行う工程と、
    前記第１導電膜の側壁に絶縁スペーサを形成する工程と、
    前記第１導電膜を覆うように第２導電膜を形成する工程と、
    前記第２導電膜をエッチバックする工程と、
    前記第１導電膜に対して、前記第１導電膜上に配置される第２マスクを用いて第２パターンニングを行う工程とを備え、
    前記第１マスクは、平面視において第１方向に平行な辺と、前記第１方向に直交する第２方向に平行な辺とを含む第１矩形形状の第１領域を覆っており、
    前記第２マスクには、平面視において前記第１方向に平行な辺と、前記第２方向に平行な辺とを含む第２矩形形状の第２領域に開口が設けられ、
    前記第２領域は、平面視において、前記第１領域の内側に位置する、半導体装置の製造方法。
  10. 前記第１マスクは、前記平面視において前記第１方向に平行な辺と、前記第２方向に平行な辺とを有する第３矩形形状の第３領域と、前記第３矩形形状の第４領域とをさらに追っており、
    前記第３領域及び前記第４領域は、前記第２方向において前記第１領域に関して互いに反対側に位置し、かつ前記第２方向において前記第１領域から離間している、請求項９に記載の半導体装置の製造方法。
  11. 前記第１マスクは、絶縁体で構成されるハードマスクを含む、請求項１０に記載の半導体装置の製造方法。
  12. 前記第２パターンニングの前であって前記エッチバックの後に行われ、かつ、前記エッチバックが行われた前記第２導電膜を部分的に除去する第３パターンニングが行われる工程をさらに備え、
    前記第２パターンニングが行われた前記第１導電膜は、前記第２方向に沿って延在する第１メモリゲート部と、前記第２方向に沿って延在し、かつ前記第１方向において前記第１メモリゲート部から離間して配置される第２メモリゲート部とを有し、
    前記エッチバックが行われた前記第２導電膜は、前記第１メモリゲート部に沿って延在する第１制御ゲート部と、前記第２メモリゲート部に沿って延在する第２制御ゲート部とを有し、
    前記第３パターンニングでは、前記第１制御ゲート部に前記第２方向に交差する第５切断面と、前記第２方向において前記第５切断面と離間して対向する第６切断面とが形成されるとともに、前記第２制御ゲート部に前記第２方向に交差する第７切断面と、前記第２方向において前記第７切断面と離間して対向する第８切断面とが形成され、
    前記第２パターンニングでは、前記第１メモリゲート部に前記第２方向に交差する第１切断面と、前記第２方向において前記第１切断面と離間して対向する第２切断面とが形成されるとともに、前記第２メモリゲート部に前記第２方向に交差する第３切断面と、前記第２方向において前記第３切断面と離間して対向する第４切断面とが形成され、
    前記第１切断面及び前記第２切断面は、前記第５切断面と前記第６切断面との間に位置し、
    前記第３切断面及び前記第４切断面は、前記第７切断面と前記第８切断面との間に位置する、請求項１１に記載の半導体装置の製造方法。
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