KR20010029950A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20010029950A
KR20010029950A KR1020000040721A KR20000040721A KR20010029950A KR 20010029950 A KR20010029950 A KR 20010029950A KR 1020000040721 A KR1020000040721 A KR 1020000040721A KR 20000040721 A KR20000040721 A KR 20000040721A KR 20010029950 A KR20010029950 A KR 20010029950A
Authority
KR
South Korea
Prior art keywords
hole
conductor layer
semiconductor device
forming
layer
Prior art date
Application number
KR1020000040721A
Other languages
English (en)
Inventor
타마루마사키
모리와키토시유키
스즈키료이치
Original Assignee
모리시타 요이찌
마쯔시다덴기산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리시타 요이찌, 마쯔시다덴기산교 가부시키가이샤 filed Critical 모리시타 요이찌
Publication of KR20010029950A publication Critical patent/KR20010029950A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 배선 등의 제약을 받는 것이 없이 적당한 위치에 커패시터를 형성해서 전원 노이즈 대책을 효율적으로 행하는 것이 가능하고, 미세화가 진행된 프로세스 기술에 있어서도, 보다 적은 면적에서 보다 대용량의 커패시터를 구성할 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다. 프로세스 기술의 미세화에 따라서 큰 용량을 가지도록 된 배선 사이(M11 및 M12 사이)의 용량 및 관통홀 사이(B11 및 B12 사이)의 용량을 이용해서, 부가 용량 혹은 커패시터를 형성한다. 예를 들면, 스위칭 노이즈 등이 발생하는 위치의 근방에도 부가 용량을 용이하게 형성하는 것이 가능하고, 전원 노이즈 대책을 효율적으로 행할 수 있다. 대용량의 커패시터를 다른 디바이스와 동일한 프로세스로 특별한 공정을 추가하는 것 없이 형성하는 것이 가능하다.

Description

반도체 장치 및 반도체 장치의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체장치 및 반도체장치의 제조 방법에 관한 것이며, 특히 원하는 위치에 커패시터를 형성하여 전원 노이즈 대책을 효율적으로 행하는 것이 가능하며, 미세화된 프로세스 기술에 있어서도, 보다 점유면적이 작고 대용량의 커패시터를 구성할 수 있는 반도체장치 및 그의 제조 방법에 관한 것이다.
일반적으로, 아날로그 회로 및 디지털 회로가 혼합된 반도체 장치나, 저전압으로 작동하는 반도체장치에서는 그 반도체장치 내의 디지털 회로에 의해 발생되는 전원 노이즈가 문제가 되고 있다.
이와 같은 전원 노이즈를 억제하기 위한 방법으로서, 종래보다 반도체장치 주변부의 간선(전원) 배선을 2층화하여, 전원 배선에 부가되는 용량을 증가시키는 방법이 있다. 상기 전원 노이즈는 주로 디지털 회로에 입력되는 신호의 변화에 의해 전원 전류가 변화해서 일어나는 스위칭 노이즈이며, 신호가 변화하지 않을 때에 부가 용량을 충전하고, 신호가 변화하는 스위칭시에 그 부가 용량에 전원 전압 공급원의 역할을 하게 하는 것에 의해서, 전원 전압의 급격한 변동을 억제하여 노이즈 레벨을 저감하는 것이다.
그러나, 상기 종래의 반도체장치에 있어서의 전원 노이즈 대책은, 반도체장치 설계 지원 장치에 있어서의 배치·배선 툴(tool)에 의한 배선의 제약이 있기 때문에 간선(주변부)의 전원 배선에 대해 자동적인 대응을 행하는 것이 불가능하다는 문제점이 있었다.
또한, 보다 엄격히 노이즈 억제가 요구되어지는 경우 등에서는 2개 배선층의 도체막을 이용한 대용량의 커패시터를 별도 반도체 장치 위에 형성하여 전원 배선에 부가시키는 등의 대처가 행해지지만, 배선층을 이용한 평행 평판형의 커패시터는, 그것을 형성하기 위한 면적을 별도로 필요로 하기 때문에 고집적화를 방해하게 되고, 특히 미세화가 진행된 프로세스 기술의 경우에 현저하다는 문제점도 있었다.
본 발명은, 상기 종래의 문제점을 감안하여 이루어진 것이고, 배치·배선 툴에 있어서의 배선 제약을 받지 않고, 소망의 위치에 커패시터를 형성할 수 있고, 아날로그 회로 및 디지털 회로를 혼재한 반도체장치나, 저전압으로 작동하는 반도체장치에 있어서의 전원 노이즈 대책을 효율적으로 행할 수 있는 반도체장치 및 반도체장치의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 미세화된 프로세스 기술에 있어서도, 보다 작은 면적에서 보다 대용량의 커패시터를 구성할 수 있으며, 더욱이 트랜지스터 등의 다른 디바이스와 동일한 프로세스로 특별한 공정을 추가함 없이, 그 커패시터를 형성할 수 있는 반도체장치 및 반도체장치의 제조 방법을 제공하는 데에 있다.
도 1a 내지 도 1 c는 본 발명의 제 1의 실시 형태에 관계되는 반도체 장치의 커패시터를 형성하는 부분의 설명도.
도 2a 내지 도 2c는 반도체 집적 회로의 nMOS 트랜지스터를 구성하는 소자 구조의 제 1의 설명도.
도 3a 내지 도 3c는 반도체 집적 회로의 nMOS 트랜지스터를 구성하는 소자 구조의 제 2의 설명도.
도 4a 내지 도 4c는 본 발명의 제 2의 실시 형태에 관계되는 반도체 장치의 커패시터를 형성하는 부분의 설명도.
도 5a 내지 도 5e는 제 2의 실시 형태에 있어서 반도체 장치의 제조 방법을 설명하는 제 1의 설명도 및 각 공정후의 단면도.
도 6a 내지 도 6c는 제 2의 실시 형태에 있어서 반도체 장치의 제조 방법을 설명하는 제 2의 설명도 및 각 공정후의 단면도.
도 7a 및 도 7b는 본 발명의 제 3 실시 형태에 관계되는 반도체 장치의 커패시터를 형성하는 부분의 설명도.
도 8a 및 도 8b는 본 발명의 제 4 실시 형태에 관계되는 반도체 장치의 커패시터를 형성하는 부분의 설명도.
도 9a 및 도 9b는 본 발명은 제 5 실시 형태에 관계되는 반도체 장치의 커패시터를 형성하는 부분의 설명도.
도 10a 및 도 10b는 본 발명은 제 6 실시 형태에 관계되는 반도체 장치의 커패시터를 형성하는 부분의 설명도.
도 11은 제 6 실시 형태의 반도체 장치에 있어서 기생 용량의 산정 모델을 설명하는 설명도.
도 12는 제 7 실시 형태의 반도체 장치의 평면도.
도 13a 내지 도 13d는 본 발명의 제 7 실시 형태에 관계되는 반도체 장치의 설명도.
도 14a 및 도 14b는 본 발명의 제 7 실시 형태에 관계되는 반도체 장치의 변형 예를 도시한 도면.
도 15a 및 도 15b는 종래 예의 반도체 장치를 나타내는 비교 설명도.
* 도면의 주요부분에 대한 부호의 설명
101, 201, 301, 401, 501, 601, 701, 801, 901, 1001, 1201: 실리콘 기판
502: n웰 503: p웰
504: 게이트 산화막 505, 1005: 소자 분리 영역
411, 511, 711, 811, 911, 1011: 스토퍼
412, 512, 712, 812, 912, 1012: 절연 보호막
513, 1013: 절연층간막 514: 선간막
B11 ∼ B1201, 1202: 관통홀 M11 ∼ M102: 금속 배선
P21 ∼ P103 폴리실리콘층(전극층)
상기 과제를 해결하기 위하여, 본 발명의 청구항 1에 관련된 반도체 장치는 기판 표면에 형성된 제 1 도체층과, 상기 제 1의 도체층에 근접하여, 또한 절연막을 끼워져서 상기 제 1 도체층과 전기적으로 분리되어진 제 2 도체층을 포함하며, 상기 제 1 도체층과 상기 제 2 도체층과의 사이에 상기 제 1 도체층 및 상기 제 2 도체층의 두께방향에 따라서 소망의 부가용량을 형성하도록, 상기 절연막의 유전율에 따라서, 상기 제 1 도체층 및 상기 제 2 도체층의 간격이 결정되어 지는 것을 특징으로 한다.
또한, 본 발명의 청구항2는, 상기 청구항1에 따른 반도체장치에 있어서, 상기 제 2 도체층이, 상기 제 1 도체층에 근접하고, 절연막의 적어도 일부를 관통하도록 형성된 관통홀내에 충전된 도체층으로 된, 상기 제 1 도체층 및 상기 제 2 도체층을 각각 제 1 및 제 2 전위에 접속하고, 상기 제 1 도체층과 상기 관통홀내의 제 2 도체층과의 사이에 개재하는 상기 절연막에 의하여 상기 관통홀의 깊이방향에 따른 커패시터를 구성하는 것을 특징으로 한다.
또한, 본 발명의 청구항3은 상기 청구항1에 따른 반도체장치에 있어서, 상기 관통홀은, 그 개구단의 어느 한방향에서만 반도체영역 또는 배선영역과 전기적으로 접속하고 있는 제 2 관통홀을 포함하는 것을 특징으로 한다.
또한, 본 발명의 청구항4는, 상기 청구항2 또는 3의 어느 것인가에 따른 반도체장치에 있어서, 상기 관통홀은, 상기 기판표면에 형성된 절연성영역표면에 개구하고 있는 제 2 관통홀을 포함하는 것을 특징으로 한다.
또한, 본 발명의 청구항5는, 상기 청구항2 내지 4의 어느 한 항에 따른 반도체장치에 있어서, 상기 관통홀은, 상기 기판으로서의 반도체기판표면에 형성된 소자분리영역표면에 개구하는 제 2 관통홀을 포함하도록 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항6은, 상기 청구항2에 따른 반도체장치에 있어서, 상기 제 1 반도체는, 상기 관통홀으로부터, 소정의 간격을 두고 형성된 제 1 관통홀내에 형성되어 있고, 그것들 제 1 도체층 및 제 2 도체층 및 이의 사이에 개재하는 상기 층간절연막의 일부에 의하여 상기 관통홀의 두께방향에 따른 종형 커패시터를 구성한 것을 특징으로 한다.
또한, 본 발명의 청구항7은, 상기 청구항2 내지 5중 어느 한 항에 따른 반도체장치에 있어서, 상기 관통홀은 상기 제 1 도체층에 서로 대향하는 면이 폭이 넓은 면이 되고 단면이 장방형인 것을 특징으로 한다.
또한, 본 발명의 청구항8은, 상기 청구항 2 항 내지 제 5 항 중 어느 한 항에 관한 반도체장치에 있어서, 상기 관통홀은 상기 기판 표면과 콘택하도록, 상기 기판표면에 개구하여 있는 제 3 관통홀과, 상기 제 3 관통홀과 동일공정으로 형성되고, 상기 기판표면에 형성된 절연성영역표면에 개구하여 있는 제 2 관통홀을 포함하고, 상기 제 3 관통홀보다도 상기 제 2 관통홀은 개구면적이 큰 것을 특징으로 한다.
또한, 본 발명의 청구항9는, 제 6 항에 따른 반도체장치에 있어서, 상기 관통홀은 상기 제 1 관통홀의 측벽으로부터 소정의 간격을 두고, 상기 제 1 도체층을 둘러싸도록 형성되고, 상기 층간절연막을 끼워넣어, 서로 대향하는 제 1 도체층의 측면과 제 2 도체층과의 사이에 상기 관통홀의 깊이방향에 따라서 종형커패시터를 구성한 것을 특징으로 한다.
또한, 본 발명의 청구항10은, 상기 제 9 항에 관한 반도체장치에 있어서, 상기 제 1 도체층은 적어도 그의 측면에 절연보호막을 구비하고 있는 것을 특징으로 한다.
또한, 본 발명의 청구항11은, 상기 청구항2에 관한 반도체장치에 있어서, 상기 관통홀은, 상기 제 1 도체층의 적어도 상면의 일부에서 겹쳐지도록 형성되어, 상기 절연막을 끼워넣어 서로 대향하는 제 1 도체층의 측면과 제 2 도체층과의 사이에 상기 관통홀의 깊이 방향에 따라서 종형 커패시터를 구성한 것을 특징으로 한다.
또한, 본 발명의 청구항12는, 상기 청구항11에 관한 반도체장치에 있어서, 상기 제 1의 도체층은 적어도 그의 측면 및 상면에 절연보호막을 구비하고 있는 것을 특징으로 한다.
또한, 본 발명의 청구항13은, 상기 청구항12에 관한 반도체장치에 있어서, 상기 관통홀은 상기 제 1 도체층의 상면으로부터 양 측벽을 덮도록 개구하여 있는 것을 특징으로 한다.
또한, 본 발명의 청구항14는, 상기 청구항 10 에 관한 반도체장치에 있어서, 상기 보호절연막은, 제 1 절연막 위에 형성되고, 상기 제 1 절연막보다도 유전율이 작고, 상기 절연막의 에칭 조건에 대해서 내에칭성을 가지는 제 2 절연막과의 적층막으로 이루어지는 것을 특징으로 한다.
또한 본 발명의 청구항 15는, 상기 청구항 2항에 관한 반도체장치에 있어서, 상기 제 1 도체층은, 상기 관통홀 내에 충전된 상기 제 2 도체층으로부터 소정의 간격을 두고, 상기 제 2 도체층의 외측을 둘러싸도록 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항 16은, 상기 청구항 15 에 관한 반도체장치에 있어서, 상기 제 1 도체층은 빗 형상으로 형성되고, 상기 관통홀은 상기 빗 형상의 빗살로 되는 상기 제 1 도체층에 끼워진 위치에 형성되는 것을 특징으로 한다.
또한, 본 발명의 청구항17은, 상기 청구항2에 관한 반도체장치에 있어서, 상기 제 1 도체층 및 상기 제 2 도체층은, 각각 1 관통홀 및 제 2 관통홀에 충전되고, 그의 상면에서 제 1 배선층 및 제 2 배선층에 접속되어 있고, 상기 제 1 배선층과 제 2 배선층의 간격은 상기 제 1 관통홀 및 제 2 관통홀의 간격보다도 작은 것을 특징으로 한다.
또한, 본 발명의 청구항18은, 상기 청구항2에 관한 반도체장치에 있어서, 상기 제 1 도체층 및 상기 제 2 도체층은, 각각 상기 제 1 관통홀 및 상기 제 2 관통홀에 충전되고, 그의 상면에서 제 1 배선층 및 제 2 배선층에 접속되어 있고, 상기 제 1 관통홀 및 상기 제 2 관통홀의 간격은, 상기 제 1 배선층 및 상기 제 2 배선층의 간격보다도 작은 것을 특징으로 한다.
또한, 본 발명의 청구항19는, 상기 청구항2에 관한 반도체장치에 있어서, 상기 제 1 도체층 및 상기 제 2 도체층은, 각각 상기 제 1 관통홀 및 상기 제 2 관통홀에 충전되고, 그의 상면에서 상기 제 1 배선층 및 상기 제 2 배선층에 접속되어 있고, 상기 제 1 관통홀과 상기 제 2 관통홀의 간격은 상기 제 1 배선층 과 상기 제 2 배선층의 간격과 거의 같은 정도가 되도록 구성되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항20은, 상기 청구항2에 관한 반도체장치에 있어서, 상기 제 1 도체층은, 게이트 전극 배선이며, 상기 제 2 관통홀은 소스 또는 드레인 콘택홀이고, 상기 제 2 도체층은 소스 또는 드레인 배선인 것을 특징으로 한다.
또한, 본 발명의 청구항21은, 상기 청구항2 항에 관한 반도체장치에 있어서, 상기 제 1 도체층은 게이트 전극 배선이고, 상기 제 2 관통홀은 소자분리영역 위에서 상기 게이트 전극 배선 양측으로 소정의 간격을 두고 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항22는, 상기 청구항2 항에 관한 반도체장치에 있어서, 상기 제 1 도체층은, 게이트 전극 배선이고, 상기 제 2 관통홀은 소자분리영역 위에서 표면이 절연보호막으로 피복되어진 상기 게이트 전극 배선을 덮도록 상기 게이트 전극 배선을 따라서 형성되고, 상기 게이트 전극 배선과 이 주변을 덮은 절연 보호막과, 상기 제 2 관통홀 내의 제 2 도체층 사이에 부가 커패시터를 구성한 것을 특징으로 한다.
또한, 본 발명의 청구항23는, 상기 청구항22 항에 관한 반도체장치에 있어서, 상기 절연보호막은 다층막인 것을 특징으로 한다.
또한, 본 발명의 청구항24은, 상기 청구항2 항에 관한 반도체장치에 있어서, 상기 제 2 관통홀 및 그의 내부에 충전된 제 2 도체층은, 반도체 칩 표면의 가장자리부를 둘러싸도록 형성된 실링이고, 상기 제 1 도체층은 상기 실링으로부터 소정의 간격을 두고 상기 실링과 병행하는 제 1 관통홀 내에 형성된 보조 링이며, 상기 실링과 상기 보조 링에서 종형 커패시터를 구성하고 있는 것을 특징으로 한다.
또한, 본 발명의 청구항 25은, 상기 청구항24항에 관한 반도체장치에 있어서, 상기 보조 링은 상기 기판과 콘택하도록 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항26는, 상기 청구항24에 관한 반도체장치에 있어서, 상기 실링은 전원라인 또는 신호라인에 접속되어 있는 것을 특징으로 한다.
또한, 본 발명의 청구항27의 반도체장치의 제조방법은, 반도체기판내에 소망의 소자 영역을 형성하는 공정과, 상기 반도체 기판 표면에 배선층을 형성하는 공정을 포함하며, 상기 배선층을 형성하는 공정이, 제 1 도체층을 형성하는 공정과, 절연층간막을 형성하는 절연층간막 형성 공정과 상기 절연층간막을 선택적으로 제거해서 관통홀을 형성하는 관통홀 형성 공정과, 상기 관통홀 내에 제 2 도체층을 형성하는 제 2 도체층 형성 공정을 포함하며, 또한, 상기 관통홀 형성 공정이, 회로 접속용 관통홀과, 적어도 상기 관통홀 내의 제 2 도체층과 상기 제 1 도체층이 근접하여, 부가 커패시터를 형성하도록, 부가 커패시터용 관통홀을 동시에 형성하는 공정을 포함하며, 상기 제 1 도체층 및 제 2 도체층의 일부를 각각 제 1 전위 및 제 2의 전위에 접속해서 커패시터를 형성하도록 한 것을 특징으로 한다.
또한, 본 발명의 청구항 28은, 상기 청구항27에 관한 반도체장치의 제조방법에 있어서, 반????반도체 기판 내에 소망의 소자영역을 형성하는 공정과, 상기 반도체 기판 표면에 배선층을 형성하는 공정을 포함하며, 상기 배선층을 형성하는 공정이, 제 1 도체층을 형성하는 공정과, 절연층간막을 형성하는 절연층간막 형성 공정과, 상기 절연층간막을 선택적으로 제거하여 관통홀을 형성하는 관통홀 형성 공정과, 상기 관통홀 내에 제 2 도체층을 형성하는 제 2 도체층 형성 공정을 포함하며, 또한, 상기 관통홀 형성 공정이, 회로 접속용의 관통홀과, 적어도 상기 관통홀 내의 제 2의 도체층끼리 근접하고, 부가 커패시터를 형성하도록, 부가 커패시터용 관통홀을 동시에 형성하는 공정을 포함하며, 상기 부가 커패시터용 관통홀 내의 제 2 도체층을 각각 제 1 전위 및 제 2 전위에 접속해서 부가 커패시터를 형성하도록 한 것을 특징으로 한다.
또한, 본 발명의 청구항29는, 상기 청구항27에 관한 반도체장치의 제조방법에 있어서, 소자분리영역을 형성한 반도체 기판 표면에 게이트 절연막 및 게이트 전극층을 형성하는 전극층 형성 공정과, 소스 드레인 영역을 형성하는 공정과, 절연층간막을 형성하는 절연층간막 형성 공정과, 상기 전극층 근방의 상기 절연층간막을 에칭하여 상기 소스 드레인 영역에 개구하도록 관통홀을 형성하는 관통홀 형성 공정과, 도체층을 형성하고, 상기 관통홀을 통하여 상기 소스 및 드레인 영역에 콘택하도록 배선을 형성하는 배선 형성 공정을 가지며, 상기 관통홀 형성 공정이, 상기 소자분리영역 위를 지나는 상기 게이트 전극 배선에 근접하는 위치에 부가 커패시터용 관통홀을 동시에 형성하는 공정을 포함하고, 상기 배선 및 상기 전극층을 각각 제 1 전위 및 제 2 전위에 접속하여 부가 커패시터를 형성하는 것을 특징으로 한다.
또한, 본 발명의 청구항30은 상기 청구항 29 항에 관한 반도체장치의 제조방법에 있어서, 상기 전극층 형성 공정은 게이트 전극 형성 공정후, 상기 게이트 전극을 절연보호막으로 피복하는 공정을 더 포함하는 것을 특징으로 한다.
또한, 본 발명의 청구항 31에 관한 반도체장치의 제조방법은, 소망의 소자 영역이 형성된 기판 표면에 절연층간막을 형성하는 절연층간막 형성 공정과, 전기적 접속용 콘택홀과 상기 절연층간막을 선택적으로 제거하여 관통홀을 형성하는 관통홀 형성 공정과, 상기 관통홀 내에 제 2 도체층을 형성하는 제 2 도체층 형성 공정을 가지며, 상기 관통홀 형성 공정이, 전기적으로 콘택을 형성하기 위한 콘택영역의 형성과 동시에 종형 커패시터를 형성하도록, 소망의 간격을 두고 복수의 제 2 관통홀을 형성하는 공정을 포함하고, 상기 제 2 도체층을 인접 영역에서 각각 제 1 전위 및 제 2 전위에 접속하여 커패시터를 형성하는 것을 특징으로 한다.
본 발명에 관한 반도체장치에서는, 기판표면에 형성된 제 1 반도체과, 상기 제 1 반도체층에 근접하여, 층간절연막의 적어도 일부를 관통하도록 형성된 관통홀과, 상기 관통홀내에 충전된 제 2 도체층을 가지며, 상기 제 1 도체층과 제 2 도체층을 각각 제 1 전위 및 제 2 전위에 접속하고, 상기 제 1 도체층과 상기 관통홀내의 제 2 도체층과의 사이에 개재하는 상기 층간절연막에 의하여 상기 관통홀의 깊이방향에 따라서 커패시터를 구성하고 있다.
즉, 프로세스 기술의 미세화에 따라서 큰 용량을 갖는 배선간 용량 및 관통홀 사이의 용량에 의해 부가 용량 혹은 커패시터를 형성한다. 배선 사이의 용량 및 관통홀 사이의 용량은 반도체장치내의 임의의 장소에 배치가능하고, 소망의 위치에 부가용량을 형성할 수 있다. 또한 종방향 즉, 기판면에 대해서 수직 방향의 면을 전극면으로 이용한 종형 커패시터이기 때문에, 점유면적은 극히 작다. 따라서, 아날로그 회로 및 디지털 회로를 혼재한 반도체 장치나, 저전압으로 동작하는 반도체 장치에 있어서, 노이즈 발생 위치 근방에 부가 용량을 용이하게 형성하는 것이 가능하며, 전원 노이즈 대책을 효율적으로 행하는 것이 가능하게 된다. 또한, 미세화된 프로세스 기술에 있어서, 관통홀을 부가적으로 형성하거나 관통홀을 그의 측벽에 부가 커패시터을 형성해서 얻을 수 있을 정도로, 인접하는 배선 혹은 관통홀에 근접해 배치하는 것에 의해서 종형 커패시터를 형성하고 있기 때문에, 배선을 이용해서 형성된 평면형 커패시터보다 보다 작은 면적에서 보다 대용량의 커패시터를 구성하는 것이 가능하며, 더욱이 트랜지스터 등의 다른 디바이스와 동일의 프로세스로 특별한 공정을 추가함에 없이, 종전의 프로세스로 위와 같은 커패시터를 형성하는 것이 가능하다.
또한, 본 발명에 따른 반도체장치 및 반도체장치의 제조방법에서는, 예를 들면, 반도체 기판 상, 반도체 기판의 절연층상 혹은 절연 기판 상에 전극층 및 절연층간막을 형성한 후, 그 절연층간막을 에칭해서 전극층의 근방에 관통홀을 형성하며, 관통홀 상에서 그 관통홀과 전기적으로 접속되는 배선을 형성해서, 배선 및 전극층을 각각 제 1 전위 및 제 2 전위에 접속해서 커패시터를 구성하고 있다. 더욱이, 전극층과 관통홀 사이에는 양자를 전기적으로 절연하기 위한 절연보호막이 형성되어 있는 것이 바람직하다. 또한, 전극층은 예를 들면 다결정 실리콘층 등이 해당한다.
또, 청구항 3, 4에 관계하는 반도체 장치에서는, 추가 용량 형성용 관통홀이 절연성 영역 표면에 개구하고 있기 때문에, 단면적을 보다 큰 것으로 하더라도, 에칭이 고르지 못한 것 등에 의해서 정밀도가 저하하지도 않기 때문에 설계의 자유도가 향상된다.
특히, 청구항 13에 관계하는 반도체 장치에서는, 관통홀이 전극층(제 1의 도체층)을 둘러싸도록 형성한 경우의 전극층과 관통홀 사이의 용량을 이용해서 부가 용량 혹은 커패시터를 형성하기 때문에, 반도체 장치 내의 원하는 위치에 보다 대용량의 부가 용량을 형성하는 것이 가능하다.
또한 특히, 청구항 15에 관계하는 반도체 장치에서는, 전극층(제 1 도체층)이 관통홀을 둘러싸도록 형성했을 때의 전극층과 관통홀 사이의 용량을 이용하여 부가 용량 혹은 커패시터를 형성하기 때문에, 반도체 장치 내의 원하는 위치에 대용량의 부가 용량을 형성할 수 있다. 또한, 전극층이 관통홀을 둘러싸도록 형성한 패턴을 설계 지원 장치에 등록하여 단독 혹은 조합해서 부가 용량 혹은 커패시터를 구성할 수 있도록 하면, 원하는 용량값의 부가 용량 혹은 커패시터를 소망의 위치에 형성할 수 있다.
또한 특히, 청구항 16에 관계하는 반도체 장치에서는, 전극층(제 1 도체층)을 빗 형상으로 형성하며, 관통홀이 빗 형상의 빗살로 되는 전극층에 끼워진 위치에 형성했을 때의 전극층과 관통홀 사이의 용량을 이용해서 부가 용량 혹은 커패시터를 형성하기 때문에, 반도체 장치 내의 원하는 위치에 대용량의 부가 용량을 형성할 수 있다. 또한, 전극층을 빗 형상으로 형성하고, 관통홀이 빗 형상의 빗살로 되는 전극층에 끼워진 위치에 형성한 패턴을 설계 지원 장치에 등록하며, 단독 혹은 조합해서 부가 용량 혹은 커패시터를 구성할 수 있도록 하면, 원하는 용량값의 부가 용량 혹은 커패시터를 소망의 위치에 형성할 수 있다.
더욱이, 청구항 10에 관한 반도체장치에서는, 제 1 전극 및 제 2 전극의 측면 혹은 측면 및 상면에는 양자를 전기적으로 절연하는 절연 보호막이 형성된다. 이러한 구성에 의하면, 콘택에서 어긋남에 의한 단락을 방지하며, 또한 고유전율이 되도록 재료를 선택하는 것에 의해서 부가 용량의 증대를 도모하는 것이 가능하게 된다. 또한, 전극층(제 1 도체층 및 제 2 도체층)은 예를 들면 다결정 실리콘 층, 알루미늄 박막, 텅스텐 박막, 금속 실리사이드 등이 해당된다.
청구항 24에 관계하는 반도체 장치에서는, 반도체 칩 표면의 가장자리부를 둘러싸도록 실링을 형성하는 것과 함께, 상기 실링으로부터 소정의 간격을 두고 상기 실링과 병행하는 제 1 관통홀 내에 형성된 보조 링이고, 각 링을 다른 전위에 접속하는 것에 의해서, 링 사이에서 칩 가장자리를 따라서 종형 커패시터를 형성하는 것으로, 부가 용량이 큰 종형 커패시터를 형성하는 것이 가능하게 된다.
또한 본 발명의 구성에 의하면, 실링 및 보조 링 전원 환상 배선의 역할을 하기 때문에, 배선을 둘러치는 것이 적어도 되고, 더욱이 칩 면적의 저감을 도모하는 것이 가능하게 된다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 보다 상세하게 설명한다.
이하, 본 발명의 반도체 장치 및 반도체 장치의 제조 방법의 실시의 형태에 대해서, 〔제 1 실시형태〕,〔제 2 실시형태〕,〔제 3 실시형태〕,〔제 4 실시형태〕,〔제 5 실시형태〕,〔제 6 실시형태〕의 순으로 도면을 참조해서 상세히 설명한다.
본 발명의 반도체 장치 및 반도체 장치의 제조 방법의 실시의 형태의 설명에 앞서서, 우선, 도 2 및 도 3을 참조하여, 프로세스 기술의 미세화에 따른 소자 구조(배선층과 폴리실리콘층의 구조)의 변화에 대해서 고찰한다. 도 2 및 도 3은 반도체 집적 회로의 동일 부분(폴리실리콘 nMOS 트랜지스터)을 구성하는 소자구조의 설명도이며, 도 3a 내지 도 3c는 도 2a 내지 도 2c 보다도 프로세스 기술의 미세화가 보다 진행된 소자 구조를 나타내고 있다. 더욱이, 도 2a 및 도 3a는 평면도(패턴 도)이고, 도 2b 및 도 3b는 각각 도 2a 및 도 3a의 선 A-A'에 있어서의 단면도이고, 도 2b 및 도 3b는 선 B-B'에 있어서의 단면도이다.
도 2a 내지 도 2c에서, 도면부호 201은 p형 실리콘 기판, 211은 게이트 산화막, D21은 n+ 확산 영역, P21은 폴리실리콘층, B21, B22 및 B23은 관통홀(이하 관통홀 내에 도전체를 충전한 것을 관통홀이라 호칭한다), M21, M22 및 M23은 제 1 배선층의 금속 배선, M24는 제 2 배선층의 금속 배선이다.
도 3a 내지 도 3c에 있어서도 마찬가지로, 301은 p형 실리콘 기판, 311은 게이트 산화막, 312는 SAC(Self-Aligned Contact) 프로세스 기술에 있어서 관통홀과 폴리실리콘층을 분리하기 위한 절연 보호막, D31은 n+ 확산 영역, P31은 폴리실리콘층, B31, B32 및 B33은 관통홀, M31, M32, M33은 제 1 배선층의 금속 배선, M34는 제 2 배선층의 금속 배선이다.
도 2c 및 도 3c의 대비에 의해서, 프로세스 기술의 미세화에 따라서, 배선에 부가되는 용량은 제 1 배선층과 제 2 배선층의 다른 배선층간(예를 들면 도 2c의 금속 배선 M24 과 금속 배선 M22, M23 사이)의 용량으로부터, 동일 배선층간(예를 들면 도 3c의 금속 배선 M32과 금속 배선 M23 사이)의 용량으로, 지배적으로 되는 용량이 변해간다는 것을 알 수 있다. 프로세스 기술의 미세화에 의해서, 동일 배선층에 있어서의 배선 상호의 선간 거리가 짧게 되는 것과 동시에, 저항의 증대를 억제할 목적으로 배선 단면적을 크게하기 위하여 배선층의 두께가 크게 되고 있는 것에 의한 것이다.
또한, 도 2b 및 도 3b의 대비에 의해서, 프로세스 기술의 미세화에 따라서, 도 2b에서는 특히 문제시되고 있지 않았던 관통홀 사이의 용량이나, 관통홀 폴리실리콘층간의 용량이, 도 3b에서는 관통홀(B31 및 B32) 사이의 용량이나 관통홀(B31, B32) - 폴리실리콘층(P31)사이의 용량이 무시할 수 없을 정도로 큰 수치를 가지도록 되어간다는 것도 알 수 있다. 특히 관통홀- 폴리실리콘층 사이의 용량은 절연 보호막(312)이 고유전율을 갖기 때문에 보다 큰 용량값으로 되어 있다.
이와 같이, 프로세스 기술의 미세화에 따른 배선층이나 폴리실리콘층의 구조의 변화에 의해서, 동일 배선층간 용량이나 관통홀 폴리실리콘층간용량 등의 부가 용량이 큰 수치를 가지도록 되고, 미세화 프로세스에서는 이 부가 용량에 대처하는 기술이 종종 제안되고 있다. 본 발명의 반도체장치 및 반도체장치의 제조방법에서는, 프로세스 기술의 미세화에 따라서 큰 부가 용량을 가지도록 된 구조 부분을 이용해서, 전원 노이즈 대책용으로 전원 배선에 부가된 용량이나, 반도체 집적 회로를 구성하는 커패시터를 형성하도록 하는 것이다.
〔제 1 실시형태〕
도 1a 내지 도 1c는 본 발명의 제 1 실시형태에 관계하는 반도체 장치의 커패시터를 형성하는 부분의 설명도이다. 도 1a 및 도 1c는 평면도(패턴 도)이며, 도 1b는 도 1a 및 c의 선 A-A' 에 있어서의 단면도이다. 더욱이, 본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법은, 프로세스 기술의 미세화에 따라서 큰 용량을 가지도록 된 배선간 용량 및 관통홀간 용량에 의해서 부가 용량 혹은 커패시터를 형성하는 것이다.
도 1a 내지 도 1c에 있어서, 도면부호 101은 실리콘 기판, B11 및 B12는 관통홀, M11 및 M12는 금속 배선이다. 더욱이, 도 1b 중에서는 생략되어 있지만, 관통홀 (B11 및 B12)사이에는 막두께 200 내지 600 nm의 SiO2로 이루어진 절연층간막(유전율 4.2)이, 알루미늄으로 이루어진 금속배선(M11 및 M12)사이에는 막두께 50 내지 500 nm의 SiO2로 이루어진 절연선간막(유전율 3.7)이 각각 형성되어 있다.
도 1a 내지 도 1c에 도시된 구조를, 전원 배선의 부가 용량으로서 전원 노이즈 대책에 사용하는 경우에는, 금속 배선(M11 및 M12)중의 하나를 전원 전위 VDD에 다른 하나를 전원 전위 VSS에 각각 접속되는 것으로 된다. 또한, 반도체 집적회로에 있어서의 커패시터로서 사용하는 경우에는, 금속 배선(M11 및 M12)가 각각 그 커패시터의 양단전위를 가지는 것으로 된다.
도 1a 내지 도 1c에 도시된 구조는, 적어도 다음과 같은 프로세스를 거쳐서 실현된다. 우선, 실리콘 기판(101) 상에서 CVD법에 의해서 막두께 200 내지 600 nm의 SiO2로 이루어진 절연층간막 형성한다. 이어서, 포토리소그래피 공정에 의해서 형성한 레지스트 패턴을 마스크로 하여 절연층간막을 에칭하고, 더욱이 감압 CVD법을 이용한 금속 박막 형성 공정에 의해서 알루미늄 박막을 충전해서 실리콘 기판(101) 위에 관통홀(B11 및 B12)을 형성한다. 그리고 더욱이, 감압 CVD법을 이용한 금속 박막형성 공정(배선 형성공정)에 의해서, 알루미늄 박막을 형성하고, 관통홀(B11 및 B12) 상에 각각 금속 배선 (M11 및 M12)이 형성된다. 여기서 평탄면 상의 금속 박막의 막두께는 50 내지 500nm정도 이었다. 더욱이, 관통홀 내에 충전된 금속 박막과 금속 배선은 동일 공정으로 형성해도 좋다. 막을 형성하는 방법에 대해서도 감압 CVD에 한정되는 것이 아니라, 스퍼터링법, 다마시인(damascene)법 등의 다른 방법도 적용 가능하다.
더욱이, 도 1a 및 도 1b에 도시된 것과 같은 구조로 커패시터를 실현하는 경우, 그 커패시터의 용량은 배선 사이의 용량 및 관통홀 사이의 용량의 합성치로 되지만, 금속 배선(M11 및 M12)의 막두께 (hm), 관통홀(B11 및 B12)의 높이(hb), 및 관통홀(B11 및 B12) 사이의 거리(db)의 대소 관계에 의하여, 배선 사이의 용량 혹은 관통홀 사이의 용량중 어느 하나가 보다 지배적으로 된다.
우선, 관통홀 사이의 거리(db)보다도 관통홀의 높이(hb)가 클 때(db＜hb)에는, 관통홀 사이의 용량을 유효하게 이용할 수 있다. 또한 역으로, 관통홀 사이의 거리 (db)가 관통홀의 높이 (hb)보다도 클 때(db＞hb)에는, 배선 사이의 용량이 지배적으로 된다. 단, 관통홀 사이의 용량이 이용되지 않는 것은 아니다. 예를 들면 관통홀 사이의 거리 (db)는, 50 내지 500nm정도가 바람직하고, 가능한 근접시키는 것이 보다 바람직하다. 또한, 배선사이의 거리(hb)는, 50 내지 500nm정도가 바람직하고, 가능한 근접시키는 것이 보다 바람직하다. 또한, 예를 들면 절연층간막으로 된 부분을 고유전율 막으로 구성하고, 절연선간막으로 된 부분을 보다 유전율이 낮은 막으로 구성하는 것에 의해서, 관통홀 사이의 용량과 배선 사이의 용량을 같은 정도로 높게 할 수 있다. 또한 이와 같이, 절연층간막과 절연선간막을 막질이 다른 2층 구조 막으로 구성하는 것에 의해서, 보다 절연성을 높이는 것이 가능하게 된다.
이어서, 관통홀의 높이(hb)가 금속 배선의 막두께(hm)보다도 클 때(hb＞hm)에는, 배선 사이의 용량보다도 관통홀 사이의 용량이 상대적으로 크고, 유효하게 이용하는 것이 가능하다. 반대의 경우(hb＜hm)에는, 배선 사이의 용량이 관통홀 사이의 용량보다도 상대적으로 크게 되는 경우도 있지만, 패턴 레이아웃의 허용 범위 내에서 관통홀의 형상을 조정하는 것에 의해서, 관통홀 높이가 작은 만큼, 대향 부분의 면적을 크게 얻는 것에 의해서, 관통홀 사이의 용량을 크게 하는 것도 가능하다.
더욱이, 현재의 프로세스 기술에서는, 절연층간막을 엷게 하면 회로 전체의 배선 용량이 증가해서, 회로 전체에 그 영향을 나타내기 때문에, 프로세스 기술적인 문제가 없는 한 절연층간막은 두껍게 쌓여지는 것이 바람직하고, 따라서 구조적으로 db＜hb이고, hb＞hm으로 되는 것이 대부분이라고 생각된다 .
더욱이, 본 실시 형태에서는, MOS 디바이스를 상정해서 설명했지만, 바이폴러 등의 다른 디바이스에 대해서 적용 가능한 것은 말할 필요도 없다. 또한, 실리콘 기판(101) 상에서 관통홀(B11 및 B12)을 형성했지만, 실리콘 기판(101)의 소자 분리 영역 등의 절연층 상에서 형성해도 좋다. 또한, 실리콘 기판(101) 대신에 절연 기판을 사용해서, 본 실시형태를 SOI(Silicon On Insulator) 구조에 적용하는 것도 가능하다.
또한, 관통홀(B11 및 B12)의 형상은, 도 1a에 도시된 것과 같은 절단면이 정방형을 한 고정 형상으로 하는 것이 통상이지만, 부가 용량 혹은 커패시터를 형성하는 경우에는, 반도체 기판, 반도체 기판의 절연층 혹은 절연 기판상에 관통홀이 형성되므로, 에칭 벗어남 등의 문제가 없어지게 되기 때문에, 관통홀의 고정 형상 룰이 없어도, 도 1c에 도시되는 바와 같이, 절단면이 장방형을 한 관통홀로 하는 것도 가능하다. 이것에 의해서, 커패시터 면적이 증대하고, 대용량을 얻는 것이 가능해 진다. 더욱이, 깊이 방향을 이용하고 있기 때문에, 점유 면적의 증대를 초래함 없이 대용량을 얻는 것이 가능하게 된다.
이상과 같이, 본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법에서는, 프로세스 기술의 미세화에 따라서 큰 용량을 가지도록 된 배선 사이(M11 및 M12 사이)의 용량 및 관통홀사이의(B11 및 B12사이)의 용량을 이용하여, 부가 용량 혹은 커패시터를 형성하므로, 반도체 장치 내의 소망의 위치에 부가 용량을 형성할 수 있다. 예를 들면, 아날로그 회로 및 디지털 회로를 혼재한 반도체 장치나, 저전압으로 작동하는 반도체 장치에 있어서, 스위칭 노이즈 등이 발생하는 장소의 근방에 부가 용량을 용이하게 형성할 수 있고, 전원 노이즈 대책을 효율적으로 행하는 것이 가능하게 된다. 또한, 미세화가 진행된 프로세스 기술에 있어서도, 종래의 배선층 사이의 평행 평판형 커패시터과 비교해서, 보다 작은 면적으로 보다 대용량의 커패시터를 구성할 수 있고, 더욱이 트랜지스터 등의 다른 디바이스과 동일의 프로세스로 별도의 공정을 추가하지 않고 그 커패시터를 형성하는 것이 가능하다.
〔제 2 실시형태〕
도 4a 내지 도 4b는 본 발명의 제 2 실시 형태에 관계하는 반도체 장치의 커패시터를 형성하는 부분의 설명도이다. 도 4a 및 도 4c는 평면도(패턴 도)이고, 도 4b는 도 4a 및 도 4c의 선 A-A'에 있어서의 단면도이다. 더욱이, 본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법은, 프로세스 기술의 미세화에 따라서 큰 용량을 가지도록 된 관통홀 폴리실리콘층 사이의 용량에 의해서, 종형의 부가 용량 혹은 커패시터를 형성하는 것이다.
도 4a 내지 도 4c에 있어서, 도면부호 401은 실리콘 기판, B41, B42 및 B43은 관통홀, M41 및 M42는 막두께 50 내지 500nm의 알루미늄으로 이루어진 금속 배선, P41은 막두께 200 내지 600nm의 폴리실리콘층이다. 여기서 관통홀(B41, B42 및 B43)도 동일 공정으로 형성된 폴리실리콘층이 충전되어 있다.
더욱이, 폴리실리콘층(P41)의 측면에는 SiO2막으로 된 스페이서(411)가 형성되고, 더욱이 그의 측면 및 상면이 SiN 막으로 된 절연막보호막(412)으로 피복되어 있다. 또한, 도 4b에서는 생략되어 있지만, 관통홀 (B41) 및 (B42)사이에는 절연층간막이, 금속 배선(M41 및 M42) 사이에는 절연선간막이 각각 형성되어 있다.
더욱이, 여기서는 실리콘 기판(401)과 관통홀(B41, 42) 내의 도체는 전기적으로 콘택을 형성해서는 아니된다. 배선(M42)은 관통홀(B43)을 통하여 실리콘기판(401)상에 형성된 배선(P41)과 콘택을 형성하고 있다. 또한 관통홀(B41, B42, B43)내에는 금속배선(M41 및 M42)과 동일재료로 이루어진 도체가 충전되어있다.
도 4에 도시되는 구조를, 전원 배선의 추가 용량으로서 전원 노이즈 대책에 사용하는 경우에는, 금속 배선(M41 및 M42)의 하나를 전원 전위 VDD에, 다른 하나를 전원 전위 VSS에 각각 접속되게 된다. 또한, 반도체 집적회로에 있어서의 커패시터로서 사용하는 경우에는, 금속 배선(M41 및 M42)이 각각 그 커패시터의 양단 전위를 가지게 된다.
더욱이, 도 4a에서는, 어느 관통홀(B41-43)도 같은 형상을 이루고 있지만, 하층측의 폴리실리콘층(P41)에 콘택하고 있는 것은 관통홀(B43) 뿐이고,(B41 및 B42)를 커패시터 형성용으로서 하층측의 배선에 콘택하지 않고, 형성하고 있다. 이에 대하여, 도4c에서는, 하층측의 폴리실리콘층(P41)에 콘택하고 있는 관통홀(B43)은 통상의 정방 형상을 이루고 있지만, 콘택용으로서 상기 관통홀(B43)과 동일 공정으로 형성하는 커패시터 형성용의 관통홀(B41', B42')는 폴리실리콘층(P41)과 서로 대향하는 영역이 증대하도록, 단면이 장방형을 이루도록 형성되어 있고, 상기 콘택용 관통홀(B43) 보다도 단면적이 크다.
더욱이, 실리콘 기판(401) 상에서 관통홀(B41, B42) 및 폴리실리콘층(P41)을 형성했지만, 실리콘 기판(401)의 소자 분리 영역 등의 절연층 상에 형성해도 좋다. 또한, 실리콘 기판(401) 대신에 절연 기판을 사용해서, 본 실시형태를 SOI(Silcon On Insulator) 구조에 적용하는 것도 가능하다.
또한, 도 4a 내지 c에서는, 2개의 관통홀(B41, B42)와 폴리실리콘층(P41)과의 사이의 용량에 의해서 커패시터를 형성하고 있지만, 하나의 관통홀(B41혹은 B42)과 폴리실리콘층(P41)과의 사이의 용량에서 형성해도 좋다. 도 4a 내지 도 4c에서는, 주로, 폴리실리콘층(P41)의 좌측면과 관통홀(B41), 폴리실리콘층 (P41)의 상면과 관통홀(B41), 폴리실리콘층(P41)의 우측면과 관통홀(B42) 및 폴리실리콘층(P41)의 상면과 관통홀(B42)의 각각의 사이의 용량의 합성에 의해서 형성되는 커패시터의 용량치가 결정되지만, 그 변형 구조에서 커패시터를 형성한 경우에는, 폴리실리콘층(P41)의 측면과 관통홀 및 폴리실리콘층(P41)의 상면과 관통홀의 각각의 사이의 용량의 합성으로 된다.
또한, 관통홀(B41 및 B42)의 형상은, 도 4a에 도시되어진 바와 같이 절단면이 정방형으로 된 고정 형상으로 하는 것이 통상이지만, 부가 용량 혹은 커패시터를 형성하는 경우에는, 반도체 기판, 반도체 기판의 절연층 혹은 절연 기판의 상에 관통홀이 형성되므로, 에칭의 불균일성 등의 문제가 없어지게 되기 때문에, 관통홀의 고정 형상 룰을 없애더라도, 도 4c에 도시된 바와 같이, 절단면을 장방형으로 된 관통홀 형상으로 하는 것도 가능하다.
이어서, 본 발명 형태에 있어서 반도체 장치의 제조 방법, 즉 관통홀-폴리실리콘층 사이의 용량을 이용해서 커패시터를 형성하는 경우의 제조 방법을 도 5 및 도 6을 참조해서 설명한다. 도 5a 내지 도 5e 및 도 6a 내지 도 6c는 각 제조 공정을 실시한 후의 단면도이다. 더욱이, 도 5a 내지 도 5e 및 도 6a 내지 도 6e 에서는, 부가 용량 혹은 커패시터의 형성 부분뿐만이 아니라 트랜지스터의 형성 부분에 대해서도 나타나며, 또한, 부가 용량 혹은 커패시터는, 실리콘 기판의 소자 분리 영역 상에 형성되는 것을 예시하고 있다.
우선, 도 5a에 도시된 바와 같이, p형 실리콘 기판(501) 내에 n웰(502) 및 p웰(503)을 형성하는 것과 함께, 표면에 게이트 산화막(504)을 형성한다.
이어서, 도 5b에 도시된 바와 같이, STI(Shallow Trench Isolation)등의 소자 분리 영역(505)을 형성한다. 소자 분리 영역(505)은, 예를 들면 산화 실리콘 등의 절연막이다. 또한, 소자 분리 영역(505) 상에 커패시터가 형성되고, n웰(502)측에 트랜지스터가 형성된다(뒤에 상술함).
이어서, 도 5c에 도시된 바와 같이, 감압 CVD법에 의해서, 폴리실리콘층을 퇴적한 후, 리소그래피에 의해서 게이트 전극(폴리실리콘층) (P51, P52 및 P53)을 형성하고, 이 게이트 전극을 마스크로 하여 이온을 주입함으로써 소스·드레인으로 되는 n+ 확산 영역(507)의 외측에 n- LDD 주입 영역(506)을 형성한다. 여기서 게이트 전극 상에는 질화 실리콘 막으로 된 게이트 상 갭(gap)막 (C51, C52 및 C53)을 형성해 두는 것이 바람직하다. 이것에 의해서, 콘택 부분의 산화 실리콘 막을 제거할 때, 마스크의 어긋남이 생겨도 이 게이트 상 갭 막(C51, C52 및 C53)이 에칭 스토퍼로 작용하여, 게이트 전극이 노출되는 것을 방지할 수 있다. 여기서, LDD는 n+ 확산 영역(507)의 외측에 n- 영역(506)을 설치해서 전계(電界)를 완화시키며, 핫 일렉트론에 내성을 가진 LDD(Lightly Doped Drain) 구조를 가리킨다.
이어서, 도 5d에 도시된 바와 같이, CVD법에 의해서 전면에 산화 실리콘 막을 형성한 후, 이방성 에칭에 의해서 각 폴리실리콘층(P51, P52, P53)의 측면에만 산화 실리콘막을 잔류시켜, 스페이서(511)을 형성한다. 이 후, 이 스페이서(511) 및 게이트 전극(P53)을 마스크로 하여 이온을 주입함에 의해 n+ 확산 영역 (507)을 형성한다. 여기서, 스페이서(511)는 산화 실리콘 SiO2(유전율 4.2) 등의 보호막이다.
이어서, 도 5e에 도시된 바와 같이 표면 전체에, SAC 프로세스용의 절연 보호막(512)을 형성한다. 여기서, 절연보호막(512)에는 질화 실리콘 SiN(유전율 6.5) 등을 사용한다. 즉, 절연 보호막으로서는 절연성이 높고, 또한 에칭성이 높으며, 또한 유전율이 높은 막을 이용하는 것이 바람직하다. 또한, 파선(510)으로 도시한 바와 같이 절연 보호막을 두께 방향으로 2분할하고 질화실리콘과 산화실리콘 등의 2층막으로 형성해도 좋다.
이어서, 도 6a에 도시된 바와 같이, 도포법에 의해서 막두께 200 내지 600nm로 되도록 절연층간막(513)을 형성한다. 여기서, 절연층간막 (513)에는 SiOF(유전율 3.7), SiO2(유전율 4.2), HSQ(Hydrogen Silses Quioxane : 유전율 3.0) 등의 유전율이 비교적 낮은 것이 사용된다.
이어서, 도 6b에 도시된 바와 같이, 절연층간막(513)을 에칭한 후에 도전 재료를 매립하여 관통홀(B51, B52, B53, B54, B55)을 형성한다. 여기서 절연 보호막(512)의 막두께를 t, 관통홀(B51 ∼ B55)의 높이를 hb로 할 때, 절연 보호막(512)의 에칭율(Ra)은, 절연층간막(513)의 에칭율(Rb)의 hb/t배보다도 충분히 작은 것으로 한다. 여기서 말하는 에칭율은 깎임의 용이성을 나타내고, 에칭율은 재료에 의존하므로, 에칭율비를 고려해서 절연 보호막(512)의 막두께(t)를 결정할 필요가 있다.
이어서, 도 6c에 도시된 바와 같이, 각 관통홀(B51 ∼ B55) 상에 CVD법에 의해서 폴리실리콘층(P51-53)을 형성하고 배선(M51 ∼ M55)를 형성하며, 더욱이 선간막(514)로서 SiO2를 형성한다.
이상의 공정에 의해서 소자 분리 영역(505) 위를 주행하는 게이트 전극 배선과의 사이에 부가 용량으로서 커패시터가 형성되어, n웰(502)측에 트랜지스터가 형성된다.
또한, 이상의 설명으로부터 명백히 되도록, 본 실시 형태의 제조 방법에서는, 트랜지스터 등의 다른 디바이스와 동일의 프로세스로, 특별한 공정을 추가함에 없어도, 특별히 점유 면적을 증대시키지 않고, 커패시터가 형성되는 것이 가능하다.
이상과 같이, 본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법에서는, 프로세스 기술의 미세화에 따라서 큰 용량을 가지도록 된 폴리실리콘층과 관통홀 사이의 용량을 이용해서, 종형의 부가 용량 혹은 커패시터를 형성하므로, 반도체 장치 내의 원하는 위치에 부가 용량을 형성하는 것이 가능하다. 예를 들면, 아날로그 회로 및 디지털 회로를 혼재한 반도체 장치나 저전압으로 동작하는 반도체 장치에 있어서, 스위칭 노이즈 등이 발생하는 장소 근방에 부가 용량을 용이하게 형성하는 것이 가능하고, 전원 노이즈 대책을 효율적으로 행하는 것이 가능하게 된다. 또한, 미세화가 진행된 프로세스 기술에 있어서도, 종래의 배선층 사이의 평행 평판형 커패시터와 비교해서, 보다 작은 면적에서 보다 대용량의 커패시터를 구성하는 것이 가능하고, 더욱이 트랜지스터 등의 다른 디바이스와 동일의 프로세스로 특별한 공정을 추가함 없이 그 커패시터를 형성하는 것이 가능하다.
더욱이, 본 실시 형태의 상기 설명에서 MOS 디바이스를 상정했지만, 본 실시 형태를 바이폴러 등의 다른 디바이스에 대해서도 적용 가능한 것은 말할 필요도 없다.
〔제 3 실시 형태〕
도 7a 및 도 7b는 본 발명의 제 3실시 형태에 관계하는 반도체 장치의 커패시터를 형성하는 부분의 설명도이다. 도 7a는 평면도(패턴도)이고, 도 7b는 도 7a의 선 A-A'에 있어서의 단면도이다. 더욱이, 본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법은, 제 2 실시 형태와 마찬가지로, 관통공내의 폴리실리콘층과 게이트전극배선 등의 폴리실리콘층 사이의 용량에 의해, 부가 용량 또는 커패시터를 형성하는 것이지만, 관통홀이 폴리실리콘층을 둘러싸도록 형성되어 있다는 점이 다르다.
도7a 및 도 7b에 있어서, 도면부호 701은 실리콘 기판, B71, B72는 관통홀, M71 및 M72은 금속 배선, P71은 폴리실리콘층이다. 더욱이, 폴리실리콘층(P71)의 측면에는 SiO2로 이루어진 스페이서(711)가 형성되고, 또한 그의 측면 및 상면을 SiN으로 이루어진 절연 보호막(712)으로 덮은 구조이다.
도 7a 및 도 7b에 도시된 구조를, 전원 배선의 추가 용량으로서 전원 노이즈 대책에 사용하는 경우에는, 금속 배선(M71 및 M72)의 하나를 전원 전위VDD에, 다른 하나를 전원 전위 VSS에 각각 접속되도록 하는 것이 된다. 또한, 반도체 집적 회로에 있어서 커패시터로 사용하는 경우에는, 금속 배선(M71 및 M72)이 각각 그 커패시터의 양단 전위를 유지하게 된다.
도 7a 및 도 7b에 도시된 구조의 제조 방법은 제 2실시 형태와 마찬가지이지만, 적어도 다음과 같은 프로세스를 거쳐서 실현된다.
우선, CVD법에 의해서 실리콘 기판(701) 상에 폴리실리콘층(P71)을 형성하고, 포토리소그래피에 의해서 전극 패턴을 형성한다.
이어서, CVD법에 의해서 SiO2막을 형성한 후, 이방성 에칭에 의해서 폴리실리콘층(P710)의 측면에 스페이서(711)를 형성한다. 그리고 또한 그 전체를 덮도록 절연 보호막(712)이 형성된다. 이어서, 절연층간막형성공정에 의해, 절연막간막이 형성된다. 이어서, 관통홀 형성 공정에 의해서, 절연층간막을 에칭해서 관통홀이 형성되지만, 관통홀(B71)은 폴리실리콘층(P71)을 덮을 수 있을 정도의 크기의 절단면을 가지게 형성된다. 그리고 더욱이, 배선 형성 공정에 의해서, 관통홀(B71, B72) 상에 각각 금속 배선(M71 및 M72)이 형성된다. 이런 구성에 의하면, 폴리실리콘층(P710)의 상면 및 측면 전체가 커패시터 전극으로서 이용되기 때문에, 본 실시 형태의 부가 용량 혹은 커패시터에 의한 용량은, 제 2 실시 형태의 것보다 더욱 큰 용량으로 할 수 있다.
더욱이, 관통홀의 형상은, 관통홀(B72)과 같이 절단면이 정방형으로 된 고정 형상으로 하는 것이 통상이지만, 부가 용량 혹은 커패시터를 형성하는 경우에는, 반도체 기판의 절연층 혹은 절연 기판의 위에 관통홀이 형성되므로, 에칭의 불균일성 등의 문제가 없어지게 되기 때문에, 관통홀의 고정 형상 룰을 없애더라도, 본 실시 형태의 관통홀(B71)과 같은 장방형형상으로 하는 것이 가능하다.
또한, 본 실시 형태의 상기 설명으로는 MOS 디바이스를 상정했지만, 본 실시 형태를 바이폴러 등의 다른 디바이스에 대해서도 적용 가능하다는 것은 말할 필요도 없다. 또한, 도 7a 및 도 7b에서는 실리콘 기판(701) 상에 관통홀 (B71) 및 폴리실리콘층(P71)을 형성했지만, 실리콘 기판(701)의 소자분리영역등의 절연층상에 형성하여도 무방하다. 또, 실리콘기판(701) 대신에 절연 기판을 사용하여, 본 실시 형태를 SOI(Silicon On Insulator) 구조에 적용하는 것도 가능하다.
이상과 같이, 본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법에서는, 관통홀(B71)이 폴리실리콘층(P71)을 덮도록 형성했을 때의 폴리실리콘층과 관통홀 사이의 용량을 이용해서, 종형의 부가 용량 혹은 커패시터를 형성하기 때문에, 반도체 장치 내의 원하는 위치에 대용량의 부가 용량을 형성하는 것이 가능하다. 예를 들면, 아날로그 회로 및 디지털 회로를 혼재한 반도체 장치나 저전압으로 동작하는 반도체 장치에 있어서, 스위칭 노이즈 등이 발생하는 장소의 근방에 대용량의 부가 용량을 용이하게 형성하는 것이 가능하고, 전원 노이즈 대책을 효율적으로 행하는 것이 가능하게 된다. 또한, 미세화가 진행된 프로세스 기술에 있어서도, 보다 대용량의 커패시터를 구성하는 것이 가능하며, 더욱이 트랜지스터 등의 다른 디바이스와 동일한 프로세스로 특별한 공정을 추가하는 것 없이 그 커패시터를 형성하는 것이 가능하다.
〔제 4 실시 형태〕
도 8a 및 도 8b는 본 발명의 제 4 실시 형태에 관계하는 반도체 장치의 커패시터를 형성하는 부분의 설명도이다. 도 8a는 평면도(패턴 도)이고, 도 8b는 도 8a의 선 A - A'에 있어서 단면도이다. 더욱이, 본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법은, 제 2 실시 형태와 마찬가지로 관통홀 폴리실리콘층 사이의 용량에 의해서, 종형의 부가 용량 혹은 커패시터를 형성하는 것이지만, 전극 배선층 등을 구성하는 폴리실리콘층이 관통홀을 둘러싸도록 형성되어 있다는 점이 다르다.
도 8a 및 도 8b에 있어서, 도면 부호 801은 실리콘 기판, B81, B82는 관통홀, M81 및 M82는 금속 배선, P81은 폴리실리콘층이다. 더욱이 폴리실리콘층(P81)의 측면에는 스페이서(811)가 형성되고, 더욱이 그 측면 및 상면을 절연 보호막(812)으로 덮은 구조이다. 또한, 도 8b 중에서는 생략되어 있지만, 관통홀(B81)의 주위에는 절연층간막 형성되어 있다.
도 8a 및 도 8b에 도시된 구조를, 전원 배선의 부가 용량으로서 전원 노이즈 대책에 사용하는 경우에는, 금속 배선(M81 및 M82)중 하나를 전원 전위 VDD에, 다른 하나를 전원 전위 VSS에 각각 접속되게 된다. 또한, 반도체 집적 회로에 있어서 커패시터로서 사용하는 경우에는, 금속 배선(M81 및 M82)이 각각 그 커패시터의 양단 전위를 가지게 된다. 또한, 도 8a 및 도 8b에 도시된 구조는, 제 2 및 제 3실시 형태와 마찬가지의 프로세스를 거쳐서 형성된다.
더욱이, 본 실시 형태의 상기 설명에서는 MOS 디바이스를 상정했지만, 본 실시 형태를 바이폴러 등의 다른 디바이스에 대해서도 적용 가능한 것은 말할 필요도 없다. 또한, 도 8a 및 도 8b에서는, 실리콘 기판(801) 상에 관통홀(B81) 및 폴리실리콘층(P81)을 형성하였지만, 실리콘기판(801)의 소자분리 영역 등의 절연막상에 형성하더라도 무방하다. 또한, 실리콘 기판(801)의 대신에 절연 기판을 사용해서, 본 실시 형태를 SOI(Silicon On Insulator)구조에 적용하는 것도 가능하다.
또한, 도 8a 및 도 8b에서는, 폴리실리콘층(P81)이 관통홀(P81)을 둘러싸도록, 폴리실리콘층(P81)의 평면 형상을 팔각형의 각 변을 따라서 형성한 형상으로 되어 있다. 즉, 폴리실리콘층(P81)의 평면 형상을 정방형으로 한 경우, 각부에서, 관통홀과의 간격이 크게 되고, 용량이 저감하는 것을 방지해야만 하고, 정방형의 각부를 관통홀에 근접시키도록 한 구조이다. 이것은, 좌우 경사 45°로 배선이 가능한 프로세스 룰에 있어서만 가능한 형상이고, 그 경사 배선이 허용되지 않는 경우에는 폴리실리콘층(P81)의 평면 형상을 예를 들면 사각형의 각 변을 따라서 형성된 형상으로 하는 변형이 가능하다. 또한, 폴리실리콘층(P81)의 평면 형상은, 관통홀(B81)을 사방팔방의 전체를 둘러싸는 형상이 아니라, 일부를 감싸는, 예를 들면 「コ 모양」으로 해도 좋다. 이 경우도 관통홀(B81)의 중심으로부터 폴리실리콘층(P81)의 내측단까지의 거리가 거의 같게 되도록 형성함과 동시에, 관통홀의 외각에 따라서, 폴리실리콘층(P81)의 내측단이 형성되도록 하는 것이 바람직하다.
이상과 같이, 본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법에서는, 폴리실리콘층(P81)이 관통홀(B81)을 둘러싸도록 형성했을 때의 폴리실리콘층과 관통홀 사이의 용량을 이용해서, 종형의 부가 용량 혹은 커패시터를 형성하기 때문에, 반도체 장치 내의 적당한 위치에 대용량의 부가 용량을 형성하는 것이 가능하다. 또한, 전원 노이즈 대책을 효율적으로 행하는 것과 다른 디바이스와 동일의 프로세스로 커패시터를 형성할 수 있는 것 등의 효과에 대해서는 상기 다른 실시 형태와 마찬가지이다.
더욱이, 본 실시 형태에서는, 팔각형의 각 변에 따라서 형성한 폴리실리콘층(P81)과 사각형의 각 변을 따라서 형성한 폴리실리콘층, 혹은 「コ 모양」의 폴리실리콘층 등을 하나의 셀로서 배치·배선 툴(tool)(반도체 집적 회로 설계 지원 장치)의 라이브러리에 등록해 두고, 이것을 단독 혹은 조합해서 부가 용량 혹은 커패시터를 구성하도록 하면, 원하는 용량 치의 부가 용량 혹은 커패시터를 적당한 위치에 형성하는 것이 가능하며, 게이트 어레이 등의 배치·배선이 보다 규칙적인 반도체 장치에도 용이하게 적용하는 것이 가능하게 된다.
〔제 5 실시 형태〕
도 9a 및 도 9b는, 본 발명의 제 5 실시 형태에 관계하는 반도체 장치의 커패시터를 형성하는 부분의 설명도이다. 도 9a는 평면도(패턴도)이며, 도 9b는 도 9a의 선 A - A'에 있어서의 단면도이다. 더욱이, 본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법은, 제 2 실시 형태와 마찬가지로 관통홀 폴리실리콘층 사이의 용량에 의해서, 부가 용량 혹은 커패시터를 형성하는 것이지만, 폴리실리콘층을 빗 형상으로 형성하고, 관통홀이 빗 형상의 빗살로 되는 폴리실리콘층에 끼워진 위치에 형성되어 있는 점이 다르다.
도 9a 및 도 9b에 있어서, (901)은 실리콘 기판, (B91m ∼ B9jm 및 B91p ∼ B9j + 1p)는 관통홀, (M91 및 M92)는 금속 배선, (P91 ∼ P9j + 1)은 폴리실리콘층 이다. 더욱이, 각 폴리실리콘층(P91 ∼ P9j + 1)은, 금속 배선(M92)의 아래로 도 9a에서는 도시되지 않는 폴리실리콘층에 의해서 접속되고 있다. 또한 각 폴리실리콘층의 측면에는 스페이서(911)가 형성되고, 더욱이 그 측면 및 상면을 절연보호막(912)으로 덮은 구조이다. 또한, 도 9b 중에서는 생략되고 있지만, 각 관통홀 B91m ∼ B9jm의 주변에는 절연층간막 형성되어 있다.
도 9a 및 도 9b에 도시된 구조를, 전원 배선의 부가 용량으로서 전원 노이즈 대책에 사용하는 경우에는, 금속 배선(M91 및 m92)의 하나를 전원 전위 VDD에, 다른 하나를 전원 전위 VSS에 각각 접속되도록 된다. 또한, 반도체 집적 회로에 있어서 커패시터로서 사용하는 경우에는, 금속 배선(M91 및 M92)들이 각각 그 커패시터의 양단 전위를 가지게 된다. 또한, 도 9a 및 도 9b에 도시된 구조는, 제 2 실시 형태와 마찬가지의 프로세스를 거쳐서 실현된다.
또한, 도 9a 및 도 9b에서는, 실리콘 기판(901) 상에 관통홀(B91m ∼ B9jm) 및 폴리실리콘층(P91 ∼ P9j + 1)을 형성했지만, 실리콘 기판(901)의 소자 분리 영역 등의 절연층 상에 형성해도 좋다. 또한, 실리콘 기판(901)의 대신에 절연 기판을 사용해서, 본 실시 형태를 SOI(Silicon On Insulator) 구조로 적용하는 것도 가능하다. 또한, MOS 디바이스 뿐만아니라 바이폴러 등의 다른 디바이스에 대해서도 적용 가능하다.
이상과 같이, 본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법에서는, 폴리실리콘층을 빗 형상으로 형성하고, 관통홀이 빗 형상의 빗살로 되는 폴리실리콘층에 끼워진 위치에 형성했을 태의 폴리실리콘층과 관통홀 사이의 용량을 이용해서, 종형의 부가 용량 혹은 커패시터를 형성하기 때문에, 반도체 장치 내의 적당한 위치에 대용량의 부가 용량을 형성하는 것이 가능하다. 또한, 전원 노이즈 대책을 효율적으로 행하는 것과 다른 디바이스과 동일의 프로세스로 커패시터를 형성할 수 있는 것 등의 효과에 대해서는, 상기 다른 실시 형태와 마찬가지이다.
또한, 도 9a 및 도 9b에서는, 폴리실리콘층이 관통홀(B91m ∼ B9jm)의 각각을 「コ 모양」으로 둘러싸인 듯한 형상으로 했지만, 단지, 제 2 실시 형태의 커패시터의 형상을 연속적으로 배치한(즉, 도 9a 및 도 9b에 있어서 금속 배선(M91)의 아래에 폴리실리콘층이 없다고 했다) 형상으로 해도 좋다. 또한, 「コ 모양」의 폴리실리콘층, 혹은 「ニ 모양」의 폴리실리콘층 등등을, 하나의 셀로서 배치·배선 씰(반도체 집적 회로 설계 지원 장치)에 등록해서 두고, 이것들을 연속적으로 조합해서 부가 용량 혹은 커패시터를 구성할 수 있도록 하면, 적당한 용량 치의 부가 용량 혹은 커패시터를 적당한 위치에 형성하는 것이 가능하고, 게이트 어레이 등의 배치·배선이 보다 규칙적인 반도체 장치에도 용이하게 적용하는 것이 가능하게 된다.
〔제 6 실시 형태〕
도 10a 및 도 10b는 본 발명의 제 6 실시 형태에 관계하는 반도체 장치의 커패시터를 형성하는 부분의 설명도이다. 도 10a는 평면도(패턴도)이고, 도 10b는 도 10a의 선 A - A'에 있어서의 단면도이다. 더욱이, 본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법은, 프로세서 기술의 미세화에 따라서 큰 용량을 가지도록 된 폴리실리콘층 사이의 용량에 의해서, 부가 용량 혹은 커패시터를 형성하는 것이다.
도 10a 및 도 10b에 있어서, 도면 부호 1001은 실리콘 기판, B101 및 B102는 관통홀, M101 및 M102는 금속 배선, P101 및 P102는 폴리실리콘층이다. 더욱이, 폴리실리콘층(P101, P102)의 측면에는 스페이서(1011)가 형성되어, 더욱이 그 측면 및 상면을 절연 보호막(1012)으로 덮은 구조이다. 또한, 도 10b 중에서는 생략되어 있지만, 절연 보호막(1012)의 상방에는 절연층간막 형성되어 있다.
도 10a 및 도 10b에 도시된 구조를, 전원 배선의 부가 용량으로서 전원 노이즈 대책에 사용하는 경우에는, 금속 배선(M101 및 M102)들중 하나를 전원 전위 VDD에, 다른 하나를 전원 전위 VSS에 각각 접속되도록 된다. 또한, 반도체 집적 회로에 있어서 커패시터로서 사용하는 경우에는, 금속 배선(M101 및 M102)이 각각 그 커패시터의 양단 전위를 가지는 것으로 된다.
더욱이, 도 10a 및 도 10b에서는 실리콘 기판(1001) 위에 폴리실리콘층(P101, P102)을 형성했지만, 실리콘 기판(1001)의 소자 분리 영역 등의 절연층 상에 형성해도 좋다. 또한, 실리콘 기판(1001)의 대신에 절연 기판을 사용해서, 본 실시 형태를 SOI(Silicon On Insulator) 구조에 적용하는 것도 가능하다. 또한, MOS 디바이스뿐만 아니라 바이폴러 등의 디바이스에 대해서도 적용 가능하다.
또한, 도 10a 및 도 10b에서는 두 개의 폴리실리콘층(P101, P102) 사이의 용량에 의해서 커패시터를 형성하고 있지만, 3개 이상의 폴리실리콘층 사이의 용량에서 형성해도 좋다. 도 11에서는, 3개의 폴리실리콘층(P101, P102 및 P103) 사이의 용량에 의해서 커패시터를 형성하는 경우의 단면도를 나타낸다. 도 11에서 도면부호 (1005)는 소자 분리 영역, (1013)은 절연층간막이다. 3개의 폴리실리콘층(P101, P102 및 P103)내의 중심의 폴리실리콘층(P102)에 주목해서, 기생하는 용량을 수식적으로 나타낸다.
즉, 진공 중의 비유전율을 ??0, 절연층간막(1013)의 비유전율을 ??A,절연 보호막(1012)의 비유전율을 ??B, 소자 분리 영역(1005)의 비유전율을 ??C로 하고, 또한, 폴리실리콘층 사이의 거리를 d, 폴리실리콘층의 높이를 h, 폴리실리콘층에 의한 평행 평판의 길이를 L, 폴리실리콘층의 폭을 w, 폴리실리콘층 상방의 절연층간막(1013)의 막두께를 ht1, 폴리실리콘층 상방의 절연 보호막(1012)의 막두께를 ht2, 소자 분리 영역(1005)의 막두께를 hu로 하면, 폴리실리콘층(P102)에 생기는 기생 용량(CP102)은 다음 식으로 나타낸다.
여기서, 주목하는 폴리실리콘 P102의 주변에 발생하는 프린지(fringe) 용량은, 좌우 및 상하의 평행 평판 용량에 포함되는 것으로 하고, 소자 분리 영역(1005)의 하층에 있는 웰은 폴리실리콘층(P102)와 다른 전위인 것으로 한다.
도 10a 및 도 10b에 도시된 구조의 제조 방법은 제 2 실시 형태와 마찬가지이지만, 적어도 다음과 같은 프로세스를 거쳐서 실현된다. 우선, 전극층 형성 공정에 의해서 실리콘 기판(1001) 위에 폴리실리콘층(P101, P102)가 형성된다. 이어서, 절연 보호막 형성 공정에 의해서 폴리실리콘층(P101, P102)의 측면에 스페이서(1011)가 형성되어, 그것을 덮어서 절연 보호막이 형성된다. 이어서, 관통홀 형성 공정에 의해서, 절연층 사이의 막을 에칭해서 관통홀(B101, B102)이 형성되어, 더욱이, 배선 형성 공정에 의해서, 관통홀 (B101, B102) 상에 각각 금속 배선(M101 및 M102)이 형성된다. 더욱이, 폴리실리콘층(P101, P102)의 가공 정도가 높은 것으로부터, 고정밀도의 용량 치를 가지는 부가 용량 혹은 커패시터를 형성하는 것이 가능하다.
〔제 7 실시 형태〕
도 12 및 도 13a 내지 도 13d는 본 발명의 제 7 실시 형태에 관계되는 반도체 장치를 나타내는 도이다. 도 12는 반도체 웨이퍼의 부분 평면도(패턴 도)이고, 도 13a 내지 도 13d는 도 12의 요부를 나타내는 도면이다. 또한, 도 13b는 도 13a의 선 X - X'에 있어서의 단면도, 도 13c는 도 13a의 선 X2- X2'에 있어서의 단면도, 도 13d는 도 13a의 선 Y - Y'에 있어서 단면도이다. 더욱이, 본 실시 형태의 반도체 장치에서는, 도 13a 내지 도 13d는 이중 구조로 한 것이다. BP는 본딩 패드이고, CR는 칩 영역이다.
본 실시 형태의 설명에 앞서서, 비교를 위하여 종래의 반도체 장치에 대해서 설명한다. 도 15a 및 도 15b는 종래의 반도체 칩을 나타내는 도면이다. 도 15b는 도 15a의 선 X - X'에 있어서의 단면도, 도 15c는 도 15a의 선 Y - Y'에 있어서 단면도이다. 도 15a 및 도 15b로부터 명확하듯이, 종래의 반도체 칩은 가장자리부분 전체를 둘러싸도록 반도체 칩 가장자리부분에서 기판 전위를 고정해야 하고, 실링(S1211)이 설치되어 있다. 즉, p형 실링 기판(1201) 표면에 형성된 소자 분리 영역(1205)에 둘러싸인 소자 영역에 반도체 소자(도시되지 않음)를 형성한 것이고, 최외각에 p형 불순물 확산 영역(1206)을 개입시켜 p형 실링 기판(1201)에 콘택하도록 실링(S1211)이 형성되어 있다. 도면부호 1200은 스크라이빙 영역이며, 다이싱 공정으로 제거되는 영역이다.
도 13a 내지 도 13d와 도 15a 및 도 15b의 비교로부터 명확한 듯이, 본 발명의 반도체 장치에서는 반도체 칩 가장자리부분에 형성되는 실링을 이중 구조로 하고, 최외각에 위치하는 관통홀(B1201)에 형성된 실링(S1211)을 VDD전위에 접속함과 동시에 내측에 위치하는 관통홀(B1202)에 형성된 보조 링(S1212)을 VSS전위에 접속하고, 이 관통홀(B1201, 1202) 사이에 존속하는 절연층간막을 커패시터 절연막(C1200)으로서 종형 커패시터를 형성하는 것이다.
또한 실링 형성부에만 고유전율의 절연막을 이용하는 것에 의하여, 보다 커패시터 용량을 크게 하는 것이 가능하게 된다. 여기서 보조 링 (S1212)은 p형 실리콘 기판 표면에 형성된 n웰 영역(1202)내에 n형 불순물 확산 영역(1207)을 개입시켜 콘택하고 있다.
또한, 이들 실링 및 보조 링은 반도체 칩의 소자 영역 가장자리를 둘러싸도록, 거의 전체에 걸쳐서 형성되어 있기 때문에, 전원선으로서 사용하는 것에 의해, 소자 영역에서의 전원선의 주행하는 거리가 저감되어, IR 드롭이 저감된다. 여기서 보조 링(S1212)은 VSS배선에 접속되어 있지만, 외측의 실링의 접속 영역에서는 절단되어 있고, 상층 혹은 하층 배선에서 보조링 전체가 동일 전위가 되도록 접속되어 있다.
제조할 때에는, 실링의 형성 공정으로, 동시에 관통홀을 이중 구조로 하고 형성하는 것만으로도 무방하다. 이러한 구성에 의하면, 어떤 공정을 부가하는 것 없이 실링과 보조 링이 동시에 형성된다.
이와 같이, 본 실시 형태에서는, 실링을 이중 링 구조로 하고, 각 링을 다른 전위에 접속하는 것에 의해, 링 사이에서 칩 가장자리부분을 따라서 종형 커패시터를 형성하는 것으로, 부가 용량이 큰 종형 커패시터를 형성하는 것이 가능하게 된다.
더욱이, 본 실시 형태에서는, 다층 배선을 형성할 때, 실링과 보조 링을 1층마다 관통홀을 형성하고 기판 전위에 접속하도록 형성했지만, 2층 혹은 3층을 관통하도록 관통홀을 형성하도록 하는 것이 좋다는 것은 말할 필요도 없다.
또한, 보조 링은 본딩 패드의 하층 영역에 설치해도 좋다. 이 경우 점유 면적을 조금도 증대시키지 않고 노이즈를 저감하며 또한, IR 드롭이 적게 된다. 또한, 본 발명의 구성에 의하면, 실링 및 보조 링 전원 환상 배선의 역할을 다하기 위해 배선의 둘러침이 적어도 좋고, 더욱이 칩 면적의 저감을 꾀하는 것이 가능하게 된다. 또한, 보조 링은, n웰 영역(1202)에 콘택하기 때문에, n웰의 전위를 안정시켜 원하는 전위에 고정하는 것이 가능하다.
더욱이, 상기 실시 형태에서는, 보조 링이 n웰 영역(1202)에 콘택하고 있지만, 도 14a 및 도 14b에 도시된 바와 같이 기판에 개구하지 않은 경우 혹은 소자 분리 영역에 개구하는 경우도 효과적이다.
덧붙여서 상기 실시 형태에서는, 실링을 2중 구조로 하였지만, 3중 이상으로 해도 좋으며, 3종 이상의 전위로 하는 것도 가능하게 된다. 또한, 인접하는 링의 전위가 서로 달라도 되고, 상호 2종의 전위를 취하도록 해도 좋다.
이상과 같이, 본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법에서는, 프로세스 기술의 미세화에 따라서 큰 용량을 가지도록 된 폴리실리콘층 사이의 용량을 이용해서, 부가 용량 혹은 커패시터를 형성하기 때문에, 반도체 장치 내의 위치에 부가 용량을 형성하는 것이 가능하다. 예를 들면, 아날로그 회로 및 디지털 회로를 혼재한 반도체 장치나 저전압으로 작동하는 반도체 장치에 있어서, 스위칭 노이즈 등이 발생하는 장소의 근방에 부가 용량을 용이하게 형성하는 것이 가능하고, 전원 노이즈 대책을 효율적으로 행하는 것이 가능하게 된다. 또한, 미세화가 진행된 프로세스 기술에 있어서도, 종래의 배선층 사이의 평행 평판형 커패시터와 비교해서, 보다 적은 면적으로 보다 대용량의 커패시터를 고정밀도로 구성하는 것이 가능하고, 더욱이 트랜지스터 등의 다른 디바이스와 동일의 프로세스로 특별한 공정을 추가하는 것이 없이 그 커패시터를 형성하는 것이 가능하다.
더욱이, 배선 재료로서는 상기 실시 예에 한정되는 것이 아니라, 텅스텐 등의 고융점 금속박막, 실리사이드막, 금막 등의 도전성 박막도 적용 가능하다. 또한, 절연막으로서, 유전율, 에칭 특성, 절연성을 고려해서 적당히 변경 가능하다.
이상 설명한 바와 같이, 본 발명의 반도체 장치 및 반도체 장치의 제조 방법에 의하면, 프로세스 기술의 미세화에 따라서 큰 용량을 가지도록 된 배선 사이의 용량 및 관통홀 사이의 용량, 전극층과 관통홀 사이의 용량, 혹은 전극층 사이의 용량에 의해서, 부가 용량 혹은 커패시터를 형성하고 있기 때문에, 적당한 위치에 부가 용량을 형성하는 것이 가능하고, 예를 들면 아날로그 회로 및 디지털 회로를 혼재한 반도체 장치나 저전압으로 동작하는 반도체 장치에 있어서, 노이즈가 발생하는 위치의 근방에 부가 용량을 용이하게 형성하는 것이 가능하기 때문에, 전원 노이즈 대책을 효율적으로 행하는 것이 가능하게 된다.
또한, 미세화가 진행된 프로세스 기술에 있어서도, 배선층을 이용해서 형성된 커패시터보다도 보다 적은 면적에서 보다 대용량의 커패시터를 구성하는 것이 가능하고, 더욱이 트랜지스터 등의 다른 디바이스와 동일의 프로세스로 특별한 공정을 추가하는 것이 없이, 종전의 프로세스로 위와 같은 커패시터를 형성하는 것이 가능하다.

Claims (31)

  1. 기판 표면에 형성된 제 1 도체층과,
    상기 제 1 도체층에 근접하며, 절연막에 의해 상기 제 1 도체층과 전기적으로 분리되어 이루어진 제 2 도체층을 포함하여,
    상기 제 1 도체층 및 제 2 도체층과의 사이에, 상기 제 1 도체층 및 제 2 도체층의 두께방향을 따라서 소망의 부가용량을 형성하도록, 상기 절연막의 유전율에 따라서, 상기 제 1 도체층과 상기 제 2 도체층의 간격이 결정되는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제 2 도체층이,
    상기 제 1 도체층에 근접하고, 절연막의 적어도 일부를 관통하도록 형성된 관통홀 내에 충전된 도체층으로 이루어지고,
    상기 제 1 도체층 및 상기 제 2 도체층을 각각 제 1 전위 및 제 2 전위에 접속하고, 상기 제 1 도체층과 상기 관통홀내의 제 2 도체층과의 사이에 개재하는 상기 절연막에 의하여 상기 관통홀의 깊이방향에 따라 커패시터를 구성하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 관통홀은 그의 개구단중 어느 하나에만 반도체영역 또는 배선영역과 전기적으로 접속하고 있는 제 2 관통홀을 포함하는 것을 특징으로 하는 반도체장치.
  4. 제 2 항 또는 제 3항 중 어느 한 항에 있어서, 상기 관통홀은 상기 기판표면에 형성된 절연성영역표면에 개구되어 있는 제 2 관통홀을 포함하는 것을 특징으로 하는 반도체장치.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 관통홀은 상기 기판으로서의 반도체기판표면에 형성된 소자분리영역표면에 개구하는 제 2 관통홀을 포함하도록 형성되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 2 항에 있어서, 상기 제 1 도체층은, 상기 관통홀로부터 소정의 간격을 두고 형성된 제 1 관통홀 내에 형성되어 있고, 제 1 도체층 및 제 2 도체층과 그 사이에 개재하는 상기 절연막으로 상기 관통홀의 깊이방향에 따르는 종형 커패시터를 구성한 것을 특징으로 하는 반도체 장치.
  7. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 관통홀은 상기 제 1 도체층에 서로 대향하는 면이 폭이 넓은 면으로 되며, 장방형 단면인 것을 특징으로 하는 반도체 장치.
  8. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 관통홀은 상기 기판 표면과 전기적으로 접속하도록 상기 기판표면에 개구하여 있는 제 3 관통홀과; 상기 제 3 관통홀과 동일공정으로 형성되고, 상기 기판표면에 형성된 절연성영역표면에 개구하여 있는 제 2 관통홀을 포함하고;
    상기 제 2 관통홀은 상기 제 3 관통홀보다도 개구면적이 큰 것을 특징으로 하는 반도체장치.
  9. 제 6 항에 있어서, 상기 관통홀은 상기 제 1 관통홀의 측벽으로부터 소정의 간격을 두고, 상기 제 1 도체층을 둘러싸도록 형성되고, 절연막을 사이에 두고 서로 대향하는 제 1 도체층의 측면과 제 2 도체층과의 사이에서 상기 관통홀의 깊이방향에 따르는 종형커패시터를 구성한 것을 특징으로 하는 반도체장치.
  10. 제 9 항에 있어서, 상기 제 1 도체층은 적어도 그 측면에 절연보호막을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  11. 제 2 항에 있어서, 상기 관통홀은 상기 제 1 도체층의 적어도 상면의 일부에서 겹쳐지도록 형성되어, 상기 절연막을 사이에 두고 서로 대향하는 제 1 도체층의 측면과 제 2 도체층 사이에서 상기 관통홀의 깊이 방향에 따른 종형 커패시터를 구성한 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서, 상기 제 1 도체층은 적어도 그의 측면 및 상면에 절연보호막을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 관통홀은 상기 제 1 도체층의 상면으로부터 양 측벽을 덮도록 개구하고 있는 것을 특징으로 하는 반도체 장치.
  14. 제 10 항에 있어서, 상기 보호절연막은, 제 1 절연막 위에 형성되고, 상기 제 1 절연막보다도 유전율이 작고, 상기 절연막의 에칭 조건에 대해서 내에칭성을 가지는 제 2 절연막과의 적층막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  15. 제 2 항에 있어서, 상기 제 1 도체층은, 상기 관통홀 내에 충전된 상기 제 2 도체층으로부터 소정의 간격을 두고, 상기 제 2 도체층의 외측을 둘러싸도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서, 상기 제 1 도체층은 빗 형상으로 형성되고, 상기 관통홀은 상기 빗 형상의 빗살로 되는 상기 제 1 도체층에 끼워진 위치에 형성되는 것을 특징으로 하는 반도체 장치.
  17. 제 2 항에 있어서, 상기 제 1 도체층 및 상기 제 2 도체층은, 각각 상기 제 1 관통홀 및 제 2 관통홀에 충전되고, 그의 상면에서 제 1 배선층 및 제 2 배선층에 접속되어 있고, 상기 제 1 배선층 및 제 2 배선층의 간격은 상기 제 1 관통홀 및 제 2 관통홀의 간격보다도 작은 것을 특징으로 하는 반도체 장치.
  18. 제 2 항에 있어서, 상기 제 1 도체층 및 상기 제 2 도체층은, 각각 상기 제 1 관통홀 및 상기 제 2 관통홀에 충전되고, 그의 상면에서 제 1 배선층 및 제 2 배선층에 접속되어 있고, 상기 제 1 관통홀 및 상기 제 2 관통홀의 간격은, 상기 제 1 배선층 및 상기 제 2 배선층의 간격보다도 작은 것을 특징으로 하는 반도체장치.
  19. 제 2 항에 있어서, 상기 제 1 도체층 및 상기 제 2 도체층은, 각각 상기 제 1 관통홀 및 상기 제 2 관통홀에 충전되고, 그의 상면에서 상기 제 1 배선층 및 상기 제 2 배선층에 접속되어 있고, 상기 제 1 배선층 과 상기 제 2 배선층의 간격과 상기 제 1 관통홀과 상기 제 2 관통홀의 간격은 같은 정도가 되도록 구성되어 있는 것을 특징으로 하는 반도체장치.
  20. 제 2 항에 있어서, 상기 제 1 도체층은, 게이트 전극 배선이며, 상기 제 2 관통홀은 소스 또는 드레인 콘택홀이고, 상기 제 2 도체층은 소스 또는 드레인 배선인 것을 특징으로 하는 반도체 장치.
  21. 제 2 항에 있어서, 상기 제 1 도체층은 게이트 전극 배선이고, 상기 제 2 관통홀은 소자분리영역 위에서 상기 게이트 전극 배선 양측에 소정의 간격을 두고 형성되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제 2 항에 있어서, 상기 제 1 도체층은, 게이트 전극 배선이고, 상기 제 2 관통홀은 소자분리영역 위에서 표면이 절연보호막으로 피복되어진 상기 게이트 전극 배선을 덮도록 상기 게이트 전극 배선을 따라서 형성되고, 상기 게이트 전극 배선과 이 주변을 덮은 절연 보호막과, 상기 제 2 관통홀 내의 제 2 도체층 사이에 부가 커패시터를 구성한 것을 특징으로 하는 반도체 장치.
  23. 제 22 항에 있어서, 상기 절연보호막은 다층막인 것을 특징으로 하는 반도체 장치.
  24. 제 2 항에 있어서, 상기 제 2 관통홀 및 그의 내부에 충전된 제 2 도체층은, 반도체 칩 표면의 가장자리부를 둘러싸도록 형성된 실링이고, 상기 제 1 도체층은 상기 실링으로부터 소정의 간격을 두고 상기 실링과 병행하는 제 1 관통홀 내에 형성된 보조 링이며, 상기 실링과 상기 보조 링에서 종형 커패시터를 구성하고 있는 것을 특징으로 하는 반도체 장치.
  25. 제 24 항에 있어서, 상기 보조 링은 상기 기판과 전기적으로 접속하도록 형성되어 있는 것을 특징으로 하는 반도체장치.
  26. 제 24 항에 있어서, 상기 실링은 전원라인 또는 신호라인에 접속되어 있는 것을 특징으로 하는 반도체장치.
  27. 반도체 기판 내에 소망의 소자 영역을 형성하는 공정과, 상기 반도체 기판 표면에 배선층을 형성하는 공정을 포함하며,
    상기 배선층을 형성하는 공정이,
    제 1 도체층을 형성하는 공정과,
    절연층을 형성하는 절연막 형성 공정과,
    상기 절연막을 선택적으로 제거해서 관통홀을 형성하는 관통홀 형성 공정과,
    상기 관통홀 내에 제 2 도체층을 형성하는 제 2 도체층 형성 공정을 포함하며,
    또한, 상기 관통홀 형성 공정이, 회로 접속용 관통홀과, 적어도 상기 관통홀 내의 제 2 도체층과 상기 제 1 도체층이 근접하여, 부가 커패시터를 형성하도록, 부가 커패시터용 관통홀을 동시에 형성하는 공정을 포함하며,
    상기 제 1 도체층 및 제 2 도체층의 일부를 각각 제 1 전위 및 제 2의 전위에 접속해서 커패시터를 형성하도록 한 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 반도체 기판 내에 소망의 소자영역을 형성하는 공정과, 상기 반도체 기판 표면에 배선층을 형성하는 공정을 포함하며,
    상기 배선층을 형성하는 공정이,
    제 1 도체층을 형성하는 공정과,
    절연층간막을 형성하는 절연층간막 형성 공정과,
    상기 절연층간막을 선택적으로 제거하여 관통홀을 형성하는 관통홀 형성 공정과,
    상기 관통홀 내에 제 2 도체층을 형성하는 제 2 도체층 형성 공정을 포함하며,
    상기 관통홀 형성 공정이, 회로 접속용의 관통홀과, 적어도 상기 관통홀 내의 제 2 도체층끼리 근접하며, 부가 커패시터를 형성하도록, 부가 커패시터용 관통홀을 동시에 형성하는 공정을 포함하며,
    상기 부가 커패시터용 관통홀 내의 제 2 도체층을 각각 제 1 전위 및 제 2 전위에 접속해서 부가 커패시터를 형성하도록 한 것을 특징으로 하는 반도체장치의 제조 방법.
  29. 제 27 항에 있어서,
    소자분리영역을 형성한 반도체 기판 표면에 게이트 절연막 및 게이트 전극층을 형성하는 전극층 형성 공정과,
    소스 드레인 영역을 형성하는 공정과,
    절연층간막을 형성하는 절연층간막 형성 공정과,
    상기 전극층 근방의 상기 절연층간막을 에칭하여 상기 소스 드레인 영역에 개구하도록 관통홀을 형성하는 관통홀 형성 공정과,
    도체층을 형성하고, 상기 관통홀을 통하여 상기 소스 및 드레인 영역에 콘택하도록 배선을 형성하는 배선 형성 공정을 가지며,
    상기 관통홀 형성 공정이 상기 소자분리영역 위를 지나는 상기 게이트 전극 배선에 근접하는 위치에 부가 커패시터용 관통홀을 동시에 형성하는 공정을 포함하고,
    상기 배선 및 상기 전극층을 각각 제 1 전위 및 제 2 전위에 접속하여 부가 커패시터를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 제 29 항에 있어서, 상기 전극층 형성 공정은 게이트 전극 형성 공정후, 상기 게이트 전극을 절연보호막으로 피복하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  31. 소망의 소자 영역이 형성된 기판 표면에 절연층간막을 형성하는 절연층간막 형성 공정과,
    전기적 접속용 콘택홀과 상기 절연층간막을 선택적으로 제거해서 관통홀을 형성하는 관통홀 형성 공정과,
    상기 관통홀 내에 제 2 도체층을 형성하는 제 2 도체층 형성 공정을 가지며,
    상기 관통홀 형성 공정이, 전기적으로 콘택을 형성하기 위한 콘택영역의 형성과 동시에 종형 커패시터를 형성하도록, 소망의 간격을 두고 복수의 제 2 관통홀을 형성하는 공정을 포함하고,
    상기 제 2 도체층을 인접 영역에서 각각 제 1 전위 및 제 2 전위에 접속하여 커패시터를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1020000040721A 1999-07-14 2000-07-14 반도체 장치 및 반도체 장치의 제조 방법 KR20010029950A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1999-200845 1999-07-14
JP20084599 1999-07-14

Publications (1)

Publication Number Publication Date
KR20010029950A true KR20010029950A (ko) 2001-04-16

Family

ID=16431180

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000040721A KR20010029950A (ko) 1999-07-14 2000-07-14 반도체 장치 및 반도체 장치의 제조 방법

Country Status (4)

Country Link
US (2) US20040075174A1 (ko)
EP (1) EP1071130A3 (ko)
KR (1) KR20010029950A (ko)
TW (1) TW483150B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100785838B1 (ko) * 2005-02-04 2007-12-13 후지쯔 가부시끼가이샤 반도체 장치
US8987067B2 (en) 2013-03-01 2015-03-24 International Business Machines Corporation Segmented guard ring structures with electrically insulated gap structures and design structures thereof

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6960496B2 (en) * 2003-04-03 2005-11-01 Taiwan Semiconductor Manufacturing Method of damascene process flow
FR2883414A1 (fr) * 2005-03-21 2006-09-22 St Microelectronics Sa Structure capacitive de circuit integre
JP4744924B2 (ja) * 2005-05-10 2011-08-10 株式会社東芝 Ｌｓｉ内部信号観測回路
US7812424B2 (en) * 2007-12-21 2010-10-12 Infineon Technologies Ag Moisture barrier capacitors in semiconductor components
TWI405270B (zh) * 2009-01-07 2013-08-11 Niko Semiconductor Co Ltd 低閘極電荷的溝槽式功率半導體之製造方法及其結構
US8963223B2 (en) * 2010-03-01 2015-02-24 Broadcom Corporation Scalable integrated MIM capacitor using gate metal
US8810001B2 (en) 2011-06-13 2014-08-19 Mediatek Inc. Seal ring structure with capacitor
US9793227B1 (en) * 2016-04-21 2017-10-17 Peregrine Semiconductor San Diego Switchable die seal connection

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60192359A (ja) * 1984-03-14 1985-09-30 Nec Corp 半導体メモリ装置
JPH02168662A (ja) * 1988-09-07 1990-06-28 Hitachi Ltd チップキャリア
JP3074003B2 (ja) * 1990-08-21 2000-08-07 株式会社日立製作所 半導体集積回路装置
JP3137749B2 (ja) * 1992-06-30 2001-02-26 株式会社日立製作所 半導体集積回路装置
JP3390875B2 (ja) * 1992-11-12 2003-03-31 日本テキサス・インスツルメンツ株式会社 半導体装置
JP3069468B2 (ja) * 1993-06-14 2000-07-24 株式会社東芝 半導体装置の製造方法
JP2919241B2 (ja) * 1993-09-13 1999-07-12 日本電気株式会社 電源配線
JP3520114B2 (ja) * 1994-07-11 2004-04-19 株式会社ルネサステクノロジ 半導体装置の製造方法
JPH1065101A (ja) * 1996-08-22 1998-03-06 Sony Corp 半導体装置
US6165833A (en) * 1997-12-19 2000-12-26 Micron Technology, Inc. Semiconductor processing method of forming a capacitor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100785838B1 (ko) * 2005-02-04 2007-12-13 후지쯔 가부시끼가이샤 반도체 장치
US8987067B2 (en) 2013-03-01 2015-03-24 International Business Machines Corporation Segmented guard ring structures with electrically insulated gap structures and design structures thereof

Also Published As

Publication number Publication date
TW483150B (en) 2002-04-11
EP1071130A2 (en) 2001-01-24
US20060017087A1 (en) 2006-01-26
EP1071130A3 (en) 2005-09-07
US20040075174A1 (en) 2004-04-22

Similar Documents

Publication Publication Date Title
US8766399B2 (en) Semiconductor device
US7052983B2 (en) Method of manufacturing a semiconductor device having selective epitaxial silicon layer on contact pads
US5258096A (en) Method of forming local etch stop landing pads for simultaneous, self-aligned dry etching of contact vias with various depths
KR100364589B1 (ko) 반도체 장치 및 그 제조방법
KR100498176B1 (ko) 반도체 장치
KR19980071153A (ko) 반도체 장치 및 그의 제조 방법
US8134398B2 (en) Device having gate with two buried portions with different widths
US20060017087A1 (en) Semiconductor device and method of manufacturing the same utilizing permittivity of an insulating layer to provide a desired cross conductive layer capacitance property
US20140374809A1 (en) Pads including curved sides and related electronic devices, structures, and methods
KR20180111534A (ko) 반도체 장치 및 그 제조 방법
JPH11195704A (ja) 半導体装置およびその製造方法
JP2001085630A (ja) 半導体装置および半導体装置の製造方法
CN114121962A (zh) 动态随机存取存储器装置及其形成方法
CN114242789A (zh) 具有直接连到栅极、漏极和源极的金属互连的晶体管结构
CN107706233B (zh) 半导体元件及其制作方法
JP2013098214A (ja) 半導体装置及びその製造方法
US9379233B2 (en) Semiconductor device
US20220359525A1 (en) Memory device and method of forming the same
US7423324B2 (en) Double-gate MOS transistor, double-gate CMOS transistor, and method for manufacturing the same
US11087808B1 (en) Word-line structure, memory device and method of manufacturing the same
JP2005101641A (ja) 半導体装置および半導体装置の製造方法
KR20010014755A (ko) 반도체 장치 커패시터와 그 제조 방법
JP2019160828A (ja) 半導体装置及び半導体装置の製造方法
WO2021241072A1 (ja) 半導体装置
KR20230020204A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application