TW483150B - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
TW483150B
TW483150B TW089114073A TW89114073A TW483150B TW 483150 B TW483150 B TW 483150B TW 089114073 A TW089114073 A TW 089114073A TW 89114073 A TW89114073 A TW 89114073A TW 483150 B TW483150 B TW 483150B
Authority
TW
Taiwan
Prior art keywords
hole
conductive layer
layer
forming
semiconductor device
Prior art date
Application number
TW089114073A
Other languages
English (en)
Inventor
Masaki Tamaru
Toshiyuki Moriwaki
Ryoichi Suzuki
Original Assignee
Matsushita Electric Ind Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Ind Co Ltd filed Critical Matsushita Electric Ind Co Ltd
Application granted granted Critical
Publication of TW483150B publication Critical patent/TW483150B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

483150 發明說明（1) 發明之背景〕 發明之領域 本發明係關於半導體襄置及其製造方法，更詳細 係關於可在指定位置形成電源雜音對策用之電容器且;用 進ί之二f，加卫技術來形成一種在較小之面積;具有大 電容之電谷裔之半導體裝置及其製造方法者。、 關聯技術之說明 一，而& ，在混合安排有類比電路及數位電路之半導I# 裝置或低電麗操作之半導體裝置t，數位電：戶=:; 源雜音在該半導體裝置中成為問題。 斤產生之電 = 電電=，：種在半導體裝置… 容之技術被倡•。電源雜源，路所設定之電 ;至=電路之信號發生變ί 電；；r主要供 者。因此，該技術在信赛去缢^=i之電源電流之變化 在信號發生變化時之接轉°之二二充電一補助電容器，以便 供、π壓’藉此抑制電源電助電ΐ器充當電源而 然而，習知半導體裝置之物岳^犬受，以減低雜音位準。 = 問題：由於協助半V:雜/之措施由於下述 配置/配線工具所 奴衣置之設計之系統中 (外周邊）上之電源線路文到限制，僅可自動處理幹線 詳細而言，在需要更 施，即在半導體裴置上，:巾制雜音之情況，可提議—措 別形成一具有大電容值之電，用。二線路層之導電膜之下^ __ a益而予以設置於電源線路。 483150 五、發明說明（2) 但，使用線路層之平行板型電容器，因而需要分開之表面 者，妨礙高集積度。此在具有進步之小型化手段之加工技 術之情況，值得注意。 〔發明之概要〕 本發明乃為了解決關於習知技術之問題而被完成。本發 明之一目的為提供一種可在指定位置形成電源雜音對策用 之電容器且可用進步之小型化加工技術來形成在較小之面 積内具有大電容之電容器之半導體裝置及其製造方法。 本發明之另一目的為提供一種可用進步之小型化加工技 術來形成在較小之面積内具有大電容之電容器且可由相同 之方法在不添加任何特殊步驟之下使該電容器形成為其他 裝置（如電晶體等）之半導體裝置及其製造方法。 為了解決上述問題，本發明界定一種半導體裝置包括： 由半導體基板之表面所形成之第一導電層， 在第一導電層之近旁形成之第二導電層，其中 第一導電層與第二導電層之間隔係依照絕緣層之電容率 決定者。 較佳的是，第二導電層為由填充於一通孔内之一導電膜 所製成，該通孔位於該第一導電層之近旁位置且通過絕緣 膜之至少一部份，而該等第一及第二導電層各別連接至第 一及第二電位，以及沿該通孔之深度方向延伸之一電容 器，此一電容器係利用被安插於該第一導電層與該通孔内 該第二導電層之間之絕緣層間膜所形成。 較佳的是，該通孔包括第二通孔，此第二通孔僅在其任
89114073.ptd 第6頁 五、發明說明（3) 開口端在電 較佳的是， 於該基板表面 較佳的是， 分離區之表面 面上。 較佳的是 學上連接至半導體區或線路區。 =:匕包括第二通孔’ &第二通孔 上之δ亥絕緣區之表面。 該通，包括第二通孔]匕第二通孔 ’该區形成於充當該基板之半導體 通向 形成 該第一導電 隔開之第—通孔之範圍内 層暨被安插於 膜來形成一沿 較佳的是， 一導電層相對 較佳的是， 基板之表面在 一通孔通向形 二及第三通孔 之開口面積大 較佳的是， 隔之下圍繞著 向延伸之垂直 導電層之側壁 膜互相面對。 較佳的是， 一導電層之側 該第一導電 該通孔之；罙 該通孔具有 之表面為車交 該通孔包才舌 電學上連接 成於該基板 係在相同之 於遠苐三通 該通孔在與 該第一導電 電容器形成 之間，該等 層形成於與 ’藉此利用 層與該第二 度方向延伸 矩形橫斷面 廣大之表面 第三通孔， 之方式通向 表面上之絕 製造步驟所 孔之開口面 该第一通孔 層，同時有 於該第一導 導電層係與 該通孔按一 该專第一及 導電層之間 之垂直電容 ，且該通孔 〇 此第三通孔 該基板之表 緣區之表面 形成，而該 積。 之側壁隔開 /沿該通孔 電層之側壁 安插於其間 通向元件 基板之表 才曰定距離 第二導電 之該絕緣 器。 之與該第 該第一導電屏4 ^ L 9包括一絕緣保護層形 壁上。 以可與該 面，而第 ，該等第 第二通孔 一指定間 之深度方 與該第二 之該絕緣 成於該第
89114073.ptd $ 7頁 483150 五、發明說明（4) 較佳的是，該通孔與該第一導電層之頂面之至少一部分 重疊，同時有一沿該通孔之深度方向延伸之垂直電容器形 成於該第一導電層之侧壁與該第二導電層之側壁之間，該 等導電層係與安插於其間之該絕緣膜互相面對。 較佳的是，該第一導電層包括絕緣保護層形成於該第一 導電層之至少側壁及頂面上。 較佳的是，該通孔通向一從該第一導電層之頂面至兩側 壁之區域範圍内。 較佳的是，該絕緣保護層為由第一絕緣膜與該第一絕緣 膜上之第二絕緣膜所構成，該第二絕緣膜具有一電容率小 於該第一絕緣膜之電容率且對該絕緣膜之蝕刻環境顯示耐 I虫刻性。 較佳的是，該第一導電層以與填入該通孔内之該第二導 電層隔開一指定距離之方式圍繞該第二導電層之外側。 較佳的是，該第一導電層形成梳子形狀，且該通孔形成 於被夾在該梳子之齒間之位置。 較佳的是，該等第一及第二通孔内填充有該等第一及第 二導電層，且其頂端連接至該等第一及第二導電層，而該 等第一及第二導電層之陣列中之空間間隔為小於該等第一 及第二通孔之陣列中之空間間隔者。 較佳的是，該等第一及第二通孔内填充有談等第一及第 二導電層，且其頂端連接至該等第一及第二導電層，而該 等第一及第二通孔之陣列中之空間間隔為小於該等第一及 第二導電層之陣列中之空間間隔者。
89114073.ptd 第8頁 五、發明說明（5) 車父佳的是，兮望锋 二導電#，日一及第二通孔内填充有該等第一及筮 午电層，且其頂端連 卞乐及弟 等第一及第-、畜，丨? 4第一及第二導電層，而兮 弟一通孔之陣列中之办n — 而口亥 一及第二導電声 之工間間隔為貫質等於該等第 較佳的曰f 列中之空間間隔。 通孔為诉ί垃Γ中該第—導電層為閉極電極線路，兮望 線路或汲極線路。 ^第一寺電層為源極 較佳的是，該第一導 孔形成於元件隔霍區上電極線路，％該第二通 與此隔開-指定間隔 閉極電極線路之兩側上，同時 車乂仫的疋D亥第一導電層為閘 该閘極電極線路之方式沿哕 尾桎線路，而以可覆蓋 孔’該閘極電極線路之表面^ 1路形成有該第二通 護膜’其中利用該間極電極線上之絕緣保 垂直電容ϋ。 4 —通孔内之該第二導電層來形成_ 較佳的是 較佳的是 成一封閉環 方式所形成 該絕緣保護層為多層膜。 5 ΐ:—通孔及填入其内之該第二導電層彤 此、係以圍繞著半導體 ：2① 而该第一導電層為一輔助 周邊之 封閉環隔開一指定間隔之同時鱼^ ，此裱係以與該 直電容器。 封閉裱與該辅助環形成一垂 較佳的是，該輔助環係以可在 J在寬學上與該基板接觸之方 第9頁 89114073.Ptd 483150 五、發明說明（6) 式所形成。 較佳的是， 此外，第二 述各步驟： 在半導體基 在該半導體 該線路層形 形成第一導 形成一 藉選擇 該通孔内 該通孔 電容器形 電層與該 其中該 不同電位 此外， 述各步驟 在半導 在該半 該線路 絕緣 除去 形成 形成 成用 通孔 等第 ，藉 第三 該輔助環與電源線或信號線連接。 發明界定一種製造半導體裝置之方法包括下 板中形成一指定元件區， 基板之表面上形成一線路層；其中 成步驟包括 電層之步驟， 層間膜之步驟， 該絕緣膜之手段來形成通孔之步驟，以及在 第二導電層之步驟， 步驟包括同時形成電路連接用之通孔及補助 之通孔之步驟，在該補助電容器中該第一導 内之第二導電層位於互相接近之位置， 一及第二導電層一部份連接至第一及第二之 此形成一電容器。 發明界定一種製造半導體裝置之方法包括下 體基 導體 層形 板中形成一指定元件區； 基板之表面上形成一線路層； 成步驟包括 形成第一導電層之步驟’ 層間膜之步驟， 該絕緣層間膜之手段來形成通孔之步驟 形成 絕緣 藉選擇除去 以
89114073.ptd 第10頁 483150 五、發明說明（7) 及在該通孔内 該通孔形成 電容器形成用 之至少該等第 其中該補助 二之不同電位 較佳的是， 在包括元件 極膜及一閘極 形成一源一 形成一絕緣 以可藉選擇 通孔通向該源 藉形成導電 可藉由該通孔 線路， 該通孔形成 器用之通孔之 續之該閘極電 其中該線路 同電位，藉此 較佳的是， 驟後用一絕緣 第四發明界 形成第二導 步驟包括同 之通孔之步 二導電層位 電容器内之 ，藉此形成 該方法包括 隔離區之半 電極層之步 >及極區之步 層間膜之步 電廣之 時形成 騍，在 於；相 該等第 /補助 下述各 步驟， 電路連接用之通孔及補助 该補助電容器中該通孔内 接近之位置， 一導電層連接至第一及第 電容器。 步驟： 導體基板之表面上形成 驟 閘極電 驟 驟 鍅刻該電極層附近 一汲極區之方式形 層之手段來形成^一 達成其與該源一汲 之该絕緣層間膜之手段使 成通孔之步驟；以及 線路之步驟，係以該線路 極區之接觸之方式形成該 步驟包括同 步驟，該另 極線路之近 及該閘極電 形成一補助 該電極層形 保護膜覆蓋 定一種製造 時形成該通孔及另一供補助電容 通孔幵y成於與该元件隔離區接 旁位置， 極層各別連接至第一及第二之不 電容器。 成步驟包括在該閘極電極形成步 該閘極電極之步驟。 半導體裝置之方法包括下述各步
89114073.ptd 第11頁 ^150 五、發明說明（8) 驟： 之括一指定元件區之基板之表面上形成一絕緣層間膜 藉電學連接用之接觸孔及該絕緣層間膜之選s^ i e 來形成通孔之步驟，以及 ㈢门膜之選擇去除手段 在該通孔内形成楚-措 斗、=,,、成弟—導電層之步驟， 该通孔形成步驟包括 士 / 區及一垂直電容器 可同日守形成一電學接觸用之接觸 之步驟， 式形成複數之互相隔開之第二通孔 藉此，使該等第二導 第二電位，因此形 電層之相鄰區域各別連接至第一及 第-態樣(局面)ί;!容器： 板之表面所構成之第—半導體裝置包括··由半導體基 近旁之位置而通過一 r =電層；一通孔，位於第一導電層 入該通孔内之第二=息層間膜之至少一部分；以及被填 別連接至第一及第二雷/，其中該等第一及第二導電層各 第一導電層與該第二導=，而利用該通孔内之被安插於該 沿該通孔之深度方 $層之間之該絕緣層間膜形成有一 即，利用由小型化口伸之垂直電容器。 通孔間之大電容，形2工技術所得到之線路間之大電容及 通孔間之電容器可配 補助電容器。線路間之電容器及 可在所希望之位置形半導體裝置内之任選位置，因此 有類比電路及數位 °亥補助電谷器。從而，在混合形成 導體裝置中，該補助雷導體裝置或在低電屬操作之半 _ 4斋可容易形成於接轉雜立產生區 vfiHt δ9114073.ptd 第12頁 五、發明說明（9) 之附近’藉此石有效實現電 型化手段之加工技術中，可用1二對策。在具有進步之小 積來形成-具有大電容之電容器Ί用線路之電容器之面 同之方法在不添加任何特殊古此電容器可藉相 他之裝置如電晶體等。 及白知方法之下形成為其 在上述之半導體裝置及萝 導體基板上，或半導體基板：ς::之方法中，在半 形成電極層及絕緣層間膜後，蝕岁:=，或絕緣基板上 極層之近旁形成一通孔，而在該通=、、豪層間膜以於該電 f上連接之線路，藉此使該線路及該電：：J該通孔在電 及第-電位，以形成電容器。較‘的：曰；別連接至第 孔之間形成絕緣保護膜疋予在電極層與通 多晶矽層。 相^離。電極層可為例如 在申請專利範圍第4項所界 層及-絕緣層間膜形成於半導rA+:卜體Ύ ’ -電極 之絕緣層上，式^ V體基板上，或半導體基板上 電極層之近旁^ 、第土 f☆，而1虫刻該絕緣層間膜以於該 而在第一及成弟一及苐二通孔以將電極層夾在其間， 上連接之^二通孔上形成與該等第一及第二通孔在電學 第二電位L猎此ΐϊ項線路及該電極層連接至第一及 間形成絕緣保i:電：：互f佳的是’在電極層與通孔之 矽層。 ” 4膑，以使互相隔離。電極層可為例如多晶 該定之半導體裝置中，在形* 设1忒電極層牯，在利用電極層與通孔間之電容 五、發明說明（10) 之下形成一補助電容器，可在半導 成具有較大電容之補助電容哭。 x置内之指定位置形 在申請專利範圍第1 5項所界定之丰 圍繞著通孔所形成之電極層與通孔 肢裝置中，在利用 補助電容器，可在半導體裝^内之，之電容之下形成一 電容之補助電容器。圍繞著通孔7 ^位置形成具有較大 寄存於一設計協助用之裝置。在熵，之電極層之圖型可 之下，可在指定位置形成—且有合使用此等圖型 在申請專利範圍第16項所界定d以：電容器。 層形成梳子形狀而該等通孔形成；，J電極 口。因此，二半導體裝置内之=口 护t $補助電谷為。梳子狀電極層之圖型及形成於被炎在 ί呈i:合使用此等圖型之下，可在指定位置；志 一有礼疋電容之補助電容器。 置形成 #在申凊專利範圍第1 〇項所界定之半導體裝置 弟一電極層形成於半導其拓μ ... 苐一及 声卜，4·、π 〃 體基板上，或半導體基板上之紹终 ‘第-I广基板上’而該等第—及第二電極連接至第、 電學上絕緣。電極層（第一及η呆°巧“使互相在 功爲t a电往潛ι弟及第二電極層）可為例，夕曰 曰、鋁薄膜、鎢薄膜、或金屬矽化物膜。 夕曰曰 ’以圍繞 在申請專利範圍第24項所界定之半導體裝置中 483150 五、發明說明（11) 著半導體電路片表面之周邊之狀態形成有一封閉環。一輔 助環形成於與該封閉環隔開一指定距離之同時與該封閉環 平行被配置之第一通孔内。該封閉環與該輔助環各別連接 至不同之電位。其結果為，沿著半導體電路片之周邊且在 封閉環與輔助環之間形成一垂直電容器。所得到之垂直電 容器具有大電容。 在如此構成之本發明中，在該情況，封閉環及輔助環之 一方被用作電源環狀線路。因此，減少線路之延長，增加 配置上之自由度，而進一步實現半導體電路片之面積之減 少 0 再者，在封閉環及輔助環之一方被用作輔助電源環狀線 路之情況，由於線路係往橫向所形成，可減少線路之延 長，增加配置上之自由度，可進一步實現半導體電路片之 面積之大幅減少，而可得到I R降之抑制。 〔較佳具體例之說明〕 茲在參照附圖之下，依具體例1、具體例2、具體例3、 具體例4、具體例5、具體例6、以及具體例7之順序詳細說 明依照本發明之半導體裝置及其製造方法之實施模態。 在說明依照本發明之半導體裝置及其製造方法之實施模 態之前，先考慮由小型化加工之技術所引起之元件構造 (線路層或多晶矽層中之構造）之變化。圖2及圖3為構成 半導體積體電路之相當部分之元件構造（多晶矽閘極ηM0S 電晶體）之說明圖。圖3展示利用比圖2之情況更進步之小 型化加工之元件構造。圖2(a)及圖3(a)為平面圖（型圖），
89114073.ptd 第15頁
圖2 (b )及圖3(b)各別 之斷面圖，而圖2(c)及 線B-B’截取之斷面圖。 為沿圖2(a)及圖3(a)之線A-A，截取 圖3 ( c)各別為沿圖2 (a)及圖3 (a )之 在圖2中，參照數字2 〇 1指 化物膜，D21指示n+擴散層 β22、以及B23各別指示通孔 示一孔其中形成有導電層者 指示第一線路層之金屬線路 屬線路。 示Ρ型矽基板，211指示閘極氧 Ρ21指示多晶矽層，Β21、 (在此等具體例之通孔中，展 )，Μ21 、Μ22 、以及Μ23 各另ij ，而M24指示第二線路層之金 ，圖3中亦同樣，參照數字3〇1指示p型矽層，311指示閘 極氧化物膜’ 3 1 2指示絕緣保護膜，用以使通孔與多晶矽 層以SAC(自行對準接觸）方式互相隔開者，D31指示n+擴散 區’ P31指示多晶矽層，B31、B32、以及B33各別指示通 孔，M31、M32、以及M33各別指示第一線路層之金屬線 路，而M34指示第二線路層之金屬線路。 由圖2 (c)與圖3 ( c)之比較可知，由於小型化加工技術之 進步’主要之電容由第一及第二線路層之不同線路層之間 (例如圖2(c)之金屬線路M24與金屬線路M22、M23之間）之 線路之電容變為同一線路層上之線路之間（例如金屬線路 M32與Μ33之間）之電容。此可歸因於下述事實：由於小型 化加工技術之進步，縮短同一線路層上之線路間之距離而 增加線路層之厚度以增加線路之斷面積來抑制電阻之增 加0 由圖2 (b)與圖3 ( b)之比較可知，雖然在圖2 (b )中，通孔
89114073.ptd 第16頁 五、發明說明（13) _ 與通孔之間或通孔與多晶矽層之 題，但由於小型化加工技術之進步，為有問 Β31與Β32之間之雷☆七，SfRqi /在圖3(b)中，通孔 之電容且有相=谷或通孔B31、B32與多晶矽層P3!之間 电合有相當大之電容值。尤1 曰 < 間 容率。 大之電合值，因為絕緣保護膜312具有高電 =此可見，由於小型化加工技術所造成之 Π =造上之變化’'吏同一線路層上之線路心路if; =助電容器及通孔與多晶石夕層之間之 容；= 】化力=;二導Γ置及其製造方法，在利用以由二 =技術所形成之大容量補助電容器之構造部份之 充游=、有附加於電源線路之電源雜音對策用之電容哭， 或形成有構成半導體積體電路之電容器。 〔具體例1〕 〜 ”圖1、為展示依照本#明第—具體例之半導體以之 刀之圖。圖l(a)及圖1(c)為平面圖（型圖），而 (b)為沿圖i(a)及圖1(c)之線A_A ’截取之斷面圖。二 具體例之半導體裝置及其製造方法之意“，在利用：： 型化加工技術所得到之線路間及通孔間之具有高 電容之下形成一補助電容器。 在圖1中，參照數字1 〇 1指示p型矽基板，B1丨及耵2各 指示通孔，而Ml 1及M12各別指示金屬線路。雖然未示於 1(b)中，但有：一由Si〇2(電容率4· 2)所製之2〇〇〜6〇〇⑽厚
I 第17頁 89114073.ptd 五、發明說明（14) 之絕緣層間膜形成於通孔B 1 1與B丨2之 ·
Si 0F(電容率3. 7)所製之50〜5 0 0n m厚八’以及一由 、 於金屬線路Μ 1 1與Μ 1 2之間。 至屬線路間膜形成 在圖1所示之構造被用作電源雜音 補助電容器之場合，使一金屬線路用之電m 被用作半導體積體電路中：一==:再者’在該構造 之金屬線路Μ 1 1及Μ 1 2橫過該電容器之兩；：’使具有電位
圖1所示之構造至少藉下述方法即可予H 藉CVD法在矽基板1 〇 1上形成一由si〇所制具 炤铪猛„时^ ^ y取田61 %所製之2 0 0〜60 0 rim厚 s ^ m ^ ，在使用一藉光蝕刻法所形成之光刻膠 「νη Λ ^八’钱刻該絕緣層間膜，而在利用一低壓 m m卜π ΐ t屬膜形成法填充以銘薄膜，藉此在石夕 =板m上^成通孔B11及B12。進一纟，在利用—低壓cvd '之下，精金屬薄膜形成法（線路形成步驟）形成一鋁薄 膜以便在通孔B1 1及B1 2上各別形成金屬線路M1 i及们2。 金屬膜之厚度在平面上約略為5〇〜5〇〇1111]。金屬薄膜填充於 通孔内者及金屬線路可按一個處理步驟形成之。容易了解 的是，成膜方法並未限於低壓CVD法，而可採用濺鍍法，
Damascene金屬化步驟法等之類以代替低壓CVI)法。 在藉圖1(a)及（b)所示之構造來實現電容器之場合，電 容器之電容為線路間之電容與通孔間之電容之合計。但， 依照金屬線路Mil及M12之膜厚hm，通孔B11及B12之高度 hb，以及通孔Bl 1與B12之間隔db之間之數值關係，線路間
89114073.ptd 第18頁 483150 五、發明說明（15) 之電容與通孔間之電容中之任一方較有支配性。 首先，在通孔之高度hb大於通孔之間隔之場合（db<hb )，通孔間之電容可有效被使用。在另一方面，在通孔之 間隔db大於通孔之高度之場合（db>hb )，線路間之電容 較佔優勢。但，此並非意指通孔間之電容未被使用。 例如，通孔之間隔db最好能為5 0〜5 0 0 nm。更佳的是，使 該間隔儘量保持狹窄（短距離）。金屬線路1^丨1與M丨2之間 隔dm最好能為50〜50Onm。更佳的是，使該間隔儘量保持狹 窄（短距離）。 再者，絕緣層間膜可由具有高電容率之膜所製成，而絕 緣線路間膜可由具有低電容率之膜所製成。藉此，可令通 孔間之電谷與線路間之電容相等。此外，施行具有不同膜 質之複數膜之層合時，可得到更好之介電特性。 在通孔之高度hb大於金屬線層之膜厚之場合（hb>hm )’通孔間之電容則大於線路間之電容，因而可有效被使 用。在相反之情況（hb<hm )，線路間之電容則大於通孔 間之電容。但，此並非意指通孔間之電容未被使用。在此 情況，在可容許之圖型設計之範圍内調整通孔之形式以使 面對之面積加大，即可使通孔間之電容變大。 在本加工技術中，絕緣層間膜之薄層化使全電路之線路 電容增加，因而對全電路發生影響。因此，只要關於加工 技術不成問題，絕緣層間膜最好能被層合以加厚。如此， 在大多數之情況，基於構造上之觀點，被重視的是db<hb 及hb>hm 。
48J150
五、發明說明 (16) 二、至此，本發明之此一具體例在M0S裝置為前提之下做過 ，明。但本發明可應用於如雙極裝置等之其他裝置自 I。再者，雖然通孔B11及B12形成於矽基板1〇1上，但/、 等通孔可形成於如元件隔離區等之絕緣層上。此外，在 用絕緣層以代替矽基板之下，本發明可應用於s〇 = 上被覆有矽膜）構造。 、、豪體 通孔B11及B12通常具有固定之方形斷面如圖1(a)所示。 但，在形成有補助電容器之場合，由於通孔形成於半導μ 基板上，或半導體基板上之絕緣層上，或絕緣基板上，= 會引起蝕刻波動之問題。因此，可不考慮通孔之固定形 之規則’以便通孔具有矩形狀斷面如圖丨（c )所示。藉此， 增加電容器之面積，而可得到大電容。再者，在利用沿 通孔深度方向之電容時，可在不增加所佔面積之下， 此種大電容。 # ~ 士上所述 在依知、本發明此一具體例之半導體裝置及其 製造方法中，在利用由小型化加工技術所得到之線路 (Mil與M12)間之大電容及通孔（811與612)間之大電容 之下=成一補助電容器，因此可使之形成於半導體裝置内 之私疋位置例如，在混合形成有類比電路及數位電路之 半導體裝置或低電壓操作之半導體裝置中，可容易使補助 電容器形成於接轉雜音產生區域之近旁，#此可有效實現 電源雜音之對策。纟具有進步之小型化手段之加工技術 中\可在】於^知之線路層間之平行板型電容器之面積之 下形成/、有回電谷值之電容。此外，該電容器可由相同
89114073.ptd 第20頁 五、發明說明（17) 之方法在不添加任何 晶體等。 、v驟之下形成為其他之裝置如電 〔具體例2〕 圖4為依照本發明第一
說明圖。m、 弟一具體例之半導體裝置之電容器之 圖4U)及=面圖（型圖）。圖4(b)M 依本具體例之丰莫鵰壯 ^ 田、s丨彳 版'衣置及其製造方法之意旨為，在利 用通孔與多晶矽層問 牡〜 電容之雷六。。s間之具有由小型化加工技術所得到之大 电谷 < 电谷态之下形士、 、_ρ · __ 卜 圮成一補助電容器。 Β43各θ別沪：ί照數字401指示矽基板，B41、Β42、以及 之全屬岭^不I孔’ Μ1及％42各別指示Μ〜Μ0·厚之鋁膜 ，屬泉路，而PO指示2〇〇〜6〇〇_厚之多晶矽層。此外， 以及B43填充有多晶矽層，此多晶矽層係 曰、、7 夕晶石夕層）p41有關之相同之步驟所形成者。多 曰曰夕層P 4 1之側上形成有s丨％所製之隔離層41 ^，而其側面 及頂面覆蓋有由SiN所製之絕緣保護膜412。雖然未示於圖 4(b)中’但有：一絕緣層間膜形成於通孔B41與B42之間； 以及一絕緣線路間膜形成於金屬線路…1與…2之間。 在本具體例中，矽基板401與通孔B41及B42内之多晶石夕 層並未在電學上接觸。線路M42藉由通孔B43連接至形成於 石夕基板上4 0 1上之線路（多晶石夕層）p 4 1。此外，通孔 B41、B42、以及B43填充有由與線路（多晶矽層）P41相同 之材料所製之多晶矽層。 在圖4所示之構造被用作電源雜音對策用之電源線路之
89114073.ptd 第21頁 483150
五、發明說明（18) 補助電容器之場合，使金屬線路Μ4 1與M42之一方連接至一 電源電位VDD而使另一方連接至另一電源電位VSS。此外， 在該構造被用作半導體積體電路中之一電容器之場合，使 具有電位之金屬線路M41及M42橫過該電容器之兩端。 在圖4(a)中，全部通孔B41、B42、以及B43具有相同之 形狀，而僅一通孔B 4 3與多晶石夕層P 4 1在電學上連接。再 者，通孔B41及B42被用以形成電容器，因而在電學上並未 與形成於矽基板401上之任一線路連接。 與此相對地，在圖4(c)中，雖然通孔B43與具有正方形 線路之多晶矽P41接觸，但通孔B41及B42被用以形成電容 器者具有矩形橫斷面俾可增加與多晶矽P41面對之面積。 在圖4中，雖然通孔B41、B42、以及多晶矽層p41形成於 矽基板401上，但此等構件可形成於如矽基板4〇1之元件隔 離區等之絕緣層上。此外，在使用絕緣基板以代替矽基板 之下，本發明之此一具體例可應用於s〇 i (絕緣體上被 有矽膜）構造。 在圖4中，雖然在利用二通孔j與多晶矽層μ ^間 之電容之下形成電容器，但此通孔可形成於一通孔β4ι或 B42與〜多晶石夕層P41之間。纟圖4中，電容器之電容係由下 述電谷之合计求出者：多晶矽層p4丨之左側面與通孔Μ丨之 間之電容；多晶矽層P41之頂面與通孔B41之間之電容；多 晶矽層P41之右側面與通孔B42之間之電容；以及多晶矽層 41之、頂面與通孔B42間之電容。然而，在此變型構造中形 成電容器之場合，其電容係由多晶矽層p41之側面與通孔 483150 五、發明說明（19) -- 間之電容和多晶矽層P4 1之頂面與通孔間之電容之合計東 通孔B41及B42通常具有固定之方形斷面如圖4(a)所示。 但，在形成有補助電容器之場合，由於通孔形成於半導體 基板上，或半導體基板上之絕緣層上，或絕緣基板上，不 會引起蝕刻波動之問題。因此，可不考慮通孔之固定形狀 之規則，以便通孔具有矩形狀斷面如圖4 (c )所示。
兹在參照圖5及6之下，關於依照本具體例之半導體裝置 之製造方法即在利用通孔與多晶矽層間之電容之下製^電 谷态之方法加以說明。圖5(a)至（e)及圖6(a)至（c)為又萝 造步驟完成後之斷面圖。在圖5及6中，展示形成補助& = 器之區域及形成電晶體之區域。補助電容器形成於矽基2 之元件隔離區域者被展示。 首先，圖5(a)為在p型矽基板5〇1中形成一閘氧化物膜 504後之斷面圖，而!；!-井5〇2及p—井5〇3係已形成者。、 *圖5 (b )為元件隔離區5 〇 5如ST I (淺溝隔離區）等形成後之 斷面圖。元件隔離區5 05為如二氧化矽等之絕緣物之膜。 如後所述，在元件隔離區域505上形成一電容器，而在n — 井502之側上形成一電晶體。
“如圖5(c)所示，在利用一低壓CVD法使多晶矽澱積後， 猎光蝕刻法形成閘極電極（多晶矽層）p51、p52、以及 P53。在使用此等閘極電極為掩模之下，在被用作源一汲 :之。？卩區5?7之外側藉離子注入法形成1 —注入^ 。^ ’杈佳的{’在閘極電極上各別形成蓋閘極膜
483150 五、發明說明（20) C 51 、C52 、^ Γ r q /Ar ^ ^ 觸部分之二氧化石夕膜之此^ ’則在接 β士访堃掌卩日1少腰之去除處理之期間發生掩模之變位
^作::::盈膜C51、C52、以及C53則會以名虫刻制止物 r1方閘極電極被暴露。在此，，LDD” 一詞意指LDD 50 7:V^ ^及極）構造，其中有一n區5 0 6形成於n+擴散區 50 7之外側，以減少電場而給予耐熱電子性。 二圖5甘⑷所f，胸法在該構造之前側上形成 #5 n ，、/、後，藉異方性（各向異性）蝕刻法形成隔 留^二/ 5日'僅在多晶矽層P51、P52、以及Ρδ3之側壁上 :虱石夕，。隨後，在利用隔離層5 11及閘極電極ρ 5 3 離#Π一藉^離子注入法形成η+擴散區5°7。在此，隔 護^。 #、、、 一虱化矽心02 (電容率4· 2 )等之類所製之保 其後^如圖5(e)所示，形成一供SAC法用之絕緣保 ί 全表面。為絕緣保護膜512使用氮化矽
SiN (其電谷率為6·5)等之類。即，較佳的是，可 緣保護膜之膜為，顯示其絕緣性、耐㈣性以及電 ㈣㈣可沿其厚度方向如虛線510所 不被刀剎以形成二層膜，例如氮化矽膜及二 之=為形成2〇°〜 回、、、邑、、彖層間膜5 1 3可為具有較低電容率 =電容率3·”膜、师電容率4·2)膜、
UbiU3/2)n，其電容率30)膜等。
圖6(b)為，將絕緣層間膜513蝕刻以形成通孔、
483150 五、發明說明（21) B52、B53、B54、以及B55而將導電材料埋入此等通孔之斷 ，圖、。現在，設絕緣保護膜5】2之厚度為t且通孔5丨〜5 5之 高度為hb時，絕緣保護膜512之蝕刻速率以則小於絕緣層 間^513之蝕刻速率肋之（hb/t )倍。蝕刻速率代表減薄 之合易性，且蝕刻速率依材料而定，因此實質可決定絕緣 保護膜512之厚度t。 圖6(c)為，在已形成有相對應之通孔B51〜B55之3丨〇2線 路，膜514之表面上藉cvd法形成線路M51〜M55後之斷面圖 ，上述方法，使形成於元件隔離區5〇5上及通孔B51〜B53 之導電層上之閘極線路P51與P52之間產生電容，#此在元 件隔離區50 5上形成電容器’而使電晶體形成於^扣之 =及=員Γ可知’以相同之方法在不添加任何特殊 ί置如電以積之下’可令該電容器形成為其他之 制ΐ i:Ϊ ’在依照本發明此一具體例之半導體裝置及並 衣以方法中，在利用由小型化加工技術所得 ”孔之間之大電容之下，形成一補助橫型電容 可使之形成於半導體裝置内之指定位置。例如， =類比電路及數位電路之半導體裝置或低電壓j::2 ‘5·裝置中，可容易使補助電容器形成於接轉雜立 域之近旁，藉此可有效實現電源雜音之對策。在^ 區 之小型化手段之加工技術中，可在小於習知 ς =步 此外’該電容器可由相同之方法在不添 ：：：谷。 1 J将殊步驟之
89114073.ptd 第25頁 483150
483150 五、發明說明（23) η-電極線路。其次’在形成絕緣保護膜 在多晶^層P71上形成一隔離層711，而形成一絕緣U胺 1 2以復盍该隔離層。在形成絕緣層間膜之步驟中，’形、 該絕緣層間膜。在形成通孔之步驟中，將絕緣 姓成 以形，湖。使通孔β71形成以具有一切斷平面膜2 足以覆盍多晶矽層P71之大小者。其後，在形成線路之牛 驟中，在通孔71及72上形成金屬線路以71及"2。因此/ 於夕曰曰矽層P 7 1之全部頂面及側面被用作一電容器電極， 依照本具體例之補助電容器可具有比第二具體例所I 大之電容。 "、百為 通孔通常具有固定之方形斷面如通孔672所示。但， 形成有補助電容器之場合，由於通孔形成於半導體基 上，或半導體基板上之絕緣層上，或絕緣基板上，$合 起如蝕刻波動等之問題。因此，可不考慮通孔之固定& = 之規則，以便通孔具有矩形狀斷面如通孔Β7 1所示。’、 至此，本發明之此一具體例在M0S裝置為前提之下做母 說明。但本發明可應用於如雙極裝置等之其他裝置自不k 言。再者，在圖7中，雖然通孔B 7丨及多晶矽層p 7丨形成 石夕基板70 1上，但此等通孔可形成於如矽基板7〇ι之元件、 離區等之絕緣層上。此外，在使用絕緣基板以代替矽基^ 之下，本發明之此一具體例可應用於S0丨（絕緣體上被^ 矽膜）構造。 如上所述，在依照本發明此一具體例之半導體裝置及其 製造方法中’在形成通孔B7 1以覆蓋多晶矽層P7 1時，在利
89114073.ptd 第27頁 483150
用多晶矽層與通孔之門夕Φ > 此且有大電容之i 之下形成一補助電容器，因 置。例如，在^置内之指定位 置或低電壓操作之半導體裝置中，可容易 福助雷交哭报屮奋易使具有大電谷之 補助電“形成於接轉雜音產生 實現電源雜音之對第。以且古、仓止 方知此可有效 卅，可裕& 51 以具有進步之小型化手段之加工技 術了形成一具有高電容值之電容。此外，該電容哭^Γ ώ 相同之方法在不添加任何特殊 -了由 如電晶體等。 7衧殊/驟之下形成為其他之裝置 〔具體例4〕 - 圖8為依照本發明第四具體例之半導置之電容哭 說明圖。圖8(a)為平面圖（型圖）。圖8(b)為沿‘）之 線A-A截取之斷面圖。在依照本具體例之半導體裝置及盆 製造方法中，如第二具體例之情況，在利用通孔與多晶ς 層之2之電容之下形成一補助電容器。但與第二具體例不 同的是，本具體例中使構成電極線路之多晶矽層形成以 繞通孔。 $ 在圖8中’芬知、數子8 〇 1指示石夕基板，β 8 1及β 8 2指示通 孔’ Μ81及Μ82指示金屬線路，而Ρ81指示多晶矽層，。在多 晶石夕層Ρ8 1之側上形成有隔離層8丨！，而在其側面及頂面覆 蓋有絕緣保護膜812。雖然未示於圖8(b)中，但有一絕緣& 層間膜形成於通孔B 8 1之周圍。 在圖8所示之構造被用作電源雜音對策用之電源線路之 補助電容器之場合，使金屬線路M81與M82之一方連接至_
89114073.ptd 第28頁 483150 五、發明說明（25) 電源電位VDD而使另一方連接至另一電源電位vss。此外， 在該構造被用作半導體積體電路中之一電容器之場合，使 具有電位之金屬線路M81及M82橫過該電容器之兩端。圖8 所示之構造可利用如第二及第三具體例之方法製造之。 至此，本發明之此一具體例在M0S裝置為前提之下做過 說明。但本發明可應用於如雙極裝置等之其他裝置自不待
言。再者，在圖8中，雖然通孔B81及多晶矽層P81形成於 石夕基板8 01上，但此等構件可形成於如矽基板8 〇1之元件隔 離區等之絕緣層上。此外，在使用絕緣基板以代替矽基板 之下，本發明之此一具體例可應用於S0丨（絕緣體上被覆有 矽膜）構造。
在圖8中，多晶矽層P81以可圍繞通孔之方式沿著八角 形之各邊形成一平面形狀。在多晶矽層P81具有正方形之 情況，在正方形每一邊部之多晶矽層p81與通孔β81之間之 距離太長。因此，依照八角形，可令正方形之每一邊部接 近通孔B8 1。此一形狀僅用一種容許線路之右邊與左邊之 斜^角為45度之加工規則即可實現。在不容許歪斜之線路 之場合多晶矽層P8 1之平面形狀可修改為沿著方形每邊 形成之形狀。可非為圍繞通孔B8 !之全部方向之形狀，而 係一部$圍繞通孔B81之形狀，例如3形等。在此情況，亦 較佳的是，沿著通孔之外側形成多晶矽層p8丨之内邊緣。 如上所述，在依照本發明此一具體例之半 製造方法中，在繞著通孔B81形成有多㈠層P81時，在利 用夕晶石夕層與通孔之間之電容之下，形成一補助電容器。
五 、發明說明（26) _ 因此’具有大雷交 位置。再者，本具巧成於半導體裝置内之指定 以與其他裝置相同^ L效貫現電源雜音對策之效果及 例相同。 法形成電容器之性能係與其他具體 外纟本具體例中， 每邊形成之多晶石夕s —々仏角办万形、以及口形之 /配線工具（用以:tί 型可充作一單格寄存於配置 肉。^罝想·! 協助半導體1c之設計之裳置）之資蚪庙 或組合使用此等圖型之下，且有、 助電容器可形成於指定位置。此可：用；電容之補 置/配線之半導體装置如閘陣列等。/、有更加正規配 〔具體例5〕 寺 圖9為依照本發明第五具體例 說明圖。、圖9(a)為平面圖（型圖）。圖9(b)為之Λ各器之 線Α-Α截取之斷面圖。在依照本具體例之導=:9(a)之 製造方法中’ #第二具體例之情況，在利用通及其 層之間之電容之下形成一補助電容器。但與第二^二晶矽 同的是：本具體例中使多晶石夕層形成 ：使=1不 成於被夾在梳齒之間之位置。 且使通孔形 在圖9中，芩照數901指示矽基板，B91m〜B9 及 B91p〜B9jHp指示通孔，M91及M92指示金屬線路，而 P9卜P9j + 1指示多晶矽層。多晶矽層p9pp9j + u^、 路M92.下方之圖9(a)所示之多晶矽層互相連接者曰至屬線 晶…侧上形成有一隔離層911，而及= 蓋有一絕緣保護膜912。雖然未示於圖9(b)中，、卸设 1一有一絕
89114073.ptd 第30頁 483150
緣層間膜形成於各通孔之周圍。 、、在圖9^斤示之構造被用作電源雜音對策用之電源線路之 補助電容器之場合，使金屬線路M91與懸2之一方連接至〆 電，電位VDD而使另一方連接至另一電源電位vss。此外， 在該構造被用作半導體積體電路中之一電容器之場合，使 具有電位之金屬線路M9]l&M92橫過該電容器之兩端。圖9 所示之構造可利用與第二具體例相同之方法實現之。 在圖9中，雖然通孔B91m〜B9jm及多晶 9 形
成於石夕基板9Q1上，但此等構件可形成於如日之元 件隔離區等之絕緣層上。此外，在使用絕緣基板以代替矽 基板901之下，本發明之此一具體例可應用於s〇i(絕緣體 上被覆有矽膜）構造。本具體例不僅可應用於M 可應用於其他裝置。 <
制^上所述，在依照本發明此一具體例之半導體裝置及其 衣仏方法中，在使多晶矽層形成梳子形狀且使通孔形成於 Ϊΐ在梳齒之間之位置時，在利用多晶矽層與通孔之間之 =谷之下形成一補助電谷器。因此，具有大電容之電容 器可形士於半導體裝置内之指定位置上。此外，本具體例 可有效實現電源雜音對策之效果及以與其他裝置相同之方 法形成電谷器之性能係與其他具體例相同。 在圖9中，通孔β 9 1 m〜Β 9 j m被多晶矽層以口狀圍繞。但， 依照第二具體例之圖型係可接連排例（即在圖9中，未^ 多晶矽在金屬線路M91之下方）者。此外，在本具體例 中，多晶矽層之各種圖型如：7形及二形等可充作一單格寄
483150 五、發明說明（28) 存於配置/配線工具（用以協助半導體丨c之設計之裝置 之資料庫内。在連續組合使用此等圖型之下，具有扣 容之補助電容器可形成於指定位置上。此可應用於^有 加正規配置/配線之半導體裝置如閘極陣列等。 〔具體例6〕 圖1 0為依照本發明第六具體例之半導體裝置之電容器之 說明圖。圖10(a)為平面圖（型圖）。圖1〇(1))為沿圖ι〇 (a)之線A-A截取之斷面圖。依照本具體例之半導體裝置 及其製造方法之意旨為，在利用多晶矽層間之具有由^小 =加工技術所得之大電容之電容器之下，形成一補助電容 器。 在圖ίο中，麥照數字1001指示矽基板，β1(π〜βι〇2指示 ^1101及们02指示金屬線路，而？1〇1、？1〇2指示多晶 “1曰1 : 石夕層Ρ101、Ρ102之側上形成有一隔離層 ,^ /、則面及頂面覆蓋有一絕緣保護膜1 0 1 2。雖缺 未不於圖10(b)中，徊古少 y 、、 膜1012之上方。 仁有在一絕緣層間膜形成於絕緣保護 在圖1 0所不之構邊·； 補助雷六π々+日人被用作電源雜音對策用之電源線路之 一雷调雷你νηη 使至屬線路Ml 01與Ml 02之一方連接至 冤源電位VDD而使另一古& 外，力纺m i 4 方連接至另一電源電位VSS。此 合，使^右=用作半導體積體電路中之一電容器之場 端。在^1(1二立t金屬線路们01 &M102橫過該電容器之兩 1001上，但此等㈣G^P101及P102形成於石夕基板 τ」化成於如矽基板1001之元件隔離區
89114073.ptd 第32頁 483150 等之絕緣層。此外，在使用絕緣基板以代替矽基板丨〇〇丨之 下，本發明之此一具體例可應用於SOI (絕緣體上被覆有 矽膜）構造。本具體例不僅可應用於M〇S裝置，亦可應用 於其他裝置。 ’
再者，在圖1 0中，雖然在利用二個多晶矽層p丨〇丨間之電 容之下形成一電容器，但可在利用三個以上之多晶石夕層之 間之電容之下形成一電容器。圖丨丨為在利用三個多晶矽層 P101、P102、以及P103之間之電容之下形成電容器之場: 之斷面圖。在圖11中，參照符號1 0 0 5指示元件隔&區，二 1 01 3指示一絕緣層間膜。在注意三個多晶矽層p i 〇 1、p 1 〇 2 、以及P1 0 3之間之中心位置之多晶矽層p丨〇 2之下，可用一 式來表寄生電容。
叹介電常數在真空中為ε 〇，在絕緣層間膜1 〇 1 3為e A ，在絕緣保護膜1 〇 1 2為ε B，在元件隔離區1 〇 〇 5為ε c，亦 没多晶矽層間之間隔為d，多晶矽層之高度為h，多晶矽層 平行板之長度為L，各多晶矽層之寬度為w，多晶矽芦二 ，絕緣層間膜1013之膜厚為htl，多晶石夕層上方之絕曰 濩膜1012之膜厚為1^2，以及元件隔離區1〇〇5之膜厚/、 二如此，在多晶矽層P102產生之寄生電容CPl〇2 ^由下 式表示之： cPl〇2= ε0 · w -L/{(htl / eA) + (ht2/ εΒ)} + 2 · ε B · ε 〇 · (h · L/d) + ε C · ε 0 · (w . L/hu) 現在假定，在所提述之多晶矽層pi〇2之周邊上所產生之
483150 五、發明說明（30) 邊緣電容被包含於左方、右方、上方、以及下方平行板及 底基井之電容在内，且元件隔離區1〇〇5位於與多晶矽層 P1 0 2不同之電位。 圖1 0所示 可藉至少下 中，在矽基 形成絕緣保 上形成一隔 隔離層。在 膜。在形成 ΒΙΟΙ、B102 B1 0 2上形成 形成多晶石夕 如上所述 製造方法中 間之大電容 成於半導體 電路及數位 中，可容易 旁，藉此可 化手段之加 型電容器之 該電容器可 為其他之裝 之構造可用與 述方法來實現 板1 0 0 1上形成 護膜之步驟中 離層1011，而 形成絕緣層間 通孔之步驟中 。其後，在形 金屬線路Ml 01 層，可形成具 ，在依照本發 ’在利用由小 之下形成一補 裝置内之指定 電路之半導體 使補助電容器 有效實現電源 工技術中，可 面積之下形成 由相同之方法 置如電晶體等 第二具 。首先 多晶矽 ，在多 形成一 膜之步 ，將絕 成線路 及 M102 有準確 明此一 型化加 助電容 位置。 裝置或 形成於 雜音之 在小於 一具有 在不添 ，在形成電極層之步驟 層P101、P102。其次，在 晶矽層P101、P102之各側 絕緣保護膜1 0 1 2以覆蓋該 驟中，形成該絕緣層間 緣層間膜蝕刻以形成通孔 之步驟中，在通孔B101及 二由於以高準確度之加工 電谷之補助電容器。 具體例之半導體裝置及i :技術所得到”晶矽層 :丨」因此可令此電容器形 低電4;; Γί成有類比 接轉雜體裝置 對策。域之近 習知之@ ^有進步之小型 加以：容器。此外， 7特殊步驟之下形成
483150 五、發明說明（31) 〔具體例7 s圖102二3 ί展示依照本發明第七具體例之半導體掌晋 圖。012為展示半導體曰 』心干V篮衷置之 展示圖12之半導蝴曰只:的口刀平圖（型圖），而圖13 V脰日日片之關鍵部分之圖。 13(a)之線X —X，截 Ώ圖13(b)為沿圖 ,.ν〇 ^ π戳取之榼斷面圖，圖13(c)為沿圖13(a)之 γ Γη 橫斷面圖，而圖13⑷為沿圖13U):缘
被設計以具有雙層構造。在此等圖中；體裝置 為基片區。 仕匕手^中，ΒΡ為合接墊，而CR 祕在進打本具體例之說明之前，先說明習知之半導r以 供比，。圖15(〇為平面圖。圖15(b)為沿圖l5(a)之線且 X-X截取之橫斷面圖，而圖15(c)為沿圖l5(a)之線Υ—γ, 取之橫斷面圖。如圖15(a)至（(〇所示，在習知之半導體電 路片中，為了在半導體電路片之周邊固定基板電位，繞著 該電路片之全周邊設有一封閉環S1211。在該半導體電路 片中’使半導體元件（未圖示）各別形成於藉一形成於p 型矽基板1 2 0 1之表面上之元件隔離區丨2 〇 5所封閉之元件區 中。一封閉環S1211以可藉由p型雜質擴散區12〇6達成其與 P型矽基板1 2 0 1之接觸之方式形成於裝構造之最外側上。 在圖中’參知、數子1 2 0 0指示一劃割帶1 2 0 0，係有待以切割 加工予以除去之區域。 由圖13與圖15之比較可知，在本發明之半導體裝置中， 形成於半導體電路片之周邊上之封閉環係被雙層構造化 者。封閉環S1 2 11形成於設在最外側上之各通孔β 1 2 0 2中者
89114073.pid 第35頁 483150 五、發明說明（32) 於通孔B12°2之内侧上者 ^ ^ t ^ n I. ^ mci2^0 〇 Λ2 #B1 202 ^ ^ ^ ^ ^ ^ 構造化。 匕所形成之垂直電容被 在僅用於封閉環形成部分古六 下，電容哭之雷交At八/回谷率之絕緣膜被利用之 /οπ 電能會增加。藉由一η型雜曾搞坤π 1 207 ’使輔助環81212與一形成於 板貝擴政£ 井區1202接觸。 /吞板表面區中之η- 封閉環及輔助環幾乎完全形成於半 周邊之周目。因此，若其被用作 =片之元件區 之電源線之長度則會減少。其结果、配線於元件區中 S1212連接至Vss線路，但不連接於外側封降。輔助環 且輔助環S1212在其上μ下層線 之連接區， 均勻之同一電位。 長攸頭到尾保持 在製造階段中，其足以在封閉環形 、 以具有雙層構造。若如此構成，則可在 使通孔形成 驟之下，同時形成封閉環及輔助環。 用任何添加步 =此，在本具體例中，以封閉環可被雙層 在電路片周邊之周圍及該等環之間形成一且仏之方式 電容之垂直電容器，而使所形成之環連接^ =很大之補助 Η在本具體例中，在形成多層化線路之際同，電位。 ^形成為每層之通孔而連接至基板電位T办且⑨^及輔助 該等環可形成為穿通二或三層之通孔。谷易理解的是， 辅助環可形成於合接墊之下層區中。 你此h況，可在未
的114073.ptd 第36頁 五、發明說明（33) _______ 增加佔用面積之下，減低雜音而減少IR '^ 造中，封閉環及辅助環被用作電源環狀在f發明之構 被減少。從而，有可能進一步減少電路二攻路之延長 保持其與η-井區1 202之接觸。因此， 之面積。辅助環 定至所希望之電位。 之電位被安定固 在本具體例中，辅助環保持其與卜井 ，(心及14⑻所示之情況，本:2 =觸。在 並未開口於基板中或開口於元件區中。3有效起作用；或 - Ϊΐ在本具體例中封閉環被雙層構造化，但封閉产τ 二層構造化，t多層之構造化。此外 ：可破 目可為三個或更多。基本上，=门電位之數 要時，二個不同之電位可予以交替』置:之電位不同。必 射ίΪ路ft在上述具體例並未受到限制，而可岸用拼 金膜等。此外，為絕緣膜，可依照電容率、匕^及 及絕緣特性使用其他之絕緣膜。 J特性、以 如上所述，在依照本發明此一具體例之半導體 ^造方法中，在利用由小型化加工技術所得到之^其 :之間，或通孔與通孔之間，或電極層與通孔之：路：線 與電極層之間之大電容之下形成一補助電容器，二， ^ 5此電容器形成於半導體裝置内之指定位置。 此 路$位電路之半導體裝置或低；壓^ V “置中，可容易使補助電容器形成於 區域之近旁，藉此可有效實現電源雜音之對策。$曰
483150 五、發明說明（34) 在具有進步之小型化手段之加工技術中，可在小於線路 層間之電容器之面積之下形成一具有大電容之電容器。此 外，該電容器可由相同之方法在不添加任何特殊步驟之下 形成為其他之裝置如電晶體等。 〔元件編號之說明〕 B11 :通孔 B1 2 :通孔 B21 :通孔 B22 :通孔 B23 :通孔 B31 :通孔 B32 :通孔 B33 :通孔 B41 :通孔 B42 :通孔 B43 :通孔 B 5 1 :通孑L B 5 2 :通孔 B 5 3 :通孔 B54 :通孔 B 5 5 :通孔 B71 :通孔 B72 :通孔 B81 :通孔
89114073.ptd 第38頁 483150 五、發明說明 (35) B82 通 孔 B91m 〜B9 jm 通孔 B91p 〜B 9 j + 1 p :通 孔 ΒΙΟΙ 〜B1 02 • 通孔 Β1 2 0 2 : 通 孔 C51 蓋 閘 極 膜 C52 蓋 閘 極 膜 C53 蓋 閘 極 膜 Cl 2 0 0 ·· 電 容 器絕 緣膜 CP102 ： 寄 生 電容 D21 • η +擴散層 D31 :η +擴散區 Mil 金 屬 線 路 M12 金 屬 線 路 M21 金 屬 線 路 M22 金 屬 線 路 M23 金 屬 線 路 M24 金 屬 線 路 M31 金 屬 線 路 M32 金 屬 線 路 M33 金 屬 線 路 M34 金 屬 線 路 M41 金 屬 線 路 M42 金 屬 線 路 ϊ
麵Mffi Μ ill m i 89114073.ptd 第39頁 483150 五、發明說明（36) M71 :金屬線路 Μ 7 2 :金屬線路 Μ 8 1 :金屬線路 Μ 8 2 :金屬線路 Μ 9 1 ·•金屬線路 Μ 9 2 :金屬線路 Μ1 0 1 :金屬線路 Μ1 0 2 :金屬線路 Ρ21 :多晶矽層 Ρ31 :多晶矽層 Ρ 41 :多晶矽層 Ρ 5 1 :閘極電極（多晶石夕層） Ρ52 :閘極電極（多晶矽層） Ρ53 :閘極電極（多晶矽層） Ρ71 :多晶矽層 Ρ81 :多晶矽層 Ρ91〜Ρ9 j + Ι :多晶矽層 P1 0 1 :多晶矽層 P102 :多晶矽層 P103 :多晶矽層 S1 2 1 1 :封閉環 S1212 :封閉環 1 0 1 : ρ型矽基板 2 0 1 : ρ型矽基板
89114073.ptd 第40頁 483150 五、發明說明（37) 2 1 1 :閘極氧化物膜 3 0 1 : p型矽基板 3 1 1 :閘極氧化物膜 3 1 2 :絕緣保護膜 4 0 1 :碎基板 41 1 :隔離層 4 1 2 :絕緣保護膜 5 0 1 : p型ί夕基板 5 0 2 ·· η - 井 503 : ρ-井 5 0 4 :閘極氧化物膜 5 0 5 :元件隔離區 506 : n-LDD注入區 5 0 7 : n+擴散層 5 1 1 :隔離層 5 1 2 :絕緣保護膜 5 1 3 :絕緣層間膜 5 1 4 : S i 02線路間膜 711 :隔離層 7 1 2 :絕緣保護層 8 0 1 :秒基板 81 1 :隔離層 8 1 2 :絕緣保護膜 9 0 1 :矽基板
89114073.ptd 第41頁 483150 五、發明說明（38) 911 ： 隔離層 912 ： 絕緣保護膜 1001 z夕基板 1005 兀件隔離區 1011 隔離層 1012 絕緣保護膜 1013 絕緣層間膜 1200 劃割帶 1201 P型矽基板 1202 η -井區 1205 元件隔離區 1206 Ρ型雜質擴散區 1207 η型雜質擴散區
89114073.ptd 第42頁 483150 屯 ,.n U 〜一—一 8 - ~^^~§~街 t 動:（ 圖式簡單說明 '— "ΰ、：、，」 圖1 ( a )至1 ( C )為展系依照本發明第一具體例之半導〜逢裝 置形成電容器之部分之圖。 圖2 (a)至2(c)為用以説明半導體積體電路（NO· 1)中構成 nMOS電晶體之元件構造尤圖。 圖3(a)至3(c)為用以説明半導體積體電路（NO· 2)中構成 nMOS電晶體之元件構造之圖。 圖4 ( a )至4 ( c )為展系依照本發明第二具體例之半導體裝 置形成電容器之部分之圖。 圖5 (a )至5 ( e )為製造依照第二具體例之半導體裝置之方 法（N0 · 1 )之說明圖而係各步驟做完後之斷面圖。 圖6 (a )至6 ( c )為製造依照第二具體例之半導體裝置之方 法（N 0 · 2 )之說明圖（為各步驟做完後之斷面圖）。 圖7 ( a )至7 (b)為展示依照本發明第三具體例之半導體裝 置形成電容器之部分之圖。 圖8 (a )至8 (b)為展示依照本發明第四具體例之半導體裝 置开> 成電容器之部分之圖。 圖9(a)至9(b)為展示依照本發明第五具體例之半導體裝 置形成電容器之部分之圖。 、 圖1 0 ( a)為展示依照本發明第六具體例之半導體裝置形 成電容器之部分之圖。 圖1 0(b)為沿圖1 0(a)之線A — A，截取之斷面圖。 圖11為依照第六具體例之半導體裝置 模型之說明圖。 王电合之 圖圖1 2為展不依照本發明第七具體例之半導體裝置之平面
89114073.ptc 第43頁 483150 圖式簡單說明 圖1 3 (a)至1 3 ( d)為展示依照本發明第七具體例之半導體 裝置之圖。 圖1 4 (a)及1 4 ( b)為展示依照本發明第七具體例之半導體 裝置之一變型之圖。 圖15(a)至15(c)為展示習知半導體裝置之圖。
89114073.ptd 第44頁

Claims (1)

  1. --- 89lli〇l3 _^ Λ__R 你不 91β 2ν 六、申請專利顧 --- ---—----
    ΐΙ-^ 1 · 一種半導體裝置，包栝·· 由ΐ導體基板之表面所形成之第一導電層， 在第一導電層之近旁形成之第二導電層中 決導電層與第二導電層之間隔係依照絕緣層之電容率 利範圍第1項之半導體襄置，其中第二導電 ίϋί::】孔内之一導電膜所製成，該通孔位於該 ί第：且通過絕緣膜之至少-部分，而該 兮玄通孔之深许古& 及弟二電位，以及沿 μ、孔之冰度方向延伸之一電容器， =於該第-導電層與該通孔内該第二導！；：=; 層間膜所形成者。 夺电屑之間之纟巴緣 3 ·如申ό月專利範圖笛9 @々、卜、若 括第二通孔，此第二瑪' 、ν體裝置，其中該通孔包 至半導體區或線路：者。在其任-開口端在電學上連接 4.如申請專利範圍第2項 括第二通孔，此第二通？丨 千¥ 忒置八中。亥通孔包 之表面者。 24向形成於基板表面上之絕緣區 括5第Ϊ t I專：Ϊ圍第2項之半導體裝置，其中該通孔包 ,7^ ^ 一通孔通向元件分離區之表面，該區形 成於充基板之半導體基板之表面上者。 6爲如申/月專利乾圍第2項之半導體裝置，其中該第一導 “-升:成於與，，孔& -指定距離隔開之第_通孔之範圍 内’藉此利用忒等第一及第二導電層暨被安插於該第一導
    89114073.ptc
    "—
    第45頁 483150 六、申請專利範圍 電層與該第二導電層之間之該絕緣膜來形成一沿該通孔之 深度方向延伸之垂直電容器者。 7. 如申請專利範圍第2項之半導體裝置，其中該通孔具 有矩形橫斷面，且該通孔之與該第一導電層相對之表面為 較廣大之表面者。 8. 如申請專利範圍第2項之半導體裝置，其中該通孔包 括第三通孔，此第三通孔以可與基板之表面在電學上連接 之方式通向該基板之表面，而第二通孔通向形成於該基板 表面上之絕緣區之表面，該等第二及第三通孔係在相同之 製造步驟所形成，而該第二通孔之開口面積為大於該第三 通孔之開口面積者。 9. 如申請專利範圍第6項之半導體裝置，其中該通孔在 與該第一通孔之側壁隔開一指定間隔之下圍繞著該第一導 電層，同時有一沿該通孔之深度方向延伸之垂直電容器形 成於該第一導電層之側壁與該第二導電層之侧壁之間，該 等導電層係與安插於其間之該絕緣膜互相面對者。 1 0.如申請專利範圍第9項之半導體裝置，其中該第一導 電層包括一絕緣保護層形成於該第一導電層之侧壁上者。 11.如申請專利範圍第2項之半導體裝置，其中該通孔與 該第一導電層之頂面之至少一部分重疊，同時有一沿該通 孔之深度方向延伸之垂直電容器形成於該第一導電層之側 壁與該第二導電層之侧壁之間，該等導電層係與安插於其 間之該絕緣膜互相面對者。 1 2.如申請專利範圍第11項之半導體裝置，其中該第一
    89114073.ptd 第46頁 483150 六、申請專利範圍 導電層包括絕緣保護膜形成於該第一導電層之至少側壁及 頂面上者。 1 3.如申請專利範圍第1 2項之半導體裝置，其中該通孔 通向一從該第一導電層之頂面至兩側壁之區域範圍内者。 1 4.如申請專利範圍第1 0項之半導體裝置，其中該絕緣 保護層為由第一絕緣膜與該第一絕緣膜上之第二絕緣膜所 構成，該第二絕緣膜具有一電容率小於該第一絕緣膜之電 容率且對該絕緣膜之蝕刻環境顯示耐蝕刻性者。 1 5.如申請專利範圍第2項之半導體裝置，其中該第一導 電層以與填入該通孔内之該第二導電層隔開一指定間隔之 方式圍繞該第二導電層之外側者。 1 6.如申請專利範圍第1 5項之半導體裝置，其中該第一 導電層形成梳子形狀，且該通孔形成於被夾在該梳子之齒 間之位置者。 17. 如申請專利範圍第2項之半導體裝置，其中在第一及 第二通孔内填充有該等第一及第二導電層，且其頂端連接 至該等第一及第二導電層，而該等第一及第二導電層之陣 列中之空間間隔為小於該等第一及第二通孔之陣列中之空 間間隔者。 18. 如申請專利範圍第2項之半導體裝置，其中第一及第 二通孔内填充有該等第一及第二導電層，且其頂端連接至 該等第一及第二導電層，而該等第一及第二通孔之陣列中 之空間間隔為小於該等第一及第二導電層之陣列中之空間 間隔者。
    89114073.ptd 第47頁 483150 六、申請專利範圍 1 9.如申請專利範圍第2項之半導體裝置，其中第一及第 二通孔内填充有該等第一及第二導電層，且其頂端連接至 該等第一及第二導電層，而該等第一及第二通孔之陣列中 之空間間隔為實質等於該等第一及第二導電層之陣列中之 空間間隔者。 2 0.如申請專利範圍第2項之半導體裝置，其中該第一導 電層為閘極電極線路，第二通孔為源極接觸孔或汲極接觸 孔，且該第二導電層為源極線路或汲極線路者。 2 1.如申請專利範圍第2項之半導體裝置，其中該第一導 電層為閑極電極線路’而笫二通孔形成於元件隔離區上之 該閘極電極線路之兩侧上，同時與此隔開一指定間隔者。 22.如申請專利範圍第2項之半導體裝置，其中該第一導 電層為閘極電極線路，而以可覆蓋該閘極電極線路之方式 沿該閘極電極線路形成有第二通孔，該閘極電極線路之表 面覆蓋有元件隔離區上之絕緣保護膜，其中利用該閘極電 極線路及覆蓋著該閘極電極線路之該絕緣保護膜以及上述 第二通孔内之該第二導電層來形成一垂直電容器者。 2 3.如申請專利範圍第1 9項之半導體裝置，其中該絕緣 保護層為多層膜者。 2 4.如申請專利範圍第2項之半導體裝置，其中由第二通 孔及填入其内之該第二導電層形成一封閉環，此環係以圍 繞著半導體電路片表面之周邊之方式所形成，而該第一導 電層為一輔助環，此環係以與該封閉環隔開一指定間隔之 同時與該封閉環平行被配置之狀態形成於第一通孔内，而
    89114073.ptd 第48頁 483150 六、申請專利範圍 該封閉環與該輔助環形成一垂直電容器者。 2 5.如申請專利範圍第24項之半導體裝置，其中該輔助 環係以可在電學上與該基板接觸之方式所形成者。 2 6.如申請專利範圍第24項之半導體裝置，其中該輔助 環為與電源線或信號線連接者。 2 7. —種製造半導體裝置之方法，包括下述各步驟： 在半導體基板中形成一指定元件區· 在該半導體基板之表面上形成一線路層；其中 該線路層形成步驟包括 形成第一導電層之步驟， 形成一絕緣層間膜之步驟， 藉選擇除去該絕緣層間膜之手段來形成通孔之步驟，以 及在該通孔内形成第二導電層之步驟， 該通孔形成步驟包括同時形成電路連接用之通孔及補助 電容器形成用之通孔之步驟，在該補助電容器中該第一導 電層與該通孔内之第二導電層位於互相接近之位置， 其中該等第一及第二導電層一部分連接至第一及第二之 不同電位，藉此形成一電容器者。 2 8. —種製造半導體裝罝之方法，包括下述各步驟： 在半導體基板中形成一指定元件區； 在該半導體基板之表面上形成一線路層， 該線路層形成步驟包括 形成第一導電層之步驟， 形成一絕緣層間膜之步驟，
    89114073.ptd 第49頁 483150 申凊專利範圍 2選擇除去該絕緣層間膜之手段來形成通孔之步驟，以 在该通孔内形成第二導電層之步驟， j通孔形成步驟包括同時形成電路連接用之通孔及補助 益形成用之通孔之步驟，在該補助電容器中該通孔内 少该等第二導電層位於互相接近之位置， 其中該補助電容器内之該等第二導 -之不同電位，藉此形成一補助電容器者。弟及弟 驟2:9·如申請專利範圍第27項之方法，又包括下述各步 極元件隔離區之+導體基板之表面上形成-間極電 月莫及一閘極電極層之步驟· 幵> 成一源一沒極區之步驟 形成一絕緣層間膜之步驟； 通；Ϊ ΐ Ϊ選擇蝕刻該電極層附近之該絕緣層間膜之手段使 藉S it沒極區之方式形成通孔之步驟；以及 可夢φ^ ^層之手奴來形成一線路之步驟，係以該線路 線^^ UL達成其與該源〜；：及極區之接觸之方式形成該 器用t Ϊ :成t驟包括同時形成該通孔及另-供補助電容 續之兮k ^力一通孔形成於與該元件隔離區接 、。亥閘極電極線路之近旁位置， 其中該線路及該閘極電極夕 同電位，萨^卜疮& 电技層各別連接至第及弟一之不 30.如申二成二補助電容器者。 申5月專利乾圍第29項之方法，其中該電極層形成
    89114073.ptd 第50頁 483150 六、申請專利範圍 步驟包括在該閘極電極形成步驟後用一絕緣保護膜覆蓋該 閘極電極之步驟者。 3 1. —種製造半導體裝置之方法，包括下述各步驟： 在包括一指定元件區之基板之表面上形成一絕緣層間膜 之步驟， 藉電學連接用之接觸孔及該絕緣層間膜之選擇去除手段 來形成通孔之步驟，以及 在該通孔内形成第二導電層之步驟， 該通孔形成步驟包括以可同時形成一電學接觸用之接觸 區及一垂直電容器之方式形成複數之互相隔開之第二通孔 之步驟， 藉此，使該等第二導電層之相鄰區域各別連接至第一及 第二電位，因此形成電容器者。
    89114073.ptd 第51頁
TW089114073A 1999-07-14 2000-07-14 Semiconductor device and method of manufacturing the same TW483150B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20084599 1999-07-14

Publications (1)

Publication Number Publication Date
TW483150B true TW483150B (en) 2002-04-11

Family

ID=16431180

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089114073A TW483150B (en) 1999-07-14 2000-07-14 Semiconductor device and method of manufacturing the same

Country Status (4)

Country Link
US (2) US20040075174A1 (zh)
EP (1) EP1071130A3 (zh)
KR (1) KR20010029950A (zh)
TW (1) TW483150B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6960496B2 (en) * 2003-04-03 2005-11-01 Taiwan Semiconductor Manufacturing Method of damascene process flow
JP4343124B2 (ja) * 2005-02-04 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体装置
FR2883414A1 (fr) * 2005-03-21 2006-09-22 St Microelectronics Sa Structure capacitive de circuit integre
JP4744924B2 (ja) * 2005-05-10 2011-08-10 株式会社東芝 Ｌｓｉ内部信号観測回路
US7812424B2 (en) * 2007-12-21 2010-10-12 Infineon Technologies Ag Moisture barrier capacitors in semiconductor components
TWI405270B (zh) * 2009-01-07 2013-08-11 Niko Semiconductor Co Ltd 低閘極電荷的溝槽式功率半導體之製造方法及其結構
US8963223B2 (en) * 2010-03-01 2015-02-24 Broadcom Corporation Scalable integrated MIM capacitor using gate metal
US8810001B2 (en) * 2011-06-13 2014-08-19 Mediatek Inc. Seal ring structure with capacitor
US8987067B2 (en) 2013-03-01 2015-03-24 International Business Machines Corporation Segmented guard ring structures with electrically insulated gap structures and design structures thereof
US9793227B1 (en) * 2016-04-21 2017-10-17 Peregrine Semiconductor San Diego Switchable die seal connection

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60192359A (ja) * 1984-03-14 1985-09-30 Nec Corp 半導体メモリ装置
JPH02168662A (ja) * 1988-09-07 1990-06-28 Hitachi Ltd チップキャリア
JP3074003B2 (ja) * 1990-08-21 2000-08-07 株式会社日立製作所 半導体集積回路装置
JP3137749B2 (ja) * 1992-06-30 2001-02-26 株式会社日立製作所 半導体集積回路装置
JP3390875B2 (ja) * 1992-11-12 2003-03-31 日本テキサス・インスツルメンツ株式会社 半導体装置
JP3069468B2 (ja) * 1993-06-14 2000-07-24 株式会社東芝 半導体装置の製造方法
JP2919241B2 (ja) * 1993-09-13 1999-07-12 日本電気株式会社 電源配線
JP3520114B2 (ja) * 1994-07-11 2004-04-19 株式会社ルネサステクノロジ 半導体装置の製造方法
JPH1065101A (ja) * 1996-08-22 1998-03-06 Sony Corp 半導体装置
US6165833A (en) * 1997-12-19 2000-12-26 Micron Technology, Inc. Semiconductor processing method of forming a capacitor

Also Published As

Publication number Publication date
US20040075174A1 (en) 2004-04-22
KR20010029950A (ko) 2001-04-16
US20060017087A1 (en) 2006-01-26
EP1071130A2 (en) 2001-01-24
EP1071130A3 (en) 2005-09-07

Similar Documents

Publication Publication Date Title
TWI261911B (en) Semiconductor device and method for manufacturing the same
TW526588B (en) Semiconductor device and method for manufacturing the same
KR100491458B1 (ko) 반도체 장치
JP3161354B2 (ja) 半導体装置及びその製造方法
JP4167727B2 (ja) 半導体記憶装置
TWI451559B (zh) Semiconductor device
JPH1140772A (ja) 半導体装置及びその製造方法
JPWO2013118618A1 (ja) 高周波半導体装置およびその製造方法
JPH01173751A (ja) 半導体装置
TW483150B (en) Semiconductor device and method of manufacturing the same
JPS62286270A (ja) 半導体メモリ装置
JPH09116027A (ja) 半導体装置及びその製造方法
JP6356536B2 (ja) 半導体装置の製造方法
JPH04283963A (ja) ダイナミックｒａｍ及びその製造法
KR20020062590A (ko) 반도체메모리장치 및 그 제조방법
JP4333642B2 (ja) キャパシタ装置及びキャパシタ装置の製造方法
TW502433B (en) Semiconductor memory device and fabrication process therefor
JP2001085630A (ja) 半導体装置および半導体装置の製造方法
JP2001230388A (ja) 半導体装置の製造方法
JPH0260162A (ja) 半導体メモリ
JP3200974B2 (ja) 半導体記憶装置の製造方法
JPH05243519A (ja) 半導体メモリ装置
TW200905804A (en) Semiconductor memory device and fabrication method thereof
JPH01270344A (ja) 半導体装置の製造方法
JP2005101641A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees