JP2001085630A

JP2001085630A - 半導体装置および半導体装置の製造方法

Info

Publication number: JP2001085630A
Application number: JP2000212973A
Authority: JP
Inventors: Masaki Tamaru; 雅規田丸; Toshiyuki Moriwaki; 俊幸森脇; Ryoichi Suzuki; 良一鈴木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-07-14
Filing date: 2000-07-13
Publication date: 2001-03-30

Abstract

(57)【要約】【課題】配線等の制約を受けることなく所望の位置に
キャパシタを形成して電源ノイズ対策を効率的に行うこ
とができ、微細化の進んだプロセス技術においても、よ
り少ない面積でより大容量のキャパシタを構成する。【解決手段】プロセス技術の微細化に伴って大きな容
量を持つようになった配線間（Ｍ１１およびＭ１２間）
容量およびスルーホール間（Ｂ１１およびＢ１２間）容
量を利用して、付加容量またはキャパシタを形成する。
例えば、スイッチングノイズ等が発生する箇所の近傍に
も付加容量を容易に形成することができ、電源ノイズ対
策を効率的に行い得る。また、微細化の進んだプロセス
技術においても、より少ない面積でより大容量のキャパ
シタを、他のデバイスと同一のプロセスで特別な工程を
追加することなく形成することが可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置および半
導体装置の製造方法に係り、所望の位置にキャパシタを
形成して電源ノイズ対策を効率的に行うことができ、ま
た、微細化の進んだプロセス技術においても、より占有
面積が小さく、より大容量のキャパシタを構成できる半
導体装置および半導体装置の製造方法に関する。

【０００２】

【従来の技術】一般に、アナログ回路およびディジタル
回路を混載した半導体装置や、低電圧で動作する半導体
装置では、該半導体装置内のディジタル回路によって発
生せしめられる電源ノイズが問題となっている。

【０００３】このような電源ノイズを抑制するための手
法として、従来より、半導体装置の外周部の幹線（電
源）配線を２層化して、電源配線に付加される容量を増
加させる手法がある。上記電源ノイズは、主としてディ
ジタル回路に入力される信号の変化により電源電流が変
化して起こるスイッチングノイズであり、信号が変化し
ない時に付加容量を充電し、信号が変化するスイッチン
グ時に該付加容量に電源電圧供給源の役割を持たせるこ
とにより、電源電圧の急激な変動を抑制してノイズレベ
ルを低減するものである。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置における電源ノイズ対策は、半導体装置
設計支援装置における配置・配線ツールによる配線の制
約から、幹線（外周部）の電源配線についてしか自動的
な対応を行うことができないという問題点があった。

【０００５】また特に、より厳しいノイズ抑制が要求さ
れるような場合などでは、２つの配線層の導体膜を利用
した大容量のキャパシタを別途半導体装置上に形成して
電源配線に付加させる等の対処が為されるが、配線層を
利用した平行平板型のキャパシタは、それを形成するた
めの面積を別に必要とするので高集積化の妨げとなり、
特に微細化の進んだプロセス技術の場合に顕著であると
いう問題点もあった。

【０００６】本発明は、上記従来の問題点に鑑みてなさ
れたものであって、配置・配線ツールにおける配線制約
を受けることなく、所望の位置にキャパシタを形成する
ことができ、アナログ回路およびディジタル回路を混載
した半導体装置や低電圧で動作する半導体装置における
電源ノイズ対策を効率的に行い得る半導体装置および半
導体装置の製造方法を提供することを目的としている。

【０００７】また、本発明の他の目的は、微細化の進ん
だプロセス技術においても、より少ない面積でより大容
量のキャパシタを構成でき、しかもトランジスタ等の他
のデバイスと同一のプロセスで特別な工程を追加するこ
となく該キャパシタを形成し得る半導体装置および半導
体装置の製造方法を提供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に係る半導体装置は、基板表面に
形成された第１の導体層と、前記第１の導体層に近接
し、かつ絶縁膜を介して前記第１の導体層と電気的に分
離せしめられた第２の導体層とを含み、前記第１および
第２の導体層との間で前記第１および第２の導体層の厚
さ方向に沿って所望の付加容量を形成するように、前記
絶縁膜の誘電率に応じて、前記第１および第２の導体層
の間隔が決定されることを特徴とする。また本発明の請
求項２は、前記請求項１にかかる半導体装置において、
前記第２の導体層が、前記第１の導体層に近接し、絶縁
膜の少なくとも一部を貫通するように形成されたスルー
ホール内に充填された導体層からなり、前記第１および
第２の導体層をそれぞれ第１および第２の電位に接続
し、前記第１の導体層と前記スルーホール内の第２の導
体層との間に介在する前記絶縁膜によって前記スルーホ
ールの深さ方向に沿ったキャパシタを構成したことを特
徴とする。

【０００９】また本発明の請求項３は、前記請求項１に
かかる半導体装置において、前記スルーホールは、その
開口端のいずれか一方でのみ半導体領域または配線領域
と電気的に接続している第２のスルーホールを含むこと
を特徴としている。

【００１０】また本発明の請求項４は、前記請求項２ま
たは３のいずれかにかかる半導体装置において、前記ス
ルーホールは、前記基板表面に形成された絶縁性領域表
面に開口している第２のスルーホールを含むことを特徴
としている。

【００１１】また本発明の請求項５は、前記請求項２乃
至４のいずれかにかかる半導体装置において、前記スル
ーホールは、前記基板としての半導体基板表面に形成さ
れた素子分離領域表面に開口する第２のスルーホールを
含むように形成されていることを特徴としている。

【００１２】また本発明の請求項６は、前記請求項２に
かかる半導体装置において、前記第１の導体層は、前記
スルーホールから、所定の間隔を隔てて形成された第１
のスルーホール内に形成されており、これら第１及び第
２の導体層とこの間に介在する前記層間絶縁膜の一部と
によって前記スルーホールの深さ方向に沿った縦形キャ
パシタを構成したことを特徴としている。

【００１３】また本発明の請求項７は、前記請求項２乃
至５のいずれかにかかる半導体装置において、前記スル
ーホールは前記第１の導体層に相対向する面が幅広面と
なる断面長方形であることを特徴としている。

【００１４】また本発明の請求項８は、前記請求項２乃
至５のいずれかにかかる半導体装置において、前記スル
ーホールは、前記基板表面とコンタクトするように前記
基板表面に開口している第３のスルーホールと、前記第
３のスルーホールと同一工程で形成され、前記基板表面
に形成された絶縁性領域表面に開口している第２のスル
ーホールとを含み、前記第３のスルーホールよりも前記
第２のスルーホールは開口面積が大きいことを特徴とし
ている。

【００１５】また本発明の請求項９は、前記請求項６に
かかる半導体装置において、前記スルーホールは前記第
１のスルーホールの側壁から所定の間隔を隔てて、前記
第１の導体層を囲むように形成され、前記層間絶縁膜を
介して相対向する第１の導体層の側面と第２の導体層と
の間で前記スルーホールの深さ方向に沿った縦形キャパ
シタを構成したことを特徴としている。

【００１６】また本発明の請求項１０は、前記請求項９
にかかる半導体装置において、前記第１の導体層は少な
くともその側面に絶縁保護膜を具備していることを特徴
としている。

【００１７】また本発明の請求項１１は、前記請求項２
にかかる半導体装置において、前記スルーホールは、前
記第１の導体層の少なくとも上面の一部で重なるように
形成され、前記絶縁膜を介して相対向する第１の導体層
の側面と第２の導体層との間で前記スルーホールの深さ
方向に沿った縦形キャパシタを構成したことを特徴とし
ている。

【００１８】また本発明の請求項１２は、前記請求項１
１にかかる半導体装置において、前記第１の導体層は少
なくともその側面及び上面に絶縁保護膜を具備している
ことを特徴としている。

【００１９】また本発明の請求項１３は、前記請求項１
２にかかる半導体装置において、前記スルーホールは前
記第１の導体層の上面から両側壁を覆うように開口して
いることを特徴としている。

【００２０】また本発明の請求項１４は、前記請求項１
０にかかる半導体装置において、前記保護絶縁膜は、第
１の絶縁膜上に形成され、前記第１の絶縁膜よりも誘電
率が小さく、前記層間絶縁膜のエッチング条件に対して
耐エッチング性を持つ第２の絶縁膜との積層膜とからな
ることを特徴としている。

【００２１】また本発明の請求項１５は、前記請求項２
にかかる半導体装置において、前記第１の導体層は、前
記スルーホール内に充填された前記第２の導体層から所
定の間隔を隔てて、前記第２の導体層の外側を囲むよう
に形成されていることを特徴としている。

【００２２】また本発明の請求項１６は、前記請求項１
５にかかる半導体装置において、前記第１の導体層は櫛
形状に形成され、前記スルーホールは前記櫛形状の歯と
なる前記第１の導体層に挟まれた位置に形成されたこと
を特徴としている。

【００２３】また本発明の請求項１７は、前記請求項２
にかかる半導体装置において、前記第１及び第２の導体
層は、それぞれ前記第１及び第２のスルーホールに充填
され、その上面で第１及び第２の配線層に接続されてお
り、前記第１及び第２の配線層の間隔は前記第１及び第
２のスルーホールの間隔よりも小さいことを特徴として
いる。

【００２４】また本発明の請求項１８は、前記請求項２
にかかる半導体装置において、前記第１及び第２の導体
層は、それぞれ前記第１及び第２のスルーホールに充填
され、その上面で第１及び第２の配線層に接続されてお
り、前記第１及び第２のスルーホールの間隔は前記第１
及び第２の配線層の間隔よりも小さいことを特徴として
いる。

【００２５】また本発明の請求項１９は、前記請求項２
にかかる半導体装置において、前記第１及び第２の導体
層は、それぞれ前記第１及び第２のスルーホールに充填
され、その上面で第１及び第２の配線層に接続されてお
り、前記第１及び第２のスルーホールの間隔は前記第１
及び第２の配線層の間隔とほぼ同程度であることを特徴
としている。

【００２６】また本発明の請求項２０は、前記請求項２
にかかる半導体装置において、前記第１の導体層は、ゲ
ート電極配線であり、前記第２のスルーホールはソース
またはドレインコンタクトホールであり、前記第２の導
体層はソースまたはドレイン配線であることを特徴とし
ている。

【００２７】また本発明の請求項２１は、前記請求項２
にかかる半導体装置において、前記第１の導体層は、ゲ
ート電極配線であり、前記第２のスルーホールは、素子
分離領域上で前記ゲート電極配線の両側に所定の間隔を
隔てて形成されていることを特徴としている。

【００２８】また本発明の請求項２２は、前記請求項２
にかかる半導体装置において、前記第１の導体層は、ゲ
ート電極配線であり、前記第２のスルーホールは、素子
分離領域上で表面を絶縁保護膜で被覆された前記ゲート
電極配線を覆うように前記ゲート電極配線に沿って形成
され、前記ゲート電極配線と、この周囲を覆う絶縁保護
膜と、前記第２のスルーホール内の第２の導体層との間
で付加キャパシタを構成したことを特徴としている。

【００２９】また本発明の請求項２３は、前記請求項２
２にかかる半導体装置において、前記絶縁保護膜は多層
膜であることを特徴としている。

【００３０】また本発明の請求項２４は、前記請求項２
にかかる半導体装置において、前記第２のスルーホール
およびその内部に充填された第２の導体層は、半導体チ
ップ表面の周縁部を囲むように形成されたシールリング
であり、前記第１の導体層は、前記シールリングから所
定の間隔を隔てて前記シールリングと並行する第１のス
ルーホール内に形成された補助リングであり、前記シー
ルリングと前記補助リングとで縦形キャパシタを構成し
ていることを特徴としている。また本発明の請求項２５
は、前記請求項２４にかかる半導体装置において、前記
補助リングは、前記基板とコンタクトするように形成さ
れていることを特徴としている。

【００３１】また本発明の請求項２６は、前記請求項２
４にかかる半導体装置において、前記シールリングは、
電源ラインもしくは信号ラインに接続されていることを
特徴としている。

【００３２】また本発明の請求項２７の半導体装置の製
造方法は、半導体基板内に所望の素子領域を形成する工
程と、前記半導体基板表面に配線層を形成する工程とを
含み、前記配線層を形成する工程が、第１の導体層を形
成する工程と、絶縁層間膜を形成する絶縁層間膜形成工
程と、前記絶縁層間膜を選択的に除去してスルーホール
を形成するスルーホール形成工程と、前記スルーホール
内に第２の導体層を形成する第２の導体層形成工程と、
を含み、さらに、前記スルーホール形成工程が、回路接
続用のスルーホールと、少なくとも前記スルーホール内
の第２の導体層と前記第１の導体層とが近接し、付加キ
ャパシタを形成するように、付加キャパシタ用のスルー
ホールとを同時に形成する工程を含み、前記第１および
第２の導体層の一部をそれぞれ第１および第２の電位に
接続してキャパシタを形成するようにしたことを特徴と
している。

【００３３】また本発明の請求項２８は、前記請求項２
７にかかる半導体装置の製造方法において、半導体基板
内に所望の素子領域を形成する工程と、前記半導体基板
表面に配線層を形成する工程とを含み、前記配線層を形
成する工程が、第１の導体層を形成する工程と、絶縁層
間膜を形成する絶縁層間膜形成工程と、前記絶縁層間膜
を選択的に除去してスルーホールを形成するスルーホー
ル形成工程と、前記スルーホール内に第２の導体層を形
成する第２の導体層形成工程とを含み、さらに、前記ス
ルーホール形成工程が、回路接続用のスルーホールと、
少なくとも前記スルーホール内の第２の導体層同士が近
接して、付加キャパシタを形成するように、付加キャパ
シタ用のスルーホールとを同時に形成する工程を含み、
前記付加キャパシタ用のスルーホール内の第２の導体層
をそれぞれ第１および第２の電位に接続して付加キャパ
シタを形成するようにしたことを特徴としている。

【００３４】また本発明の請求項２９は、前記請求項２
７にかかる半導体装置の製造方法において、素子分離領
域を形成した半導体基板表面にゲート絶縁膜およびゲー
ト電極層を形成する電極層形成工程と、ソースドレイン
領域を形成する工程と、絶縁層間膜を形成する絶縁層間
膜形成工程と、前記電極層近傍の前記絶縁層間膜をエッ
チングして前記ソースドレイン領域に開口するようにス
ルーホールを形成するスルーホール形成工程と、導体層
を形成し前記スルーホールを介して前記ソースおよびド
レイン領域にコンタクトするように配線を形成する配線
形成工程と、を有し、前記スルーホール形成工程が、前
記素子分離領域上を走行する前記ゲート電極配線に近接
する位置に付加キャパシタ用のスルーホールを同時形成
する工程を含み、前記配線および前記電極層をそれぞれ
第１および第２の電位に接続して付加キャパシタを形成
することを特徴としている。

【００３５】また本発明の請求項３０は、前記請求項２
９にかかる半導体装置において、前記電極層形成工程
は、さらに、前記ゲート電極形成工程の後、前記ゲート
電極を絶縁保護膜で被覆する工程を含むことを特徴とし
ている。

【００３６】また本発明の請求項３１にかかる半導体装
置の製造方法は、所望の素子領域の形成された基板表面
に絶縁層間膜を形成する絶縁層間膜形成工程と、電気的
接続用のコンタクトホール前記絶縁層間膜を選択的に除
去してスルーホールを形成するスルーホール形成工程
と、前記スルーホール内に第２の導体層を形成する第２
の導体層形成工程とを有し、前記スルーホール形成工程
が、電気的にコンタクトを形成するためのコンタクト領
域の形成と同時に縦形キャパシタを形成すべく、所望の
間隔を隔てて複数の第２のスルーホールを形成する工程
を含み、前記第２の導体層を隣接領域でそれぞれ第１お
よび第２の電位に接続してキャパシタを形成することを
特徴としている。

【００３７】本発明に係る半導体装置では、基板表面に
形成された第１の導体層と、前記第１の導体層に近接
し、層間絶縁膜の少なくとも一部を貫通するように形成
されたスルーホールと、前記スルーホール内に充填され
た第２の導体層とを有し、前記第１および第２の導体層
をそれぞれ第１および第２の電位に接続し、前記第１の
導体層と前記スルーホール内の第２の導体層との間に介
在する前記層間絶縁膜によって前記スルーホールの深さ
方向に沿ったキャパシタを構成している。

【００３８】すなわち、プロセス技術の微細化に伴い、
絶縁膜の誘電率と間隔との調整により、配線間容量およ
びスルーホール間容量を、所望の容量値をもつように大
容量化することにより、付加容量またはキャパシタを形
成している。配線間容量およびスルーホール間容量は半
導体装置内の任意の場所に配置可能であり、所望の位置
に付加容量を形成することができ、また縦方向すなわ
ち、基板面に対して垂直方向の面を電極面として用いた
縦形キャパシタであるため、専有面積は極めて小さい。
したがって、アナログ回路およびディジタル回路を混載
した半導体装置や低電圧で動作する半導体装置におい
て、ノイズ発生箇所の近傍に付加容量を容易に形成する
ことができ、電源ノイズ対策を効率的に行うことが可能
となる。また、微細化の進んだプロセス技術において、
スルーホールを付加的に形成するあるいは、スルーホー
ルを、その側面で付加キャパシタを形成し得る程度に、
隣接する配線又はスルーホールに近接して配設すること
によって縦形キャパシタを形成しているため、配線を利
用して形成された平面型キャパシタよりもより少ない面
積でより大容量のキャパシタを構成することができ、し
かもトランジスタ等の他のデバイスと同一のプロセスで
特別な工程を追加することなく、従前のプロセスで該キ
ャパシタを形成することが可能である。

【００３９】また、本発明に係る半導体装置および半導
体装置の製造方法では、例えば半導体基板上、半導体基
板の絶縁層上または絶縁基板上に電極層および絶縁層間
膜を形成した後、該絶縁層間膜をエッチングして電極層
の近傍にスルーホールを形成し、スルーホール上に該ス
ルーホールと電気的に接続される配線を形成して、配線
および電極層をそれぞれ第１および第２の電位に接続し
てキャパシタを構成している。なお、電極層とスルーホ
ール間には両者を電気的に絶縁するための絶縁保護膜が
形成されているのが望ましい。また、電極層は例えば多
結晶シリコン層等が該当する。

【００４０】また、請求項４に係る半導体装置では、付
加容量形成用のスルーホールが絶縁性領域表面に開口し
ているため、断面積をより大きいものとしても、エッチ
ングむらなどにより精度が低下するようなこともないた
め、設計の自由度が向上する。

【００４１】特に、請求項１３に係る半導体装置では、
スルーホールが電極層（第１の導体層）を覆うように形
成したときの電極層とスルーホール間の容量を利用し
て、付加容量またはキャパシタを形成するので、半導体
装置内の所望の位置により大容量の付加容量を形成する
ことができる。

【００４２】また特に、請求項１５に係る半導体装置で
は、電極層（第１の導体層）がスルーホールを囲むよう
に形成したときの電極層とスルーホール間の容量を利用
して、付加容量またはキャパシタを形成するので、半導
体装置内の所望の位置に大容量の付加容量を形成するこ
とができる。また、電極層がスルーホールを囲むように
形成したパターンを設計支援装置に登録し、単独または
組み合わせて付加容量またはキャパシタを構成できるよ
うにすれば、所望の容量値の付加容量またはキャパシタ
を所望の位置に形成することができる。

【００４３】また特に、請求項１６に係る半導体装置で
は、電極層（第１の導体層）を櫛形状に形成し、スルー
ホールが櫛形状の歯となる電極層に挟まれた位置に形成
したときの電極層とスルーホール間の容量を利用して、
付加容量またはキャパシタを形成するので、半導体装置
内の所望の位置に大容量の付加容量を形成することがで
きる。また、電極層を櫛形状に形成し、スルーホールが
櫛形状の歯となる電極層に挟まれた位置に形成したパタ
ーンを設計支援装置に登録し、単独または組み合わせて
付加容量またはキャパシタを構成できるようにすれば、
所望の容量値の付加容量またはキャパシタを所望の位置
に形成することができる。

【００４４】さらに、請求項１０に係る半導体装置で
は、第１および第２の電極の側面または側面および上面
には両者を電気的に絶縁するための絶縁保護膜が形成さ
れている。かかる構成によれば、コンタクトずれによる
短絡を防ぎ、かつ高誘電率となるように材料を選択する
ことにより、付加容量の増大をはかることが可能とな
る。また、電極層（第１及び第２の導体層）は例えば多
結晶シリコン層、アルミニウム薄膜、タングステン薄膜
メタルシリサイド等が該当する。

【００４５】請求項２４に係る半導体装置では、半導体
チップ表面の周縁部を囲むように形成されたシールリン
グを形成するとともに、前記シールリングから所定の間
隔を隔てて前記シールリングと並行する第１のスルーホ
ール内に形成された補助リングであり、各リングを異な
る電位に接続することにより、リング間でチップ周縁に
沿って縦形キャパシタを形成するもので、付加容量の大
きい縦形キャパシタを形成することが可能となる。また
本発明の構成によれば、シールリング及び補助リング電
源環状配線の役割を果たすため、配線のひきまわしが少
なくてすみ、さらなるチップ面積の低減を図ることが可
能となる。

【００４６】

【発明の実施の形態】以下、本発明の半導体装置および
半導体装置の製造方法の実施の形態について、〔第１の
実施形態〕、〔第２の実施形態〕、〔第３の実施形
態〕、〔第４の実施形態〕、〔第５の実施形態〕、〔第
６の実施形態〕、〔第７の実施形態〕の順に図面を参照
して詳細に説明する。

【００４７】本発明の半導体装置および半導体装置の製
造方法の実施の形態の説明に先立って、先ず、図２およ
び図３を参照して、プロセス技術の微細化に伴う素子構
造（配線層やポリシリコン層の構造）の変化について考
察する。図２および図３は半導体集積回路の同一部分
（ポリシリコンゲートｎＭＯＳトランジスタ）を構成す
る素子構造の説明図であり、図３は図２よりもプロセス
技術の微細化がより進んだ素子構造を示している。な
お、図２（ａ）および図３（ａ）は平面図（パターン
図）であり、図２（ｂ）および図３（ｂ）はそれぞれ図
２（ａ）および図３（ａ）のＡ−Ａ’における断面図で
あり、図２（ｂ）および図３（ｂ）はＢ−Ｂ’における
断面図である。

【００４８】図２において、２０１はｐ型シリコン基
板、２１１はゲート酸化膜、Ｄ２１はｎ⁺拡散領域、Ｐ
２１はポリシリコン層、Ｂ２１，Ｂ２２およびＢ２３は
スルーホール（以下スルーホール内に導電体を充填した
ものをスルーホールと呼称する）、Ｍ２１，Ｍ２２およ
びＭ２３は第１配線層のメタル配線、Ｍ２４は第２配線
層のメタル配線である。

【００４９】図３においても同様に、３０１はｐ型シリ
コン基板、３１１はゲート酸化膜、３１２はＳＡＣ（Se
lf-Aligned Contact）プロセス技術においてスルーホー
ルとポリシリコン層を分離するための絶縁保護膜、Ｄ３
１はｎ⁺拡散領域、Ｐ３１はポリシリコン層、Ｂ３１，
Ｂ３２およびＢ３３はスルーホール、Ｍ３１，Ｍ３２お
よびＭ３３は第１配線層のメタル配線、Ｍ３４は第２配
線層のメタル配線である。

【００５０】図２（ｃ）および図３（ｃ）の対比によ
り、プロセス技術の微細化に伴って、配線に付加される
容量は、第１配線層と第２配線層の異なる配線層間（例
えば図２（ｃ）のメタル配線Ｍ２４およびメタル配線Ｍ
２２，Ｍ２３間）の容量から、同一配線層間（例えば図
３（ｃ）のメタル配線Ｍ３２およびメタル配線Ｍ３３
間）の容量へと、支配的となる容量が変わってきている
ことが分かる。プロセス技術の微細化により、同一配線
層における配線相互の線間距離が短くなっていると共
に、抵抗の増大を抑制する目的から配線断面積を大きく
とるために配線層の厚さが大きくなっていることによる
ものである。

【００５１】また、図２（ｂ）および図３（ｂ）の対比
により、プロセス技術の微細化に伴って、図２（ｂ）で
は特に問題視されていなかったスルーホール間の容量や
スルーホール−ポリシリコン層間の容量が、図３（ｂ）
ではスルーホールＢ３１およびＢ３２間の容量やスルー
ホールＢ３１、Ｂ３２−ポリシリコン層Ｐ３１間の容量
が無視できないほど大きな値を持つようになって来てい
ることも分かる。特にスルーホール−ポリシリコン層間
の容量は、絶縁保護膜３１２が高誘電率を持つため、よ
り大きな容量値となっている。

【００５２】このように、プロセス技術の微細化に伴う
配線層やポリシリコン層の構造の変化により、同一配線
層間容量やスルーホール−ポリシリコン層間容量等の付
加容量が大きな値を持つようになり、微細化プロセスで
はこの付加容量に対処する技術が種々提案されている。
本発明の半導体装置および半導体装置の製造方法では、
プロセス技術の微細化に伴って大きな付加容量を持つよ
うになった構造部分を用いて、電源ノイズ対策用に電源
配線に付加される容量や、半導体集積回路を構成するキ
ャパシタを形成しようとするものである。

【００５３】〔第１の実施形態〕図１は、本発明の第１
の実施形態に係る半導体装置のキャパシタを形成する部
分の説明図である。図１（ａ）および（ｃ）は平面図
（パターン図）であり、図１（ｂ）は図１（ａ）および
（ｃ）のＡ−Ａ’における断面図である。なお、本実施
形態の半導体装置および半導体装置の製造方法は、プロ
セス技術の微細化に伴って大きな容量を持つようになっ
た配線間容量およびスルーホール間容量により、付加容
量またはキャパシタを形成するものである。

【００５４】図１において、１０１はシリコン基板、Ｂ
１１およびＢ１２はスルーホール、Ｍ１１およびＭ１２
はメタル配線である。なお、図１（ｂ）中では省略され
ているが、スルーホールＢ１１およびＢ１２間には膜厚
２００−６００ｎｍのＳｉＯ ₂からなる絶縁層間膜（誘
電率４．２）が、アルミニウムからなるメタル配線Ｍ１
１およびＭ１２間には膜厚５０−５００ｎｍのＳｉＯＦ
からなる絶縁線間膜（誘電率３．７）がそれぞれ形成さ
れている。

【００５５】図１に示される構造を、電源配線の付加容
量として電源ノイズ対策に使用する場合には、メタル配
線Ｍ１１およびＭ１２の一方を電源電位Ｖ_ＤＤに、他方
を電源電位Ｖ_SSにそれぞれ接続されることとなる。ま
た、半導体集積回路におけるキャパシタとして使用する
場合には、メタル配線Ｍ１１およびＭ１２がそれぞれ該
キャパシタの両端電位を持つこととなる。

【００５６】図１に示される構造は、少なくとも次のよ
うなプロセスを経て実現される。先ず、シリコン基板１
０１上にＣＶＤ法により膜厚２００−６００ｎｍのＳｉ
Ｏ₂からなる絶縁層間膜を形成する。次に、フォトリソ
グラフィ工程によって形成したレジストパターンをマス
クとし、絶縁層間膜をエッチングし、さらに減圧ＣＶＤ
法を用いたメタル薄膜形成工程によりアルミニウム薄膜
を充填しシリコン基板１０１上にスルーホールＢ１１お
よびＢ１２を形成する。そしてさらに、減圧ＣＶＤ法を
用いたメタル薄膜形成工程（配線形成工程）により、ア
ルミニウム薄膜を形成し、スルーホールＢ１１およびＢ
１２上にそれぞれメタル配線Ｍ１１およびＭ１２が形成
される。ここで平坦面上のメタル薄膜の膜厚は５０−５
００ｎｍ程度であった。なお、スルーホール内に充填さ
れるメタル薄膜とメタル配線とは同一工程で形成しても
よい。成膜方法についても減圧ＣＶＤに限定されること
なく、スパッタリング法、ダマシン法など他の方法も適
用可能である。

【００５７】なお、図１（ａ）および（ｂ）に示される
ような構造でキャパシタを実現する場合、該キャパシタ
の容量は配線間容量およびスルーホール間容量の合成値
となるが、メタル配線Ｍ１１およびＭ１２の膜厚ｈｍ、
スルーホールＢ１１およびＢ１２の高さｈｂ、並びにス
ルーホールＢ１１およびＢ１２間の距離ｄｂの大小関係
によって、配線間容量またはスルーホール間容量の何れ
か一方がより支配的となる。

【００５８】先ず、スルーホール間の距離ｄｂよりもス
ルーホールの高さｈｂが大きい時（ｄｂ＜ｈｂ）には、
スルーホール間容量を有効に利用することができる。ま
た逆に、スルーホール間の距離ｄｂがスルーホールの高
さｈｂよりも大きい時（ｄｂ＞ｈｂ）には、配線間容量
の方が支配的となる。但し、スルーホール間容量が利用
されないということではない。例えばスルーホール間の
距離ｄｂは、５０−５００ｎｍ程度が望ましく、さらに
はできる限り近接させるのが望ましい。また、配線間距
離ｈｂは、５０−５００ｎｍ程度が望ましく、さらには
できる限り近接させるのが望ましい。また、例えば絶縁
層間膜となる部分を高誘電率膜で構成し、絶縁線間膜と
なる部分をより誘電率の低い膜で構成することにより、
スルーホール間容量と配線間容量とを同程度に高くする
ことができる。またこのように、絶縁層間膜と絶縁線間
膜とを膜質の異なる２層構造膜で構成することにより、
より絶縁性を高めることが可能となる。

【００５９】次に、スルーホールの高さｈｂがメタル配
線の膜厚ｈｍよりも大きい時（ｈｂ＞ｈｍ）には、配線
間容量よりもスルーホール間容量の方が相対的に大き
く、有効に利用することが可能である。逆の時（ｈｂ＜
ｈｍ）には、配線間容量がスルーホール間容量よりも相
対的に大きくなる場合もあるが、パターンレイアウトの
許容範囲内でスルーホールの形状を調整することによ
り、スルーホール高さが小さい分、対向部分の面積を大
きくして、スルーホール間容量を大きくすることも可能
である。

【００６０】なお、現状のプロセス技術では、絶縁層間
膜を薄くすると回路全体の配線容量が増加して、回路全
体にその影響が現れるため、プロセス技術的な問題が無
い限り絶縁層間膜は厚く積まれることが望ましく、した
がって、構造的にｄｂ＜ｈｂでｈｂ＞ｈｍとなることが
大半であると考えられる。

【００６１】なお、本実施形態では、ＭＯＳデバイスを
想定して説明したが、バイポーラ等の他のデバイスに対
して適用可能であることはいうまでもない。また、シリ
コン基板１０１上にスルーホールＢ１１およびＢ１２を
形成したが、シリコン基板１０１の素子分離領域等の絶
縁層上に形成してもよい。また、シリコン基板１０１の
代わりに絶縁基板を使用して、本実施形態をＳＯＩ（Si
licon On Insulator）構造に適用することも可能であ
る。

【００６２】また、スルーホールＢ１１およびＢ１２の
形状は、図１（ａ）に示されるような切断面が正方形を
した固定形状とするのが通常であるが、付加容量または
キャパシタを形成する場合には、半導体基板、半導体基
板の絶縁層または絶縁基板の上にスルーホールが形成さ
れるので、エッチングばらつき等の問題が無くなること
から、スルーホールの固定形状ルールを無くして、図１
（ｃ）に示すように、切断面が長方形をしたスルーホー
ルとすることも可能である。これにより、キャパシタ面
積が増大し、大容量を得ることが可能となる。なお、深
さ方向を利用しているため、占有面積の増大を招くこと
なく大容量を得ることが可能となる。

【００６３】以上のように、本実施形態の半導体装置お
よび半導体装置の製造方法では、プロセス技術の微細化
に伴って大きな容量を持つようになった配線間（Ｍ１１
およびＭ１２間）容量およびスルーホール間（Ｂ１１お
よびＢ１２間）容量を利用して、付加容量またはキャパ
シタを形成するので、半導体装置内の所望の位置に付加
容量を形成することができる。例えば、アナログ回路お
よびディジタル回路を混載した半導体装置や低電圧で動
作する半導体装置において、スイッチングノイズ等が発
生する箇所の近傍に付加容量を容易に形成することがで
き、電源ノイズ対策を効率的に行うことが可能となる。
また、微細化の進んだプロセス技術においても、従来の
配線層間の平行平板型キャパシタと比較して、より少な
い面積でより大容量のキャパシタを構成することがで
き、しかもトランジスタ等の他のデバイスと同一のプロ
セスで特別な工程を追加することなく該キャパシタを形
成することが可能である。

【００６４】〔第２の実施形態〕図４は、本発明の第２
の実施形態に係る半導体装置のキャパシタを形成する部
分の説明図である。図４（ａ）および（ｃ）は平面図
（パターン図）であり、図４（ｂ）は図４（ａ）および
（ｃ）のＡ−Ａ’における断面図である。なお、本実施
形態の半導体装置および半導体装置の製造方法は、プロ
セス技術の微細化に伴って大きな容量を持つようになっ
たスルーホール−ポリシリコン層間の容量により、縦形
の付加容量またはキャパシタを形成するものである。

【００６５】図４において、４０１はシリコン基板、Ｂ
４１，Ｂ４２およびＢ４３はスルーホール、Ｍ４１およ
びＭ４２は膜厚５０−５００ｎｍのアルミニウムからな
るメタル配線、Ｐ４１は膜厚２００−６００ｎｍのポリ
シリコン層である。ここでスルーホールＢ４１，Ｂ４２
およびＢ４３も同一工程で形成されたポリシリコン層が
充填されている。なお、ポリシリコン層Ｐ４１の側面に
はＳｉＯ₂膜からなるスペーサ４１１が形成され、さら
にその側面および上面がＳｉＮ膜からなる絶縁保護膜４
１２で被覆されている。また、図４（ｂ）中では省略さ
れているが、スルーホールＢ４１およびＢ４２間には絶
縁層間膜が、メタル配線Ｍ４１およびＭ４２間には絶縁
線間膜がそれぞれ形成されている。なお、ここではシリ
コン基板４０１とスルーホールＢ４１，４２内の導体は
電気的にコンタクトを形成してはいない。配線Ｍ４２は
スルーホールＢ４３を介してシリコン基板４０１上に形
成された配線Ｐ４１とコンタクトを形成している。また
スルーホールＢ４１，４２、Ｂ４３内にはメタル配線Ｍ
４１およびＭ４２と同一材料からなる導体が充填されて
いる。

【００６６】図４に示される構造を、電源配線の付加容
量として電源ノイズ対策に使用する場合には、メタル配
線Ｍ４１およびＭ４２の一方を電源電位Ｖ_DDに、他方を
電源電位Ｖ_SSにそれぞれ接続されることとなる。また、
半導体集積回路におけるキャパシタとして使用する場合
には、メタル配線Ｍ４１およびＭ４２がそれぞれ該キャ
パシタの両端電位を持つこととなる。

【００６７】なお、図４（ａ）では、どのスルーホール
Ｂ４１−４３も同じ形状をなしているが、下層側のポリ
シリコン層Ｐ４１にコンタクトしているのはスルーホー
ルＢ４３のみであり、Ｂ４１およびＢ４２をキャパシタ
形成用として下層側の配線にコンタクトすることなく、
形成している。これに対し、図４（ｃ）では、下層側の
ポリシリコン層Ｐ４１にコンタクトしているスルーホー
ルＢ４３は通常の正方形状をなしているが、コンタクト
用として前記スルーホールＢ４３と同一工程で形成する
キャパシタ形成用のスルーホールＢ４１’、４２’はポ
リシリコン層Ｐ４１と相対向する領域が増大するよう
に、断面長方形をなすように形成されており、前記コン
タクト用のスルーホールＢ４３よりも断面積が大きい。
なお、シリコン基板４０１上にスルーホールＢ４１，Ｂ
４２およびポリシリコン層Ｐ４１を形成したが、シリコ
ン基板４０１の素子分離領域等の絶縁層上に形成しても
よい。また、シリコン基板４０１の代わりに絶縁基板を
使用して、本実施形態をＳＯＩ（Silicon On Insulato
r）構造に適用することも可能である。

【００６８】また、図４では、２つのスルーホールＢ４
１，Ｂ４２とポリシリコン層Ｐ４１との間の容量により
キャパシタを形成しているが、１つのスルーホールＢ４
１またはＢ４２とポリシリコン層Ｐ４１との間の容量で
形成してもよい。図４では、主として、ポリシリコン層
Ｐ４１の左側面とスルーホールＢ４１、ポリシリコン層
Ｐ４１の上面とスルーホールＢ４１、ポリシリコン層Ｐ
４１の右側面とスルーホールＢ４２およびポリシリコン
層Ｐ４１の上面とスルーホールＢ４２のそれぞれの間の
容量の合成により形成されるキャパシタの容量値が決定
されたが、この変形構造でキャパシタを形成した場合に
は、ポリシリコン層Ｐ４１の側面とスルーホールおよび
ポリシリコン層Ｐ４１の上面とスルーホールのそれぞれ
の間の容量の合成となる。

【００６９】また、スルーホールＢ４１およびＢ４２の
形状は、図４（ａ）に示されるような切断面が正方形を
した固定形状とするのが通常であるが、付加容量または
キャパシタを形成する場合には、半導体基板、半導体基
板の絶縁層または絶縁基板の上にスルーホールが形成さ
れるので、エッチングばらつき等の問題が無くなること
から、スルーホールの固定形状ルールを無くして、図４
（ｃ）に示すように、切断面を長方形としたスルーホー
ル形状にすることも可能である。

【００７０】次に、本実施形態における半導体装置の製
造方法、即ちスルーホール−ポリシリコン層間の容量を
用いてキャパシタを形成する場合の製造方法を図５およ
び図６を参照して説明する。図５（ａ）〜（ｅ）および
図６（ａ）〜（ｃ）は、各製造工程を実施した後の断面
図である。なお、図５および図６では、付加容量または
キャパシタの形成部分のみならずトランジスタの形成部
分についても示し、また、付加容量またはキャパシタ
は、シリコン基板の素子分離領域上に形成されるものを
例示している。

【００７１】先ず、図５（ａ）に示すように、ｐ型シリ
コン基板５０１内にｎウェル５０２およびｐウェル５０
３を形成するとともに、表面にゲート酸化膜５０４を形
成する。

【００７２】次に、図５（ｂ）に示すように、ＳＴＩ
（Shallow Trench Isolation）等の素子分離領域５０５
を形成する。素子分離領域５０５は、例えば酸化シリコ
ン等の絶縁膜である。なお、素子分離領域５０５上にキ
ャパシタが形成され、ｎウェル５０２側にトランジスタ
が形成される（後述）。

【００７３】次に、図５（ｃ）に示すように、減圧ＣＶ
Ｄ法により、ポリシリコン層を堆積したのち、リソグラ
フィによりゲート電極（ポリシリコン層）Ｐ５１，Ｐ５
２およびＰ５３を形成し、このゲート電極をマスクとし
て、イオン打ち込みによりソース・ドレインとなるｎ⁺
拡散領域５０７の外側にｎ−ＬＤＤ注入領域５０６を形
成する。ここでゲート電極上には窒化シリコン膜からな
るゲート上キャップ膜Ｃ５１，Ｃ５２およびＣ５３を形
成しておくのが望ましい。これにより、コンタクト部分
の酸化シリコン膜を除去する際、マスクずれが生じても
このゲート上キャップ膜Ｃ５１，Ｃ５２およびＣ５３が
エッチングストッパとなり、ゲート電極が露呈するのを
防止することができる。ここで、ＬＤＤは、ｎ⁺拡散領
域５０７の外側にｎ^-領域５０６を設けて電界を緩和さ
せ、ホットエレクトロンに耐性を持たせたＬＤＤ（Ligh
tly Doped Drain）構造を指す。

【００７４】次に、図５（ｄ）に示すように、ＣＶＤ法
により前面に酸化シリコン膜を形成した後、異方性エッ
チングにより各ポリシリコン層Ｐ５１，Ｐ５２，Ｐ５３
の側面にのみ酸化シリコン膜を残し、スペーサ５１１を
形成する。この後、このスペーサ５１１およびゲート電
極Ｐ５３をマスクとしてイオン打ち込みによりｎ⁺拡散
領域５０７を形成する。ここで、スペーサ５１１は酸化
シリコンＳｉＯ_２（誘電率４．２）等の保護膜である。

【００７５】次に、図５（ｅ）に示すように表面全体
に、ＳＡＣプロセス用の絶縁保護膜５１２を形成する。
ここで、絶縁保護膜５１２には窒化シリコンＳｉＮ（誘
電率６．５）等を使用する。すなわち、絶縁保護膜とし
ては絶縁性が高くかつ耐エッチング性が高くかつ誘電率
の高い膜を用いるのが望ましい。また、破線５１０で示
すように絶縁保護膜を厚さ方向で２分割し窒化シリコン
と酸化シリコンなど２層膜として形成してもよい。

【００７６】次に、図６（ａ）に示すように、塗布法に
より膜厚２００−６００ｎｍとなるように絶縁層間膜５
１３を形成する。ここで、絶縁層間膜５１３にはＳｉＯ
Ｆ（誘電率３．７）、ＳｉＯ₂（誘電率４．２）、ＨＳ
Ｑ（Hydrogen SilsesQuioxane；誘電率３．０）等の誘
電率の比較的低いものが使用される。

【００７７】次に、図６（ｂ）に示すように、絶縁層間
膜５１３をエッチングした後に導電材料を埋め込んでス
ルーホールＢ５１，Ｂ５２，Ｂ５３，Ｂ５４，Ｂ５５を
形成する。ここで、絶縁保護膜５１２の膜厚をｔ、スル
ーホールＢ５１〜Ｂ５５の高さをｈｂとするとき、絶縁
保護膜５１２のエッチングレートＲａは、絶縁層間膜５
１３のエッチングレートＲｂの（ｈｂ／ｔ）倍よりも十
分に小さいものとする。ここにいうエッチングレートは
削れ易さを表し、エッチングレートは材料に依存するの
で、エッチングレート比を考慮して絶縁保護膜５１２の
膜厚ｔを決定する必要がある。

【００７８】次に、図６（ｃ）に示すように、各スルー
ホールＢ５１〜Ｂ５５形成後ＣＶＤ法によりポリシリコ
ン層Ｐ５１−５３を形成して配線Ｍ５１〜Ｍ５５を得、
さらに線間膜５１４としてＳｉＯ₂を形成する。以上の
工程により、素子分離領域５０５上を走行するゲート電
極配線Ｐ５１，５２との間に付加容量としてのキャパシ
タが形成され、ｎウェル５０２側にトランジスタが形成
される。また、以上の説明から明らかなように、本実施
形態の製造方法では、トランジスタ等の他のデバイスと
同一のプロセスで、特別な工程を追加することなくしか
も、特別に占有面積を増大させることなく、キャパシタ
を形成することが可能である。

【００７９】以上のように、本実施形態の半導体装置お
よび半導体装置の製造方法では、プロセス技術の微細化
に伴って大きな容量を持つようになったポリシリコン層
とスルーホール間の容量を利用して、縦形の付加容量ま
たはキャパシタを形成するので、半導体装置内の所望の
位置に付加容量を形成することができる。例えば、アナ
ログ回路およびディジタル回路を混載した半導体装置や
低電圧で動作する半導体装置において、スイッチングノ
イズ等が発生する箇所の近傍に付加容量を容易に形成す
ることができ、電源ノイズ対策を効率的に行うことが可
能となる。また、微細化の進んだプロセス技術において
も、従来の配線層間の平行平板型キャパシタと比較し
て、より少ない面積でより大容量のキャパシタを構成す
ることができ、しかもトランジスタ等の他のデバイスと
同一のプロセスで特別な工程を追加することなく該キャ
パシタを形成することが可能である。なお、本実施形態
の上記説明ではＭＯＳデバイスを想定したが、本実施形
態をバイポーラ等の他のデバイスに対しても適用可能で
あることはいうまでもない。

【００８０】〔第３の実施形態〕図７は、本発明の第３
の実施形態に係る半導体装置のキャパシタを形成する部
分の説明図である。図７（ａ）は平面図（パターン図）
であり、図７（ｂ）は図７（ａ）のＡ−Ａ’における断
面図である。なお、本実施形態の半導体装置および半導
体装置の製造方法は、第２の実施形態と同様にスルーホ
ール内のポリシリコン層とゲート電極配線などのポリシ
リコン層間の容量により、付加容量またはキャパシタを
形成するものであるが、スルーホールがポリシリコン層
を覆うように形成されている点が異なる。

【００８１】図７において、７０１はシリコン基板、Ｂ
７１，Ｂ７２はスルーホール、Ｍ７１およびＭ７２はメ
タル配線、Ｐ７１はポリシリコン層である。なお、ポリ
シリコン層Ｐ７１の側面にはＳｉＯ₂からなるスペーサ
７１１が形成され、さらにその側面および上面をＳｉＮ
からなる絶縁保護膜７１２で覆った構造である。

【００８２】図７に示される構造を、電源配線の付加容
量として電源ノイズ対策に使用する場合には、メタル配
線Ｍ７１およびＭ７２の一方を電源電位Ｖ_ＤＤに、他方
を電源電位Ｖ_SSにそれぞれ接続されることとなる。ま
た、半導体集積回路におけるキャパシタとして使用する
場合には、メタル配線Ｍ７１およびＭ７２がそれぞれ該
キャパシタの両端電位を持つこととなる。

【００８３】図７に示される構造の製造方法は第２の実
施形態と同様であるが、少なくとも次のようなプロセス
を経て実現される。先ず、ＣＶＤ法によりシリコン基板
７０１上にポリシリコン層Ｐ７１を形成し、フォトリソ
グラフィにより電極パターンを形成する。次に、ＣＶＤ
法によりＳｉＯ₂膜を形成した後、異方性エッチングに
よりポリシリコン層Ｐ７１の側面にスペーサ７１１を形
成する。そしてさらに、この全体を覆うように絶縁保護
膜７１２が形成される。次に、絶縁層間膜形成工程によ
り絶縁層間膜が形成される。次に、スルーホール形成工
程により、絶縁層間膜をエッチングしてスルーホールが
形成されるが、スルーホールＢ７１はポリシリコン層Ｐ
７１を覆うことのできる大きさの切断面を持って形成さ
れる。そしてさらに、配線形成工程により、スルーホー
ルＢ７１，Ｂ７２上にそれぞれメタル配線Ｍ７１および
Ｍ７２が形成される。かかる構成によれば、ポリシリコ
ン層Ｐ７１の上面および側面全体がキャパシタ電極とし
て用いられるため、本実施形態の付加容量またはキャパ
シタによる容量は、第２の実施形態のものよりもさらに
大容量とすることができる。

【００８４】なお、スルーホールの形状は、スルーホー
ルＢ７２のように切断面が正方形とした固定形状とする
のが通常であるが、付加容量またはキャパシタを形成す
る場合には、半導体基板の絶縁層または絶縁基板の上に
スルーホールが形成されるので、エッチングばらつき等
の問題が無くなることから、スルーホールの固定形状ル
ールを無くして、本実施形態のスルーホールＢ７１のよ
うな長方形形状とすることが可能となる。

【００８５】また、本実施形態の上記説明ではＭＯＳデ
バイスを想定したが、本実施形態をバイポーラ等の他の
デバイスに対しても適用可能であることはいうまでもな
い。また、図７では、シリコン基板７０１上にスルーホ
ールＢ７１およびポリシリコン層Ｐ７１を形成したが、
シリコン基板７０１の素子分離領域等の絶縁層上に形成
してもよい。また、シリコン基板７０１の代わりに絶縁
基板を使用して、本実施形態をＳＯＩ（Silicon On Ins
ulator）構造に適用することも可能である。

【００８６】以上のように、本実施形態の半導体装置お
よび半導体装置の製造方法では、スルーホールＢ７１が
ポリシリコン層Ｐ７１を覆うように形成したときのポリ
シリコン層とスルーホール間の容量を利用して、縦形の
付加容量またはキャパシタを形成するので、半導体装置
内の所望の位置に大容量の付加容量を形成することがで
きる。例えば、アナログ回路およびディジタル回路を混
載した半導体装置や低電圧で動作する半導体装置におい
て、スイッチングノイズ等が発生する箇所の近傍に大容
量の付加容量を容易に形成することができ、電源ノイズ
対策を効率的に行うことが可能となる。また、微細化の
進んだプロセス技術においても、より大容量のキャパシ
タを構成することができ、しかもトランジスタ等の他の
デバイスと同一のプロセスで特別な工程を追加すること
なく該キャパシタを形成することが可能である。

【００８７】〔第４の実施形態〕図８は、本発明の第４
の実施形態に係る半導体装置のキャパシタを形成する部
分の説明図である。図８（ａ）は平面図（パターン図）
であり、図８（ｂ）は図８（ａ）のＡ−Ａ’における断
面図である。なお、本実施形態の半導体装置および半導
体装置の製造方法は、第２の実施形態と同様にスルーホ
ール−ポリシリコン層間の容量により、縦形の付加容量
またはキャパシタを形成するものであるが、電極配線層
などを構成するポリシリコン層がスルーホールを囲むよ
うに形成されている点が異なる。

【００８８】図８において、８０１はシリコン基板、Ｂ
８１，Ｂ８２はスルーホール、Ｍ８１およびＭ８２はメ
タル配線、Ｐ８１はポリシリコン層である。なお、ポリ
シリコン層Ｐ８１の側面にはスペーサ８１１が形成さ
れ、さらにその側面および上面を絶縁保護膜８１２で覆
った構造である。また、図８（ｂ）中では省略されてい
るが、スルーホールＢ８１の周囲には絶縁層間膜が形成
されている。

【００８９】図８に示される構造を、電源配線の付加容
量として電源ノイズ対策に使用する場合には、メタル配
線Ｍ８１およびＭ８２の一方を電源電位Ｖ_ＤＤに、他方
を電源電位Ｖ_SSにそれぞれ接続されることとなる。ま
た、半導体集積回路におけるキャパシタとして使用する
場合には、メタル配線Ｍ８１およびＭ８２がそれぞれ該
キャパシタの両端電位を持つこととなる。また、図８に
示される構造は、第２および第３の実施形態と同様のプ
ロセスを経て形成される。

【００９０】なお、本実施形態の上記説明ではＭＯＳデ
バイスを想定したが、本実施形態をバイポーラ等の他の
デバイスに対しても適用可能であることはいうまでもな
い。また、図８では、シリコン基板８０１上にスルーホ
ールＢ８１およびポリシリコン層Ｐ８１を形成したが、
シリコン基板８０１の素子分離領域等の絶縁層上に形成
してもよい。また、シリコン基板８０１の代わりに絶縁
基板を使用して、本実施形態をＳＯＩ（Silicon On Ins
ulator）構造に適用することも可能である。

【００９１】また、図８では、ポリシリコン層Ｐ８１が
スルーホールＢ８１を囲むように、ポリシリコン層Ｐ８
１の平面形状を八角形の各辺に沿って形成した形状とな
っている。すなわち、ポリシリコン層Ｐ８１の平面形状
を正方形とした場合、角部で、スルーホールとの間隔が
大きくなり、容量が低減するのを防止すべく、正方形の
角部を、スルーホールに近接させるようにした構造であ
る。これは、左右斜め４５度に配線が可能なプロセスル
ールにおいてのみ可能な形状であり、該斜め配線が許さ
れない場合には、ポリシリコン層Ｐ８１の平面形状を例
えば四角形の各辺に沿って形成した形状とする変形が可
能である。また、ポリシリコン層Ｐ８１の平面形状は、
スルーホールＢ８１を四方八方の全てを囲む形状でな
く、一部を囲む、例えば「コの字」形状としてもよい。
この場合もスルーホールＢ８１の中心からポリシリコン
層Ｐ８１の内側端までの距離がほぼ等しくなるように形
成するとともに、スルーホールの外殻に沿って、ポリシ
リコン層Ｐ８１の内側端が形成されるようにするのが望
ましい。

【００９２】以上のように、本実施形態の半導体装置お
よび半導体装置の製造方法では、ポリシリコン層Ｐ８１
がスルーホールＢ８１を囲むように形成したときのポリ
シリコン層とスルーホール間の容量を利用して、縦形の
付加容量またはキャパシタを形成するので、半導体装置
内の所望の位置に大容量の付加容量を形成することがで
きる。また、電源ノイズ対策を効率的に行えることや他
のデバイスと同一のプロセスでキャパシタを形成できる
こと等の効果については、上記他の実施形態と同様であ
る。

【００９３】さらに、本実施形態では、八角形の各辺に
沿って形成したポリシリコン層Ｐ８１や四角形の各辺に
沿って形成したポリシリコン層、或いは「コの字」形状
のポリシリコン層等々を、１つのセルとして配置・配線
ツール（半導体集積回路設計支援装置）のライブラリに
登録しておき、これらを単独または組み合わせて付加容
量またはキャパシタを構成するようにすれば、所望の容
量値の付加容量またはキャパシタを所望の位置に形成す
ることができ、ゲートアレイ等の配置・配線がより規則
的な半導体装置にも容易に適用することが可能となる。

【００９４】〔第５の実施形態〕図９は、本発明の第５
の実施形態に係る半導体装置のキャパシタを形成する部
分の説明図である。図９（ａ）は平面図（パターン図）
であり、図９（ｂ）は図９（ａ）のＡ−Ａ’における断
面図である。なお、本実施形態の半導体装置および半導
体装置の製造方法は、第２の実施形態と同様にスルーホ
ール−ポリシリコン層間の容量により、付加容量または
キャパシタを形成するものであるが、ポリシリコン層を
櫛形状に形成し、スルーホールが櫛形状の歯となるポリ
シリコン層に挟まれた位置に形成されている点が異な
る。

【００９５】図９において、９０１はシリコン基板、Ｂ
９１ｍ〜Ｂ９ｊｍおよびＢ９１ｐ〜Ｂ９ｊ＋１ｐはスル
ーホール、Ｍ９１およびＭ９２はメタル配線、Ｐ９１〜
Ｐ９ｊ＋１はポリシリコン層である。なお、各ポリシリ
コン層Ｐ９１〜Ｐ９ｊ＋１は、メタル配線Ｍ９２の下で
図９（ａ）では示されないポリシリコン層によって接続
されている。また各ポリシリコン層の側面にはスペーサ
９１１が形成され、さらにその側面および上面を絶縁保
護膜９１２で覆った構造である。また、図９（ｂ）中で
は省略されているが、各スルーホールＢ９１ｍ〜Ｂ９ｊ
ｍの周囲には絶縁層間膜が形成されている。

【００９６】図９に示される構造を、電源配線の付加容
量として電源ノイズ対策に使用する場合には、メタル配
線Ｍ９１およびＭ９２の一方を電源電位Ｖ_ＤＤに、他方
を電源電位Ｖ_SSにそれぞれ接続されることとなる。ま
た、半導体集積回路におけるキャパシタとして使用する
場合には、メタル配線Ｍ９１およびＭ９２がそれぞれ該
キャパシタの両端電位を持つこととなる。また、図９に
示される構造は、第２の実施形態と同様のプロセスを経
て実現される。

【００９７】なお、図９では、シリコン基板９０１上に
スルーホールＢ９１ｍ〜Ｂ９ｊｍおよびポリシリコン層
Ｐ９１〜Ｐ９ｊ＋１を形成したが、シリコン基板９０１
の素子分離領域等の絶縁層上に形成してもよい。また、
シリコン基板９０１の代わりに絶縁基板を使用して、本
実施形態をＳＯＩ（Silicon On Insulator）構造に適用
することも可能である。また、ＭＯＳデバイスのみなら
ずバイポーラ等の他のデバイスに対しても適用可能であ
る。

【００９８】以上のように、本実施形態の半導体装置お
よび半導体装置の製造方法では、ポリシリコン層を櫛形
状に形成し、スルーホールが櫛形状の歯となるポリシリ
コン層に挟まれた位置に形成したときのポリシリコン層
とスルーホール間の容量を利用して、縦形の付加容量ま
たはキャパシタを形成するので、半導体装置内の所望の
位置に大容量の付加容量を形成することができる。ま
た、電源ノイズ対策を効率的に行えることや他のデバイ
スと同一のプロセスでキャパシタを形成できること等の
効果については、上記他の実施形態と同様である。

【００９９】また、図９では、ポリシリコン層がスルー
ホールＢ９１ｍ〜Ｂ９ｊｍのそれぞれを「コの字」状に
囲むような形状としたが、単に、第２の実施形態のキャ
パシタの形状を連続的に配置した（即ち、図９において
メタル配線Ｍ９１の下にポリシリコン層が無いとした）
形状としてもよい。また、「コの字」形状のポリシリコ
ン層、或いは「二の字」形状のポリシリコン層等々を、
１つのセルとして配置・配線ツール（半導体集積回路設
計支援装置）に登録しておき、これらを連続的に組み合
わせて付加容量またはキャパシタを構成できるようにす
れば、所望の容量値の付加容量またはキャパシタを所望
の位置に形成することができ、ゲートアレイ等の配置・
配線がより規則的な半導体装置にも容易に適用すること
が可能となる。

【０１００】〔第６の実施形態〕図１０は、本発明の第
６の実施形態に係る半導体装置のキャパシタを形成する
部分の説明図である。図１０（ａ）は平面図（パターン
図）であり、図１０（ｂ）は図１０（ａ）のＡ−Ａ’に
おける断面図である。なお、本実施形態の半導体装置お
よび半導体装置の製造方法は、プロセス技術の微細化に
伴って大きな容量を持つようになったポリシリコン層間
の容量により、付加容量またはキャパシタを形成するも
のである。

【０１０１】図１０において、１００１はシリコン基
板、Ｂ１０１およびＢ１０２はスルーホール、Ｍ１０１
およびＭ１０２はメタル配線、Ｐ１０１およびＰ１０２
はポリシリコン層である。なお、ポリシリコン層Ｐ１０
１，Ｐ１０２の側面にはスペーサ１０１１が形成され、
さらにその側面および上面を絶縁保護膜１０１２で覆っ
た構造である。また、図１０（ｂ）中では省略されてい
るが、絶縁保護膜１０１２の上方には絶縁層間膜が形成
されている。

【０１０２】図１０に示される構造を、電源配線の付加
容量として電源ノイズ対策に使用する場合には、メタル
配線Ｍ１０１およびＭ１０２の一方を電源電位Ｖ
_ＤＤに、他方を電源電位Ｖ_SSにそれぞれ接続されること
となる。また、半導体集積回路におけるキャパシタとし
て使用する場合には、メタル配線Ｍ１０１およびＭ１０
２がそれぞれ該キャパシタの両端電位を持つこととな
る。

【０１０３】なお、図１０では、シリコン基板１００１
上にポリシリコン層Ｐ１０１，Ｐ１０２を形成したが、
シリコン基板１００１の素子分離領域等の絶縁層上に形
成してもよい。また、シリコン基板１００１の代わりに
絶縁基板を使用して、本実施形態をＳＯＩ（Silicon On
Insulator）構造に適用することも可能である。また、
ＭＯＳデバイスのみならずバイポーラ等の他のデバイス
に対しても適用可能である。

【０１０４】また、図１０では、２つのポリシリコン層
Ｐ１０１，Ｐ１０２間の容量によりキャパシタを形成し
ているが、３以上のポリシリコン層間の容量で形成して
もよい。図１１には、３つのポリシリコン層Ｐ１０１，
Ｐ１０２およびＰ１０３間の容量によりキャパシタを形
成する場合の断面図を示す。図１１中、１００５は素子
分離領域、１０１３は絶縁層間膜である。３つのポリシ
リコン層Ｐ１０１，Ｐ１０２およびＰ１０３の内、中心
のポリシリコン層Ｐ１０２に注目して、寄生する容量を
定式的に表してみる。

【０１０５】すなわち、真空中の比誘電率をε０、絶縁
層間膜１０１３の比誘電率をεA、絶縁保護膜１０１２
の比誘電率をεB、素子分離領域１００５の比誘電率を
εCとし、また、ポリシリコン層間の距離をｄ、ポリシ
リコン層の高さをｈ、ポリシリコン層による平行平板の
長さをＬ、ポリシリコン層の幅をｗ、ポリシリコン層上
方の絶縁層間膜１０１３の膜厚をｈｔ１、ポリシリコン
層上方の絶縁保護膜１０１２の膜厚をｈｔ２、素子分離
領域１００５の膜厚をｈｕとすれば、ポリシリコン層Ｐ
１０２に生じる寄生容量ＣP１０２は次式で表せる。

【０１０６】ＣP１０２＝ε０・ｗ・Ｌ／｛（ｈｔ１／
εA）＋（ｈｔ２／εB）｝＋２・εB・ε０・（ｈ・Ｌ
／ｄ）＋εC・ε０・（ｗ・Ｌ／ｈｕ）

【０１０７】ここで、注目するポリシリコン層Ｐ１０２
の周囲に発生するフリンジ容量は、左右および上下の平
行平板容量に含まれるものとし、素子分離領域１００５
の下層にあるウェルはポリシリコン層Ｐ１０２と異なる
電位であるものとする。

【０１０８】図１０に示される構造の製造方法は第２の
実施形態と同様であるが、少なくとも次のようなプロセ
スを経て実現される。先ず、電極層形成工程によりシリ
コン基板１００１上にポリシリコン層Ｐ１０１，Ｐ１０
２が形成される。次に、絶縁保護膜形成工程によりポリ
シリコン層Ｐ１０１，Ｐ１０２の側面にスペーサ１０１
１が形成され、それを覆って絶縁保護膜１０１２が形成
される。次に、絶縁層間膜形成工程により絶縁層間膜が
形成される。次に、スルーホール形成工程により、絶縁
層間膜をエッチングしてスルーホールＢ１０１，Ｂ１０
２が形成され、さらに、配線形成工程により、スルーホ
ールＢ１０１，Ｂ１０２上にそれぞれメタル配線Ｍ１０
１およびＭ１０２が形成される。なお、ポリシリコン層
Ｐ１０１，Ｐ１０２の加工精度が高いことから、高精度
な容量値を持つ付加容量またはキャパシタを形成するこ
とができる。

【０１０９】〔第７の実施形態〕図１２及び図１３は、
本発明の第７の実施形態に係る半導体装置を示す図であ
る。図１２は半導体ウェハの部分平面図（パターン図）
であり、図１３は図１２の要部を示す図である。また、
図１３（ｂ）は図１３（ａ）のＸ−Ｘ’における断面
図、図１３（ｃ）は図１３（ａ）のＸ₂−Ｘ₂’における
断面図、図１３（ｄ）は図１３（ａ）のＹ−Ｙ’におけ
る断面図である。なお、本実施形態の半導体装置では、
図１３は２重構造としたものである。ＢＰはボンディン
グパッド、ＣＲはチップ領域である。

【０１１０】本実施形態の説明に先立ち、比較のために
従来の半導体装置について説明する。図１５は従来の半
導体チップを示す図である。図１５（ｂ）は図１５
（ａ）のＸ−Ｘ’における断面図、図１５（ｃ）は図１
５（ａ）のＹ−Ｙ’における断面図である。図１５から
明らかなように、従来の半導体チップは周縁部全体を囲
むように半導体チップ周縁部で基板電位を固定すべく、
シールリングＳ１２１１が設けられている。すなわち、
ｐ型シリコン基板１２０１表面に形成された素子分離領
域１２０５に囲まれた素子領域に半導体素子（図示せ
ず）を形成したもので、最外殻にｐ型不純物拡散領域１
２０６を介してｐ型シリコン基板１２０１にコンタクト
するようにシールリングＳ１２１１が形成されている。
１２００はスクライブレーンであり、ダイシング工程で
除去される領域である。

【０１１１】図１３と図１５の比較から明らかなよう
に、本発明の半導体装置では半導体チップ周縁部に形成
されるシールリングを２重構造とし、最外殻に位置する
スルーホールＢ１２０１に形成されたシールリングＳ１
２１１をＶ_DD電位に接続するとともに内側に位置するス
ルーホールＢ１２０２に形成された補助リングＳ１２１
２をＶ_ss電位に接続し、このスルーホールＢ１２０１、
１２０２間に存在する絶縁層間膜をキャパシタ絶縁膜Ｃ
１２００として縦形キャパシタを形成するものである。
またシールリング形成部にのみ高誘電率の絶縁膜を用い
ることにより、よりキャパシタ容量を大きくすることが
可能となる。ここで補助リングＳ１２１２はｐ型シリコ
ン基板表面に形成されたｎウェル領域１２０２内にｎ型
不純物拡散領域１２０７を介してコンタクトしている。

【０１１２】また、これらシールリングおよび補助リン
グは半導体チップの素子領域周縁を囲むように、ほぼ全
体にわたって形成されているため、電源線として用いる
ことにより、素子領域での電源線の引きまわし距離が低
減され、ＩＲドロップが低減される。ここで補助リング
Ｓ１２１２はＶ_ss配線に接続されているが、外側のシー
ルリングの接続領域では切断されており、上層または下
層配線で補助リング全体が同一電位となるように接続さ
れている。

【０１１３】製造に際しては、シールリングの形成工程
で、同時にスルーホールを２重構造として形成するだけ
でよい。かかる構成によれば、何ら工程を付加すること
なくシールリングと補助リングが同時に形成される。

【０１１４】このように、本実施形態では、シールリン
グを２重リング構造とし、各リングを異なる電位に接続
することにより、リング間でチップ周縁に沿って縦形キ
ャパシタを形成するもので、付加容量の大きい縦形キャ
パシタを形成することが可能となる。

【０１１５】なお、本実施形態では、多層配線を形成す
る際、シールリングと補助リングを１層ごとにスルーホ
ールとして形成し基板電位に接続するように形成した
が、２層あるいは３層を貫通するようにスルーホールを
形成するようにしてもよいことはいうまでもない。ま
た、補助リングは、ボンディングパッドの下層領域に設
けてもよい。この場合は、占有面積を何ら増大すること
なく、ノイズを低減しかつＩＲドロップが少なくなる。
また本発明の構成によれば、シールリング及び補助リン
グ電源環状配線の役割を果たすため、配線のひきまわし
が少なくてすみ、さらなるチップ面積の低減を図ること
が可能となる。また、補助リングは、ｎウェル領域１２
０２にコンタクトしているため、ｎウェルの電位を安定
して所望の電位に固定することができる。なお、前記実
施形態では、補助リングは、ｎウェル領域１２０２にコ
ンタクトしているが、図１４（ａ）、（ｂ）に示すよう
に基板に開口しない場合あるいは素子分離領域に開口す
るような場合も有効である。

【０１１６】加えて前記実施形態では、シールリングを
２重構造としたが、３重以上としてもよく、３種以上の
電位とすることも可能となる。また、隣接するリングの
電位が互いに異なっていればよく、交互に２種の電位を
とるようにしてもよい。

【０１１７】以上のように、本実施形態の半導体装置お
よび半導体装置の製造方法では、プロセス技術の微細化
に伴って大きな容量を持つようになったポリシリコン層
間の容量を利用して、付加容量またはキャパシタを形成
するので、半導体装置内の所望の位置に付加容量を形成
することができる。例えば、アナログ回路およびディジ
タル回路を混載した半導体装置や低電圧で動作する半導
体装置において、スイッチングノイズ等が発生する箇所
の近傍に付加容量を容易に形成することができ、電源ノ
イズ対策を効率的に行うことが可能となる。また、微細
化の進んだプロセス技術においても、従来の配線層間の
平行平板型キャパシタと比較して、より少ない面積でよ
り大容量のキャパシタを高精度に構成することができ、
しかもトランジスタ等の他のデバイスと同一のプロセス
で特別な工程を追加することなく該キャパシタを形成す
ることが可能である。

【０１１８】なお、配線材料としては前記実施例に限定
されることなく、タングステン等の高融点金属薄膜、シ
リサイド膜、金膜など他の導電性薄膜が適用可能であ
る。また、絶縁膜としても、誘電率、エッチング特性、
絶縁性を考慮して適宜変更可能である。

【０１１９】

【発明の効果】以上説明したように、本発明の半導体装
置および半導体装置の製造方法によれば、プロセス技術
の微細化に伴って大きな容量を持つようになった配線間
容量およびスルーホール間容量、電極層とスルーホール
間の容量、或いは電極層間の容量により、付加キャパシ
タを形成しているので、所望の位置に付加容量を形成す
ることができ、例えばアナログ回路およびディジタル回
路を混載した半導体装置や低電圧で動作する半導体装置
において、ノイズ発生箇所の近傍に付加容量を容易に形
成することができるので、電源ノイズ対策を効率的に行
うことが可能となる。また、微細化の進んだプロセス技
術においても、配線層を利用して形成されたキャパシタ
よりもより少ない面積でより大容量のキャパシタを構成
することができ、しかもトランジスタ等の他のデバイス
と同一のプロセスで特別な工程を追加することなく、従
前のプロセスで該キャパシタを形成することが可能であ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置のキ
ャパシタを形成する部分の説明図である。

【図２】半導体集積回路のｎＭＯＳトランジスタを構成
する素子構造の説明図（その１）である。

【図３】半導体集積回路のｎＭＯＳトランジスタを構成
する素子構造の説明図（その２）である。

【図４】本発明の第２の実施形態に係る半導体装置のキ
ャパシタを形成する部分の説明図である。

【図５】第２の実施形態における半導体装置の製造方法
を説明する説明図（その１）であり、各工程後の断面図
である。

【図６】第２の実施形態における半導体装置の製造方法
を説明する説明図（その２）であり、各工程後の断面図
である。

【図７】本発明の第３の実施形態に係る半導体装置のキ
ャパシタを形成する部分の説明図である。

【図８】本発明の第４の実施形態に係る半導体装置のキ
ャパシタを形成する部分の説明図である。

【図９】本発明の第５の実施形態に係る半導体装置のキ
ャパシタを形成する部分の説明図である。

【図１０】本発明の第６の実施形態に係る半導体装置の
キャパシタを形成する部分の説明図である。

【図１１】第６の実施形態の半導体装置における寄生容
量の算定モデルを説明する説明図である。

【図１２】第７の実施形態の半導体装置の平面図

【図１３】本発明の第７の実施形態に係る半導体装置の
説明図である。

【図１４】本発明の第７の実施形態に係る半導体装置の
変形例を示す図である。

【図１５】従来例の半導体装置の比較説明図である。

【符号の説明】

１０１，２０１，３０１，４０１，５０１，７０１，８
０１，９０１，１００１、１２０１シリコン基板５０２ｎウェル５０３ｐウェル５０４ゲート酸化膜５０５，１００５素子分離領域４１１，５１１，７１１，８１１，９１１，１０１１
ストッパ４１２，５１２，７１２，８１２，９１２，１０１２
絶縁保護膜５１３，１０１３絶縁層間膜５１４線間膜Ｂ１１〜Ｂ１２０１，１２０２スルーホールＭ１１〜Ｍ１０２メタル配線Ｐ２１〜Ｐ１０３ポリシリコン層（電極層）

Claims

【特許請求の範囲】

【請求項１】基板表面に形成された第１の導体層と、前記第１の導体層に近接し、かつ絶縁膜を介して前記第
１の導体層と電気的に分離せしめられた第２の導体層と
を含み、前記第１および第２の導体層との間で前記第１および第
２の導体層の厚さ方向に沿って所望の付加容量を形成す
るように、前記絶縁膜の誘電率に応じて、前記第１およ
び第２の導体層の間隔が決定されることを特徴とする半
導体装置。
【請求項２】前記第２の導体層が、前記第１の導体層に近接し、絶縁膜の少なくとも一部を
貫通するように形成されたスルーホール内に充填された
導体層からなり、前記第１および第２の導体層をそれぞれ第１および第２
の電位に接続し、前記第１の導体層と前記スルーホール
内の第２の導体層との間に介在する前記絶縁膜によって
前記スルーホールの深さ方向に沿ったキャパシタを構成
したことを特徴とする請求項１に記載の半導体装置。
【請求項３】前記スルーホールは、その開口端のいず
れか一方でのみ半導体領域または配線領域と電気的に接
続している第２のスルーホールを含むことを特徴とする
請求項２に記載の半導体装置。
【請求項４】前記スルーホールは、前記基板表面に形
成された絶縁性領域表面に開口している第２のスルーホ
ールを含むことを特徴とする請求項２または３のいずれ
かに記載の半導体装置。
【請求項５】前記スルーホールは、前記基板としての
半導体基板表面に形成された素子分離領域表面に開口す
る第２のスルーホールを含むように形成されていること
を特徴とする請求項２乃至４のいずれかに記載の半導体
装置。
【請求項６】前記第１の導体層は、前記スルーホール
から、所定の間隔を隔てて形成された第１のスルーホー
ル内に形成されており、これら第１及び第２の導体層と
この間に介在する前記絶縁膜とによって前記スルーホー
ルの深さ方向に沿った縦形キャパシタを構成したことを
特徴とする請求項２に記載の半導体装置。
【請求項７】前記スルーホールは前記第１の導体層に
相対向する面が幅広面となる断面長方形であることを特
徴とする請求項２乃至５のいずれかに記載の半導体装
置。
【請求項８】前記スルーホールは、前記基板表面と電
気的に接続するように前記基板表面に開口している第３
のスルーホールと、前記第３のスルーホールと同一工程
で形成され、前記基板表面に形成された絶縁性領域表面
に開口している第２のスルーホールとを含み、前記第３のスルーホールよりも前記第２のスルーホール
は開口面積が大きいことを特徴とする請求項２乃至５の
いずれかに記載の半導体装置。
【請求項９】前記スルーホールは前記第１のスルーホ
ールの側壁から所定の間隔を隔てて、前記第１の導体層
を囲むように形成され、前記絶縁膜を介して相対向する
第１の導体層の側面と第２の導体層との間で前記スルー
ホールの深さ方向に沿った縦形キャパシタを構成したこ
とを特徴とする請求項６に記載の半導体装置。
【請求項１０】前記第１の導体層は少なくともその側
面に絶縁保護膜を具備していることを特徴とする請求項
９に記載の半導体装置。
【請求項１１】前記スルーホールは、前記第１の導体
層の少なくとも上面の一部で重なるように形成され、前
記絶縁膜を介して相対向する第１の導体層の側面と第２
の導体層との間で前記スルーホールの深さ方向に沿った
縦形キャパシタを構成したことを特徴とする請求項２に
記載の半導体装置。
【請求項１２】前記第１の導体層は少なくともその側
面及び上面に絶縁保護膜を具備していることを特徴とす
る請求項１１に記載の半導体装置。
【請求項１３】前記スルーホールは前記第１の導体層
の上面から両側壁を覆うように開口していることを特徴
とする請求項１２に記載の半導体装置。
【請求項１４】前記保護絶縁膜は、第１の絶縁膜上に
形成され、前記第１の絶縁膜よりも誘電率が小さく、前
記絶縁膜のエッチング条件に対して耐エッチング性を持
つ第２の絶縁膜との積層膜とからなることを特徴とする
請求項１０に記載の半導体装置。
【請求項１５】前記第１の導体層は、前記スルーホー
ル内に充填された前記第２の導体層から所定の間隔を隔
てて、前記第２の導体層の外側を囲むように形成されて
いることを特徴とする請求項２に記載の半導体装置。
【請求項１６】前記第１の導体層は櫛形状に形成さ
れ、前記スルーホールは前記櫛形状の歯となる前記第１の導
体層に挟まれた位置に形成されたことを特徴とする請求
項１５に記載の半導体装置。
【請求項１７】前記第１及び第２の導体層は、それぞ
れ前記第１及び第２のスルーホールに充填され、その上
面で第１及び第２の配線層に接続されており、前記第１
及び第２の配線層の間隔は前記第１及び第２のスルーホ
ールの間隔よりも小さいことを特徴とする請求項２の記
載の半導体装置。
【請求項１８】前記第１及び第２の導体層は、それぞ
れ前記第１及び第２のスルーホールに充填され、その上
面で第１及び第２の配線層に接続されており、前記第１
及び第２のスルーホールの間隔は、前記第１及び第２の
配線層の間隔よりも小さいことを特徴とする請求項２の
記載の半導体装置。
【請求項１９】前記第１及び第２の導体層は、それぞ
れ前記第１及び第２のスルーホールに充填され、その上
面で第１及び第２の配線層に接続されており、前記第１
及び第２の配線層の間隔と前記第１及び第２のスルーホ
ールの間隔は同程度となるように構成されていることを
特徴とする請求項２の記載の半導体装置。
【請求項２０】前記第１の導体層は、ゲート電極配線
であり、前記第２のスルーホールはソースまたはドレインコンタ
クトホールであり、前記第２の導体層はソースまたはドレイン配線であるこ
とを特徴とする請求項２に記載の半導体装置。
【請求項２１】前記第１の導体層は、ゲート電極配線
であり、前記第２のスルーホールは、素子分離領域上で前記ゲー
ト電極配線の両側に所定の間隔を隔てて形成されている
ことを特徴とする請求項２に記載の半導体装置。
【請求項２２】前記第１の導体層は、ゲート電極配線
であり、前記第２のスルーホールは、素子分離領域上で表面を絶
縁保護膜で被覆された前記ゲート電極配線を覆うように
前記ゲート電極配線に沿って形成され、前記ゲート電極
配線と、この周囲を覆う絶縁保護膜と、前記第２のスル
ーホール内の第２の導体層との間で付加キャパシタを構
成したことを特徴とする請求項２に記載の半導体装置。
【請求項２３】前記絶縁保護膜は多層膜であることを
特徴とする請求項２２に記載の半導体装置。
【請求項２４】前記第２のスルーホールおよびその内
部に充填された第２の導体層は、半導体チップ表面の周
縁部を囲むように形成されたシールリングであり、前記
第１の導体層は、前記シールリングから所定の間隔を隔
てて前記シールリングと並行する第１のスルーホール内
に形成された補助リングであり、前記シールリングと前
記補助リングとで縦形キャパシタを構成していることを
特徴とする請求項２記載の半導体装置。
【請求項２５】前記補助リングは、前記基板と電気的
に接続するように形成されていることを特徴とする請求
項２４記載の半導体装置。
【請求項２６】前記シールリングは、電源ラインもし
くは信号ラインに接続されていることを特徴とする請求
項２４記載の半導体装置。
【請求項２７】半導体基板内に所望の素子領域を形成
する工程と、前記半導体基板表面に配線層を形成する工
程とを含み、前記配線層を形成する工程が、第１の導体層を形成する工程と、絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜を選択的に除去してスルーホールを形成する
スルーホール形成工程と、前記スルーホール内に第２の導体層を形成する第２の導
体層形成工程と、を含み、さらに、前記スルーホール形成工程が、回路接続用のス
ルーホールと、少なくとも前記スルーホール内の第２の
導体層と前記第１の導体層とが近接し、付加キャパシタ
を形成するように、付加キャパシタ用のスルーホールと
を同時に形成する工程を含み、前記第１および第２の導体層の一部をそれぞれ第１およ
び第２の電位に接続してキャパシタを形成するようにし
たことを特徴とする半導体装置の製造方法。
【請求項２８】半導体基板内に所望の素子領域を形成す
る工程と、前記半導体基板表面に配線層を形成する工程
とを含み、前記配線層を形成する工程が、第１の導体層を形成する工程と、絶縁層間膜を形成する絶縁層間膜形成工程と、前記絶縁層間膜を選択的に除去してスルーホールを形成
するスルーホール形成工程と、前記スルーホール内に第２の導体層を形成する第２の導
体層形成工程と、を含み、さらに、前記スルーホール形成工程が、回路接続用のス
ルーホールと、少なくとも前記スルーホール内の第２の
導体層同士が近接し、付加キャパシタを形成するよう
に、付加キャパシタ用のスルーホールとを同時に形成す
る工程を含み、前記付加キャパシタ用のスルーホール内の第２の導体層
をそれぞれ第１および第２の電位に接続して付加キャパ
シタを形成するようにしたことを特徴とする半導体装置
の製造方法。
【請求項２９】素子分離領域を形成した半導体基板表
面にゲート絶縁膜およびゲート電極層を形成する電極層
形成工程と、ソースドレイン領域を形成する工程と、絶縁層間膜を形成する絶縁層間膜形成工程と、前記電極層近傍の前記絶縁層間膜をエッチングして前記
ソースドレイン領域に開口するようにスルーホールを形
成するスルーホール形成工程と、導体層を形成し前記スルーホールを介して前記ソースお
よびドレイン領域にコンタクトするように配線を形成す
る配線形成工程と、を有し、前記スルーホール形成工程が、前記素子分離領域上を走
行する前記ゲート電極配線に近接する位置に付加キャパ
シタ用のスルーホールを同時形成する工程を含み、前記配線および前記電極層をそれぞれ第１および第２の
電位に接続して付加キャパシタを形成することを特徴と
する請求項２７に記載の半導体装置の製造方法。
【請求項３０】前記電極層形成工程は、さらに、前記ゲート電極形成工程の後、前記ゲート電極
を絶縁保護膜で被覆する工程を含むことを特徴とする請
求項２９に記載の半導体装置の製造方法。
【請求項３１】所望の素子領域の形成された基板表面
に絶縁層間膜を形成する絶縁層間膜形成工程と、電気的接続用のコンタクトホール前記絶縁層間膜を選択
的に除去してスルーホールを形成するスルーホール形成
工程と、前記スルーホール内に第２の導体層を形成する第２の導
体層形成工程とを有し、前記スルーホール形成工程が、電気的にコンタクトを形
成するためのコンタクト領域の形成と同時に縦形キャパ
シタを形成すべく、所望の間隔を隔てて複数の第２のス
ルーホールを形成する工程を含み、前記第２の導体層を隣接領域でそれぞれ第１および第２
の電位に接続してキャパシタを形成することを特徴とす
る半導体装置の製造方法。