JP2011082541A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体チップ100は、ロジック部およびアナログ部153を有する。また、半導体チップ100は、シリコン基板101と、シリコン基板101上に設けられた第一絶縁膜123〜第六絶縁膜143と、第一絶縁膜123〜第六絶縁膜143中に埋設された第一導電リング125〜第六導電リング145により構成されロジック部およびアナログ部153外周を取り囲む環状のシールリング105と、を有する。そして、ロジック部からシールリング105を経由してアナログ部153に至る経路の導通を遮断する非導通部104として機能するpn接合部が、シールリング領域106中に設けられている。
【選択図】図3
Description
すなわち、本発明によれば、
第一および第二の素子領域を有する半導体装置であって、
半導体基板と、
前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜中に埋設された導電膜により構成され、前記第一の素子領域の外周を取り囲む環状のガードリングと、
を有し、
前記第一の素子領域から前記ガードリングを経由して前記第二の素子領域に至る経路の導通を遮断する非導通部が、ガードリング形成領域中に設けられたことを特徴とする半導体装置が提供される。
Z=R+j(ωL−1/ωC) (1)
(ただし、上記式(1)において、ωは周波数、Rは電気抵抗、Lは自己インダクタンス、Cは容量である。)
本発明における非導通部とは、上式(1)で示されるインピーダンスが充分に高く、第一の素子領域および第二の素子領域のうちの一方で発生したノイズが他方に伝搬することを、実用上問題のない程度に抑制する機能を有する。このような非導通部の具体的態様としては、上述した(i)上記経路中に設けられた絶縁領域、(ii)上記経路中に設けられたpn接合面等が挙げられる。(i)は、(1)式においてRを大きくすることでZを大きくするものであり、(ii)は、(1)式においてCを小さくすることでZを大きくするものである。なお、非導通部による導通の遮断は、ノイズの伝搬を所望のレベル以下に低減できる程度であれば充分であり、ノイズの伝搬を引き起こさない程度であれば微小な電流が流れるものであってもよい。
図1は、本実施形態の半導体チップの構成を示す平面図である。図1に示した半導体チップ100は、シリコン基板101にロジック部151(領域A)およびアナログ部153(領域B)の二つの素子領域を有する。また、半導体チップ100には、これらの素子領域を取り囲む環状のシールリング領域106がダイシング面103に沿って設けられている。以下、シールリング領域106に設けられたシールリング105(図2および図3)が三重の環状の導電プラグにより構成される場合を例に説明する。
半導体チップ100は、ロジック部151またはアナログ部153の外周を取り囲む環状のガードリング(シールリング105)を有し、ロジック部151からシールリング105を経由してアナログ部153に至る経路の導通を遮断する非導通部104が、ガードリング形成領域(シールリング領域106)中に設けられた構成である。本実施形態では、シールリング105がロジック部151およびアナログ部153の両方の外周を取り囲んでいる。
シールリング105は、シリコン基板101の周縁に沿って設けられ、ロジック部151およびアナログ部153の外周を取り囲んでいる。また、シールリング105は、シリコン基板101の周縁に沿って層間絶縁膜を介して隣接する多重のリング状の導電膜を有する。
非導通部104は、ロジック部151またはアナログ部153に近接して設けられている。本実施形態では、シールリング105がロジック部151およびアナログ部153の両方に近接している。非導通部104は、第一導電リング125の直下の領域全体に延在している平面形状を有する。
半導体チップ100では、シールリング領域106において、シリコン基板101の表面近傍に、シリコン基板101の導電型と同じ導電型の第一拡散層(p+拡散層113)が設けられ、p+拡散層113の下面に接して、シリコン基板101の導電型と反対導電型の第二拡散層(nウエル111)が設けられている。シールリング105は、p+拡散層113の表面に接して設けられている。そして、p+拡散層113の下面およびnウエル111の下面が非導通部104を構成している。また、p+拡散層113の側面外周は、素子分離膜121によって被覆され、絶縁されている。
この構成において、シールリング105は、層間絶縁膜を介して隣接する多重のリング状の導電膜を有し、非導通部104の形成領域において、シールリング105が、p+拡散層113の表面に接続された複数の柱状の導電プラグを有し、非導通部104の形成領域において、導電プラグが斜格子状に平面配置された構成としてもよい。
図2および図3に示したように、半導体チップ100では、シリコン基板101(p基板)上に、第一絶縁膜123、第二絶縁膜127、第三絶縁膜131、第四絶縁膜135、第五絶縁膜139、第六絶縁膜143、およびパッシベーション膜147がこの順に積層されている。
(i)p+拡散層113とnウエル111との接合部、および、
(ii)nウエル111とシリコン基板101との接合部
の2つのpn接合が存在する。これらのpn接合部の接合界面近傍においてはキャリア空乏層が形成され、容量が発生する。本実施形態においては、このような容量が、ロジック部151からシールリング105を経由してアナログ部153に至る経路において直列に配置された構成となる。このため、接合部が非導通部104として機能するとともに、前述した式(1)における容量Cの総和を小さくし、経路中のインピーダンスZを効果的に増加させることができる。
半導体チップ100は、たとえば既存の方法を用いて以下のようにして製造される。はじめに、シリコン基板101に素子分離膜121(STI:shallow trench isolation)を形成する。次に、ゲート酸化膜117としてたとえばSiO2膜をシリコン基板101上に形成し、SiO2膜上にゲート電極119としてたとえば多結晶シリコン膜を形成し、シリコン基板101上の所定の位置にゲートを形成する。そして、シリコン基板101の表面近傍の所定の位置に、pウエル109およびnウエル111を形成する。また、pウエル109およびnウエル111の上部におけるシリコン基板101表面近傍の所定の位置に、p+拡散層113およびn+拡散層115を形成する。
半導体チップ100では、シールリング105の形成領域であるシールリング領域106に非導通部104が設けられている。非導通部104では、シールリング105最下層の第一導電リング125が、p+拡散層113を介して、シリコン基板101と反対導電型のnウエル111に接続されている。第一導電リング125とシリコン基板101との間に、非導通部104として機能するpn接合部が設けられている。シールリング105とシリコン基板101とが非導通部104にて容量接合により分離されているため、接合部における空乏層の広がりにより、前述した式(1)で示されるインピーダンスが高くなり、ノイズの伝搬を抑制することができる。また、第一導電リング125に接続されているp+拡散層113の側面外周とシリコン基板101とが素子分離膜121によって離隔され、絶縁されている。このため、p+拡散層113の側面からシリコン基板101を経由するノイズの伝搬経路についても充分に遮断することができる。
第一の実施形態に記載の半導体チップにおいて、シールリング領域106の断面構成は以下のようにすることもできる。本実施形態においても、半導体チップの平面構成は、図1を参照して前述した構成とする。また、図4は、本実施形態の半導体装置の構成を示す断面図である。図4は、第一の実施形態における図3に対応する、図1のII−II'断面を示しているが、I−I'断面についても図4におけるアナログ部153をロジック部151として図4の構成を適用することができる。
この構成において、シールリング105は、第一絶縁膜123〜第六絶縁膜143を介して隣接する多重の第一導電リング125〜第六導電リング145を有し、非導通部104の形成領域において、シールリング105が、nウエル111の表面に接続された複数の柱状の導電プラグを有し、非導通部104の形成領域において、導電プラグが斜格子状に平面配置された構成としてもよい。
第一の実施形態に記載の半導体チップにおいて、シールリング領域106の断面構成は以下のようにすることもできる。本実施形態においても、半導体チップの平面構成は、図1を参照して前述した構成とする。また、図5は、本実施形態の半導体装置の構成を示す断面図である。図5は、第一の実施形態における図3に対応する、図1のII−II'断面を示しているが、I−I'断面についても図5におけるアナログ部153をロジック部151として図5の構成を適用することができる。
第一〜第三の実施形態では、非導通部104をシールリング領域106の全体に形成していたが、図3〜図5に示した非導通部104を少なくともロジック部151またはアナログ部153に近接して設ける構成とすることもできる。本実施形態および以降の実施形態では、非導通部104をアナログ部153に近接して設ける場合を例に説明する。また、本実施形態では、非導通部104の構成が第一の実施形態の構成である場合を例に説明する。非導通部104の構成が第二および第三の実施形態の構成である半導体チップについては、それぞれ、第五および第六の実施形態にて後述する。
第四の実施形態において、アナログ部153に隣接する領域およびその近傍に設けられる第二の領域106bに、第二の実施形態にて前述した構成(図4)を適用してもよい。
第四の実施形態において、アナログ部153に隣接する領域およびその近傍に設けられる第二の領域106bの構成に、第三の実施形態にて前述した構成(図5)を適用してもよい。
以上の実施形態では、ロジック部151とアナログ部153との導通経路に、非導通部104として機能するpn接合を設けてインピーダンスを増加させることにより、ロジック部151とアナログ部153とを非導通状態としたが、非導通部104は、ロジック部151からシールリング105を経由してアナログ部153に至る導通経路を遮断する構成であればよく、シールリング105の一部が欠損し、欠損部に絶縁膜が埋設されている構成としてもよい。
また、シールリング領域106のうち、非導通部104が設けられた第二の領域106bにおいて、シリコン基板101とシールリング105とが第一絶縁膜123により離隔され、第一絶縁膜123が非導通部104を構成しているとともに、非導通部104が設けられた第二の領域106b以外の領域(第一の領域106a)において、シールリング105がシリコン基板101に接続された構成となっている。
本実施形態の半導体チップは、第一絶縁膜123の層において第一導電リング125を一部欠損している。具体的には、図8に示したように、アナログ部153に隣接する領域およびその近傍において、シールリング105の形成領域であるシールリング領域106が、非導通部104を有する第二の領域106bにより構成されている。第二の領域106bでは、シールリング105の底面が第一絶縁膜123に接しているため、シールリング105とシリコン基板101が第一導電リング125により接続されておらず、これらが第一絶縁膜123により絶縁され、非導通状態となっている。このため、非導通部104を、前述した式(1)におけるRの大きい領域とすることができるので、インピーダンスZを増加させることができる。よって、ロジック部151で生じたノイズが、たとえばシリコン基板101、シールリング105、シリコン基板101をこの順に経由する経路によって、アナログ部153に伝搬するのを抑制できる。これにより、アナログ部153に設けられた素子が誤動作を起こすのを抑制できる。
以上の実施形態においては、アナログ部153に隣接する領域およびその近傍において、シールリング105が閉じた無端状の環をなし、シールリング105とシリコン基板101との導通を遮断する非導通部104として機能する領域が基板面内方向に延在する構成の半導体チップについて説明したが、シールリング105は、周の一部が欠けた環であってもよく、非導通部104として、シリコン基板101の法線方向にシールリング105を切断する層間絶縁膜を有する構成とすることもできる。
101 シリコン基板
103 ダイシング面
104 非導通部
105 シールリング
106 シールリング領域
106a第一の領域
106b 第二の領域
109 pウエル
111 nウエル
113 p+拡散層
115 n+拡散層
117 ゲート酸化膜
119 ゲート電極
121 素子分離膜
123 第一絶縁膜
124 接続プラグ
125 第一導電リング
126 第一配線
127 第二絶縁膜
129 第二導電リング
131 第三絶縁膜
133 第三導電リング
135 第四絶縁膜
137 第四導電リング
139 第五絶縁膜
141 第五導電リング
143 第六導電膜
145 第六導電リング
147 パッシベーション膜
151 ロジック部
153 アナログ部
Claims (12)
- 第一および第二の素子領域を有する半導体装置であって、
半導体基板と、
前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜中に埋設された導電膜により構成され、前記第一の素子領域の外周を取り囲む環状のガードリングと、
を有し、
前記第一の素子領域から前記ガードリングを経由して前記第二の素子領域に至る経路の導通を遮断する非導通部が、ガードリング形成領域中に設けられたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、前記非導通部が、前記第一または第二の素子領域に近接して設けられたことを特徴とする半導体装置。
- 請求項1または2に記載の半導体装置において、前記ガードリングが前記第一および第二の素子領域の外周を取り囲むことを特徴とする半導体装置。
- 請求項1乃至3いずれかに記載の半導体装置において、前記ガードリングは、前記層間絶縁膜を介して隣接する多重の前記導電膜を有することを特徴とする半導体装置。
- 請求項1乃至4いずれかに記載の半導体装置において、
前記ガードリング形成領域のうち、
前記非導通部が設けられた領域において、前記半導体基板と前記ガードリングとが絶縁膜により離隔され、前記絶縁膜が前記非導通部を構成しているとともに、
前記非導通部が設けられた領域以外の領域において、前記ガードリングが前記半導体基板に接続されたことを特徴とする半導体装置。 - 請求項1乃至4いずれかに記載の半導体装置において、
前記半導体基板の表面近傍に、前記半導体基板の導電型と反対導電型の拡散層を有し、
前記ガードリングが前記拡散層の表面に接続されており、
前記拡散層の接合面が前記非導通部を構成していることを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記ガードリングは、前記層間絶縁膜を介して隣接する多重の前記導電膜を有し、
前記非導通部が設けられた領域において、前記ガードリングが、前記拡散層の表面に接続された複数の柱状の導電プラグを有し、
前記非導通部が設けられた領域において、前記導電プラグが斜格子状に平面配置されたことを特徴とする半導体装置。 - 請求項1乃至4いずれかに記載の半導体装置において、
前記半導体基板の表面近傍に、前記半導体基板の導電型と同じ導電型の第一拡散層を有し、
前記第一拡散層の下面に接して、前記半導体基板の導電型と反対導電型の第二拡散層が設けられ、
前記第一拡散層の側面外周が絶縁されており、
前記ガードリングが前記第一拡散層の表面に接続されており、
前記第一拡散層の下面および前記第二拡散層の下面が前記非導通部を構成していることを特徴とする半導体装置。 - 請求項8に記載の半導体装置において、
前記ガードリングは、前記層間絶縁膜を介して隣接する多重の前記導電膜を有し、
前記非導通部が設けられた領域において、前記ガードリングが、前記第一拡散層の表面に接続された複数の柱状の導電プラグを有し、
前記非導通部が設けられた領域において、前記導電プラグが斜格子状に平面配置されたことを特徴とする半導体装置。 - 請求項6乃至9いずれかに記載の半導体装置において、
前記非導通部が、前記導電膜の直下の領域全体に延在している平面形状を有することを特徴とする半導体装置。 - 請求項1乃至4いずれかに記載の半導体装置において、
前記ガードリングは、前記層間絶縁膜に埋設されて互いに離隔された複数の柱状の導電体を含み、
前記複数の柱状の導電体が斜格子状に平面配置されており、
前記複数の柱状の導電体を離隔している前記層間絶縁膜が前記非導通部を構成していることを特徴とする半導体装置。 - 請求項1乃至11いずれかに記載の半導体装置において、前記ガードリングは、前記半導体基板の周縁に沿って設けられていることを特徴とする半導体装置。
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