TWI569411B - 半導體裝置及半導體裝置之製造方法 - Google Patents

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金子貴昭
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Description

半導體裝置及半導體裝置之製造方法
本發明是有關在多層配線層中具有半導體元件的半導體裝置及半導體裝置之製造方法。
具有在電晶體之一，使用化合物半導體的薄膜。例如於專利文獻1、2記載著在基板上形成化合物半導體的薄膜，使用該薄膜形成電晶體。
例如於專利文獻3記載著在配線層中形成半導體膜，使用該半導體膜及配線層的配線形成電晶體。在該電晶體，是位在半導體膜之下的配線作為閘極電極使用，且配線層間的擴散防止膜作為閘極絕緣膜使用。
〔先行技術文獻〕 〔專利文獻〕
〔專利文獻1〕
日本特開第2007-96055號公報
〔專利文獻2〕
日本特開第2007-123861號公報
〔專利文獻3〕
日本特開第2010-141230號公報
具有對電晶體等之半導體元件要求的特性，降低接通電阻。本發明人在專利文獻3所記載的技術發現以下的問題。為了在擴散防止膜維持擴散防止功能，需要一定的厚度。因此，擴散防止膜僅單純作為閘極絕緣膜使用，閘極絕緣膜的厚度為既定以上。此情形下，對半導體裝置減低接通電阻受到限制。
藉由本發明提供一種半導體裝置，其特徵為：具備：包含第1配線層與位在前記第1配線層上的第2配線層的多層配線層；埋入在前記第1配線層的第1配線；埋入在前記第1配線層的閘極電極；形成在前記第1配線層與前記第2配線層之間，位在前記閘極電極上的閘極絕緣膜；形成在前記第1配線層與前記第2配線層之間，位在前記第1配線上的擴散防止膜；形成前記第1配線層與前記第2配線層之間，位在前記閘極絕緣膜上的半導體層；和埋入在前記第2配線層，連接在前記半導體層的介層；前記閘極絕緣膜，比前記擴散防止膜還薄。
藉由本發明，雖然閘極絕緣膜，被形成在與擴散防止膜同一層，但比擴散防止膜還薄。因而，可無損於擴散防止膜的功能，降低半導體元件的接通電阻。
藉由本發明提供一種半導體裝置，其特徵為：具備：包含第1配線層與位在前記第1配線層上的第2配線層的多層配線層；埋入在前記第1配線層的第1配線；埋入在 前記第1配線層的閘極電極；形成在前記第1配線層與前記第2配線層之間，位在前記閘極電極上的閘極絕緣膜；形成在前記第1配線層與前記第2配線層之間，位在前記第1配線上的擴散防止膜；形成前記第1配線層與前記第2配線層之間，位在前記閘極絕緣膜上的半導體層；和埋入在前記第2配線層，連接在前記半導體層的介層；前記閘極絕緣膜，具有藉由與前記擴散防止膜不同的材料形成的絕緣材料層。
藉由本發明，雖然閘極絕緣膜，被形成在與擴散防止膜同一層，但藉由與擴散防止膜不同的材料形成。因而，可無損於擴散防止膜的功能，降低半導體元件的接通電阻。
藉由本發明提供一種半導體裝置之製造方法，其特徵為具備：形成第1層間絕緣膜的製程；在前記第1層間絕緣膜，埋入第1配線、及閘極電極的製程；在前記第1層間絕緣膜上、前記第1配線上、及前記閘極電極上，形成擴散防止膜的製程；將位在前記閘極電極上的擴散防止膜變薄的製程；在前記閘極絕緣膜上的前記擴散防止膜上，形成半導體膜的製程；在前記擴散防止膜上及前記半導體膜上，形成第2層間絕緣膜的製程；和在前記第2層間絕緣膜，形成連接在前記半導體膜之介層的製程。
一種半導體裝置之製造方法，其特徵為具備：形成第1層間絕緣膜的製程；在前記第1層間絕緣膜，埋入第1配線、及閘極電極的製程；在前記第1層間絕緣膜上、前 記第1配線上、及前記閘極電極上，形成擴散防止膜的製程；去除位在前記閘極電極上的擴散防止膜的製程；在前記閘極絕緣膜上，形成藉由與前記擴散防止膜不同的絕緣材料形成的絕緣材料層的製程；在前記絕緣材料層上形成半導體膜的製程；在前記擴散防止膜上及前記半導體膜上，形成第2層間絕緣膜的製程；和在前記第2層間絕緣膜，形成連接在前記半導體膜之介層的製程。
藉由本發明即可在具有配線層中的配線作為閘極電極使用，且在與擴散防止膜同一層具有閘極絕緣膜的半導體元件的半導體裝置中，無損於擴散防止膜的功能，降低半導體元件的接通電阻。
以下，針對本發明之實施形態，採用圖面做說明。再者，在所有的圖面中，於同樣的構成要件附上同樣的符號，省略適當說明。
(第1實施形態)
第1圖是表示有關第1實施形態的半導體裝置之構成的剖面圖。該半導體裝置具備：第1配線層150、第2配線層170、第1配線154、閘極電極210、閘極絕緣膜230、擴散防止膜160、半導體膜220、及介層184。第2 配線層170，是位在第1配線層150上。第1配線層150及第2配線層170，是構成多層配線層的至少一部。該多層配線層，是形成在矽基板等之半導體基板(在本圖並未於圖面示之)上。在該半導體基板，形成著電晶體等的元件。針對該些半導體基板及電晶體，採用另的實施形態於後敍述。
構成第1配線層150的絕緣膜、及構成第2配線層170的絕緣膜，例如為氧化矽或介電常數比氧化矽還低的(例如比介電常數為2.7以下)低介電常數絕緣層。低介電常數絕緣層，例如為SiOC膜、SiOCH膜、或是SiLK(註冊商標)等的碳含有膜、HSQ(氫矽鹽酸類：Hydrogen Silsesquioxane)膜、MHSQ(甲基氫矽鹽酸類：Methyl Hybrido Silsesquioxane)膜、MSQ(甲基倍半矽氧烷：Methyl Silsesquioxane)膜、或該些的多孔質膜。
第1配線層150，是形成在擴散防止膜140上。擴散防止膜140，是藉由與擴散防止膜160同樣的材料(詳細於後敍述)形成。在構成第1配線層150的絕緣層之表層，埋入第1配線154及閘極電極210。
在本實施形態中，第1配線154及閘極電極210是在同一製程形成。
因此，第1配線154及閘極電極210，具有相同的深度，且藉由相同的材料，例如以銅為主成份(95%以上)的金屬材料形成。
第1配線層150與第2配線層170之間，形成著擴散 防止膜160。擴散防止膜160，是藉由含有Si、C、及N之中的至少2種元素的絕緣材料形成。例如擴散防止膜160，為SiN膜、SiCN膜、或SiC膜。再者，擴散防止膜160，亦可為層積該些的至少2個的層積膜。擴散防止膜160的厚度，例如10nm以上150nm以下。
在與擴散防止膜160同一層，設有閘極絕緣膜230。閘極絕緣膜230，以平面視之，與閘極電極210重疊。閘極絕緣膜230，比擴散防止膜160還薄。在本實施形態，是在擴散防止膜160之中，與閘極電極210重疊的區域及其周圍的上面形成凹部，使該部分變薄，藉此形成閘極絕緣膜230。閘極絕緣膜230的厚度，例如5nm以上100nm以下。
於位在閘極絕緣膜230及其周圍的擴散防止膜160上，形成著半導體膜220。半導體膜220，厚度為例如10nm以上300nm以下。半導體膜220，例如具有：InGaZnO(IGZO)層、InZnO層、ZnO層、ZnAlO層、ZnCuO層、NiO層、SnO層、CuO等之氧化物半導體層。半導體膜220，可為上記之氧化物半導體層的單層構造，亦可為上記之氧化物半導體層與其它層的層積構造。後者之例為具有IGZO/Al2O3/IGZO/Al2O3的層積膜。又半導體膜220可為多晶矽層或非晶矽層。
在半導體膜220，設有源極及汲極。半導體膜220為氧化物半導體層的情形下，源極及汲極，雖是例如藉由導入氧缺陷形成，但可藉由導入雜質形成。半導體膜220為 多晶矽層或非晶矽層的情形下，源極及汲極是藉由導入雜質形成。源極及汲極的寬度，例如50nm以上500nm以下。
半導體膜220之中，夾在源極及汲極的區域，為通道區域。於平面視之，該通道區域，是與閘極電極210及閘極絕緣膜230重疊。又，於平面視之，擴散防止膜160之中，形成著用來形成閘極絕緣膜230之凹部的區域，亦重疊在半導體膜220之中成為源極及汲極的區域、及介層184。
而在半導體膜220之上，設有硬遮罩膜240(第2硬遮罩膜)。硬遮罩膜240，是在藉由蝕刻選擇性殘留半導體膜220之際使用。因此，硬遮罩膜240與半導體膜220的平面形狀相同。硬遮罩膜240，只要是相對於半導體膜220，可取得蝕刻選擇比的材料即可。硬遮罩膜240，例如具有與擴散防止膜160相同材料的層。該層，例如具有與擴散防止膜160相同的厚度。而硬遮罩膜240，也可依此順序層積：與擴散防止膜160相同材料的層；和在該層之上層積其它層(例如SiO2層或SiOCH層)的層積膜。此情形下，其它層的厚度，例如10nm以上200nm以下。
在第2配線層170，形成配線188及兩條配線186。配線188，是介設介層189連接在第1配線154，2條配線186是分別介設介層184連接在半導體膜220的源極/汲極。配線186及配線188，是互相在同一的製程形成。因此，配線186及配線188，是互相藉由相同的材料，例如 銅為主成份(95%以上)的金屬材料形成。
有關本圖所示的例示，各配線及介層，具有雙鑲嵌構造。但至少一個層的配線及介層，具有單鑲嵌構造亦可。而在為了埋入各配線及介層的溝槽或孔的側壁，形成著阻障金屬膜156、185、187、212。該些阻障金屬膜156、185、187、212，例如藉由Ti、Ta、Ru、W、該些的氮化物或氧化物等形成。再者，阻障金屬膜156、185、187、212，可為以該些材料構成的單層，也可為2種以上的層所層積。層積構造之例示，例如為TiN(上層)/Ti(下層)、或Ta(上層)/TaN(下層)的層積構造。
再者，各配線的材料與各阻障金屬膜的材料的組合，不限於上記的例示。例如至少一層配線層，也可藉由Al(鋁)形成。
在上記的構成中，閘極電極210、閘極絕緣膜230、及半導體膜220，是構成電晶體200(第2電晶體)。亦即本實施形態，在多層配線層中形成有主動元件。
第2圖是第1圖所示之電晶體200的俯視圖。於本圖所示之例示，半導體膜220之中，形成一個電晶體200的區域，具有長方形。2個介層184，連接在半導體膜220的2個短邊的近傍。
第3圖及第4圖是表示第1圖所示的半導體裝置之製造方法的剖面圖。首先，如第3圖(a)所示，在半導體基板(圖未示之)形成電晶體，更在半導體基板上形成下層的配線層(圖未示之)。最後，在該配線層之上形成擴 散防止膜140。其次，在擴散防止膜140，形成第1配線層150的絕緣膜。接著，在該絕緣膜，形成通孔及配線溝槽。
其次，在通孔及配線溝槽的底面及側壁、以及第1配線層150的絕緣膜上，形成阻障金屬膜156、212。阻障金屬膜156、212，例如採用濺鍍法形成。其次，在通孔及配線溝槽內、以及第1配線層150的絕緣膜上，例如採用電鍍法形成金屬膜。其次，將第1配線層150的絕緣膜上的金屬膜及阻障金屬膜，例如採用CMP法去除。藉此，形成第1配線層150。在第1配線層150，包含：第1配線154、介層152、及閘極電極210。
其次，在第1配線層150上，形成擴散防止膜160。擴散防止膜160，例如採用CVD法形成。
其次，如第3圖(b)所示，在擴散防止膜160上形成光阻劑圖案50。光阻劑圖案50具有開口。該開口，位在形成著閘極絕緣膜230的區域上。其次，以光阻劑圖案50為遮罩，蝕刻擴散防止膜160。藉此，在擴散防止膜160形成凹部。並且，該凹部的底部，為閘極絕緣膜230。
然後，如第4圖(a)所示，去除光阻劑圖案50。其次，在包含閘極絕緣膜230的擴散防止膜160的全面上，形成半導體膜222。半導體膜222含有InGaZnO、InZnO、ZnO、ZnAlO、ZnCuO、NiO、SnO、CuO等之氧化物半導體層的情形下，半導體膜222，例如藉由濺鍍法形 成。此時半導體基板100，加熱到400℃以下的溫度。又，半導體膜222為多晶矽層或非晶矽層的情形下，半導體膜222例如藉由電漿CVD法形成。
其次，在半導體膜222上形成硬遮罩膜240的絕緣層。例如硬遮罩膜240為具有與擴散防止膜160同一層的情形下，該層藉由與擴散防止膜160相同的方法形成。 又，硬遮罩膜240更為具有氧化矽層的情形下，該氧化矽層，例如藉由CVD法形成。其次，在該絕緣層上形成光阻劑圖案，以該光阻劑圖案為遮罩，蝕刻絕緣層。藉此，形成硬遮罩膜240。然後，配合需要去除光阻劑圖案。
其次，如第4圖(b)所示，以硬遮罩膜240為遮罩，蝕刻半導體膜222。藉此，形成半導體膜220。半導體膜220，也形成在閘極絕緣膜230上、及位在閘極絕緣膜230之周圍的擴散防止膜160上。又在該製程中，位在第1配線154的半導體膜222也被去除。
然後，在半導體膜220形成源極及汲極。其次，在擴散防止膜160上及硬遮罩膜240上，形成第2配線層170的絕緣膜。接著，在該絕緣膜，形成通孔及配線溝槽。有關在第2配線層170的絕緣膜形成通孔的製程，硬遮罩膜240及擴散防止膜160，也作為蝕刻阻擋的功能。特別是硬遮罩膜240為以相同的厚度具有與擴散防止膜160相同材料的膜之情形下，易於進行位在介層之底面的硬遮罩膜240及貫通擴散防止膜160之製程的條件決定。
其次，半導體膜220之中，在露出於通孔之底面的區 域，施行利用還原性電漿(例：氫電漿)的處理、或利用含氮電漿(例：氨電漿)的處理。藉此，在半導體膜220形成源極及汲極。
其次，在通孔及配線溝槽的底面及側壁、以及第2配線層170的絕緣膜上，形成阻障金屬膜185、187。阻障金屬膜185、187，例如採用濺鍍法形成。其次，在通孔及配線溝槽內、以及第2配線層170的絕緣膜上，例如採用電鍍法形成金屬膜。其次，將第1配線層150的絕緣膜上的金屬膜及阻障金屬膜，例如採用CMP法去除。藉此，形成第2配線層170。在第2配線層170，包含：配線186、188、及介層184、189。像這樣形成第1圖所示的半導體裝置。
其次，針對本實施形態之作用及效果做說明。藉由本實施形態，電晶體200的閘極絕緣膜230，比擴散防止膜160還薄。因此，一邊維持擴散防止膜160的擴散防止功能、一邊降低電晶體200的接通電阻(on-resistance)。特別是本實施形態，將擴散防止膜160變薄，藉此形成閘極絕緣膜230。因此，用來形成閘極絕緣膜230的追加製程次數減少。
(第2實施形態)
第5圖是表示有關第2實施形態的半導體裝置之構成的剖面圖，對應第1實施形態的第1圖。該半導體裝置，除了具有硬遮罩膜172(第1硬遮罩膜)之點以外，其餘 是與有關第1實施形態之半導體裝置同樣的構成。
在本實施形態中，硬遮罩膜172，位在第2配線層170與擴散防止膜160之間。於平面視之，硬遮罩膜172，是覆蓋擴散防止膜160之中的閘極絕緣膜230以外的部分。亦即，硬遮罩膜172，是在擴散防止膜160形成凹部，並形成閘極絕緣膜230時，成為硬遮罩的功能。硬遮罩膜172，是為與構成第2配線層170之材料同類的材料，例如SiO2膜或SiOCH膜。硬遮罩膜172的厚度，例如10nm以上100nm以下。
第6圖及第7圖的各圖，是表示第5圖所示的半導體裝置之製造方法的剖面圖。首先，如第6圖(a)所示，形成擴散防止膜140、第1配線層150、及擴散防止膜160。該些的形成方法，與第1實施形態相同。其次，在擴散防止膜160之上，例如採用CVD法形成硬遮罩膜172的絕緣膜。其次，在該絕緣層上形光阻劑圖案(圖未示之)，以該光阻劑圖案為遮罩，蝕刻絕緣膜。藉此，形成硬遮罩膜172。硬遮罩膜172具有開口。該開口，位在形成著閘極絕緣膜230的區域上。
其次，如第6圖(b)所示，以硬遮罩膜172為遮罩，蝕刻擴散防止膜160。藉此，在擴散防止膜160形成凹部。並且，該凹部的底部，為閘極絕緣膜230。
其次，如第7圖所示，在閘極絕緣膜230上、及硬遮罩膜172上，形成如第4圖(a)所示的半導體膜222、及硬遮罩膜240。其次，以硬遮罩膜240為遮罩，蝕刻半導 體膜222。藉此，形成半導體膜220。半導體膜220，也形成在閘極絕緣膜230上、及位在閘極絕緣膜230之周圍的硬遮罩膜172上。
其後的製程，與第1實施形態相同。
藉由本實施形態，也可得到與第1實施形態同樣的效果。而且，形成半導體膜220之時的遮罩，使用硬遮罩膜172。因此，可確實的將半導體膜220圖案化成所希望的形狀。
而且，硬遮罩膜172，是藉由與構成第2配線層170之絕緣膜同類的材料形成。因此，縱使未去除硬遮罩膜172，仍可將硬遮罩膜172視為第2配線層170的一部分，因此硬遮罩膜172可抑制半導體裝置的特性(例如配線間的寄生電容等)受到影響。
(第3實施形態)
第8圖是表示有關第3實施形態的半導體裝置之構成的剖面圖，對應第1實施形態的第1圖。有關本實施形態的半導體裝置，除了閘極絕緣膜230的構成之外，其餘為與有關第1實施形態的半導體裝置同樣的構成。
在本實施形態中，閘極絕緣膜230，是作為有別於擴散防止膜160的膜，藉由有別於擴散防止膜160的材料形成。亦即自閘極電極210上起，去除擴散防止膜160的全層，取而代之，使絕緣材料層作為閘極絕緣膜230而形成。形成閘極絕緣膜230的材料，比介電常數較形成擴散 防止膜160的材料還高。例如閘極絕緣膜230，包含：SiN層、具有鈣鈦礦(perovskite)構造的複合金屬氧化物層、或由Si、Al、Hf、Zr、Ta、Ti選出的一種以上的金屬的氧化物層。而且，閘極絕緣膜230，比擴散防止膜160還薄。閘極絕緣膜230的厚度，例如5nm以上100nm以下。
以平面視之，閘極絕緣膜230具有與半導體膜220相同的形狀。亦即閘極絕緣膜230，在與半導體膜220相同製程，形成其平面形狀。詳細上，是在擴散防止膜160形成開口。該開口，位在形成著閘極電極210之上其周圍。閘極絕緣膜230及半導體膜220，是形成於形在擴散防止膜160的開口內、及位在該開口之周圍的擴散防止膜160上。而且在半導體膜220之上，形成硬遮罩膜240。
第9圖及第10圖的各圖，是表示第8圖所示的半導體裝置之製造方法的剖面圖。首先，如第9圖(a)所示，形成擴散防止膜140、第1配線層150、擴散防止膜160、及光阻劑圖案50。該些的形成方法，與第1實施形態相同。其次，以光阻劑圖案50為遮罩，蝕刻擴散防止膜160。藉此，在擴散防止膜160形成開口。
然後，如第9圖(b)所示，去除光阻劑圖案50。其次，在包含閘極電極210上的開口部與擴散防止膜160的全面上，依此順序形成絕緣材料層232及半導體膜222。其次，在半導體膜222上，形成硬遮罩膜240。
其次，如第10圖所示，以硬遮罩膜240為遮罩，蝕 刻半導體膜222及絕緣材料層232。藉此，形成半導體膜220及閘極絕緣膜230。
其後的製程，與第1實施形態相同。
藉由本實施形態，也可得到與第1實施形態同樣的效果。又，由於藉由與擴散防止膜160不同的材料形成閘極絕緣膜230，因此閘極絕緣膜230的介電常數之調整幅度變寬廣。
(第4實施形態)
第11圖是表示有關第4實施形態的半導體裝置之構成的剖面圖，對應於有關第3實施形態的第8圖。該半導體裝置，除了具備硬遮罩膜172之點以外，其餘是與有關第3實施形態的半導體裝置相同。硬遮罩膜172，如第2實施形態中所說明，位在擴散防止膜160與第2配線層170和擴散防止膜160之間，在擴散防止膜160形成用以埋入閘極絕緣膜230的開口時，作為硬遮罩功能。再者，閘極絕緣膜230、半導體膜220、及硬遮罩膜240，也形成在硬遮罩膜172之中位在開口之周圍的部分之上。
第12圖及第13圖是表示第11圖所示的半導體裝置之製造方法的剖面圖。首先，如第12圖(a)所示，形成擴散防止膜140、第1配線層150、及擴散防止膜160。該些的形成方法，與第3實施形態相同。其次，在擴散防止膜160之上，例如採用CVD法形成硬遮罩膜172的絕緣膜。其次，在該絕緣層上形光阻劑圖案(圖未示之)，以 該光阻劑圖案為遮罩，蝕刻絕緣膜。藉此，形成硬遮罩膜172。硬遮罩膜172具有開口。
其次，如第12圖(b)所示，以硬遮罩膜172為遮罩，蝕刻擴散防止膜160。藉此，在擴散防止膜160形成開口。該開口，位在閘極絕緣膜210上。
其次如第13圖所示，在包含閘極電極210之開口部上、及硬遮罩膜172上，形成第9圖(b)所示的絕緣材料層232、半導體膜222、及硬遮罩膜240。其次，以硬遮罩膜240為遮罩，蝕刻半導體膜222及絕緣材料層232。藉此，形成半導體膜220及閘極絕緣膜230。
其後的製程，與第3實施形態相同。
藉由本實施形態，也可得到與第3實施形態同樣的效果。而且，形成閘極絕緣膜230及半導體膜220之時的遮罩，使用硬遮罩膜172。因此，可確實的將閘極絕緣膜230及半導體膜220圖案化成所希望的形狀。
(第5實施形態)
第14圖是表示有關第5實施形態的半導體裝置之構成的剖面圖。該半導體裝置，除了閘極絕緣膜230具有擴散防止膜162與絕緣材料膜233的層積構造之點以外，其餘是與有關第1實施形態之半導體裝置同樣的構成。
擴散防止膜162，是藉由將擴散防止膜160之中位在閘極電極210上的部分變薄所形成。又絕緣材料膜233，是藉由與第3實施形態的閘極絕緣膜230同樣的材料形 成，其周緣部，位於位在擴散防止膜162之周圍的擴散防止膜160之上。又半導體膜220及硬遮罩膜240，以平面視之，具有與絕緣材料膜233相同的形狀。
第15圖是表示第14圖所示的半導體裝置之製造方法的剖面圖。首先，如第15圖(a)所示，形成擴散防止膜140、第1配線層150、及擴散防止膜160。
擴散防止膜140、第1配線層150、及擴散防止膜160的形成方法，是與第1實施形態相同。其次，在擴散防止膜160上形光阻劑圖案50，以該光阻劑圖案50為遮罩，蝕刻擴散防止膜160。藉此，形成擴散防止膜162。
其次，如第15圖(b)所示，去除光阻劑圖案50。在包含擴散防止膜162上的擴散防止膜160的全面上，依此順序形成絕緣材料層及半導體膜。其次，在半導體膜上，形成硬遮罩膜240。其次，以硬遮罩膜240為遮罩，蝕刻半導體膜及絕緣材料層。藉此，形成半導體膜220及絕緣材料膜233。
其後的製程，與第1實施形態相同。
藉由本實施形態，也可得到與第1實施形態同樣的效果。又，由於以閘極絕緣膜230作為擴散防止膜162與絕緣材料膜233的層積構造，因此一方面可令閘極絕緣膜230具有擴散防止功能、一方面可擴大閘極絕緣膜230之比介電常數的調整幅度。
(第6實施形態)
第16圖是表示有關第6實施形態的半導體裝置之構成的剖面圖。該半導體裝置，除了具備硬遮罩膜172之點以外，其餘是與有關第5實施形態的半導體裝置相同的構成。本實施形態中，絕緣材料膜233的周緣部，是位在硬遮罩膜172之上。
第17圖是表示第16圖所示的半導體裝置之製造方法的剖面圖。本圖所示的製法，除了取代光阻劑圖案50採用硬遮罩膜172之點以外，其餘是與有關第5實施形態的半導體裝置之製造方法相同。具體上，如第17圖(a)所示，形成擴散防止膜140、第1配線層150、及擴散防止膜160。其次，在擴散防止膜160上形硬遮罩膜172，以硬遮罩膜172為遮罩，蝕刻擴散防止膜160。藉此，形成擴散防止膜162。
其次，在硬遮罩膜172上及擴散防止膜162上，依此順序形成絕緣材料層及半導體膜。其次，在半導體膜上，形成硬遮罩膜240。其次，以硬遮罩膜240為遮罩，蝕刻半導體膜及絕緣材料層。
藉此，形成半導體膜220及絕緣材料膜233。
其後的製程，與第5實施形態相同。
藉由本實施形態，也可得到與第5實施形態同樣的效果。而且，形成閘極絕緣膜230及半導體膜220之時的遮罩，使用硬遮罩膜172。因此，可確實的將閘極絕緣膜230及半導體膜220圖案化成所希望的形狀。
(第7實施形態)
第18圖是表示有關第7實施形態的半導體裝置之構成的剖面圖。第19圖是第18圖所示之半導體裝置的俯視圖。在該半導體裝置中，構成電晶體200之各層的層積構造，是與第1實施形態相同。可是，閘極電極210的平面佈局是梳齒狀。而且半導體膜220之中，在被夾於各閘極電極210的部分之上，交互延伸著源極配線的配線186(186b)與汲極配線的配線186(186a)。並且在一個配線186，形成複數個介層184。該等兩個配線186的平面佈局也是梳齒狀。亦即，有關本實施形態的電晶體200，具有梳齒型的佈局。
藉由本實施形態，也可得到與第1實施形態同樣的效果。而且，電晶體200具有梳齒型的佈局，由於可擴大確保實效上的通道寬度，因此可加大電晶體200的接通電流。
再者，在本實施形態中，構成電晶體200之各層的層積構造，亦可為第2~第6實施形態之任一形態所示的構造。
(第8實施形態)
第20圖是表示有關第8實施形態的半導體裝置之構成的剖面圖。該半導體裝置，除了取代電晶體200具有電容元件202之點以外，其餘是與有關第1實施形態之半導體裝置同樣的構成。
電容元件202是MIS型的電容元件，具有將電晶體200的源極、通道區域、及汲極各自連接的介層184，連接在相同之配線186的構成。因此，電容元件202，可藉由與電晶體200相同的方法形成。
藉由本實施形態，可在多層配線層中，形成MIS型的電容元件202。而且，可將第1實施形態所示的電晶體200與有關本實施形態的電容元件202，以同一個製程形成在同一層。
再者，在本實施形態中，構成電容元件202之各層的層積構造，亦可為第2~第6實施形態之任一形態所示的構造。
(第9實施形態)
第21圖是表示有關第9實施形態的半導體裝置之構成的剖面圖。該半導體裝置，除了取代電晶體200具有發光二極體204之點以外，其餘是與有關第1實施形態之半導體裝置同樣的構成。
發光二極體204，具有將第1實施形態的電晶體200的閘極電極210與連接在半導體膜220的源極的配線182，隔著介層183而互相短路的構成。介層183，是在與介層181相同的製程形成。亦即介層181、183及配線182，具有雙鑲嵌構造。
藉由本實施形態，可在多層配線層中，形成發光二極體204。而且，可將第1實施形態所示的電晶體200及第 8實施形態所示的電容元件202的至少一方與有關本實施形態的發光二極體204，以同一個製程形成在同一層。
再者，在本實施形態中，構成發光二極體204之各層的層積構造，亦可為第2~第6實施形態之任一形態所示的構造。
(第10實施形態)
第22圖是表示有關第10實施形態的半導體裝置之構成的剖面圖。該半導體裝置，具備半導體基板10及多層配線層100。
在半導體基板10，形成元件分離膜20及電晶體12、14。進而，在元件分離膜20上，形成被動元件(例如電阻元件)16。被動元件16，是在與電晶體12的閘極電極相同的製程形成。
在多層配線層100，形成第1~第7實施形態所示的電晶體200、第8實施形態所示的電容元件202、及第9實施形態所示的發光二極體204的至少一個。本圖所示的例示，形成第4實施形態(第11圖)所示的電晶體200。電晶體200的平面形狀，比電晶體12、14的平面形狀還大。再者，雖然圖未示之，但該半導體裝置，是在與電晶體200同一層，具有發光二極體204。
在本圖所示的例示，第1配線層150，是位於用來形成電路之配線層的局部配線層102的最上層，第2配線層170，是位於用來引繞電源配線及接地配線之配線的全局 配線層104的最下層。在第2配線層170之上，隔著層間絕緣膜190形成配線194。配線194為Al(鋁)配線，隔著介層192連接在第2配線層170的配線(例如配線188)。配線194，是在下面及上面，形成阻障金屬膜。該阻障金屬膜，是以Ti為主成份的金屬膜、該金屬的氮化膜、或該些金屬膜及氮化膜的層積膜。再者，在與配線194同一層，形成電極銲墊(後述的電源銲400、接地銲墊402、及I/O銲墊410)。
再者，構成局部配線層102的各配線層，比構成全局配線層104的配線層還薄。而且局部配線層102的各配線，也比全局配線層104的各配線還薄。
電晶體12的汲極(或源極)，是隔著形成在局部配線層102的配線及介層，連接在第1配線154。電晶體14的汲極，是隔著形成在局部配線層102的配線及介層，連接在閘極電極210。電晶體12、14，是構成後述的內部電路300、302。再者，電晶體14，於平面視之，與電晶體200的半導體膜220重疊。
第23圖是第22圖所示之半導體裝置的電路圖。於本實施形態中，半導體裝置具有：電源銲墊400、接地銲墊402、及I/O銲墊410。電源銲墊400是為了對半導體裝置供給電源電壓(Vdd)的銲墊，接地銲墊402是為了對半導體裝置供給接地電位的銲墊。I/O銲墊410是為了進行對半導體裝置之信號的輸出入的銲墊。
在半導體裝置，形成內部電路300、302。內部電路 300及內部電路302，均隔著電晶體200連接在電源銲墊400。
亦即電晶體200是構成電源電路的一部分。在本實施形態中，由於內部電路300、302是供給互不相同的電源電壓，因此隔著互不相同的電晶體200連接在互不相同的電源銲墊400。
又內部電路300、302是連接在I/O銲墊410，隔著I/O銲墊410，在與外部之間進行信號的輸出入。內部電路300、302，均連接在接地銲墊402。而且發光二極體204，是在I/O銲墊410與接地銲墊402之間，自I/O銲墊410起朝著向著接地銲墊402的方向為順向的方向連接。亦即，發光二極體204是為了自ESD等起保護內部電路300的保護元件，對內部電路300並聯連接。
第24圖是表示第22圖及第23圖所示的半導體裝置之全體的構成之俯視圖。如本圖所示，半導體裝置具有矩形。而且沿著各述配置複數個電源銲墊。該些電源銲墊，為電源銲墊400、接地銲墊402、及I/O銲墊410之任一個。
而且，以平面視之，形成有內部電路300、電晶體200、及電容元件202的區域，內側包含以電源銲墊400、接地銲墊402、及I/O銲墊410圍繞的區域。亦即，電源銲墊400、接地銲墊402、及I/O銲墊410，是與內部電路300、電晶體200、及電容元件202重疊。
第25圖是表示第22圖的變形例之圖。於該圖中，第 1配線層150及第2配線層170，均是形成在全局配線層104。而且配線188及配線186，是藉由Al配線形成。電源銲墊400、接地銲墊402、及I/O銲墊410，是形成在與配線186、188同一層。
藉由本實施形態，使用電晶體200構成內部電路300、302的電源電路，並以發光二極體204作為內部電路300、302的保護元件使用。因此，內部電路300、302與該些電源電路及保護元件，以平面視之可為重疊。因而半導體裝置可更加小型化。
以上，雖是參照圖面針對本發明之實施形態做敍述，但該些為本發明之例示，也可採用上記以外的各式各樣的構成。
10‧‧‧半導體基板
12‧‧‧電晶體
14‧‧‧電晶體
16‧‧‧被動元件
20‧‧‧元件分離膜
50‧‧‧光阻劑圖案
100‧‧‧多層配線層
102‧‧‧局部配線層
104‧‧‧全局配線層
140‧‧‧擴散防止膜
150‧‧‧第1配線層
152‧‧‧介層
154‧‧‧第1配線
156‧‧‧阻障金屬膜
160‧‧‧擴散防止膜
162‧‧‧擴散防止膜
170‧‧‧第2配線層
172‧‧‧硬遮罩膜
181‧‧‧介層
182‧‧‧配線
183‧‧‧介層
184‧‧‧介層
185‧‧‧阻障金屬膜
186‧‧‧配線
186a‧‧‧配線
186b‧‧‧配線
187‧‧‧阻障金屬膜
188‧‧‧配線
189‧‧‧介層
190‧‧‧層間絕緣膜
192‧‧‧介層
194‧‧‧配線
200‧‧‧電晶體
202‧‧‧電容元件
204‧‧‧發光二極體
210‧‧‧閘極電極
212‧‧‧阻障金屬膜
220‧‧‧半導體膜
222‧‧‧半導體膜
230‧‧‧閘極絕緣膜
232‧‧‧絕緣材料層
233‧‧‧絕緣材料膜
240‧‧‧硬遮罩膜
300‧‧‧內部電路
302‧‧‧內部電路
400‧‧‧電源銲墊
402‧‧‧接地銲墊
410‧‧‧I/O銲墊
第1圖是表示有關第1實施形態的半導體裝置之構成的剖面圖。
第2圖是第1圖所示之電晶體200的俯視圖。
第3圖是表示第1圖所示的半導體裝置之製造方法的剖面圖。
第4圖是表示第1圖所示的半導體裝置之製造方法的剖面圖。
第5圖是表示有關第2實施形態的半導體裝置之構成的剖面圖。
第6圖是表示第5圖所示的半導體裝置之製造方法的 剖面圖。
第7圖是表示第5圖所示的半導體裝置之製造方法的剖面圖。
第8圖是表示有關第3實施形態的半導體裝置之構成的剖面圖。
第9圖是表示第8圖所示的半導體裝置之製造方法的剖面圖。
第10圖是表示第8圖所示的半導體裝置之製造方法的剖面圖。
第11圖是表示有關第4實施形態的半導體裝置之構成的剖面圖。
第12圖是表示第11圖所示的半導體裝置之製造方法的剖面圖。
第13圖是表示第11圖所示的半導體裝置之製造方法的剖面圖。
第14圖是表示有關第5實施形態的半導體裝置之構成的剖面圖。
第15圖是表示第14圖所示的半導體裝置之製造方法的剖面圖。
第16圖是表示有關第6實施形態的半導體裝置之構成的剖面圖。
第17圖是表示第16圖所示的半導體裝置之製造方法的剖面圖。
第18圖是表示有關第7實施形態的半導體裝置之構 成的剖面圖。
第19圖是第18圖所示之半導體裝置的俯視圖。
第20圖是表示有關第8實施形態的半導體裝置之構成的剖面圖。
第21圖是表示有關第9實施形態的半導體裝置之構成的剖面圖。
第22圖是表示有關第10實施形態的半導體裝置之構成的剖面圖。
第23圖是第22圖所示之半導體裝置的電路圖。
第24圖是表示第22圖及第23圖所示的半導體裝置之全體的構成之俯視圖。
第25圖是表示第22圖的變形例之圖。
140‧‧‧擴散防止膜
150‧‧‧第1配線層
152‧‧‧介層
154‧‧‧第1配線
156‧‧‧阻障金屬膜
160‧‧‧擴散防止膜
170‧‧‧第2配線層
184‧‧‧介層
185‧‧‧阻障金屬膜
186‧‧‧配線
187‧‧‧阻障金屬膜
188‧‧‧配線
189‧‧‧介層
200‧‧‧電晶體
210‧‧‧閘極電極
212‧‧‧阻障金屬膜
220‧‧‧半導體膜
230‧‧‧閘極絕緣膜
240‧‧‧硬遮罩膜

Claims (24)

  1. 一種半導體裝置，其特徵為：具備：半導體基板；包含形成於前述半導體基板上，第1配線層與位在前記第1配線層上的第2配線層的多層配線層；埋入在前記第1配線層的第1配線；埋入在前記第1配線層的閘極電極；形成在前記第1配線層與前記第2配線層之間，位在前記閘極電極上的閘極絕緣膜；形成在前記第1配線層與前記第2配線層之間，位在前記第1配線上的擴散防止膜；形成前記第1配線層與前記第2配線層之間，位在前記閘極絕緣膜上的半導體層；和埋入在前記第2配線層，連接在前記半導體層的介層；前記閘極絕緣膜，比前記擴散防止膜還薄，前記擴散防止膜及前記閘極絕緣膜為同一的絕緣膜，前記擴散防止膜，是在前記閘極絕緣膜的部分具有凹部，具備前記擴散防止膜之中，位在前記閘極絕緣膜以外的部分之上的第1硬遮罩膜。
  2. 如申請專利範圍第1項所記載的半導體裝置，其中，前記擴散防止膜，是藉由SiN、SiCN、或SiC形成。
  3. 如申請專利範圍第1項所記載的半導體裝置，其中，前記第1硬遮罩膜，是SiO2膜或SiCOH膜。
  4. 一種半導體裝置，其特徵為：具備：半導體基板；形成在前記半導體基板上，包含第1配線層與位在前記第1配線層上的第2配線層的多層配線層；埋入在前記 第1配線層的第1配線；埋入在前記第1配線層的閘極電極；形成在前記第1配線層與前記第2配線層之間，位在前記閘極電極上的閘極絕緣膜；形成在前記第1配線層與前記第2配線層之間，位在前記第1配線上的擴散防止膜；形成在前記第1配線層與前記第2配線層之間，位在前記閘極絕緣膜上的半導體層；和埋入在前記第2配線層，連接在前記半導體層的介層；前記閘極絕緣膜，具有藉由與前記擴散防止膜不同的材料形成的絕緣材料層，前記擴散防止膜也形成在前記閘極電極上，且位在前記閘極電極上的前記擴散防止膜，比位在前記第1配線上的前記擴散防止膜還薄，前記絕緣材料層，是形成於位在前記閘極電極上的前記擴散防止膜上，前記閘極絕緣膜，具有位在前記閘極電極上的前記擴散防止膜、及前記絕緣材料層。
  5. 如申請專利範圍第4項所記載的半導體裝置，其中，前記絕緣材料層，是藉由介電常數比前記擴散防止膜還高的材料形成。
  6. 如申請專利範圍第5項所記載的半導體裝置，其中，前記絕緣材料層，包含：SiN層、具有鈣鈦礦(perovskite)構造的複合金屬氧化物層、或由Si、Al、Hf、zr、Ta、Ti選出的一種以上的金屬的氧化物層。
  7. 如申請專利範圍第1項或第4項所記載的半導體裝置，其中，以平面視之，前記半導體層與前記閘極絕緣 膜的形狀是相同的。
  8. 如申請專利範圍第1項或第4項所記載的半導體裝置，其中，具備位在前記擴散防止膜之上的第1硬遮罩膜。
  9. 如申請專利範圍第1項或第4項所記載的半導體裝置，其中，前記第1配線與前記閘極電極是藉由相同的材料形成。
  10. 如申請專利範圍第1項或第4項所記載的半導體裝置，其中，具備形成在前記半導體基板的第1電晶體。
  11. 如申請專利範圍第10項所記載的半導體裝置，其中，於平面視之，前記第1電晶體，是與前記半導體層重疊。
  12. 如申請專利範圍第1項或第4項所記載的半導體裝置，其中，前記閘極絕緣膜、前記閘極電極、及前記半導體層是形成第2電晶體。
  13. 如申請專利範圍第12項所記載的半導體裝置，其中，具備：內部電路；和形成在前記多層配線層之最上層的配線層，對前記內部電路供給電源電壓的電源銲墊；前記內部電路，是隔著前記第2電晶體連接在前記電源銲墊。
  14. 如申請專利範圍第1項或第4項所記載的半導體裝置，其中，前記半導體層具有源極及汲極，前記源極在前記閘極電極產生短路，前記源極、前記汲極、前記閘極絕緣膜、及前記閘極電極，是形成發光二極體。
  15. 如申請專利範圍第14項所記載的半導體裝置，其中，具備：內部電路；形成在前記多層配線層之最上層的配線層，對前記內部電路供給信號的I/O銲墊；和形成在前記最上層的配線層，對前記內部電路供給接地電位的接地銲墊；前記發光二極體，是在前記I/O銲墊與前記接地銲墊之間，自前記I/O銲墊起朝著向著前記接地銲墊的方向為順向的方向連接。
  16. 如申請專利範圍第1項或第4項所記載的半導體裝置，其中，前記閘極電極、前記閘極絕緣膜、及前記半導體層是形成電容元件。
  17. 如申請專利範圍第1項或第4項所記載的半導體裝置，其中，前記半導體層是氧化物半導體層。
  18. 如申請專利範圍第17項所記載的半導體裝置，其中，前記氧化物半導體層，是InGaZnO層、InZnO層、ZnO層、ZnAlO層、ZnCuO層、NiO、SnO、或CuO。
  19. 如申請專利範圍第1項或第4項所記載的半導體裝置，其中，具備形成在前記半導體層上，平面形狀為與前記半導體層相同的第2硬遮罩膜。
  20. 如申請專利範圍第19項所記載的半導體裝置，其中，前記第2硬遮罩膜，是具有與前記擴散防止膜相同材料，且與前記擴散防止膜相同之厚度的層。
  21. 一種半導體裝置之製造方法，其特徵為具備：在半導體基板上形成第1層間絕緣膜的製程；在前記第1層間絕緣膜，埋入第1配線、及閘極電極的製程；在前記第 1層間絕緣膜上、前記第1配線上、及前記閘極電極上，形成擴散防止膜的製程；將位在前記閘極電極上的擴散防止膜變薄的製程；在前記閘極絕緣膜上的前記擴散防止膜上，形成半導體膜的製程；在前記擴散防止膜上及前記半導體膜上，形成第2層間絕緣膜的製程；和在前記第2層間絕緣膜，形成連接在前記半導體膜之介層的製程，在將前記擴散防止膜變薄的製程與形成前記半導體膜的製程之間，更具備在前記閘極電極上的前記擴散防止膜之上，形成藉由與前記擴散防止膜不同的絕緣材料形成的絕緣材料層的製程，在形成前記半導體膜的製程中，將前記半導體膜，形成在前記絕緣材料層上。
  22. 如申請專利範圍第21項所記載的半導體裝置之製造方法，其中，在形成前記半導體膜的製程中，具備：也將前記半導體層形成在前記擴散防止膜上，在形成前記半導體層的製程之後，且形成前記第2層間絕緣膜的製程之前，在前記半導體層上形成硬遮罩圖案的製程；和以前記硬遮罩圖案為遮罩，選擇性去除前記半導體層，藉此去除位在前記第1配線上的前記半導體層的製程。
  23. 一種半導體裝置之製造方法，其特徵為具備：在半導體基板上形成第1層間絕緣膜的製程；在前記第1層間絕緣膜，埋入第1配線、及閘極電極的製程；在前記第1層間絕緣膜上、前記第1配線上、及前記閘極電極上，形成擴散防止膜的製程；去除位在前記閘極電極上的擴散防止膜的製程；在去除前述擴散防止膜之位置之前記閘極 電極上，形成藉由與前記擴散防止膜不同的絕緣材料形成的絕緣材料層的製程；在前記絕緣材料層上形成半導體膜的製程；在前記擴散防止膜上及前記半導體膜上，形成第2層間絕緣膜的製程；和在前記第2層間絕緣膜，形成連接在前記半導體膜之介層的製程；在形成前記絕緣材料層的製程中，也將前記絕緣材料層，形成在前記擴散防止膜上，在形成前記半導體層的製程中，也將前記半導體層形成在前記擴散防止膜上的前記絕緣材料層上，在形成前記半導體層的製程之後，且形成前記第2層間絕緣膜的製程之前，具備：在前記半導體層上形成硬遮罩圖案的製程；和以前記硬遮罩圖案為遮罩，選擇性去除前記半導體層及前記絕緣材料層，藉此去除位在前記第1配線上的前記半導體層及前記絕緣材料層的製程。
  24. 如申請專利範圍第23項所記載的半導體裝置之製造方法，其中，前記硬遮罩圖案，是具有與前記擴散防止膜相同材料，且與前記擴散防止膜相同之厚度的層。
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