JP6240017B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
酸化物半導体トランジスタを用いた半導体装置が提案されている。安定した特性を得ることが望まれる。
特開2012−28731号公報
本発明の実施形態は、特性が安定した半導体装置及びその製造方法を提供する。
本発明の実施形態によれば、半導体装置は、酸化物半導体トランジスタを含む。前記酸化物半導体トランジスタは、半導体層と、ソース電極と、を含む。前記ソース電極は、銅を含むソース導電層と、前記ソース導電層と前記ソース領域との間に設けられタンタルを含む第1タンタル含有領域と、前記第1タンタル含有領域と前記ソース領域との間に設けられ、Ta1−x1x1(0<x1<0.5)を含む第1低窒素組成領域と、前記第1低窒素組成領域と前記ソース領域との間に設けられ、Ta1−x2x2(0.5≦x2<1)を含む第1高窒素組成領域と、を含む。
図1(a)及び図1(b)は、第1の実施形態に係る半導体装置を例示する模式的断面図である。 第1の実施形態に係る半導体装置を例示する模式的断面図である。 図3(a)〜図3(c)は、酸化物半導体トランジスタの特性を例示するグラフ図である。 図4(a)〜図4(e)は、酸化物半導体トランジスタの特性を例示する電子顕微鏡写真像である。 窒化タンタルの特性を例示するグラフ図である。 第2の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。 図7(a)〜図7(f)は、第2の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施形態)
図1(a)及び図1(b)は、第1の実施形態に係る半導体装置を例示する模式的断面図である。
図1(b)は、図1(a)の一部を例示している。
図1(a)に表したように、本実施形態に係る半導体装置110は、酸化物半導体トランジスタ70を含む。酸化物半導体トランジスタ70は、半導体層30と、ソース電極10と、ドレイン電極20と、ゲート電極50と、を含む。
半導体層30からソース電極10に向かう方向をZ軸方向とする。Z軸方向に対して垂直な1つの方向をX軸方向とする。Z軸方向とX軸方向とに対して垂直な方向をY軸方向とする。
半導体層30は、ソース領域30sと、ドレイン領域30dと、ゲート領域30gと、を含む。ゲート領域30gは、ソース領域30sとドレイン領域30dとの間に配置される。これらの領域は、半導体層30からソース電極10に向かう方向に対して垂直な平面内(X−Y平面内)に配置される。
半導体層30は、In、Ga及びZnの少なくともいずれかの酸化物を含む。半導体層30には、例えばInGaZnOが用いられる。半導体層30には、例えば、ITO(InSnO)を用いても良い。半導体層30には、ZnOを用いても良い。半導体層30には、InGaOを用いても良い。半導体層30には、InZnOを用いても良い。半導体層30には、ZnSnOを用いても良い。半導体層30には、InSnZnOを用いても良い。
ソース電極10は、ソース領域30sと接続される。ドレイン電極20は、ドレイン領域30dと接続される。
図1(a)及び図1(b)に表したように、ソース電極10は、ソース導電層10cと、第1タンタル含有領域10tと、第1低窒素組成領域10lと、第1高窒素組成領域10hと、を含む。ソース導電層10cは、銅を含む。ソース導電層10cは、例えば銅層である。
第1タンタル含有領域10tは、ソース導電層10cとソース領域30sとの間に設けられる。第1タンタル含有領域10tは、タンタルを含む。第1タンタル含有領域10tは、例えば、タンタル層である。
第1低窒素組成領域10lは、第1タンタル含有領域10tとソース領域30sとの間に設けられる。第1低窒素組成領域10lは、Ta1−x1x1(0<x1<0.5)を含む。
第1高窒素組成領域10hは、第1低窒素組成領域10lとソース領域30sとの間に設けられる。第1高窒素組成領域10hは、Ta1−x2x2(0.5≦x2<1)を含む。第1高窒素組成領域10hにおける窒素の組成比は、第1低窒素組成領域10lにおける窒素の組成比よりも高い。
図1(a)に表したように、ドレイン電極20は、ドレイン導電層20cと、第2タンタル含有領域20tと、第2低窒素組成領域20lと、第2高窒素組成領域20hと、を含む。ドレイン導電層20cは、銅を含む。ドレイン導電層20は、例えば銅層である。
第2タンタル含有領域20tは、ドレイン導電層20cとドレイン領域30dとの間に設けられる。第2タンタル含有領域20tは、タンタルを含む。第2タンタル含有領域20tは、例えば、タンタル層である。
第2低窒素組成領域20lは、第2タンタル含有領域20tとドレイン領域30dとの間に設けられる。第2低窒素組成領域20lは、Ta1−x3x3(0<x3<0.5)を含む。
第2高窒素組成領域20hは、第2低窒素組成領域20lとドレイン領域30dとの間に設けられる。第2高窒素組成領域20hは、Ta1−x4x4(0.5≦x4<1)を含む。第2高窒素組成領域20hにおける窒素の組成比は、第2低窒素組成領域20lにおける窒素の組成比よりも高い。
例えば、組成比x3は、組成比x1と同じである。組成比x3は、組成比x1と異なっても良い。例えば、組成比x4は、組成比x2と同じである。組成比x4は、組成比x2と異なっても良い。
この例では、第1高窒素組成領域10hと第1低窒素組成領域10lとの界面は、第2高窒素組成領域20hと第2低窒素組成領域20lとの界面に対して平行である。
半導体層30とゲート電極50との間にゲート絶縁層40が設けられている。この例では、ゲート絶縁層40は、第1ゲート絶縁膜41と、第2ゲート絶縁膜42と、を含む。第2ゲート絶縁膜42は、第1ゲート絶縁膜41と半導体層30との間に配置される。例えば、第1ゲート絶縁膜41には、SiNが用いられる。例えば、第2ゲート絶縁膜42には、SiOが用いられる。
この例では、ゲート電極50とソース電極10との間、及び、ゲート電極50とドレイン電極20との間に半導体層30が設けられている。X−Y平面に投影したときに、ゲート電極50は、ゲート領域30gと重なる。
この例では、ゲート電極50は、銅層50cと、バリア層50bと、を含む。バリア層50bとゲート絶縁層40との間に、銅層50cが配置される。
図2は、第1の実施形態に係る半導体装置を例示する模式的断面図である。
図2に表したように、本実施形態に係る半導体装置110においては、回路層81の上に、酸化物半導体トランジスタ70が設けられる。
すなわち、半導体装置110は、半導体回路81cを含む回路層81を含む。回路層81の上に、例えば絶縁層81iが設けられ、絶縁層81iの上に絶縁層83iが設けられている。絶縁層83iの上に、酸化物半導体トランジスタ70が設けられている。酸化物半導体トランジスタ70および絶縁層83iの上に、絶縁層84iが設けられている。このように、酸化物半導体トランジスタ70は、回路層81の上に設けられる。
回路層81の上に、配線層82lが設けられる。配線層82lの高さにおいて、酸化物半導体トランジスタ70が設けられる。例えば、配線層82lには、配線82が設けられている。配線82は、半導体回路81cに電気的に接続される。配線82は、例えば、ビア電極(ビアコンタクト)である。配線82において、銅が用いられる。これにより、低い抵抗が得られる。
配線82と酸化物半導体トランジスタ70とを結ぶ方向(例えばX軸方向に沿う方向)は、回路層81と酸化物半導体トランジスタ70とを結ぶ方向(例えばZ軸方向に沿う方向)と交差する。
実施形態において、例えば、酸化物半導体トランジスタ70は、半導体回路81cの少なくとも一部と電気的に接続される。この接続に、配線82の少なくとも一部を用いることができる。
このように、実施形態においては、回路層81の上に設けられる配線層82lの位置に、酸化物半導体トランジスタ70が設けられる。このような構成においては、後述するように、酸化物半導体トランジスタ70の特性が変化し易い。本実施形態においては、ソース電極10に第1低窒素組成領域10lと第1高窒素組成領域10hとを設ける。そして、ドレイン電極20に第2低窒素組成領域20lと第2高窒素組成領域20hとを設ける。これにより、安定した特性が得られる。
例えば、配線82として銅配線を用いる場合に、熱処理が行われる場合がある。この熱処理は、例えば400℃程度の温度が用いられる。この熱処理の雰囲気は、例えば、水素雰囲気である。または、この熱処理の雰囲気は、例えば、水素と窒素との混合ガス(フォーミングガス)の雰囲気である。この熱処理により、熱処理の前の工程において生じた、薄膜トランジスタ、配線層または回路層におけるプラズマダメージまたは欠陥が低減できる。
酸化物半導体トランジスタ70を配線層82l中に形成する場合、この熱処理によって、酸化物半導体トランジスタ70の特性が変動し易いことが分かった。
本実施形態においては、上記のように、低窒素組成領域と高窒素組成領域とを含む積層構造を用いることで、安定した特性が得られる。
以下、酸化物半導体の特性の例について説明する。
図3(a)〜図3(c)は、酸化物半導体トランジスタの特性を例示するグラフ図である。
これらの図は、InGaZnO層(半導体層30)の上にTa1−x層を設けた試料における、二次イオン質量分析(SIMS:Secondary Ion Mass Spectrometry分析)の結果を例示している。横軸は、Ta1−x層からInGaZnO層に向かう方向における位置pzである。縦軸は、二次イオン強度Intを示している。この例では、熱処理を行わない試料(as depo)と、熱処理を行った試料HTと、の結果が示されている。熱処理の温度は、約400℃である。図3(a)においては、Ta1−x層における窒素組成(窒素の組成比x)は、約0.49である。図3(b)においては、組成比xは、約0.55である。図3(c)においては、組成比xは、約0.59である。
図3(a)から分かるように、組成比xが約0.49と低い場合、熱処理を行った試料HTの特性は、熱処理を行わない試料(as depo)の特性と、大きく異なる。
図3(b)及び図3(c)に表したように、組成比xが約0.55及び約0.59と高い場合は、熱処理を行った試料HTの特性は、熱処理を行わない試料(as depo)と実質的に一致する。
図4(a)〜図4(e)は、酸化物半導体トランジスタの特性を例示する電子顕微鏡写真像である。
これらの図は、熱処理(例えば約400℃)を行った試料HTの断面透過型電子顕微鏡(TEM:Transmission Electron Microscope)像である。このTEM像は、日立ハイテクノロジーズ製H−9000NARHを用いて得られており、倍率は、2,000,000倍である。これらの図に示した試料においては、Ta1−x層(TaN層)における窒素組成(窒素の組成比x)が、互いに異なる。図4(a)において、組成比xは、実質的に0である。図4(b)において、組成比xは、約0.2である。図4(c)において、組成比xは、約0.33である。図4(d)において、組成比xは、約0.49である。図4(e)において、組成比xは、約0.55である。
図4(a)から分かるように、組成比xが実質的に0であるTa層を用いた試料においては、半導体層30に、疎な領域30rが生じている。図4(b)に例示した試料においても、半導体層30に、疎な領域30rが生じている。
図4(c)及び図4(d)から分かるように、組成比xが約0.33の場合、及び、約0.49の場合は、TaN層に反応層15が生じている。反応層15は、例えば、Taの酸化物であると考えられる。図4(c)に示した例では、この反応層15の厚さは、約10nmである。図4(d)に示した例では、この反応層15の厚さは、約5nmである。
図4(e)から分かるように、組成比xが約0.55の場合は、TaN層において、反応層15は観察されない。
このようにTa1−x層における窒素組成比xが0.55程度に高いと、上記の新たな層(例えば反応層15)の形成が抑制されると考えられる。そして、このように窒素組成比xを0.55程度に高くすることで、高温での熱処理における特性の変動を抑制できる。
本実施形態においては、半導体層30と低窒素組成領域との間に、高窒素組成領域を配置する。これにより、上記の新たな層(例えば反応層)の形成が抑制できる。特性が安定した半導体装置が提供できる。
図5は、窒化タンタルの特性を例示するグラフ図である。
図5は、Ta1−x層の特性を例示している。図5の横軸は、Ta1−x層を形成する際のNガスの流量FRである。図5の左側の縦軸は、形成されたTa1−x層における窒素組成比xである。図5の右側の縦軸は、形成されたTa1−x層の抵抗率Rc(μΩcm)である。
図5から分かるように、流量FRの上昇と共に、窒素組成比xは上昇する。このように、例えば、流量FRを変えることで、Ta1−x層における窒素組成比xを変更することができる。例えば、高窒素組成領域を形成するときのNガスの流量FRは、低窒素組成領域を形成するときのNガスの流量FRよりも高い。例えば、高い、Nガスの流量FRにより第1のTa1−x層を形成することで、高窒素組成領域が形成できる。低い、Nガスの流量FRにより第2のTa1−x層を形成することで、低窒素組成領域が形成できる。
図5から分かるように、流量FRの上昇と共に、抵抗率Rcが上昇する。例えば、高窒素組成領域における抵抗率Rcは、低窒素組成領域における抵抗率Rcよりも高い。Ta1−x層の全てを高窒素組成領域とする場合においては、抵抗率Rcが高くなる。
これに対して、本実施形態においては、高窒素組成領域と低窒素組成領域との積層構造を用いる。これにより、高窒素組成領域により高耐熱性の安定した特性が得られ、低窒素組成領域により、低い抵抗率Rcが得られる。
本願の発明者の解析によると、Ta1−x層の窒素組成比xが約0.33のときに、Ta1−x層はアモルファスである。一方、Ta1−x層の窒素組成比xが約0.5以上において、Ta1−x層はfcc−TaN構造を有する。実施形態においては、アモルファスのTa1−x層と、結晶(非結晶を含む)の部分を含むTa1−x層と、の積層構造が用いられる。
このように、第1低窒素組成領域10lの少なくとも一部は、アモルファスである。同様に、第2低窒素組成領域20lの少なくとも一部は、アモルファスである。
一方、第1高窒素組成領域10hの少なくとも一部は、fcc−TaN構造を有する。同様に、第2高窒素組成領域20hの少なくとも一部は、fcc−TaN構造を有する。例えば、第1高窒素組成領域10hは、微結晶の部分を含む。第2高窒素組成領域20hは、微結晶の部分を含む。
例えば、窒素組成比x1は、0.2以上0.49以下であり、窒素組成比x2は、0.54以上0.59以下である。同様に、例えば、窒素組成比x3は、0.2以上0.49以下であり、窒素組成比x4は、0.54以上0.59以下である。
例えば、LSIのような半導体装置においては、素子のサイズを縮小化することにより性能が向上される。このような半導体装置において、物理的に、縮小化の限界を迎えつつある。半導体装置の全体の性能を向上する方法として、回路層にトランジスタを形成することに加えて、回路層の上の配線層中にトランジスタを形成する構成が考えられる。このとき、銅の配線層中に酸化物半導体トランジスタを形成すると、熱処理により、酸化物半導体トランジスタの特性が劣化し易い。
本実施形態においては、ソース/ドレイン電極に用いられる窒化タンタル層に、積層構造を用いる。酸化物半導体に接する層においては、窒素組成比を高くする。これにより、特性の変動が抑制できる。そして、窒素組成比が低い層により、低い抵抗率が得られる。Ta1−x層により銅の拡散が抑制できる。さらに、酸化物半導体トランジスタの耐熱性を向上できる。
例えば、タンタル含有領域(例えばTa層)は、その上に設けられる導電層(銅を含む層)の密着性を向上する。Ta層は、結晶性であり、例えば、微結晶と結晶粒界とを含む。このため、導電層の銅が粒界を介して半導体層30に向けて拡散し易い。
実施形態においては、低窒素組成領域(例えば、Ta1−x1x1層)を設ける。低窒素組成領域は、例えば、アモルファスである。低窒素組成領域を設けることで、結晶粒界を介しての銅の拡散を抑制できる。それに加えて、高窒素組成領域(例えばTa1−x2x2層)を設けることで、酸化物半導体中の酸素と、Ta1−x層と、の酸化反応を抑制できる。
実施形態において、ゲート電極50には、例えば、Cu(銅)、Ta(タンタル)、Ta1−x(窒化タンタル)、W(タングステン)、TiN、MoTa、Al、Al−Si、Al−Si−Cu、及び、MoWの少なくともいずれかを用いても良い。Cu層/Ta層/TaN層の積層膜を用いても良い。W層/TiN層の積層膜を用いてもよい。
ゲート絶縁層40として、SiOが用いられる。SiO層/SiN層の積層膜を用いても良い。ゲート絶縁層40の厚さは、例えば、5nm以上200nm以下である。
第1タンタル含有領域10tの厚さ及び第2タンタル含有領域20tの厚さのそれぞれは、例えば、0.5nm以上30nm以下である。
第1低窒素組成領域10lの厚さ及び第1低窒素組成領域20lの厚さのそれぞれは、例えば、0.5nm以上30nm以下である。
第1高窒素組成領域10hの厚さ及び第2高窒素組成領域20hの厚さのそれぞれは、例えば、0.5nm以上30nm以下である。
(第2の実施形態)
本実施形態は、半導体装置の製造方法に係る。
図6は、第2の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
本実施形態においては、半導体装置の製造方法は、酸化物半導体トランジスタ70を含む半導体装置110を製造する。酸化物半導体トランジスタ70は、ソース電極10を含む。
図6に表したように、本製造方法においては、酸化物半導体を含む半導体層30の一部の上に、Ta1−x2x2(0.5≦x2<1)を含む第1高窒素組成領域10hを形成する(ステップS110)。
第1高窒素組成領域10hの上に、Ta1−x1x1(0<x1<0.5)を含む第1低窒素組成領域10lを形成する(ステップS120)。
第1低窒素組成領域10lの上に、タンタルを含む第1タンタル含有領域10tを形成する(ステップS130)。
第1タンタル含有領域10tの上に、銅を含むソース導電層10cを形成する(ステップS140)。
これにより、第1高窒素組成領域10h、第1低窒素組成領域10l、第1タンタル含有領域10t及びソース導電層10cを含むソース電極10を含む酸化物半導体トランジスタ70が形成できる。
本実施形態によれば、特性が安定した半導体装置の製造方法が提供できる。
さらに、配線層82l(及び配線82)を形成しても良い(ステップS150)。
その後、熱処理すること(ステップS160)をさらに実施しても良い。すなわち、ソース導電層10cの形成の後に、ソース電極10を熱処理する。熱処理の温度は、例えば、約400℃以上である。ソース電極10の熱処理は、例えば、半導体装置110に施される熱処理により行われても良い。ソース電極10の熱処理は、例えば、形成途中の半導体装置(ソース電極10が形成され後の半導体装置)に施される熱処理によって実施されても良い。熱処理により、例えば半導体装置に含まれる銅層のダメージが回復できる。このような熱処理を行っても、酸化物半導体トランジスタ70の特性の変動が抑制できる。 上記のステップは、技術的に可能な範囲で入れ替えても良い。
実施形態に係る製造方法において、半導体回路81cを含む回路層81の上に半導体層30を形成することをさらに実施しても良い。
図7(a)〜図7(f)は、第2の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。
図7(a)に表したように、絶縁層83iの一部の上に、ゲート電極50を形成する。ゲート電極50として、例えば、タングステン膜、または、銅膜が用いられる。
ゲート電極50の上に、第1ゲート絶縁膜41となるSiN膜を形成する。SiN膜の厚さは、100nm未満である。第1ゲート絶縁膜41は、例えば、ゲート電極50のキャップ層となる。第1ゲート絶縁膜41の上に、第2ゲート絶縁膜42となるSiO膜を形成する。SiO膜の厚さは、例えば、100nm未満である。
図7(b)に表したように、ゲート絶縁層40の上に、半導体層30を形成する。例えば、酸化物半導体膜を形成し、その酸化物半導体膜を加工することで、半導体層30が形成される。半導体層30の厚さは、例えば5nm以上である。
図7(c)に表したように、絶縁層84iとなる絶縁膜84fを形成する。例えば、絶縁膜84fは、SiO、SiOC、SiOF、及び、SiCNの少なくともいずれかを含む。
図7(d)に表したように、絶縁膜84fに開口部84hを形成する。これにより、絶縁層84iが形成される。
図7(e)に表したように、開口部84hの内側及び絶縁層84iの上に、Ta1−x2x2(0.5≦x2<1)を含む膜、Ta1−x1x1(0<x1<0.5)を含む膜、及び、タンタルを含む膜をこの順で形成する。例えば、異なるターゲットを用いて、これらの膜をスパッタにより形成しても良い。または、反応ガス(N)の流量を変えたスパッタにより、これらの膜を形成しても良い。例えば、Ta1−x2x2(0.5≦x2<1)を含む膜の形成においては、ArとNと含むガスを用い、Nの流量を高くする。Ta1−x1x1(0<x1<0.5)を含む膜の形成においては、ArとNとを含むガスを用い、Nの流量を低くする。タンタルを含む膜の形成においては、Arを含むガスを用いる。Ta1−x1x1の膜、及び、Ta1−x2x2の膜は、例えば、化学気相成長(Chemical vapor deposition:CVD)、または、原子層体積法(Atomic Layer Deposition:ALD)などにより形成しても良い。これらの膜の形成方法は、任意である。
図7(f)に表したように、開口部84hの残余の空間に、銅層を埋め込む。例えば、銅のシード層を形成した後に、シード層の上に、銅層を、例えばめっきにより形成する。その後、絶縁膜84i上に形成された余分な銅層、タンタル層、タンタル層及び窒化タンタル層を取り除く。
これにより、ソース電極10及びドレイン電極20が形成される。この後、例えば、配線層82lを形成し、熱処理を行う。
実施形態において、ゲート電極50には、配線層82lに用いられる材料の少なくとも一部を用いても良い。例えば、ゲート電極50には、配線82に用いられる材料の少なくとも一部を用いても良い。ゲート電極50には、例えば、回路層81に用いられる材料の少なくとも一部を用いても良い。ゲート電極50には、例えば、半導体回路81cに用いられる材料の少なくとも一部を用いても良い。
実施形態によれば、特性が安定した半導体装置及びその製造方法が提供される。
なお、本願明細書において、「垂直」、及び「平行」は、厳密な垂直、及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直、及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体層、ソース電極、ドレイン電極、ゲート電極、ゲート絶縁層、回路層、及び、配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例、及び修正例に想到し得るものであり、それら変更例、及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…ソース電極、 10c…ソース導電層、 10h…第1高窒素組成領域、 10l…第1低窒素組成比層、 10t…第1タンタル含有領域、 20…ドレイン電極、 20c…ドレイン導電層、 20h…第2高窒素組成領域、 20l…第2低窒素組成領域、 20t…第2タンタル含有領域、 30…半導体層、 30d…ドレイン領域、 30g…ゲート領域、 30s…ソース領域、 40…ゲート絶縁層、 41…第1ゲート絶縁膜、 42…第2ゲート絶縁膜、 50…ゲート電極、 50b…バリア層、 50c…銅層、 70…酸化物半導体トランジスタ、 81…回路層、 81c…半導体回路、 81i…絶縁層、 82…配線、 82l…配線層、 83i…絶縁層、 84f…絶縁膜、 84i…絶縁層、 110…半導体装置、 FR…流量、 Int…二次イオン強度、 Rc…抵抗率、 pz…位置

Claims (10)

  1. 酸化物半導体を含みソース領域を含む半導体層と、
    ソース電極であって、
    銅を含むソース導電層と、
    前記ソース導電層と前記ソース領域との間に設けられタンタルを含む第1タンタル含有領域と、
    前記第1タンタル含有領域と前記ソース領域との間に設けられ、Ta1−x1x1(0<x1<0.5)を含む第1低窒素組成領域と、
    前記第1低窒素組成領域と前記ソース領域との間に設けられ、Ta1−x2x2(0.5≦x2<1)を含む第1高窒素組成領域と、
    を含むソース電極と、
    を含む酸化物半導体トランジスタを備えた半導体装置。
  2. 前記第1低窒素組成領域の少なくとも一部は、アモルファスである請求項1記載の半導体装置。
  3. 前記第1高窒素組成領域の少なくとも一部は、fcc−TaN構造を有する請求項1または2に記載の半導体装置。
  4. 前記x1は、0.2以上0.49以下であり、
    前記x2は、0.54以上0.59以下である請求項1〜3のいずれか1つに記載の半導体装置。
  5. ドレイン電極をさらに備え、
    前記半導体層は、ドレイン領域をさらに含み、
    前記ドレイン電極は、
    銅を含むドレイン導電層と、
    前記ドレイン導電層と前記ドレイン領域との間に設けられタンタルを含む第2タンタル含有領域と、
    前記第2タンタル含有領域と前記ドレイン領域との間に設けられ、Ta1−x3x3(0<x3<0.5)を含む第2低窒素組成領域と、
    前記第2低窒素組成領域と前記ドレイン領域との間に設けられ、Ta1−x4x4(0.5≦x4<1)を含む第2高窒素組成領域と、
    を含む請求項1記載の半導体装置。
  6. 半導体回路を含む回路層をさらに含み、
    前記酸化物半導体トランジスタは、前記回路層の上に設けられる請求項1〜5のいずれか1つに記載の半導体装置。
  7. 前記半導体回路に電気的に接続された配線をさらに含み、
    前記配線と前記酸化物半導体トランジスタとを結ぶ方向は、前記回路層と前記酸化物半導体トランジスタとを結ぶ方向と交差する請求項6記載の半導体装置。
  8. 酸化物半導体を含む半導体層の一部の上に、Ta1−x2x2(0.5≦x2<1)を含む第1高窒素組成領域を形成し、
    前記第1高窒素組成領域の上に、Ta1−x1x1(0<x1<0.5)を含む第1低窒素組成領域を形成し、
    前記第1低窒素組成領域の上に、タンタルを含む第1タンタル含有領域を形成し、
    前記第1タンタル含有領域の上に、銅を含むソース導電層を形成して、
    前記第1高窒素組成領域、第1低窒素組成領域、前記第1タンタル含有領域及び前記ソース導電層を含むソース電極を含む酸化物半導体トランジスタを含む半導体装置の製造方法。
  9. 前記ソース導電層を形成した後に前記ソース電極を400℃以上で熱処理することをさらに実施する請求項8記載の半導体装置の製造方法。
  10. 半導体回路を含む回路層の上に半導体層を形成することをさらに実施する請求項8または9に記載の半導体装置の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
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WO2020053697A1 (ja) * 2018-09-13 2020-03-19 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7374918B2 (ja) * 2018-10-12 2023-11-07 株式会社半導体エネルギー研究所 半導体装置
JP2020167188A (ja) * 2019-03-28 2020-10-08 株式会社ジャパンディスプレイ 表示装置および表示装置の製造方法
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Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4809596B2 (ja) * 2003-08-04 2011-11-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5544943B2 (ja) * 2010-03-11 2014-07-09 富士通株式会社 半導体装置及びその製造方法
JP5705559B2 (ja) 2010-06-22 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置、及び、半導体装置の製造方法
JP5731904B2 (ja) * 2011-05-25 2015-06-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
WO2013008403A1 (ja) 2011-07-08 2013-01-17 シャープ株式会社 薄膜トランジスタ基板及びその製造方法
JP5876249B2 (ja) * 2011-08-10 2016-03-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US20130207111A1 (en) 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
JP6006558B2 (ja) 2012-07-17 2016-10-12 株式会社半導体エネルギー研究所 半導体装置及びその製造方法
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