JP6995523B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6995523B2
JP6995523B2 JP2017140493A JP2017140493A JP6995523B2 JP 6995523 B2 JP6995523 B2 JP 6995523B2 JP 2017140493 A JP2017140493 A JP 2017140493A JP 2017140493 A JP2017140493 A JP 2017140493A JP 6995523 B2 JP6995523 B2 JP 6995523B2
Authority
JP
Japan
Prior art keywords
insulator
oxide
film
conductor
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017140493A
Other languages
English (en)
Other versions
JP2018133550A5 (ja
JP2018133550A (ja
Inventor
靖正 山根
求 倉田
涼太 方堂
貴久 石山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2018133550A publication Critical patent/JP2018133550A/ja
Publication of JP2018133550A5 publication Critical patent/JP2018133550A5/ja
Application granted granted Critical
Publication of JP6995523B2 publication Critical patent/JP6995523B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明の一態様は、半導体装置、ならびに半導体装置の駆動方法に関する。または、本発明の一態様は、電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。
半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）等の電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ－Ｇａ－Ｚｎ系酸化物を活性層とするトランジスタを用いて、表示装置を作製する技術が開示されている（特許文献１及び特許文献２参照）。
さらに近年、酸化物半導体を有するトランジスタを用いて、記憶装置の集積回路を作製する技術が公開されている（特許文献３参照）。また、記憶装置だけでなく、演算装置等も、酸化物半導体を有するトランジスタによって作製されてきている。
しかしながら、活性層として酸化物半導体が設けられたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動しやすく、信頼性が低いという問題点が知られている。例えば、バイアス－熱ストレス試験（ＢＴ試験）前後において、トランジスタのしきい値電圧は変動してしまうことがある。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報 特開２０１１－１１９６７４号公報
本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一つとする。本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様では、酸化物半導体の周囲の酸化物絶縁体から過剰酸素を酸化物半導体に供給することで、酸化物半導体中の酸素欠損の低減を図る。
さらに、酸化物半導体の周囲の他の構造などから、水、水素などの不純物が酸化物半導体に混入することを防ぐ。なお、酸化物半導体に、水素などの不純物が外部から混入することを防ぐため、当該酸化物半導体を覆って、水、水素などの不純物に対してバリア性を有する絶縁体を形成する。
さらに、上記水、水素などの不純物に対してバリア性を有する絶縁体を、酸素を透過させにくいものとする。これによって、酸素が外方拡散するのを防ぎ、酸化物半導体及び周囲の酸化物絶縁体に効果的に酸素を供給する。
このようにして、酸化物半導体及び周囲の酸化物絶縁体に含まれる、水、水素などの不純物を低減し、且つ酸化物半導体中の酸素欠損の低減を図る。
本発明の一様態は、第１のバリア層と、第２のバリア層と、第３のバリア層と、酸化物を有するトランジスタと、絶縁体と、導電体と、を有し、絶縁体は過剰酸素領域を有し、絶縁体、および酸化物は、第１のバリア層と、第２のバリア層との間に配置され、導電体は、第１のバリア層、第２のバリア層、および絶縁体が有する開口に、第３のバリア層を介して、配置されている。
本発明の一様態は、第１のバリア層と、第２のバリア層と、第３のバリア層と、酸化物を有するトランジスタと、絶縁体と、トランジスタと電気的に接続する導電体と、を有し、絶縁体は過剰酸素領域を有し、絶縁体、および酸化物は、第１のバリア層と、第２のバリア層との間に配置され、導電体は、第１のバリア層、および絶縁体が有する開口に、第３のバリア層を介して、配置されている。
本発明の一様態は、第１のバリア層と、第２のバリア層と、第３のバリア層と、酸化物を有するトランジスタと、絶縁体と、第１の導電体と、第２の導電体と、を有し、絶縁体は過剰酸素領域を有し、第２の導電体は、トランジスタと電気的に接続し、絶縁体、および酸化物は、第１のバリア層と、第２のバリア層との間に配置され、第１の導電体は、第１のバリア層、第２のバリア層、および絶縁体が有する開口に、第３のバリア層を介して、配置され、第２の導電体は、第１のバリア層、および絶縁体が有する開口に、第３のバリア層を介して、配置されている。
上記構成において、トランジスタ、および絶縁体は、第１のバリア層が有する開口の側面、および第２のバリア層が有する開口の側面と、第３のバリア層とが接することにより、トランジスタ、および絶縁体は、第１のバリア層、第２のバリア層、及び第３のバリア層とに、封止されている。
上記構成において、第１のバリア層、第２のバリア層、および第３のバリア層は、ＴＤＳ測定により、４００℃以下において、下層からの水素の放出が５．０×１０１４個／ｃｍ２以下である。
上記構成において、開口を有する第２の絶縁体、および開口を有する第３の絶縁体を有し、第２の絶縁体は、第２のバリア層の上に設けられ、第３の絶縁体は、第１のバリア層の下に設けられ、第２の絶縁体、および第３の絶縁体が有する開口の側面は、第３のバリア層に覆われている領域を有する。
上記構成において、第１のバリア層は、トランジスタのゲート絶縁膜として機能を有する。
本発明の一態様により、酸化物半導体を用いたトランジスタを有する半導体装置において、トランジスタの電気特性が、安定した半導体装置を提供することができる。また、本発明の一態様により、設計自由度が高い半導体装置を提供することができる。
本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。本発明の一態様により、信頼性の高い半導体装置を提供することができる。本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。本発明の一態様により、生産性の高い半導体装置を提供することができる。
本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供することができる。本発明の一態様により、情報の書き込み速度が速い半導体装置を提供することができる。本発明の一態様により、消費電力を抑えることができる半導体装置を提供することができる。本発明の一態様により、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の構成を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の構成を示す上面図および断面図。 本発明の一態様に係る半導体装置の構成を示す上面図および断面図。 本発明の一態様に係る半導体装置の構成を示す断面図。 本発明の一態様に係る半導体装置の構成を示す断面図。 本発明の一態様に係る半導体装置の構成を示す断面図。 本発明の一態様に係る半導体装置の構成を示す断面図。 実施例の構造を説明する図。 実施例のＴＤＳ結果を説明する図。 実施例の構造を説明する図。 実施例のＴＤＳ結果を説明する図。 実施例の構造の断面図、及びＳＴＥＭ像を説明する図。 実施例のＩｄ－Ｖｇ特性を説明する図。 実施例の構造、およびＴＤＳ結果を説明する図。 実施例の構造の断面図、及びＳＴＥＭ像を説明する図。 実施例試料のコンタクト抵抗値、およびＥＤＸマッピングを説明する図。 実施例のＩｄ－Ｖｇ特性を説明する図。 実施例のＩｄ－Ｖｇ特性を説明する図。 実施例試料のコンタクト抵抗値を説明する図。 実施例の試料のＧＢＴストレス試験結果を説明する図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、チャネル形成領域を介して、ドレインとソースとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
また、本明細書等において、トランジスタのノーマリーオンの特性とは、電源による電位の印加がない（０Ｖ）ときにオン状態であることをいう。例えば、トランジスタのノーマリーオンの特性とは、トランジスタのゲートに与える電圧（Ｖｇ）が０Ｖの際に、しきい値電圧がマイナスとなる電気特性をさす場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
本実施の形態では、半導体装置の一形態を、図１乃至図１１を用いて説明する。
＜半導体装置の構造＞
以下では、本発明の一態様に係る半導体装置の一例について説明する。図１（Ａ）、図１（Ｂ）、および図１（Ｃ）は、本発明の一態様に係るトランジスタ２００、およびトランジスタ２００と電気的に接続するプラグの上面図および断面図である。図１（Ａ）は上面図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ｌ１－Ｌ２、図１（Ｃ）は、一点鎖線Ｗ１－Ｗ２に対応する断面図である。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体２８０、絶縁体２８２、および絶縁体２８６と、絶縁体２８０、および絶縁体２８２が有する開口の側面を被覆するバリア層２７６（バリア層２７６ａ、バリア層２７６ｂ、およびバリア層２７６ｃ）と、層間膜として機能する絶縁体２８０、絶縁体２８２、および絶縁体２８６が有する開口に、バリア層２７６を介して埋め込まれた導電体２４６（導電体２４６ａ、導電体２４６ｂ、および導電体２４６ｃ）、および導電体２４８（導電体２４８ａ、導電体２４８ｂ、および導電体２４８ｃ）と、を有する。
なお、半導体装置において、導電体２４６、および導電体２４８はプラグ、または配線として機能を有する。なお、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
トランジスタ２００は、第１のゲート電極として機能する導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、第２のゲート電極として機能する導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、導電体２６０と接するバリア層２７０と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２５０と、チャネルが形成される領域を有する酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、ソースまたはドレインの一方として機能する導電体２４０ａと、ソースまたはドレインの他方として機能する導電体２４０ｂと、導電体２４０（導電体２４０ａ、および導電体２４０ｂ）と接するバリア層２４４（バリア層２４４ａ、およびバリア層２４４ｂ）と、を有する。
トランジスタ２００において、酸化物２３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
一方で、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。
そこで、トランジスタ２００の近傍に設けられ、層間膜として機能する絶縁体２８０は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。
特に、絶縁体２８０には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。つまり、絶縁体２８０には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。特に、トランジスタ２００近傍の層間膜に、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００が有する酸化物２３０の酸素欠損を低減することで、信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることができる。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体２８０が、過剰酸素領域を有する場合、絶縁体２８２は、酸素、水素、および水に対するバリア性を有することが好ましい。絶縁体２８２が、酸素に対するバリア性を有することで、過剰酸素領域の酸素は、絶縁体２８６側へ拡散することなく、効率よく酸化物２３０へ供給することができる。
ここで、本明細書において、規定せずにバリア性と記載する場合、少なくとも水素、および水に代表される不純物の拡散を抑制する機能とする。例えば、３５０℃、好ましくは４００℃の雰囲気下において、水素の拡散を抑制することができればよい。例えば、水素を放出する第１の膜上に、任意の第２の膜を積層した構造において、ＴＤＳ測定を行った場合、４００℃以下において、水素の放出が５．０×１０１４個／ｃｍ２以下で検出される場合、第２の膜は、水素に対してバリア性を有するとする。なお、好ましくは、４００℃以下において、水素の放出が３．４×１０１４個／ｃｍ２以下、さらに好ましくは、５００℃以下において、水素の放出が７．１×１０１４個／ｃｍ２以下で検出される膜であるとよい。また、より好ましくは、６００℃以下において、水素の放出が１．４×１０１５個／ｃｍ２以下で検出される膜であるとよい。
なお、詳細は後述するが、トランジスタ２００を構成する絶縁体２２２も、絶縁体２８２と同様に、酸素、水素、および水に対するバリア性を有することが好ましい。絶縁体２２２が、酸素に対するバリア性を有することで、過剰酸素領域の酸素は、絶縁体２２０側へ拡散することなく、効率よく酸化物２３０へ供給することができる。
絶縁体２８２は、例えば、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。特に、酸化アルミニウム、および酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
または、上述した絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、上述した絶縁体に対して、窒化処理しても良い。上述した絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
なお、絶縁体２８０、絶縁体２８２、および絶縁体２８６が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。なお、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
また、トランジスタ２００は、絶縁体２８０、絶縁体２８２、および絶縁体２８６に埋め込まれた導電体２４６、および導電体２４８などのプラグや配線を介して、他の構造と電気的に接続される場合がある。この際、導電体２４６、および導電体２４８が、絶縁体２８０と接することで、絶縁体２８０が有する過剰酸素が、導電体２４６、および導電体２４８に吸収される場合がある。
半導体装置に設けられるプラグや配線の形状、または個数によっては、絶縁体２８０が有する過剰酸素が不足し、トランジスタ２００が有する酸化物２３０の酸素欠損が補償されず、半導体装置の信頼性が低下する可能性がある。従って、絶縁体２８０に過剰酸素領域を形成する際に、導電体２４６、および導電体２４８に吸収される酸素量を加味して、設計する必要がある。
また、トランジスタ２００の周辺に形成される他の構造に含まれる不純物である水素は、プラグや配線に用いられる導電体を介して、該導電体と接する構造へと拡散する場合がある。
そこで、導電体２４６、および導電体２４８と、過剰酸素領域を有する絶縁体２８０、およびバリア性を有する絶縁体２８２との間にバリア層２７６を設けるとよい。特に、バリア層２７６は、バリア性を有する絶縁体２８２と接して設けられることが好ましい。バリア層２７６と、絶縁体２８２とが接して設けられることで、絶縁体２８０、およびトランジスタ２００は、バリア性を有する絶縁体、およびバリア層により、封止される構造とすることができる。さらに、バリア層２７６は、絶縁体２８６の一部とも接することが好ましい。バリア層２７６が、絶縁体２８６まで延在していることで、酸素や不純物の拡散を、より抑制することができる。
つまり、バリア層２７６を設けることで、絶縁体２８０が有する過剰酸素が、導電体２４６、および導電体２４８に吸収されることを抑制することができる。従って、トランジスタ２００が有する酸化物２３０の酸素欠損を補償するための過剰酸素が、導電体２４６、および導電体２４８に吸収されてしまうことで、トランジスタ２００が有する酸化物２３０の酸素欠損が補償されず、半導体装置の信頼性が低下することを抑制することができる。
また、バリア層２７６を有することで、不純物である水素の拡散を抑制することができる。例えば、バリア層２７６を有することで、絶縁体２８２よりも絶縁体２８６側に形成される構成に含まれる水素が、導電体２４６、および導電体２４８を介して、トランジスタ２００と接する絶縁体２８０へ拡散することを抑制することができる。
また、バリア層２７６を有することで、半導体装置に設けられるプラグや配線の形状、個数、または位置に関わらず、絶縁体２８０が有する過剰酸素を、適切な値で設けることができる。また、水素の拡散を抑制することで、酸素欠損ができにくくなるため、キャリア生成を抑えることができる。従って、トランジスタ２００に、過剰酸素を安定して供給することができるため、トランジスタ２００の電気特性が安定する。また、半導体装置を設計する際の自由度を高くすることができる。
また、バリア層２７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体２４６、および導電体２４８に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
また、導電体２４６、および導電体２４８の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
なお、導電体２４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等を用いるとよい。また、導電体２４８に、導電性が高いタングステンを用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
バリア層２７６には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成した窒化シリコンを用いてもよい。
以上より、安定した電気特性を有する半導体装置を提供することができる。また、信頼性が高い半導体装置を提供することができる。また、消費電力が小さい半導体装置を提供することができる。さらに、半導体装置を設計する際の自由度を高くすることができる。
＜トランジスタ構造１＞
以下では、トランジスタ２００の一例について説明する。
導電体２０５は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、酸化しにくい（耐酸化性が高い）ため、好ましい。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
例えば、導電体２０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物２３０への水素の拡散を抑制することができる。なお、図１では、導電体２０５ａ、および導電体２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体２２４は、絶縁体２８０と同様、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。トランジスタ２００に酸化物半導体を用いる場合、トランジスタ２００近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００が有する酸化物２３０の酸素欠損を低減することで、信頼性を向上させることができる。
また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素、水素、および水に対するバリア性を有することが好ましい。絶縁体２２２が、酸素に対するバリア性を有することで、過剰酸素領域の酸素は、導電体２０５ａ側へ拡散することなく、効率よく酸化物２３０へ供給することができる。また、導電体２０５が、絶縁体２２４が有する過剰酸素領域の酸素と反応することを抑制することができる。
絶縁体２２２は、例えば、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。特に、酸化アルミニウム、および酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
また、絶縁体２２０及び絶縁体２２４の間に、ｈｉｇｈ－ｋ材料を含む絶縁体２２２を有することで、特定の条件で絶縁体２２２が電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体２２２が負に帯電する場合がある。
例えば、絶縁体２２０、および絶縁体２２４に、酸化シリコンを用い、絶縁体２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体２０５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、トランジスタ２００を構成する酸化物から導電体２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体２２２の電子捕獲準位に捕獲される。
絶縁体２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体２０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ２００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
また、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。
また、絶縁体２２０、絶縁体２２２、および絶縁体２２４の膜厚を適宜調整することで、しきい値電圧を制御することができる。例えば、絶縁体２２０、絶縁体２２２、および絶縁体２２４の合計膜厚を薄くすることで導電体２０５からの電圧が効率的にかかる為、消費電力が低いトランジスタを提供することができる。絶縁体２２０、絶縁体２２２、および絶縁体２２４の合計膜厚は、６５ｎｍ以下、好ましくは２０ｎｍ以下であることが好ましい。
従って、非導通時のリーク電流の小さいトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。トランジスタ２００をオンさせると、主として酸化物２３０ｂに電流が流れる（チャネルが形成される）。一方、酸化物２３０ａおよび酸化物２３０ｃは、酸化物２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
図１（Ｃ）に示すように、酸化物２３０ｃは、酸化物２３０ａ、および酸化物２３０ｂの側面を覆うように設けることが好ましい。絶縁体２８０と、チャネルが形成される領域を有する酸化物２３０ｂとの間に、酸化物２３０ｃが介在することにより、絶縁体２８０から、水素、水、およびハロゲン等の不純物が、酸化物２３０ｂへ拡散することを抑制することができる。
酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃは、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物で形成される。また、酸化物２３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。
［金属酸化物］
以下に、本発明に係る酸化物２３０について説明する。酸化物２３０として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
＜金属酸化物の構成＞
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
また、絶縁体２５０は、例えば、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
また、絶縁体２５０は、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減することができる。
また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
なお、絶縁体２５０は、絶縁体２２０、絶縁体２２２、および絶縁体２２４と同様の積層構造を有していてもよい。絶縁体２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ２００は、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ２００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
また、導電体２４０ａと、および導電体２４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電体２４０ａと、導電体２４０ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電体２４０ａ、および導電体２４０ｂ上に、バリア層２４４ａ、およびバリア層２４４ｂを設けてもよい。バリア層２４４ａ、およびバリア層２４４ｂは、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、導電体２４０ａ、および導電体２４０ｂが、酸化物２３０ｃを成膜する際に、酸化することを抑制することができる。また、絶縁体２８０が有する過剰酸素領域の酸素が、導電体２４０ａ、および導電体２４０ｂと反応し、酸化することを防止することができる。
バリア層２４４ａ、およびバリア層２４４ｂには、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層２４４を有することで、導電体２４０の材料選択の幅を広げることができる。例えば、導電体２４０に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
また、導電体２４０の酸化を抑制し、絶縁体２２４、および絶縁体２８０から、脱離した酸素を効率的に酸化物２３０へと供給することができる。また、導電体２４０に導電性が高い導電体を用いることで、消費電力が小さいトランジスタ２００を提供することができる。
また、ゲート電極として機能を有する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
例えば、導電体２６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。特に、ＡＬＤを用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体２５０に対する成膜時のダメージを減らすことができる。また、被覆性を向上させることができるため、導電体２６０ａをＡＬＤ法等により成膜することが好ましい。従って、信頼性が高いトランジスタ２００を提供することができる。
続いて、導電体２６０ｂはスパッタリング法を用いて形成する。この時、絶縁体２５０上に、導電体２６０ａを有することで、導電体２６０ｂの成膜時のダメージが、絶縁体２５０に影響することを抑制することができる。また、ＡＬＤ法と比較して、スパッタリング法は成膜速度が速いため、歩留まりが高く、生産性を向上させることができる。
また、導電体２６０を覆うように、バリア層２７０を設けてもよい。絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、バリア層２７０は、酸素に対してバリア性を有する物質を用いる。当該構成により、絶縁体２８０が有する過剰酸素領域の酸素が、導電体２６０と反応し、酸化することを防止することができる。
バリア層２７０には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。またバリア層２７０は、導電体２６０の酸化を防止する程度の膜厚で設けられていればよい。
バリア層２７０を有することで、導電体２６０の材料選択の幅を広げることができる。例えば、導電体２６０に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
また、導電体２６０の酸化を抑制し、絶縁体２２４、および絶縁体２８０から、脱離した酸素を効率的に酸化物２３０へと供給することができる。また、導電体２６０に導電性が高い導電体を用いることで、消費電力が小さいトランジスタ２００を提供することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制すると共に、信頼性を向上させた半導体装置を提供することができる。または、消費電力が低減された半導体装置を提供することができる。
＜半導体装置の作製方法＞
以下に、図１に示した半導体装置の作製方法の一例を図２乃至図９を参照して説明する。なお、図中に示すＬ１－Ｌ２は、トランジスタ２００のチャネル長方向の断面図である。また、図中に示すＷ１－Ｗ２は、トランジスタ２００のチャネル幅方向の断面図である。
はじめに、基板を準備する（図示しない）。基板として使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが好ましい。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、ガリウムヒ素、インジウムヒ素、インジウムガリウムヒ素からなる化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＧＯＩ（Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板として用いてもよい。
また、基板として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上にトランジスタを直接作製してもよいし、他の作製基板にトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体を含むトランジスタとの間に剥離層を設けるとよい。
次に、絶縁体２１２、絶縁体２１４、および絶縁体２１６を形成する（図２（Ａ）、および図２（Ｂ））。
絶縁体２１２、絶縁体２１４、および絶縁体２１６は、例えば、スパッタリング法、ＣＶＤ法、（熱ＣＶＤ法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、プラズマ励起ＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を含む）、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することができる。特に、当該絶縁体をＣＶＤ法、好ましくはＡＬＤ法等によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法が好ましい。また、ＴＥＯＳ（Ｔｅｔｒａ－Ｅｔｈｙｌ－Ｏｒｔｈｏ－Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコン膜を用いることもできる。
例えば、絶縁体２１２として、ＡＬＤ法により酸化アルミニウムを形成する。ＡＬＤ法を用いて絶縁層を形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁層を形成することができる。また、例えば、絶縁体２１４として、スパッタリング法により酸化アルミニウムを形成する。スパッタリング法は、ＡＬＤ法よりも成膜速度が高いため、生産性を向上することができる。また、例えば、絶縁体２１６として、ＣＶＤ法により、酸化窒化シリコンを形成する。絶縁体２１６は、絶縁体２１２、および絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
続いて、絶縁体２１６上にリソグラフィ法等を用いてレジストマスクを形成する。絶縁体２１４、および絶縁体２１６の不要な部分を除去する。その後、レジストマスクを除去することにより、開口を形成することができる（図２（Ｃ）、および図２（Ｄ））。
ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、様々な微細加工技術を用いることができる。例えば、リソグラフィ法等で形成したレジストマスクに対してスリミング処理を施す方法を用いてもよい。また、リソグラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて、被加工膜をエッチングしてもよい。また、被加工膜のエッチングとして、高いアスペクト比を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属膜からなるハードマスクを用いてもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ－ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばスピンコート法などにより、その下方の段差を被覆して表面を平坦化するように形成することができ、当該有機樹脂膜の上方に設けられるレジストマスクの厚さのばらつきを低減できる。また、特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ－Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
続いて、絶縁体２１４、および絶縁体２１６上に、導電膜２０５Ａ、および導電膜２０５Ｂを成膜する（図２（Ｅ）、および図２（Ｆ））。導電膜２０５Ａ、および導電膜２０５Ｂは、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）などにより成膜することができる。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法が好ましい。
続いて、導電膜２０５Ａ、および導電膜２０５Ｂの不要な部分を除去する。例えば、エッチバック処理、または、機械的化学的研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理などにより、絶縁体２１６が露出するまで、導電膜２０５Ａ、および導電膜２０５Ｂの一部を除去することで、導電体２０５ａ、および導電体２０５ｂを形成する（図２（Ｇ）、および図２（Ｈ）、なお図中矢印はＣＭＰ処理を表す。）。この際、絶縁体２１６をストッパ層として使用することもでき、絶縁体２１６が薄くなる場合がある。
ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせてもよい。
次に、絶縁体２２０、絶縁体２２２、および絶縁体２２４を形成する。なお、絶縁体２２０、および絶縁体２２２は必ずしも設ける必要はない。例えば、絶縁体２２４が過剰酸素領域を有する場合、導電体２０５上に、バリア性を有する導電体を形成してもよい。バリア性を有する導電体を形成することで、導電体２０５が、過剰酸素領域の酸素と反応し、酸化物を生成することを抑制することができる。
絶縁体２２０、絶縁体２２２、および絶縁体２２４は、絶縁体２１２、絶縁体２１４、絶縁体２１６と同様の材料および方法で作製することができる。なお、絶縁体２２２には、酸化ハフニウム、および酸化アルミニウムなどのｈｉｇｈ－ｋ材料を用いることが好ましい。
また、絶縁体２２０、絶縁体２２２、および絶縁体２２４は、連続成膜することが好ましい。連続的に成膜することで、絶縁体２２０と絶縁体２２２との界面、および絶縁体２２２と絶縁体２２４との界面に不純物が付着することなく、信頼性が高い絶縁体を形成することができる。
例えば、絶縁体２２２として、ＡＬＤ法により酸化アルミニウムを形成する。ＡＬＤ法を用いて絶縁層を形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁層を形成することができる。また、例えば、絶縁体２２０、および絶縁体２２４として、ＣＶＤ法により、酸化窒化シリコンを形成する。絶縁体２２４は、過剰酸素を含む絶縁層であることが好ましい。また、絶縁体２２４の形成後に酸素ドープ処理を行ってもよい。
続いて、酸化膜２３０Ａ、酸化膜２３０Ｂ、および導電膜２４０Ａ、およびバリア膜２４４Ａを順に形成する。なお、酸化膜２３０Ａ、および酸化膜２３０Ｂは、大気に触れさせることなく連続して成膜することが好ましい。
例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法で形成する。また、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。
特に、酸化膜２３０Ａの形成時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。スパッタリングガスに含まれる酸素が多いほど、絶縁体２２４に供給される酸素も増加する。従って、絶縁体２２４に過剰酸素を有する領域を形成することができる。また、絶縁体２２４に供給された酸素の一部は、絶縁体２２４中に残存する水素と反応して水となり、後の加熱処理によって絶縁体２２４から放出される。従って、絶縁体２２４中の水素濃度を低減することができる。
なお、スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。酸化膜２３０Ａに過剰酸素を含む酸化物を用いることで、後の加熱処理によって酸化物２３０ｂに酸素を供給することができる。
続いて、酸化膜２３０Ｂをスパッタリング法で形成する。この時、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
酸化膜２３０Ｂに酸素欠乏型の酸化物半導体を用いる場合は、酸化膜２３０Ａに過剰酸素を含む酸化膜を用いることが好ましい。また、酸化膜２３０Ｂの形成後に酸素ドープ処理を行ってもよい。
次に、導電膜２４０Ａ、バリア膜２４４Ａ、およびハードマスクとなる膜２９０Ａを形成する（図２（Ｉ）、および図２（Ｊ））。
例えば、導電膜２４０Ａとして、窒化タンタルをスパッタリング法で形成する。窒化タンタルは、耐酸化性が高いため、後工程において加熱処理を行う場合に好ましい。
また、導電膜２４０Ａが酸化膜２３０Ｂと接することで、酸化膜２３０Ｂの表面に不純物元素が導入する場合がある。酸化膜２３０Ｂに不純物が添加されることで、トランジスタ２００のしきい値電圧を変化させることができる。なお、導電膜２４０Ａを形成する前に、イオン注入法、イオンドーピング法、またはプラズマイマージョンイオン注入法、または不純物元素を含むガスを用いたプラズマ処理などを行うことで、不純物元素を導入してもよい。また、導電膜２４０Ａの形成後に不純物元素の導入をイオン注入法などで行なってもよい。
例えば、バリア膜２４４Ａとして、ＡＬＤ法により酸化アルミニウムを形成するとよい。ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える膜を形成することができる。
例えば、ハードマスクとなる膜２９０Ａとして、窒化タンタルをスパッタリング法で形成する。なお、該ハードマスクは、後の工程で、導電膜２４０Ａと同時に加工するため、導電膜２４０Ａと同じ材料、または、エッチングレートが近い材料で形成することが好ましい。
次に、ハードマスクとなる膜２９０Ａ上にフォトリソグラフィ法によりレジストマスクを形成する。該レジストマスクを用いて、ハードマスクとなる膜２９０Ａ、およびバリア膜２４４Ａの一部を選択的に除去することで、開口を有するハードマスクとなる膜２９０Ｂ、および開口を有するバリア膜２４４Ｂを形成する（図３（Ａ）、および図３（Ｂ））。なお、本レジストマスクによる開口の形成は、最小加工寸法を用いて行うことが好ましい。従って、バリア膜２４４Ｂは、幅が最小加工寸法の開口を有する。
なお、開口を形成する際に、ハードマスクとなる膜２９０Ｂ、およびバリア膜２４４Ｂの開口側の側面は、導電膜２４０Ａの上面に対して、角度を有することが好ましい。なお、角度は、３０度以上９０度以下、好ましくは４５度以上８０度以下とする。
次に、ハードマスクとなる膜２９０Ｂ、およびバリア膜２４４Ｂ上に、フォトリソグラフィ法により、レジストマスクを形成する。該レジストマスクを用いて、ハードマスクとなる膜２９０Ｂ、バリア膜２４４Ｂ、および導電膜２４０Ａの一部を選択的に除去し、島状の導電膜２４０Ｂ、ハードマスク２９０ａ、ハードマスク２９０ｂ、バリア層２４４ａ、およびバリア層２４４ｂを形成する（図３（Ｃ）、および図３（Ｄ））。なお、この時、バリア膜２４４Ｂから、バリア層２４４ａ、およびバリア層２４４ｂが形成する。つまり、バリア膜２４４Ｂの開口を最小加工寸法とした場合、バリア層２４４ａ、およびバリア層２４４ｂの間の距離は、最小加工寸法となる。
続いて、島状の導電膜２４０Ｂ、ハードマスク２９０ａ、ハードマスク２９０ｂをマスクとして酸化膜２３０Ａ、および酸化膜２３０Ｂの一部を選択的に除去する。なお、本工程において、同時に絶縁体２２４の一部も除去される場合がある。その後、レジストマスクを除去することにより、島状の酸化物２３０ａ、島状の酸化物２３０ｂ、を形成することができる（図３（Ｅ）、および図３（Ｆ））。
続いて、ハードマスク２９０ａ、およびハードマスク２９０ｂを除去すると同時に、島状の導電膜２４０Ｂの一部を選択的に除去する。本工程により、導電膜２４０Ｂを、導電体２４０ａ、導電体２４０ｂに分離する（図３（Ｇ）、および図３（Ｈ））。
導電体２４０ａ、および導電体２４０ｂは、トランジスタ２００のソース電極およびドレイン電極としての機能を有するので、導電体２４０ａと導電体２４０ｂのお互いに向かい合う間隔の長さは、本トランジスタのチャネル長と呼ぶことができる。つまり、バリア膜２４４Ｂの開口を最小加工寸法とした場合、バリア層２４４ａ、およびバリア層２４４ｂの間の距離は、最小加工寸法であるため、最小加工寸法より小さなゲート線幅およびチャネル長を形成することができる。
なお、酸化膜２３０Ａ、酸化膜２３０Ｂ、導電膜２４０Ａ、およびバリア膜２４４Ａの除去は、ドライエッチング法や、ウェットエッチング法などを用いて行なうことができる。ドライエッチング法とウェットエッチング法の両方を用いてもよい。
また、ドライエッチング法により導電体２４０ａ、および導電体２４０ｂを形成した場合は、露出した酸化物２３０ｂにエッチングガスの残留成分などの不純物元素が付着する場合がある。例えば、エッチングガスとして塩素系ガスを用いると、塩素などが付着する場合がある。また、エッチングガスとして炭化水素系ガスを用いると、炭素や水素などが付着する場合がある。このため、酸化物２３０ｂの露出した表面に付着した不純物元素を低減することが好ましい。当該不純物の低減は、例えば、希フッ酸などを用いた洗浄処理、オゾンなどを用いた洗浄処理、または紫外線などを用いた洗浄処理で行なえばよい。なお、複数の洗浄処理を組み合わせてもよい。
また、酸化性ガスを用いたプラズマ処理を行ってもよい。例えば、亜酸化窒素ガスを用いたプラズマ処理を行う。当該プラズマ処理を行うことで、酸化物２３０ｂ中のフッ素濃度を低減することができる。また、試料表面の有機物を除去する効果も得られる。
また、露出した酸化物２３０ｂに対して、酸素ドープ処理を行ってもよい。
次に、酸化物２３０ａ、および酸化物２３０ｂに含まれる水分または水素などの不純物をさらに低減して、酸化物２３０ａ、および酸化物２３０ｂを高純度化するために、加熱処理を行うことが好ましい。
また、加熱処理の前に、酸化性ガスを用いたプラズマ処理を行ってもよい。例えば、亜酸化窒素ガスを用いたプラズマ処理を行う。当該プラズマ処理を行うことで、露出した絶縁体２２４中のフッ素濃度を低減することができる。また、試料表面の有機物を除去する効果も得られる。
加熱処理は、例えば、窒素や希ガスなどを含む不活性雰囲気下、酸化性ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で－５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で行なう。なお、「酸化性ガス雰囲気」とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、「不活性雰囲気」とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。加熱処理中の圧力に特段の制約はないが、加熱処理は減圧下で行なうことが好ましい。
また、加熱処理を行うことにより、不純物の放出と同時に絶縁体２２４に含まれる酸素を酸化物２３０ａ、および酸化物２３０ｂ中に拡散させ、該酸化物に含まれる酸素欠損を低減することができる。なお、不活性雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は酸化物２３０ａ、および酸化物２３０ｂの形成後であればいつ行ってもよい。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。処理時間は２４時間以内とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
例えば、窒素ガス雰囲気中で４００℃、１時間の加熱処理を行った後、窒素ガスを酸素ガスに換えて、さらに４００℃、１時間の加熱処理を行なうとよい。始めに窒素ガス雰囲気中で加熱処理を行うことにより、酸化物２３０ａ、および酸化物２３０ｂに含まれる水分または水素などの不純物が放出されて、酸化物２３０ａ、および酸化物２３０ｂ中の不純物濃度が低減される。続いて酸素ガス雰囲気中で加熱処理を行うことにより、酸化物２３０ａ、および酸化物２３０ｂ中に酸素が導入される。
また、加熱処理時、導電体２４０ａ、および導電体２４０ｂの上面の一部は、バリア層２４４ａ、およびバリア層２４４ｂに覆われているため、上面からの酸化を防ぐことができる。
次に、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａ、および導電膜２６０Ｂを形成する（図４（Ａ）、および図４（Ｂ））。
例えば、酸化膜２３０Ｃとして、酸化物２３０ａと同様に、過剰酸素を多く含む酸化物を用いる。酸化膜２３０Ｃに過剰酸素を含む酸化物を用いることで、後の加熱処理によって酸化物２３０ｂに酸素を供給することができる。
また、酸化物２３０ａと同様に、酸化膜２３０Ｃの形成時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給され、過剰酸素領域を形成する場合がある。また、絶縁体２２４中に供給された酸素の一部は、絶縁体２２４中に残存する水素と反応して水となり、後の加熱処理によって絶縁体２２４から放出される。よって、絶縁体２２４中の水素濃度を低減することができる。
なお、酸化膜２３０Ｃを形成後に、酸素ドープ処理、または加熱処理の一方、あるいは両方を行ってもよい。加熱処理を行うことで、酸化物２３０ａおよび酸化膜２３０Ｃに含まれる酸素を酸化物２３０ｂに供給することができる。酸化物２３０ｂに酸素を供給することで、酸化物２３０ｂ中の酸素欠損を低減することができる。よって、酸化物２３０ｂに酸素欠乏型の酸化物半導体を用いる場合は、酸化膜２３０Ｃに過剰酸素を含む半導体を用いることが好ましい。
酸化膜２３０Ｃの一部は、酸化物２３０ｂのチャネル形成領域と接する。また、酸化物２３０ｂのチャネルが形成される領域の上面および側面は、酸化膜２３０Ｃによって覆われる。このようにして、酸化物２３０ｂを、酸化物２３０ａと酸化膜２３０Ｃで取り囲むことができる。酸化物２３０ｂを、酸化物２３０ａと酸化膜２３０Ｃで取り囲むことで、後の工程において生じる不純物の酸化物２３０ｂへの拡散を抑制することができる。
例えば、絶縁膜２５０ＡとしてＣＶＤ法により酸化窒化シリコンを形成する。なお、絶縁膜２５０Ａは過剰酸素を含む絶縁層であることが好ましい。また、絶縁膜２５０Ａに酸素ドープ処理を行ってもよい。また、絶縁膜２５０Ａ形成後に、加熱処理を行ってもよい。
例えば、導電膜２６０Ａとして、スパッタリング法により、窒化チタンを形成する。また、例えば、導電膜２６０Ｂとして、スパッタリング法により、タングステンを形成する。
次に、導電膜２６０Ｂ上にフォトリソグラフィ法によりレジストマスクを形成する。該レジストマスクを用いて、導電膜２６０Ａ、および導電膜２６０Ｂの一部を選択的に除去して、導電体２６０を形成する（図４（Ｃ）、および図４（Ｄ））。
次に、バリア膜２７０Ａを形成する。例えば、バリア膜２７０Ａとして、ＡＬＤ法により酸化アルミニウムを形成する（図４（Ｅ）、および図４（Ｆ））。
次に、バリア膜２７０Ａ上にフォトリソグラフィ法によりレジストマスクを形成する。該レジストマスクを用いて、バリア膜２７０Ａの一部を選択的に除去して、バリア層２７０を形成する（図４（Ｇ）、および図４（Ｈ））。
例えば、導電体２６０に用いる材料によっては、熱処理などの後工程において、導電体２６０が酸化し、抵抗値が高くなる可能性がある。また、酸化物２３０ｂに過剰酸素を供給する場合において、酸素が導電体２６０に吸収されてしまう場合がある。バリア層２７０を設けることで、導電体２６０の酸化を抑制し、酸化物２３０に供給される酸素が不足することを抑制することができる。
なお、バリア層２７０を形成した後に、加熱処理を行うことが好ましい。加熱処理を行うことで、酸化物２３０中の不純物を除去する。
以上の工程により、本発明の一態様のトランジスタ２００を作製することができる。
続いて、トランジスタ２００上に、絶縁膜２８０Ａを形成する（図５（Ａ）、および図５（Ｂ））。また、絶縁膜２８０Ａを形成した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい（図５（Ｃ）、および図５（Ｄ）。なお、図中矢印はＣＭＰ処理を表す）。
絶縁体２８０は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体である。過剰酸素を含む絶縁体を形成する方法としては、ＣＶＤ法やスパッタリング法における成膜条件を適宜設定して膜中に酸素を多く含ませた酸化シリコン膜や酸化窒化シリコン膜を形成することができる。
なお、絶縁体２８０に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁体２８０の成膜を行えばよい。または、成膜後の絶縁体２８０に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁体２８０に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
また、酸素導入処理として、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよく、例えば、二酸化炭素と水素とアルゴンの混合ガスを用いることができる。
続いて、絶縁体２８０上に、絶縁体２８２を形成する（図５（Ｅ）、および図５（Ｆ））。絶縁体２８２は、スパッタリング装置により成膜することが好ましい。スパッタリング法を用いることで、容易に絶縁体２８２の下層である絶縁体２８０に過剰酸素領域を形成することができる。
スパッタリング法による成膜時には、ターゲットと基板との間には、イオンとスパッタされた粒子とが存在する。例えば、ターゲットは、電源が接続されており、電位Ｅ０が与えられる。また、基板は、接地電位などの電位Ｅ１が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位Ｅ２となる領域が存在する。各電位の大小関係は、Ｅ２＞Ｅ１＞Ｅ０である。
プラズマ内のイオンが、電位差Ｅ２－Ｅ０によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとして形成された膜を介して、形成された膜の下部にある絶縁体２８０に取り込まれる場合がある。また、プラズマ内のイオンは、電位差Ｅ２－Ｅ１によって加速され、成膜表面を衝撃する。この際、イオンの一部のイオンは、絶縁体２８０の内部まで到達する。イオンが絶縁体２８０に取り込まれることにより、イオンが取り込まれた領域が絶縁体２８０に形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁体２８０に過剰酸素領域が形成される。
絶縁体２８０に過剰な酸素を導入することで、過剰酸素領域を形成することができる。絶縁体２８０の過剰な酸素は、酸化物２３０に供給され、酸化物２３０の酸素欠損を補填することができる。
従って、絶縁体２８２を成膜する手段として、スパッタリング装置を用いて、酸素ガス雰囲気下で成膜を行うことで、絶縁体２８２を成膜しながら、絶縁体２８０に酸素を導入することができる。例えば、絶縁体２８２に、バリア性を有する酸化アルミニウムを用いることで、絶縁体２８０に導入した過剰酸素を、トランジスタ２００側に、効果的に封じ込めることができる。
続いて、絶縁体２８２上に、絶縁体２８６、ハードマスクとなる膜２９２Ａ、ハードマスクとなる膜２９４Ａ、を形成する。
例えば、絶縁体２８６として、ＣＶＤ法により、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体を形成する。絶縁体２８６は、絶縁体２８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
例えば、ハードマスクとなる膜２９２Ａとして、スパッタリング法により、タングステンを形成する。また、ハードマスクとなる膜２９４Ａとして、スパッタリング法により、窒化シリコンを形成する。
次に、ハードマスクとなる膜２９４Ａ上に、フォトリソグラフィ法によりレジストマスク２９６を形成する（図６（Ａ）、および図６（Ｂ））。
次に、レジストマスク２９６をマスクとして、ハードマスクとなる膜２９２Ａ、およびハードマスクとなる膜２９４Ａの一部を除去し、ハードマスク２９２Ｂ、およびハードマスク２９４Ｂを形成する（図６（Ｃ）、および図６（Ｄ））。この時、レジストマスク２９６はエッチングされて消失することがある。
続いて、ハードマスク２９２Ｂ、およびハードマスク２９４Ｂをマスクとして、絶縁体２８６、絶縁体２８２、および絶縁体２８０に、導電体２６０、および導電体２４０に到達する開口を形成する（図７（Ａ）、および図７（Ｂ））。この時、ハードマスク２９４Ｂはエッチングされて消失する。また、ハードマスク２９２Ｂの一部が除去され、ハードマスク２９２Ｃが形成される。
次に、ハードマスク２９２Ｃ上、および上記エッチングで形成した開口において、バリア膜２７６Ａを形成する。例えば、バリア膜２７６Ａとして、ＡＬＤ法により酸化アルミニウムを形成する（図７（Ｃ）、および図７（Ｄ））。
続いて、バリア膜２７６Ａにおいて、導電体２６０、および導電体２４０と接する領域の一部を除去する。例えば、導電体２６０、および導電体２４０が露出するまで、エッチバック処理を行うことで、バリア層２７６を形成することができる（図８（Ａ）、および図８（Ｂ））。
なお、上記エッチバック処理の後に、洗浄を行うことが好ましい。洗浄工程を行うことで、開口内に残るバリア膜２７６Ａのエッチング残渣を除去することができる。洗浄には、例えば、レジストの剥離液のようなアルカリ性溶液を用いることができる。
また、エッチング処理により、露出した導電体２４０の表面に、酸化物などの異層が生じる場合がある。なお、異層とは、バリア層２７６の成分を含む残渣物を有する層、または導電体２４０の成分を含む生成物を有する層である。また、該残渣物および該生成物が複合し、異層となる場合もある。当該異層が、導電体２４０と、導電体２４６、および導電体２４８とのコンタクト抵抗を増加させるため、除去することが好ましい。
生じた異層は、成分や形状に応じて、ウェットエッチングや、プラズマ処理などを行うことで、除去することができる。例えば、酸化アルミニウムに由来する異層を除去するには、例えば、アルゴン（Ａｒ）などの希ガスを含む雰囲気下でプラズマ処理を行うとよい。また、窒化タンタルに由来する異層を除去するには、ＣＦ４、ＢＣｌ３、ＮＦ３、およびＳＦ６などのポリマーを生じにくく、ハロゲンを含むガスなどの雰囲気下で、プラズマ処理を行うとよい。
また、この時、少なくとも、バリア層２７６は、絶縁体２８０、および絶縁体２８２の一部において、開口の側面を覆うことが好ましい。当該構造とすることで、絶縁体２８０と、トランジスタ２００を封止することができる。従って、絶縁体２８０に含まれる過剰酸素が、導電体２４８、および導電体２４６に吸収されることを抑制することができる。また、導電体２４６、および導電体２４８を介して、不純物である水素が、絶縁体２８０へ拡散することを抑制することができる。
バリア層２７６を有することで、トランジスタ２００におけるチャネルが形成される酸化物を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
また、バリア層２７６を有することで、半導体装置に設けられるプラグや配線の形状、個数、または位置に関わらず、トランジスタ２００に、過剰酸素を安定して供給することができる。また、水素の拡散を抑制することで、酸素欠損ができにくくなるため、キャリア生成を抑えることができる。従って、トランジスタ２００の電気特性が安定する。また、半導体装置を設計する際の自由度を高くすることができる。
次に、導電膜２４６Ａ、および導電膜２４８Ａを形成する。例えば、導電膜２４６Ａ、および導電膜２４８Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電膜２４６Ａ、および導電膜２４８Ａは、絶縁体２８０などによって形成される開口を埋めるように成膜する。従って、ＣＶＤ法（特にＭＯＣＶＤ法）を用いることが好ましい。また、ＭＯＣＶＤ法で成膜する導電体の密着性を高めるために、ＡＬＤ法などによって成膜した導電体と、ＣＶＤ法で成膜した導電体との多層膜にすると好ましい場合がある。例えば、導電膜２４６Ａとして、窒化チタンを成膜し、導電膜２４８Ａとして、タングステンを成膜するとよい（図８（Ｃ）、および図８（Ｄ））。
続いて、導電膜２４６Ａ、および導電膜２４８Ａの不要な部分を除去する。例えば、エッチバック処理、または、機械的化学的研磨法（ＣＭＰ）処理などにより、絶縁体２８０が露出するまで、導電膜２４６Ａ、および導電膜２４８Ａの一部、およびハードマスク２９２Ｃを除去することで導電体２４６、および導電体２４８を形成する（図９（Ａ）、および図９（Ｂ）、なお図中矢印はＣＭＰ処理を表す。）。この際、絶縁体２８０をストッパ層として使用することもでき、絶縁体２８０が薄くなる場合がある。
以上の工程により、本発明の一態様の半導体装置を作製することができる。
＜トランジスタ構造２＞
図１０には、トランジスタ２００に適応できる構造の一例を示す。図１０（Ａ）はトランジスタ２００の上面を示す。なお、図の明瞭化のため、図１０（Ａ）において一部の膜は省略されている。また、図１０（Ｂ）は、図１０（Ａ）に示す一点鎖線Ｌ１－Ｌ２に対応する断面図であり、図１０（Ｃ）はＷ１－Ｗ２に対応する断面図である。
なお、図１０に示すトランジスタ２００において、図１に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
図１０に示す構造は、導電体２６０を、３層構造で設けている。例えば、導電体２６０ａとして、Ｉｎ－Ｇａ－Ｚｎ酸化物に代表される酸化物を用いることができる。Ｉｎ－Ｇａ－Ｚｎ酸化物に代表される酸化物半導体は、窒素または水素が供給されることで、キャリア密度が高くなる。つまり、酸化物導電体（ＯＣ：Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）として機能する。そこで、導電体２６０ｂとして、金属窒化物を設けることで、酸化物半導体はキャリア密度が高くなるため、導電体２６０ａはゲート電極として機能する。
導電体２６０ａとして、Ｉｎ－Ｇａ－Ｚｎ酸化物に代表される酸化物半導体を用いることができる。また、導電体２６０ａとして、インジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを含むインジウム錫酸化物（Ｉｎ－Ｓｎ－Ｓｉ酸化物：ＩＴＳＯともいう）等の透光性を有する導電性材料を適用することもできる。
導電体２６０ａの形成方法としては、スパッタリング法を用い、形成時に酸素ガスを含む雰囲気で形成することが好ましい。形成時に酸素ガスを含む雰囲気で導電体２６０ａを形成することで、絶縁体２５０中に、過剰酸素領域を形成することができる。なお、導電体２６０ａの形成方法としては、スパッタリング法に限定されず、その他の方法、例えばＡＬＤ法を用いてもよい。
導電体２６０ｂとして、金属窒化物を用いることで、金属窒化物中の構成元素（特に窒素）が導電体２６０ａに拡散し低抵抗化する、また、導電体２６０ｂの成膜時のダメージ（例えば、スパッタリングダメージなど）により低抵抗化することができる。また、導電体２６０ｃとして、低抵抗の金属膜を積層することで、駆動電圧が小さなトランジスタを提供することができる。
また、図１０に示す構造は、絶縁体２８２上に、絶縁体２８４を設けてもよい。例えば、絶縁体２８４として、ＡＬＤ法により酸化アルミニウムを形成する。ＡＬＤ法を用いて絶縁層を形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁層を形成することができる。
さらに、図１０に示す構造は、トランジスタ２００を覆うように、絶縁体２７２、および絶縁体２７４を設けてもよい。この場合、絶縁体２７２の一部が、絶縁体２５０の側面と、絶縁体２２４の上面と、に接していることが好ましい。また、絶縁体２７２及び絶縁体２７４は、上層から水または水素などの不純物がトランジスタなどに混入するのを防ぐバリア絶縁膜として機能できる。
絶縁体２７２は、スパッタリング法を用いて成膜された酸化物絶縁体を用いることが好ましく、例えば酸化アルミニウムを用いることが好ましい。このような絶縁体２７２を用いることにより、絶縁体２２４、および絶縁体２５０と接する面に酸素を添加して、酸素過剰な状態にできる。
＜トランジスタ構造３＞
図１１には、トランジスタ２００に適応できる構造の一例を示す。図１１（Ａ）はトランジスタ２００の上面を示す。なお、図の明瞭化のため、図１１（Ａ）において一部の膜は省略されている。また、図１１（Ｂ）は、図１１（Ａ）に示す一点鎖線Ｌ１－Ｌ２に対応する断面図であり、図１１（Ｃ）はＷ１－Ｗ２に対応する断面図である。
なお、図１１に示すトランジスタ２００において、図１に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
図１１に示す構造は、酸化物２３０ｃが、導電体２４０の上面と、酸化物２３０ａ、および酸化物２３０ｂの側面と、を覆っている。従って、酸化物２３０ｃが、バリア層２４４の機能を兼ねることができるため、工程の簡略化が可能となる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置の一形態を、図１２乃至図１５を用いて説明する。
［記憶装置１］
本発明の一態様であるトランジスタ２００を使用した、半導体装置（記憶装置）の一例を図１２乃至図１５に示す。
図１２、および図１３に示す半導体装置は、トランジスタ３００と、トランジスタ２００、および容量素子１００を有している。
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
図１２、および図１３において、配線３００１はトランジスタ３００のソースと電気的に接続され、配線３００２はトランジスタ３００のドレインと電気的に接続されている。また、配線３００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線３００４はトランジスタ２００の第１のゲートと電気的に接続され、配線３００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線３００５は容量素子１００の電極の他方と電気的に接続されている。
図１２、および図１３に示す半導体装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、配線３００４の電位を、トランジスタ２００が導通状態となる電位にして、トランジスタ２００を導通状態とする。これにより、配線３００３の電位が、トランジスタ３００のゲート、および容量素子１００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、配線３００４の電位を、トランジスタ２００が非導通状態となる電位にして、トランジスタ２００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ２００のオフ電流が小さい場合、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。配線３００１に所定の電位（定電位）を与えた状態で、配線３００５に適切な電位（読み出し電位）を与えると、配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３００を「導通状態」とするために必要な配線３００５の電位をいうものとする。したがって、配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は「非導通状態」のままである。このため、配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
また、図１２および図１３に示す半導体装置をマトリクス状に配置することで、メモリセルアレイを構成することができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、トランジスタ３００をｐチャネル型とした場合、メモリセルはＮＯＲ型の構成となる。従って、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を配線３００５に与えることで所望のメモリセルの情報のみを読み出すことができる。または、トランジスタ３００をｎチャネル型とした場合、メモリセルはＮＡＮＤ型の構成となる。従って、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を配線３００５に与えることで所望のメモリセルの情報のみを読み出すことができる。
＜半導体装置１の構造＞
本発明の一態様の半導体装置は、図１２に示すようにトランジスタ３００、トランジスタ２００、容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図１２に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。ここで、バリア性とは、耐酸化性が高く、酸素、水素、および水に代表される不純物の拡散を抑制する機能とする。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能を有する。また、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１２において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４上には、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体２１０、および絶縁体２１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、および絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体２１６の上方には、トランジスタ２００が設けられている。なお、トランジスタ２００の構造は、先の実施の形態で説明したトランジスタを用いればよい。また、図１２に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ２００の上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ２００に酸化物半導体を用いる場合、トランジスタ２００近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００が有する酸化物２３０の酸素欠損を低減することで、信頼性を向上させることができる。また、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体２８０上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８２、および絶縁体２８６には、バリア層２７６、導電体２４６、および導電体２４８等が埋め込まれている。
導電体２４６、および導電体２４８は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能を有する。導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
ここで、導電体２４６、および導電体２４８と、絶縁体２８０との間に、バリア層２７６を設ける。特に、バリア層２７６は、バリア性を有する絶縁体２８２、および絶縁体２２２と接して設けられることが好ましい。バリア層２７６と、絶縁体２８２、および絶縁体２２２と、が接して設けられることで、絶縁体２８０、およびトランジスタ２００は、バリア性を有する絶縁体２２２、絶縁体２８２、およびバリア層２７６により、封止される構造とすることができる。従って、絶縁体２８０が有する過剰酸素が、トランジスタ２００の周辺構造へ拡散することを抑制し、かつ、他の周辺構造からの水素の拡散を抑制することができる。
つまり、バリア層２７６を設けることで、導電体２４６、および導電体２４８中の不純物としての水素、および導電体２４６、および導電体２４８を構成する元素の拡散や、トランジスタ３００、容量素子１００、または外部からの不純物としての水素の拡散経路となることを抑制することができる。
バリア層２７６を有することで、トランジスタ２００におけるチャネルが形成される酸化物を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
また、バリア層２７６を有することで、半導体装置に設けられるプラグや配線の形状、個数、または位置に関わらず、トランジスタ２００に、過剰酸素を安定して供給することができる。また、水素の拡散を抑制することで、酸素欠損ができにくくなるため、キャリア生成を抑えることができる。従って、トランジスタ２００の電気特性が安定する。また、半導体装置を設計する際の自由度を高くすることができる。
続いて、トランジスタ２００の上方には、容量素子１００が設けられている。容量素子１００は、導電体１１０と、導電体１２０、および絶縁体１３０とを有する。
また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能を有する。導電体１１０は、容量素子１００の電極として機能を有する。なお、導電体１１２、および導電体１１０は、同時に形成することができる。
導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図１２では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
また、導電体１１２、および導電体１１０上に、容量素子１００の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子１００は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
＜変形例１＞
また、本実施の形態の変形例の一例を、図１３に示す。図１３は、図１２と、トランジスタ３００の構成が異なる。
図１３に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
＜メモリセルアレイの構造＞
本実施の形態のメモリセルアレイの一例を、図１４に示す。図１４は、図１３に示す半導体装置を、マトリクス状に配置した場合における、行の一部を抜き出した回路図である。
図１４には、トランジスタ３００、トランジスタ２００、および容量素子１００を有する半導体装置と、トランジスタ３０１、トランジスタ２０１、および容量素子１０１を有する半導体装置とが、同じ行に配置されている。
図１４に示すように、メモリセルアレイは、複数個のトランジスタ（図ではトランジスタ２００、およびトランジスタ２０１）を有する。
トランジスタを複数個有する場合、トランジスタの個数に合わせて、配線も設けられる。つまり、トランジスタの数が多くなるほど、形成される配線、またはプラグも多くなる。また、トランジスタの集積度を高くする場合、トランジスタ１個あたりに対する絶縁体２８０が有する過剰酸素領域の割合は小さくなる方が好ましい。従って、バリア層２７６を設けることによる効果が顕著となる。
バリア層２７６を設けることにより、複数のトランジスタを有する場合でも、絶縁体２８０が有する過剰酸素が、トランジスタ２００の周辺構造へ拡散することを抑制し、かつ、他の周辺構造からの水素の拡散を抑制することができる。
具体的には、バリア層２７６を設けることで、導電体２４６、および導電体２４８中の不純物としての水素、および導電体２４６、および導電体２４８を構成する元素の拡散や、トランジスタ３００、容量素子１００、トランジスタ３０１、容量素子１０１、または外部からの不純物としての水素の拡散経路となることを抑制することができる。また、トランジスタ２００、またはトランジスタ２０１の酸素欠損を補償するための過剰酸素が、導電体２４６、および導電体２４８に吸収されてしまうことで、トランジスタ２００が有する酸化物２３０の酸素欠損が補償されず、半導体装置の信頼性が低下することを抑制することができる。
バリア層２７６を有することで、トランジスタ２００、またはトランジスタ２０１におけるチャネルが形成される酸化物を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００、またはトランジスタ２０１の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
上記構造を有することで、半導体装置に設けられるプラグや配線の形状、個数、または位置に関わらず、トランジスタ２００に、過剰酸素を安定して供給することができる。また、水素の拡散を抑制することで、酸素欠損ができにくくなるため、キャリア生成を抑えることができる。従って、トランジスタ２００の電気特性が安定する。また、半導体装置を設計する際の自由度を高くすることができる。
［記憶装置２］
本発明の一態様である半導体装置を使用した、記憶装置の一例を図１５に示す。
図１５に示す記憶装置は、図１２で示したトランジスタ２００、トランジスタ３００、および容量素子１００を有する半導体装置に加え、トランジスタ４００を有している。
トランジスタ４００は、トランジスタ２００の第２のゲート電圧を制御することができる。例えば、トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースと、トランジスタ２００の第２のゲートを接続する構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲートーソース間の電圧および、第２のゲートーソース間の電圧は、０Ｖになる。トランジスタ４００において、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時間維持することができる。これにより、トランジスタ２００、およびトランジスタ４００を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
従って、図１５において、配線３００１はトランジスタ３００のソースと電気的に接続され、配線３００２はトランジスタ３００のドレインと電気的に接続されている。また、配線３００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線３００４はトランジスタ２００の第１のゲートと電気的に接続され、配線３００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線３００５は容量素子１００の電極の他方と電気的に接続されている。配線３００７はトランジスタ４００のソースと電気的に接続され、配線３００８はトランジスタ４００の第１のゲートと電気的に接続され、配線３００９はトランジスタ４００の第２のゲートと電気的に接続され、配線３０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線３００６、配線３００７、配線３００８、及び配線３００９が電気的に接続されている。
以上より、図１５に示す記憶装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。
また、図１５に示す記憶装置は、図１３に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。
＜記憶装置２の構造＞
トランジスタ４００は、トランジスタ２００と同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲート電極として機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、第２のゲート電極として機能する導電体４０５（導電体４０５ａ、および導電体４０５ｂ）と、導電体４６０と接するバリア層４７０と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体４５０と、チャネルが形成される領域を有する酸化物４３０ｃと、ソースまたはドレインの一方として機能する導電体４４０ｂ、酸化物４３１ａ、および酸化物４３１ｂと、ソースまたはドレインの他方として機能する導電体４４０ａ、酸化物４３２ａ、および酸化物４３２ｂと、を有する。
トランジスタ４００において、導電体４０５は、導電体２０５と、同じ層である。酸化物４３１ａ、および酸化物４３２ａは、酸化物２３０ａと、同じ層であり、酸化物４３１ｂ、および酸化物４３２ｂは、酸化物２３０ｂと、同じ層である。導電体４４０は、導電体２４０と、同じ層である。酸化物４３０ｃは、酸化物２３０ｃと同じ層である。絶縁体４５０は、絶縁体２５０と、同じ層である。導電体４６０は、導電体２６０と、同じ層である。バリア層４７０は、バリア層２７０と、同じ層である。
トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０などと同様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
また、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。例えば、図１５に示す構造５００は、ダイシングライン近傍の断面図を示している。
例えば、構造５００に示すように、トランジスタ２００、またはトランジスタ４００を有するメモリセルの外縁に設けられるダイシングラインと重なる領域近傍において、絶縁体２８０、絶縁体２２４、絶縁体２２２、絶縁体２２０、及び絶縁体２１６に開口を設ける。また、絶縁体２８０、絶縁体２２４、絶縁体２２２、絶縁体２２０、及び絶縁体２１６の側面を覆うように、絶縁体２８２を設ける。
つまり、該開口において、絶縁体２２２、および絶縁体２１４と、絶縁体２８２とが接する。このとき、絶縁体２２２、絶縁体２１４の少なくとも一と、絶縁体２８２とを同材料及び同方法を用いて形成することで、密着性を高めることができる。例えば、酸化アルミニウムを用いることができる。
当該構造により、絶縁体２１０、絶縁体２２２、および絶縁体２８２で、絶縁体２８０、トランジスタ２００、およびトランジスタ４００を包み込むことができる。絶縁体２１０、絶縁体２２２、および絶縁体２８２は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す複数の半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トランジスタ２００、またはトランジスタ４００に拡散することを防ぐことができる。
また、当該構造により、絶縁体２８０の過剰酸素が絶縁体２８２、および絶縁体２２２の外部に拡散することを防ぐことができる。従って、絶縁体２８０の過剰酸素は、効率的にトランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００、またはトランジスタ４００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
本実施例では、基板上に成膜したバリア層についてＴＤＳ測定を行った結果について説明する。なお、本実施例においては、試料１Ａ、試料１Ｂ、試料１Ｃ、試料１Ｄ、試料１Ｅ、および試料１Ｆを作製した。
＜各試料の構成と作製方法＞
以下では、本発明の一態様に係る試料１Ａ、試料１Ｂ、試料１Ｃ、試料１Ｄ、試料１Ｅ、および試料１Ｆについて説明する。試料１Ａ乃至試料１Ｆは、図１６（Ａ）に示す構造８０１、図１６（Ｂ）に示す構造８０２、または図１６（Ｃ）に示す構造８０３のいずれかを有する。
試料１Ａ、および試料１Ｄは、図１６（Ａ）に示す構造８０１を有する。構造８０１は、基板８１０と、基板８１０上のバリア層８１３、バリア層８１３上の絶縁体８１４、絶縁体８１４上の絶縁体８１５を有する。
試料１Ｂ、および試料１Ｅは、図１６（Ｂ）に示す構造８０２を有する。構造８０２は、基板８１０と、基板８１０上の絶縁体８１１、絶縁体８１１上の導電体８１２、導電体８１２上の絶縁体８１４、絶縁体８１４上の絶縁体８１５を有する。
試料１Ｃ、および試料１Ｆは、図１６（Ｃ）に示す構造８０３を有する。構造８０３は、基板８１０と、基板８１０上の絶縁体８１１、絶縁体８１１上の導電体８１２、導電体８１２上のバリア層８１３、バリア層８１３上の絶縁体８１４、絶縁体８１４上の絶縁体８１５を有する。
なお、試料１Ｄ、試料１Ｅ、および試料１Ｆは、絶縁体８１５を形成した後、加熱処理を行った。下表に、試料１Ａ乃至試料１Ｆの構成、及び絶縁体８１５を形成した後の加熱処理の有無を示す。
Figure 0006995523000001
次に、各試料の作製方法について、説明する。
まず、基板８１０として、シリコン基板を用いた。続いて、試料１Ｂ、試料１Ｃ、試料１Ｅ、および試料１Ｆにおいて、基板８１０上に絶縁体８１１として、ＡＬＤ法を用いて、２０ｎｍの酸化アルミニウムを成膜した。成膜条件は、基板温度を２５０℃とし、Ａｌ（ＣＨ３）３を含む液体を気化させた原料ガスと、酸化剤としてＯ３ガス、およびＯ２ガスを用いた。
次に、試料１Ｂ、試料１Ｃ、試料１Ｅ、および試料１Ｆにおいて、絶縁体８１１上に、導電体８１２として、窒化チタン膜と、タングステン膜の積層構造を形成した。窒化チタン膜は、ＡＬＤ法を用いて、５ｎｍ形成した。成膜条件は、原料ガスとして、流量５０ｓｃｃｍのＴｉＣｌ４と、窒化材として流量２７００ｓｃｃｍのＮＨ３と、を用いた。また、成膜室の圧力を６６７Ｐａとし、基板温度を３８０℃とした。
また、タングステン膜は、ＣＶＤ法を用いて、第１乃至第３の成膜工程により、１５０ｎｍのタングステン膜を形成した。まず、第１の成膜工程として、成膜ガスは、流量１６０ｓｃｃｍのＷＦ６、流量４００ｓｃｃｍのＳｉＨ４、流量６０００ｓｃｃｍのＡｒ、流量２０００ｓｃｃｍのＮ２、の混合ガスを用い、成膜室の圧力を１０００Ｐａとし、基板温度を３８５℃とした。続いて、第２の成膜工程として、成膜ガスは、流量２５０ｓｃｃｍのＷＦ６、流量４０００ｓｃｃｍのＨ２、流量２０００ｓｃｃｍのＡｒ、流量２０００ｓｃｃｍのＮ２、の混合ガスを用い、成膜室の圧力を１０６６６Ｐａとし、基板温度を３８５℃とした。その後、第３の成膜工程として、成膜ガスは、流量２５０ｓｃｃｍのＷＦ６、流量２２００ｓｃｃｍのＨ２、流量２０００ｓｃｃｍのＡｒ、流量２００ｓｃｃｍのＮ２、の混合ガスを用い、成膜室の圧力を１０６６６Ｐａとし、基板温度を３８５℃とした。
次に、タングステン膜の上面から、ＣＭＰ法によって平坦化処理を行うことで、タングステン膜の膜厚を１００ｎｍとした。
次に、試料１Ａ、試料１Ｃ、試料１Ｄ、および試料１Ｆにおいて、バリア層８１３として、ＡＬＤ法を用いて、１０ｎｍの酸化アルミニウムを成膜した。なお、試料１Ａ、および試料１Ｄは、基板８１０上に、バリア層８１３を形成した。また、試料１Ｃ、および試料１Ｆは、導電体８１２上に、バリア層８１３を形成した。成膜条件は、基板温度を２５０℃とし、Ａｌ（ＣＨ３）３を含む固体を昇華させた原料ガスと、酸化剤としてＯ３ガス、およびＯ２ガスを用いた。
続いて、絶縁体８１４として、プラズマＣＶＤ法を用いて、２０ｎｍの酸化窒化シリコン膜を形成した。なお、試料１Ａ、試料１Ｃ、試料１Ｄおよび試料１Ｆは、バリア層８１３上に、絶縁体８１４を形成した。また、試料１Ｂ、および試料１Ｅは、導電体８１２上に、絶縁体８１４を形成した。成膜条件は、成膜ガスとして、流量８ｓｃｃｍのＳｉＨ４、および流量４０００ｓｃｃｍのＮ２Ｏを用いた。また、反応室の圧力を８００Ｐａとし、基板温度を３２５℃、１５０Ｗ（６０ＭＨｚ）の高周波（ＲＦ）電力を印加することで成膜した。
次に、絶縁体８１４上に、絶縁体８１５として、スパッタリング法を用いて、２０ｎｍの酸化アルミニウム膜を形成した。絶縁体８１５は、Ａｌ２Ｏ３ターゲットを用い、成膜ガスとして、流量２５ｓｃｃｍのＡｒ、および流量２５ｓｃｃｍのＯ２を用い、成膜圧力を０．４Ｐａとし、成膜電力を２５００Ｗとし、ターゲット－基板間距離を６０ｍｍとして、成膜した。
続いて、試料１Ｄ乃至試料１Ｆにおいて、窒素雰囲気下で４００℃、１時間の加熱処理を行った後、酸素雰囲気に切り替え、酸素雰囲気下で４００℃、１時間の加熱処理を行った。
以上の工程により、本実施例の試料１Ａ乃至試料１Ｆを作製した。
＜各試料のＴＤＳの測定結果＞
各試料において、絶縁体８１４が有する酸素量を測定した。なお、測定方法は、各試料の絶縁体８１５を除去した後、絶縁体８１４に対し、ＴＤＳ分析を行なった。また、当該ＴＤＳ分析においては、酸素分子に相当する質量電荷比ｍ／ｚ＝３２の放出量を測定した。ＴＤＳ分析装置は、電子科学社製ＷＡ１０００Ｓを用い、昇温レートは３０℃／ｍｉｎとした。測定結果を、図１７に示す。
図１７（Ａ）には、試料１Ａの酸素の脱離量を示す。図１７（Ｂ）には、試料１Ｂの酸素の脱離量を示す。図１７（Ｃ）には、試料１Ｃの酸素の脱離量を示す。図１７（Ｄ）には、試料１Ｄの酸素の脱離量を示す。図１７（Ｅ）には、試料１Ｅの酸素の脱離量を示す。図１７（Ｆ）には、試料１Ｆの酸素の脱離量を示す。図１７において、横軸は基板の加熱温度［℃］とし、縦軸は質量電荷比の放出量に比例する強度とする。
図１７（Ａ）、および図１７（Ｄ）に示すように、構造８０１を有する試料１Ａおよび試料１Ｄにおいて、絶縁体８１４は、酸素の放出が確認できた。一方、図１７（Ｂ）、および図１７（Ｅ）に示すように、構造８０２を有する試料１Ｂおよび試料１Ｅにおいて、絶縁体８１４は、酸素の放出が確認できなかった。
つまり、図１７（Ａ）と図１７（Ｂ）との比較より、構造８０２において、絶縁体８１４が有する酸素は、導電体８１２に吸収されていると考えられる。
また、図１７（Ｃ）、および図１７（Ｆ）に示すように、構造８０３を有する試料１Ｃおよび試料１Ｆにおいて、絶縁体８１４は、酸素の放出が確認できた。
つまり、図１７（Ｂ）と図１７（Ｃ）との比較より、構造８０３において、バリア層８１３により、絶縁体８１４が有する酸素が、導電体８１２に吸収されることを防止できることが分かった。
また、図１７（Ａ）乃至図１７（Ｆ）より、構造８０１乃至構造８０３において、加熱処理を行っても、絶縁体８１４が有する酸素量は、ほぼ変化しないことが確認できた。従って、絶縁体と導電体との間に、バリア層を有する構造とすることで、後工程で加熱処理を行ったとしても、絶縁体が有する過剰酸素は、ほとんど導電体に吸収されないことが分かった。
以上より、導電体と絶縁体との間に、バリア層を設けることで、導電体による絶縁体が有する過剰酸素の吸収が防止できることが確認できた。
以上、本実施例に示す構成は、他の実施例または他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、基板上に成膜したバリア層を有する構造についてＴＤＳ測定を行った結果について説明する。なお、本実施例においては、試料２Ａ、試料２Ｂ、試料２Ｃ、および試料２Ｄを作製した。
＜各試料の構成と作製方法＞
以下では、本発明の一態様に係る試料２Ａ、試料２Ｂ、試料２Ｃ、および試料２Ｄについて説明する。試料２Ａ乃至試料２Ｄは、図１８（Ａ）に示す構造８０４、または図１８（Ｂ）に示す構造８０５を有する。
試料２Ａは、図１８（Ａ）に示す構造８０４を有する。構造８０４は、基板８２０と、基板８２０上の絶縁体８２１、絶縁体８２１上の絶縁体８２２を有する。
試料２Ｂ乃至試料２Ｄは、図１８（Ｂ）に示す構造８０５を有する。構造８０５は、基板８２０と、基板８２０上の絶縁体８２１、絶縁体８２１上の絶縁体８２２、絶縁体８２２上のバリア層８２３を有する。
なお、試料２Ｂ、試料２Ｃ、および試料２Ｄは、材料、および膜厚が異なるバリア層８２３を形成した。下表に、試料２Ａ乃至試料２Ｄにおけるバリア層８２３の材料、および膜厚を示す。
Figure 0006995523000002
次に、各試料の作製方法について、説明する。
まず、基板８２０として、シリコン基板を用いた。続いて、基板８２０上に、絶縁体８２１として、熱酸化膜を１００ｎｍ形成した。
次に、絶縁体８２１上に、絶縁体８２２として、プラズマＣＶＤ法を用いて、５０ｎｍの酸化窒化シリコン膜を形成した。成膜条件は、成膜ガスとして、流量４０ｓｃｃｍのＳｉＨ４、流量３００ｓｃｃｍのＮＨ３、流量３０ｓｃｃｍのＮ２Ｏ、および流量９００ｓｃｃｍのＮ２を用いた。また、反応室の圧力を１６０Ｐａとし、基板温度を３２５℃、２５０Ｗ（２７．１２ＭＨｚ）の高周波（ＲＦ）電力を印加することで成膜した。
以上の工程により、本実施例の試料２Ａを作製した。また、試料２Ｂ乃至試料２Ｄにおいて、絶縁体８２２上にバリア層８２３を形成した。
試料２Ｂにおいて、バリア層８２３として、ＡＬＤ法を用いて、１０ｎｍの酸化アルミニウムを成膜した。成膜条件は、基板温度を２５０℃とし、Ａｌ（ＣＨ３）３を含む固体を昇華させた原料ガスと、酸化剤としてＯ３ガス、およびＯ２ガスを用いた。
試料２Ｃにおいて、バリア層８２３として、ＡＬＤ法を用いて、２０ｎｍの酸化アルミニウムを成膜した。成膜条件は、基板温度を２５０℃とし、Ａｌ（ＣＨ３）３を含む固体を昇華させた原料ガスと、酸化剤としてＯ３ガス、およびＯ２ガスを用いた。
試料２Ｄにおいて、バリア層８２３として、スパッタリング法を用いて、１０ｎｍの窒化タンタルを成膜した。成膜条件は、Ｔａ（タンタル）ターゲットを用い、スパッタガスとして、流量２５ｓｃｃｍのＡｒ、および流量２５ｓｃｃｍのＮ２を用いた。また、基板温度を３００℃とし、成膜圧力を０．７Ｐａとし、成膜電力を４０００Ｗとし、ターゲット－基板間距離を１６０ｍｍとして、成膜した。
以上の工程により、本実施例の試料２Ｂ乃至試料２Ｄを作製した。
＜各試料のＴＤＳの測定結果＞
各試料において、水素の脱離量を測定した。また、当該ＴＤＳ分析においては、水素分子に相当する質量電荷比ｍ／ｚ＝２の放出量を測定した。ＴＤＳ分析装置は、電子科学社製ＷＡ１０００Ｓを用い、昇温レートは３０℃／ｍｉｎとした。測定結果を、図１９に示す。
図１９（Ａ）には、試料２Ａの水素の脱離量を示す。図１９（Ｂ）には、試料２Ｂの水素の脱離量を示す。図１９（Ｃ）には、試料２Ｃの水素の脱離量を示す。図１９（Ｄ）には、試料２Ｄの水素の脱離量を示す。図１９において、横軸は基板の加熱温度［℃］とし、縦軸は質量電荷比の放出量に比例する強度とする。
図１９（Ａ）乃至図１９（Ｄ）より、バリア層８２３を有することで、絶縁体８２２からの水素の放出が抑制できることが確認できた。また、図１９（Ｂ）と、図１９（Ｄ）との比較より、同じ膜厚（本実施例においては１０ｎｍ）であれば、窒化タンタルよりも酸化アルミニウムの方が、絶縁体８２２からの水素の放出が抑制できることが確認できた。さらに図１９（Ｂ）と、図１９（Ｃ）との比較より、バリア層８２３に酸化アルミニウムを用いた場合、絶縁体８２２からの水素の放出は、膜厚を厚くすることで、絶縁体８２２からの水素の放出を、より抑制できることが確認できた。
以上より、バリア層８２３を有することで、絶縁体からの水素の拡散を抑制することが確認できた。また、水素に対するバリア性は、窒化タンタルよりも、酸化アルミニウムの方が効果的であることが確認できた。
ただし、例えば、バリア層として、１０ｎｍの窒化タンタルを用いた場合、後工程で４００℃以上の熱処理がない場合は、十分にバリア層として機能を有することが確認できた。従って、導電性を有するバリア層を用いたい場合、後工程の条件に対して、膜厚などを適宜設計することで、バリア層として窒化タンタルを用いることができることが分かった。
以上より、導電体と絶縁体との間に、バリア層を設けることで、絶縁体中の水素の拡散を抑制できることが確認できた。
以上、本実施例に示す構成は、他の実施例または他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、実施の形態１で説明した半導体装置を想定し、コンタクト部周辺の形状を評価した。
＜試料の構成と作製方法＞
本項目では、本実施例に用いた試料３Ａの構造、および作製方法について、説明する。
試料３Ａとして、図２０（Ａ）に示す構造９００を形成した。構造９００は、基板９０２と、基板９０２上の絶縁体９０４と、絶縁体９０４上の導電体９０５と、導電体９０５上の開口を有する絶縁体９２０、絶縁体９２２、および絶縁体９２４と、絶縁体９２４上の開口を有する酸化物９３０と、酸化物９３０上の開口を有する絶縁体９８０と、絶縁体９８０上の開口を有する絶縁体９８２と、絶縁体９８２上の開口を有する絶縁体９８６と、絶縁体９２０、絶縁体９２２、絶縁体９２４、酸化物９３０、絶縁体９８０、絶縁体９８２、および絶縁体９８６の開口の側面と接する絶縁体９７６と、導電体９０５、および絶縁体９７６に接する導電体９４６と、導電体９４６と接する導電体９４８と、を有する。
以下では、試料３Ａの作製方法について、説明する。
まず、基板９０２として、シリコン基板を準備する。続いて、基板９０２上に、絶縁体９０４として、プラズマＣＶＤ法を用いて、１００ｎｍの酸化窒化シリコン膜を形成した。成膜条件は、成膜ガスとして、流量５ｓｃｃｍのＳｉＨ４、および流量１０００ｓｃｃｍのＮ２Ｏを用いた。また、反応室の圧力を１３３．３０Ｐａとし、基板温度を３２５℃、４５Ｗ（１３．５６ＭＨｚ）の高周波（ＲＦ）電力を印加することで成膜した。
次に、絶縁体９０４上に、導電体９０５として、スパッタリング法を用いて、５０ｎｍの窒化タンタル膜を形成した。成膜条件は、スパッタガスとして、流量５０ｓｃｃｍのＡｒ、および流量１０ｓｃｃｍのＮ２雰囲気下とし、タングステンターゲットを用いた。また、成膜室の圧力を０．６Ｐａとし、基板温度をＲ．Ｔ．、ターゲットと基板との間の距離を６０ｍｍ、１．０ｋＷの電源電力（ＤＣ）を印加することで成膜した。
続いて、導電体９０５上に、絶縁体９２０として、プラズマＣＶＤ法を用いて、１０ｎｍの酸化窒化シリコン膜を形成した。成膜条件は、成膜ガスとして、流量１ｓｃｃｍのＳｉＨ４、および流量８００ｓｃｃｍのＮ２Ｏを用いた。また、反応室の圧力を４０．００Ｐａとし、基板温度を５００℃、１５０Ｗ（６０ＭＨｚ）の高周波（ＲＦ）電力を印加することで成膜した。
次に、絶縁体９２０上に、絶縁体９２２として、ＡＬＤ法を用いて、２０ｎｍの酸化ハフニウムを成膜した。成膜条件は、基板温度を２００℃とし、Ｈｆ（ＮＭｅ２）４を含む固体を昇華させた原料ガスと、酸化剤としてＯ３ガス、およびＯ２ガスを用いた。
続いて、絶縁体９２２上に、絶縁体９２４として、プラズマＣＶＤ法を用いて、３０ｎｍの酸化窒化シリコン膜を形成した。成膜条件は、成膜ガスとして、流量５ｓｃｃｍのＳｉＨ４、および流量１０００ｓｃｃｍのＮ２Ｏを用いた。また、反応室の圧力を１３３．３０Ｐａとし、基板温度を３２５℃、４５Ｗ（１３．５６ＭＨｚ）の高周波（ＲＦ）電力を印加することで成膜した。
続いて、絶縁体９２４上に、酸化物９３０として、スパッタリング法を用いて、５ｎｍのＩｎ、Ｇａ、およびＺｎを含む酸化物を形成した。成膜条件は、スパッタガスとして、流量３０ｓｃｃｍのＡｒ、および流量１５ｓｃｃｍのＯ２を用い、Ｉｎ、Ｇａ、およびＺｎを含む酸化物（原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）ターゲットを用いた。また、成膜室の圧力を０．７Ｐａとし、基板温度を２００℃とし、ターゲットと基板との間の距離を６０ｍｍ、５００Ｗの電源電力（ＤＣ）を印加することで成膜した。
続いて、酸化物９３０上に、絶縁体９８０として、プラズマＣＶＤ法を用いて、２００ｎｍの酸化窒化シリコン膜を形成した。成膜条件は、成膜ガスとして、流量５ｓｃｃｍのＳｉＨ４、および流量１０００ｓｃｃｍのＮ２Ｏを用いた。また、反応室の圧力を１３３．３０Ｐａとし、基板温度を３２５℃、４５Ｗ（１３．５６ＭＨｚ）の高周波（ＲＦ）電力を印加することで成膜した。
次に、絶縁体９８０上に、絶縁体９８２として、スパッタリング法を用いて、４０ｎｍの酸化アルミニウム膜を形成した。成膜条件は、Ａｌ２Ｏ３ターゲットを用い、スパッタガスとして、流量２５ｓｃｃｍのＡｒ、および流量２５ｓｃｃｍのＯ２を用いた。また、圧力は０．４Ｐａとし、成膜電力を２５００Ｗとし、ターゲット－基板間距離を６０ｍｍとし、基板温度を２５０℃とした。
次に、絶縁体９８２上に、絶縁体９８６として、プラズマＣＶＤ法を用いて、１００ｎｍの酸化窒化シリコン膜を形成した。成膜条件は、成膜ガスとして、流量５ｓｃｃｍのＳｉＨ４、および流量１０００ｓｃｃｍのＮ２Ｏを用いた。また、反応室の圧力を１３３．３０Ｐａとし、基板温度を３２５℃、４５Ｗ（１３．５６ＭＨｚ）の高周波（ＲＦ）電力を印加することで成膜した。
次に、絶縁体９８６上に、ハードマスクとして用いる導電体として、スパッタリング法を用いて、３０ｎｍのタングステン膜を形成した。成膜条件は、スパッタガスとして、流量８０ｓｃｃｍのＡｒ雰囲気下とし、タングステンターゲットを用いた。また、成膜室の圧力を０．８Ｐａとし、基板温度を１３０℃、ターゲットと基板との間の距離を６０ｍｍ、１．０ｋＷの電源電力（ＤＣ）を印加することで成膜した。
次に、ハードマスクとして用いる導電体上に、ハードマスクとして用いる絶縁体として、スパッタリング法を用いて、１００ｎｍの窒化シリコン膜を形成した。成膜条件は、スパッタガスとして、流量１０ｓｃｃｍのＡｒ、および流量１０ｓｃｃｍのＮ２雰囲気下とし、ノンドープシリコンターゲットを用いた。また、成膜室の圧力を０．６Ｐａとし、基板温度を１００℃、ターゲットと基板との間の距離を６０ｍｍ、１．０ｋＷの電源電力（ＤＣ）を印加することで成膜した。
続いて、窒化シリコン膜上に、レジスト密着剤を塗布した後、レジストマスクを形成し、ＣＣＰエッチング法により、第１乃至第３のエッチングを行うことにより、ハードマスクとして機能する窒化シリコン膜、およびハードマスクとして機能する導電体を、所望の形状となるように、加工した。
第１のエッチングは、圧力３．０Ｐａ、上部電極と下部電極の間の距離８０ｍｍ、上部電極電力５００Ｗ、バイアス電力１００Ｗ、流量８０ｓｃｃｍのＣＦ４の雰囲気下、基板温度２０℃、において、１３秒間行った。該エッチングにより、レジスト密着剤を除去した。
また、第２のエッチングは、圧力５．３Ｐａ、上部電極と下部電極の間の距離８０ｍｍ、上部電極電力５５０Ｗ、バイアス電力３５０Ｗ、流量６７ｓｃｃｍのＣＨＦ３と、流量１３ｓｃｃｍのＯ２との混合雰囲気下、基板温度２０℃において、２６秒間行った。該エッチングにより、ハードマスクとして用いる絶縁体を、所望の形状に加工した。
第３のエッチングは、圧力０．６Ｐａ、上部電極と下部電極の間の距離１００ｍｍ、上部電極電力１０００Ｗ、バイアス電力１００Ｗ、流量１１ｓｃｃｍのＣｌ２と、流量２２ｓｃｃｍのＯ２との混合雰囲気下、基板温度２０℃において、１０秒間行った。該エッチングにより、ハードマスクとして用いる導電体を、所望の形状に加工した。
次に、ハードマスクを用いて、ＣＣＰエッチング法により、第４乃至第９のエッチングを行うことにより、絶縁体９８６、絶縁体９８２、絶縁体９８０、酸化物９３０、絶縁体９２４、絶縁体９２２、および絶縁体９２０に開口を形成した。
第４のエッチングは、圧力３．３Ｐａ、上部電極と下部電極の間の距離２５ｍｍ、上部電極電力１８００Ｗ、バイアス電力２０００Ｗ、流量２２ｓｃｃｍのＣ４Ｆ６と、流量３０ｓｃｃｍのＯ２と、流量８００ｓｃｃｍのＡｒと、の混合雰囲気下、基板温度２０℃において、１４秒間行った。
第５のエッチングは、圧力２．０Ｐａ、上部電極と下部電極の間の距離４０ｍｍ、上部電極電力５００Ｗ、バイアス電力１００Ｗ、流量２００ｓｃｃｍのＯ２の雰囲気下、基板温度２０℃において、１０秒間行った。
第６のエッチングは、圧力２．６Ｐａ、上部電極と下部電極の間の距離２５ｍｍ、上部電極電力１０００Ｗ、バイアス電力１２００Ｗ、流量６ｓｃｃｍのＣ４Ｆ８と、流量１０ｓｃｃｍのＣＦ４と、流量５０ｓｃｃｍのＮ２と、流量５００ｓｃｃｍのＡｒと、の混合雰囲気下、基板温度２０℃において、２７秒間行った。
第７のエッチングは、圧力２．６Ｐａ、上部電極と下部電極の間の距離２５ｍｍ、上部電極電力１０００Ｗ、バイアス電力１２００Ｗ、流量１６ｓｃｃｍのＨ２と、流量８ｓｃｃｍのＣ４Ｆ８と、流量４７５ｓｃｃｍのＡｒと、の混合雰囲気下、基板温度２０℃において、２８秒間行った。
第８のエッチングは、圧力２．６Ｐａ、上部電極と下部電極の間の距離２５ｍｍ、上部電極電力１０００Ｗ、バイアス電力１２００Ｗ、流量１６ｓｃｃｍのＨ２と、流量８ｓｃｃｍのＣ４Ｆ８と、流量４７５ｓｃｃｍのＡｒと、の混合雰囲気下、基板温度２０℃において、２８秒間行った。
第９のエッチングは、圧力２．６Ｐａ、上部電極と下部電極の間の距離４０ｍｍ、上部電極電力５００Ｗ、バイアス電力１００Ｗ、流量２００ｓｃｃｍのＯ２の雰囲気下、基板温度２０℃において、１０秒間行った。
次に、開口内に、絶縁体９７６となる膜として、ＡＬＤ法を用いて、１３ｎｍの酸化アルミニウムを成膜した。成膜条件は、基板温度を２５０℃とし、Ａｌ（ＣＨ３）３を含む固体を昇華させた原料ガスと、酸化剤としてＯ３ガス、およびＯ２ガスを用いた。
続いて、絶縁体９７６となる膜を、ドライエッチング法により、第１０乃至第１２のエッチングを行うことにより、絶縁体９７６を形成した。
第１０のエッチングは、圧力２．６Ｐａ、上部電極と下部電極の間の距離２５ｍｍ、上部電極電力１０００Ｗ、バイアス電力１２００Ｗ、流量６ｓｃｃｍのＣ４Ｆ８と、流量１０ｓｃｃｍのＣＦ４と、流量５０ｓｃｃｍのＮ２と、流量５００ｓｃｃｍのＡｒと、の混合雰囲気下、基板温度２０℃において、１１秒間行った。
第１１のエッチングは、圧力２．６Ｐａ、上部電極と下部電極の間の距離４０ｍｍ、上部電極電力５００Ｗ、バイアス電力１００Ｗ、流量２００ｓｃｃｍのＯ２、の雰囲気下、基板温度２０℃において、１０秒間行った。
第１２のエッチングは、圧力４．０Ｐａ、上部電極と下部電極の間の距離４０ｍｍ、上部電極電力１０００Ｗ、バイアス電力２５０Ｗ、流量３００ｓｃｃｍのＡｒ、の雰囲気下、基板温度２０℃において、１０秒間行った。
次に、導電体９４６となる膜として、ＡＬＤ法を用いて、１０ｎｍの窒化チタン膜を形成した。成膜条件は、成膜ガスとして、流量５０ｓｃｃｍのＴｉＣｌ４、流量２７００ｓｃｃｍのＮＨ３、の混合ガスを用いた。また、成膜室の圧力を６６７Ｐａとし、基板温度を３８０℃とした。
続いて、導電体９４８となる膜として、ＣＶＤ法を用いて、第１乃至第３の成膜工程により、１５０ｎｍのタングステン膜を形成した。まず、第１の成膜工程として、成膜ガスは、流量１６０ｓｃｃｍのＷＦ６、流量４００ｓｃｃｍのＳｉＨ４、流量６０００ｓｃｃｍのＡｒ、流量２０００ｓｃｃｍのＮ２、の混合ガスを用い、成膜室の圧力を１０００Ｐａとし、基板温度を３８５℃とした。続いて、第２の成膜工程として、成膜ガスは、流量２５０ｓｃｃｍのＷＦ６、流量４０００ｓｃｃｍのＨ２、流量２０００ｓｃｃｍのＡｒ、流量２０００ｓｃｃｍのＮ２、の混合ガスを用い、成膜室の圧力を１０６６６Ｐａとし、基板温度を３８５℃とした。その後、第３の成膜工程として、成膜ガスは、流量２５０ｓｃｃｍのＷＦ６、流量２２００ｓｃｃｍのＨ２、流量２０００ｓｃｃｍのＡｒ、流量２００ｓｃｃｍのＮ２、の混合ガスを用い、成膜室の圧力を１０６６６Ｐａとし、基板温度を３８５℃とした。
次に、導電体９４８となる膜の上面から、ＣＭＰ法によって平坦化処理を行うことで、導電体９４８、および導電体９４６を形成した。
以上の工程を経て、試料３Ａを作製した。
＜試料の断面観察＞
試料３Ａの断面観察を行った。図２０（Ｂ）は、試料３Ａの走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による明視野像である。
試料３Ａにおいて、絶縁体９２０、絶縁体９２２、絶縁体９２４、酸化物９３０、絶縁体９８０、絶縁体９８２、および絶縁体９８６に設けた開口の側面に、絶縁体９７６が形成できたことが確認できた。また、開口内に導電体９４６、および導電体９４８が形成できたことが確認できた。さらに、導電体９４６と導電体９０５とが接することにより、導通が可能であることが確認できた。
図２０（Ｂ）のＳＴＥＭ像の結果より、本実施例で作製した試料３Ａは、良好な断面形状であることが分かる。つまり、試料３Ａにおいて、微細な開口においても、側面にバリアとなる層を形成できた。また、開口から露出した導電体９０５の表面において、バリアとなる層を除去することができた。
以上、本実施例に示す構成は、他の実施例、または実施の形態と適宜組み合わせて用いることができる。
本実施例では、試料４Ａ、および試料４Ｂとして、本発明の一態様である、図１に示すトランジスタ２００を有する半導体装置を作製し、トランジスタ２００の電気特性および信頼性試験を行った。
試料４Ａは、同一面内に、８１個のトランジスタ２００を形成した。試料４Ａにおいて、トランジスタ２００の密度は、０．８９個／μｍ２とした。
試料４Ｂは、同一面内に、１７４２４個のトランジスタ２００を形成した。試料４Ｂにおいて、トランジスタ２００の密度は、２．９個／μｍ２とした。
なお、トランジスタ２００のチャネル長は６０ｎｍ、チャネル幅は６０ｎｍとした。
＜各試料の作製方法＞
以下に、試料４Ａ、および試料４Ｂの作製方法を説明する。
まず、絶縁体２１２として、ｐ型シリコン単結晶ウエハ上に、熱酸化法によって、酸化シリコン膜を４００ｎｍの膜厚で成膜した。続いて、絶縁体２１２上に絶縁体２１４として、スパッタリング法によって、酸化アルミニウム膜を４０ｎｍの膜厚で成膜した。また、絶縁体２１４上に絶縁体２１６として、ＣＶＤ法によって、酸化窒化シリコン膜を１５０ｎｍの膜厚で成膜した。
次に、絶縁体２１６上に、スパッタリング法によって、タングステン膜を３５ｎｍの膜厚で成膜した。次に、リソグラフィ法によって、タングステン膜を加工し、タングステン膜を有するハードマスクを形成した。
次に、ダマシン法によって、絶縁体２１４、および絶縁体２１６を加工し、開口および配線となる溝を形成した。該開口および該溝に、スパッタリング法によって、窒化タンタル膜を成膜し、窒化タンタル膜上に、ＡＬＤ法によって、窒化チタン膜を成膜し、窒化チタン膜上に、ＣＶＤ法によって、タングステン膜を成膜した。次にＣＭＰ処理によって、酸化窒化シリコン膜の上面に達するまで、タングステン膜、窒化チタン膜、および窒化タンタル膜を研磨し、開口内および溝にタングステン、窒化チタン、および窒化タンタルを埋め込むことで、導電体２０５に対応する導電体を形成した。
次に、絶縁体２２０、絶縁体２２２、および絶縁体２２４として、酸化窒化シリコン膜、酸化ハフニウム膜、および酸化窒化シリコン膜を順に成膜した。酸化窒化シリコン膜は、ＣＶＤ法によって１０ｎｍの膜厚で成膜し、酸化ハフニウム膜は、ＡＬＤ法によって２０ｎｍの膜厚で成膜し、酸化窒化シリコン膜は、ＣＶＤ法によって、３０ｎｍの膜厚で成膜した。
次に熱処理を行った。熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行った。
次に、酸化物２３０ａとなる第１の酸化物をスパッタリング法によって、Ｉｎ－Ｇａ－Ｚｎ酸化物を５ｎｍの膜厚で成膜した。第１の酸化物は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、酸素ガス流量４５ｓｃｃｍ、圧力０．７Ｐａ、基板温度２００℃の条件にて成膜した。
次に、第１の酸化物上に、酸化物２３０ｂとなる第２の酸化物をスパッタリング法によって、Ｉｎ－Ｇａ－Ｚｎ酸化物を２０ｎｍの膜厚で成膜した。第２の酸化物は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、アルゴンガス流量３０ｓｃｃｍ、酸素ガス流量１５ｓｃｃｍ、圧力０．７Ｐａ、基板温度２００℃の条件にて成膜した。なお、第１の酸化物と第２の酸化物とは、連続成膜した。
次に熱処理を行った。熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行い、続いて酸素を含む雰囲気にて温度４００℃、１時間の処理を行った。
次に、第２の酸化物上に、スパッタリング法によって、窒化タンタル膜を２０ｎｍの膜厚で成膜した。次に窒化タンタル膜上に、ＡＬＤ法によって、酸化アルミニウム膜を５ｎｍの膜厚で成膜した。次に、酸化アルミニウム膜上に、スパッタリング法によって、タングステン膜を１５ｎｍの膜厚で成膜した。
次に、リソグラフィ法によって、チャネルが形成される領域の上記タングステン膜および上記酸化アルミニウム膜をエッチングした。該エッチングは、ドライエッチング法を用いた。
次に、リソグラフィ法によって、タングステン膜、酸化アルミニウム膜、窒化タンタル膜、第２の酸化物、および第１の酸化物の不要部分を順にエッチングした。該エッチングはドライエッチング法を用いた。当該加工により、酸化物２３０ａ、酸化物２３０ｂ、およびバリア層２４４を形成した。
次に、チャネルが形成される領域を除去したタングステン膜および酸化アルミニウム膜をマスクとして用い、チャネルが形成される部分の窒化タンタル膜をエッチングした。該エッチングはドライエッチング法を用いた。当該加工により、導電体２４０を形成した。なお、該エッチングにより、マスクとして用いたタングステン膜は消失した。
次に、酸化物２３０ｃとなる第３の酸化物をスパッタリング法によって、Ｉｎ－Ｇａ－Ｚｎ酸化物を５ｎｍの膜厚で成膜した。第３の酸化物は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲットを用いて、酸素ガス流量４５ｓｃｃｍ、圧力０．７Ｐａ、基板温度Ｒ．Ｔ．の条件にて成膜した。
次に、絶縁体２５０となる酸化窒化シリコン膜をＣＶＤ法によって１０ｎｍの膜厚で成膜した。
次に、熱処理を行った。熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行った。
次に、絶縁体２５０となる酸化窒化シリコン膜上に、スパッタリング法によって、導電体２６０ａとなる窒化チタン膜を５ｎｍの膜厚で成膜し、該窒化チタン膜上に、スパッタリング法によって、導電体２６０ｂとなるタングステン膜を５０ｎｍの膜厚で成膜した。なお、窒化チタン膜とタングステン膜は、連続成膜した。
次に、リソグラフィ法によって、タングステン膜、および窒化チタン膜を順にエッチングした。タングステン膜、窒化チタン膜のエッチングはドライエッチング法を用いた。当該加工により、導電体２６０を形成した。
次に、ＡＬＤ法によって、バリア層２７０となる酸化アルミニウム膜を７ｎｍの膜厚で成膜した。続いて、リソグラフィ法によって、該酸化アルミニウム膜、および絶縁体２５０となる酸化窒化シリコン膜の一部を順にエッチングした。酸化アルミニウム膜、および酸化窒化シリコン膜のエッチングはドライエッチング法を用いた。当該加工により、バリア層２７０、および絶縁体２５０を形成した。
次に、リソグラフィ法によって、バリア層２７０、および絶縁体２５０をマスクとして、第３の酸化物の一部をエッチングした。該エッチングはウェットエッチング法を用いた。また、当該加工により、酸化物２３０ｃを形成した。
次に、ＣＶＤ法によって、絶縁体２８０となる酸化窒化シリコン膜を３１０ｎｍの膜厚で成膜した。次に、ＣＭＰ処理を行ない、酸化窒化シリコン膜を研磨し、酸化窒化シリコン膜の表面を平坦化することで、絶縁体２８０を形成した。
次に、絶縁体２８０上に、スパッタリング法によって、絶縁体２８２として、酸化アルミニウム膜をアルゴンガス流量２５ｓｃｃｍ、酸素ガス流量２５ｓｃｃｍ、圧力０．４Ｐａ、基板温度２５０℃の条件にて４０ｎｍの膜厚で成膜した。
次に熱処理を行った。熱処理は、酸素を含む雰囲気にて温度４００℃、１時間の処理を行った。
次に、ＣＶＤ法によって、絶縁体２８６として、酸化窒化シリコン膜を１００ｎｍの膜厚で成膜した。
次に、スパッタリング法によって、ハードマスクとなるタングステン膜、およびハードマスクとなる窒化シリコン膜を形成し、リソグラフィ法によって、ハードマスクを形成した。
次に、ハードマスクをマスクとして、導電体２６０に達するコンタクトホール、導電体２４０に達するコンタクトホールを形成した。
次に、ＡＬＤ法によって、バリア層２７６となる酸化アルミニウム膜を１３ｎｍの膜厚で成膜した。続いて、該酸化アルミニウム膜に対して、ドライエッチング法により、エッチバック処理を行うことで、バリア層２７６を形成した。
次に、ＡＬＤ法によって窒化チタン膜を１０ｎｍの膜厚で成膜し、ＣＶＤ法によって、タングステン膜を１５０ｎｍの膜厚で成膜した。
次に、ＣＭＰ処理を行い、タングステン膜、および窒化チタン膜を、絶縁体２８６へ達するまで研磨を行なうことで、各コンタクトホール内に導電体が埋め込まれ、導電体２４６、および導電体２４８を形成した。
次に、スパッタリング法によって、タングステン膜を５０ｎｍの膜厚で、形成した。続いて、リソグラフィ法によって、該タングステン膜を加工し、配線層を形成した。
以上の工程より、試料４Ａ、および試料４Ｂを作製した。
＜トランジスタの電気特性＞
次に、試料４Ａ、および試料４Ｂの電気特性として、Ｉｄ－Ｖｇ特性を測定した。なお、比較用の従来例４Ａ、および従来例４Ｂとして、従来の作製方法により半導体装置を作製し、従来例４Ａ、および従来例４Ｂが有するトランジスタのＩｄ－Ｖｇ特性を測定した。
なお、Ｉｄ－Ｖｇ特性の測定では、トランジスタ２００の第１のゲート電極として機能する導電体２６０に印加する電位を、第１の値から第２の値まで変化させたときの、ソース電極として機能する導電体２４０ａとドレイン電極として機能する導電体２４０ｂとの間の電流（以下、ドレイン電流Ｉｄという。）の変化を測定する。
ここでは、導電体２４０ａと導電体２４０ｂとの間の電位差（以下、ドレイン電圧Ｖｄという。）を０．１Ｖ、３．３Ｖとし、導電体２４０ａと導電体２６０との間の電位差（以下、ゲート電圧Ｖｇという。）を－３．３Ｖから＋３．３Ｖまで変化させたときの導電体２４０ａと導電体２４０ｂとのドレイン間電流（以下、ドレイン電流Ｉｄという。）の変化を測定した。
なお、本測定においては、第２のゲート電極（バックゲート電極）として機能する導電体２０５の電位は０Ｖに設定した。その結果を、図２１に示す。
なお、図２１には、従来の作製方法で作製したトランジスタを有する試料を比較例として示す。ここで、比較例として作成したトランジスタは、バリア層２７６を有さない構造とした。
従来例４Ａは、同一面内に、８１個のトランジスタを形成し、トランジスタ２００の密度を、０．８９個／μｍ２とした。また、従来例４Ｂは、同一面内に、１７４２４個のトランジスタを形成し、トランジスタ２００の密度を、２．９個／μｍ２とした。
試料４Ａと、従来例４Ａとの比較より、試料４Ａは、基板内でのばらつきが小さかった。また、従来例４Ａは、第１のゲートに与える電圧が０Ｖの際に、しきい値電圧がマイナスとなった。一方、試料４Ａは、第１のゲートに与える電圧が０Ｖの際に、非導通状態であった。つまり、試料４Ａは、極めて優れたオフ特性を有するトランジスタであることが確認できた。
また、試料４Ｂと、従来例４Ｂとの比較より、試料４Ｂは、基板内でのばらつきが、極めて小さかった。また、試料４Ｂは、第１のゲートに与える電圧が０Ｖの際に、非導通状態であった。つまり、試料４Ｂは、極めて優れたオフ特性を有するトランジスタであることが確認できた。
さらに、バリア層２７６を有さない構造である従来例では、基板面内におけるトランジスタの密度が高いほど、各トランジスタの電気特性が悪化し、ばらつきが大きくなった。一方、本発明の一態様である試料４Ｂは、基板面内におけるトランジスタの密度が高くとも、電気特性の悪化は見られず、ばらつきも小さかった。
以上より、本発明の一態様を用いた半導体装置は、優れたオフ特性を有するトランジスタを有する半導体装置であることが確認できた。また、トランジスタを集積した場合においても、各トランジスタは良好な電気特性を有し、また、ばらつきが小さいことが分かった。
本実施例は、少なくともその一部を本明細書中に記載する他の実施例、または他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、基板上に成膜したバリア層を有する構造についてＴＤＳ測定を行った結果について説明する。なお、本実施例においては、試料５Ａ、試料５Ｂ、試料５Ｃ、試料５Ｄ、試料５Ｅ、試料５Ｆ、および比較例を作製した。
＜各試料の構成と作製方法＞
以下では、本発明の一態様に係る試料５Ａ、試料５Ｂ、試料５Ｃ、試料５Ｄ、試料５Ｅ、試料５Ｆ、および比較例について説明する。試料５Ａ、試料５Ｂ、試料５Ｃ、試料５Ｄ、試料５Ｅ、および試料５Ｆは、図２２（Ａ）に示す構造８０６を有する。構造８０６は、基板８３０と、基板８３０上の絶縁体８３１、絶縁体８３１上の絶縁体８３２、絶縁体８３２上の絶縁体８３３、絶縁体８３３上の膜８３４を有する。
なお、試料５Ａ、試料５Ｂ、試料５Ｃ、試料５Ｄ、試料５Ｅ、および試料５Ｆにおいて、材質、および膜厚が異なる膜８３４を設けた。また、試料５Ｂ、試料５Ｄ、および試料５Ｆには、後工程を想定した熱処理を行った。なお、膜８３４を設けない構造を比較例５とした。下表に、試料５Ａ乃至試料５Ｆ、および比較例５における膜８３４の材料、膜厚、および熱処理の有無を示す。
Figure 0006995523000003
次に、各試料の作製方法について、説明する。
まず、基板８３０として、シリコン基板を用いた。続いて、基板８３０上に、絶縁体８３１として、熱酸化膜を１００ｎｍ形成した。
次に熱処理を行った。熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行い、続いて酸素を含む雰囲気にて温度４００℃、１時間の処理を行った。
続いて、絶縁体８３１上に、絶縁体８３２として、ＡＬＤ法を用いて、１０ｎｍの酸化アルミニウムを成膜した。なお、該酸化アルミニウムは、絶縁体８３３に形成された過剰酸素領域の酸素が、基板側に吸収されることを抑制するために設けた。また、成膜条件は、基板温度を２５０℃とし、Ａｌ（ＣＨ３）３を含む固体を昇華させた原料ガスと、酸化剤としてＯ３ガス、およびＯ２ガスを用いた。
次に、絶縁体８３３として、プラズマＣＶＤ法を用いて、１６０ｎｍの酸化窒化シリコン膜を形成した。成膜条件は、成膜ガスとして、流量８ｓｃｃｍのＳｉＨ４、流量４０００ｓｃｃｍのＮ２Ｏを用いた。また、反応室の圧力を８００Ｐａとし、基板温度を３２５℃、１５０Ｗ（６０ＭＨｚ）の高周波（ＲＦ）電力を印加することで成膜した。
続いて、絶縁体８３３に過剰酸素領域を形成するため、絶縁体８３３上に、スパッタリング法によって、酸化アルミニウム膜をアルゴンガス流量２５ｓｃｃｍ、酸素ガス流量２５ｓｃｃｍ、圧力０．４Ｐａ、基板温度２５０℃の条件にて４０ｎｍの膜厚で成膜した後、酸素を含む雰囲気にて温度３５０℃、１時間の熱処理を行った。なお、該酸化アルミニウム膜は、８５℃の混酸アルミ液により除去した。
以上の工程により、本実施例の比較例を作製した。続いて、試料５Ａ乃至試料５Ｆにおいて、絶縁体８３３上に膜８３４を形成した。
試料５Ａ、および試料５Ｂにおいて、膜８３４として、ＡＬＤ法を用いて、２０ｎｍの窒化チタンを成膜した。成膜条件は、基板温度を３７５℃とし、ＴｉＣｌ４、およびＮＨ３を含む原料ガスを用いた。
試料５Ｃ、および試料５Ｄにおいて、膜８３４として、コリメートを用いたスパッタリング法により、４０ｎｍの窒化タンタルを成膜した。成膜条件は、Ｔａ（タンタル）ターゲットを用い、スパッタガスとして、流量２５ｓｃｃｍのＡｒ、および流量２５ｓｃｃｍのＮ２を用いた。また、基板温度を３００℃とし、成膜圧力を０．７Ｐａとし、成膜電力を４０００Ｗとし、ターゲット－基板間距離を１６０ｍｍとして、成膜した。なお、ターゲットとコリメータとの間を５２ｍｍ、コリメータと基板との間を９２ｍｍとなるように、厚みが１６ｍｍのコリメータを設置することで、ターゲットと基板の間の距離１６０ｍｍとした。
試料５Ｅ、および試料５Ｆにおいて、膜８３４として、ＡＬＤ法を用いて、１３ｎｍの酸化アルミニウムを成膜した。成膜条件は、基板温度を２５０℃とし、Ａｌ（ＣＨ３）３を含む固体を昇華させた原料ガスと、酸化剤としてＯ３ガス、およびＯ２ガスを用いた。
以上の工程により、本実施例の試料５Ａ、試料５Ｃ、および試料５Ｅを作製した。続いて、試料５Ｂ、試料５Ｄ、および試料５Ｆに対し、熱処理を行った。熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理とした。
以上の工程により、本実施例の試料５Ｂ、試料５Ｄ、および試料５Ｆを作製した。
＜各試料のＴＤＳの測定結果＞
各試料において、酸素の脱離量を測定した。また、当該ＴＤＳ分析においては、酸素分子に相当する質量電荷比ｍ／ｚ＝３２の放出量を測定した。ＴＤＳ分析装置は、電子科学社製ＷＡ１０００Ｓを用い、昇温レートは３０℃／ｍｉｎとした。測定結果を、図２２（Ｂ）に示す。
図２２（Ｂ）には、試料５Ａ乃至試料５Ｆ、および比較例５の酸素の脱離量を示す。なお、図２２（Ｂ）において、縦軸は酸素の放出量［ｍｏｌｅｃｕｌｅｓ／ｃｍ２］とした。
図２２（Ｂ）より、絶縁体８３３が有する過剰酸素は、近接する構造体に吸収される場合、および後の工程における熱処理や、成膜時の加熱により、放出されてしまう場合があることが確認できた。
特に、試料５Ａ、および試料５Ｂと、比較例５を比較すると、過剰酸素領域を有する絶縁体に窒化チタンを接して設けた場合、過剰酸素のほとんどは、窒化チタンへと、吸収されてしまうことが確認できた。また、試料５Ｃ、および試料５Ｄと、比較例５を比較すると、過剰酸素領域を有する絶縁体に窒化タンタルを接して設けただけでは、比較的、過剰酸素の吸収量は小さいことがわかった。しかしながら、後の工程で加熱処理を行った場合、窒化タンタルは過剰酸素を吸収することが確認できた。
一方、過剰酸素領域を有する絶縁体に酸化アルミニウムを接して設けた場合、過剰酸素の吸収量は小さいことがわかった。さらに、後の工程で加熱処理を行った場合でも、酸化アルミニウムは、過剰酸素を、ほとんど吸収しないことが確認できた。
以上より、酸化アルミニウムは、過剰酸素領域を有する絶縁体中の過剰酸素の吸収量が小さい材質であることが確認できた。一方、窒化チタンは、過剰酸素を吸収する材質であることが確認できた。また、窒化タンタルも、条件によっては、過剰酸素を吸収する材質であることが確認できた。
以上、本実施例に示す構成は、他の実施例または他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、実施の形態１で説明した半導体装置を想定し、コンタクト部周辺の形状、およびコンタクト抵抗を評価した。なお、コンタクトホールとして、１辺の長さが異なる１０種の正方形の開口を、それぞれ９個形成した。また、コンタクトホールの１辺の長さは、３５０ｎｍ、３００ｎｍ、２５０ｎｍ、２００ｎｍ、１５０ｎｍ、１２５ｎｍ、１００ｎｍ、９０ｎｍ、８０ｎｍ、および７０ｎｍとした。
＜試料の構成と作製方法＞
本項目では、本実施例に用いた試料６Ａ、試料６Ｂ、および試料６Ｃの構造、および作製方法について、説明する。
試料６Ａ、試料６Ｂ、および試料６Ｃとして、図２３（Ａ）に示す構造７００を形成した。構造７００は、基板７０２と、基板７０２上の絶縁体７０４と、絶縁体７０４上の導電体７４０と、導電体７４０上の開口を有する絶縁体７４４と、絶縁体７４４上の開口を有する絶縁体７８０と、絶縁体７８０上の開口を有する絶縁体７８２と、絶縁体７８２上の開口を有する絶縁体７８６と、絶縁体７４４、絶縁体７８０、絶縁体７８２、および絶縁体７８６の開口の側面と接する絶縁体７７６と、導電体７４０、および絶縁体７７６に接する導電体７４６と、導電体７４６と接する導電体７４８と、を有する。
以下では、試料６Ａ、試料６Ｂ、および試料６Ｃの作製方法について、説明する。
まず、基板７０２として、シリコン基板を準備する。続いて、基板７０２上に、絶縁体７０４として、プラズマＣＶＤ法を用いて、１００ｎｍの酸化窒化シリコン膜を形成した。成膜条件は、成膜ガスとして、流量５ｓｃｃｍのＳｉＨ４、および流量１０００ｓｃｃｍのＮ２Ｏを用いた。また、反応室の圧力を１３３．３０Ｐａとし、基板温度を３２５℃、４５Ｗ（１３．５６ＭＨｚ）の高周波（ＲＦ）電力を印加することで成膜した。
次に、絶縁体７０４上に、導電体７４０として、スパッタリング法を用いて、２０ｎｍの窒化タンタル膜を形成した。成膜条件は、スパッタガスとして、流量５０ｓｃｃｍのＡｒ、および流量１０ｓｃｃｍのＮ２雰囲気下とし、タングステンターゲットを用いた。また、成膜室の圧力を０．６Ｐａとし、基板温度をＲ．Ｔ．、ターゲットと基板との間の距離を６０ｍｍ、１．０ｋＷの電源電力（ＤＣ）を印加することで成膜した。
続いて、導電体７４０上に、絶縁体７４４として、ＡＬＤ法を用いて、５ｎｍの酸化アルミニウムを成膜した。成膜条件は、基板温度を２５０℃とし、Ａｌ（ＣＨ３）３を含む固体を昇華させた原料ガスと、酸化剤としてＯ３ガス、およびＯ２ガスを用いた。
続いて、絶縁体７４４上に、絶縁体７８０として、プラズマＣＶＤ法を用いて、１２０ｎｍの酸化窒化シリコン膜を形成した。成膜条件は、成膜ガスとして、流量５ｓｃｃｍのＳｉＨ４、および流量１０００ｓｃｃｍのＮ２Ｏを用いた。また、反応室の圧力を１３３．３０Ｐａとし、基板温度を３２５℃、４５Ｗ（１３．５６ＭＨｚ）の高周波（ＲＦ）電力を印加することで成膜した。
次に、絶縁体７８０上に、絶縁体７８２として、スパッタリング法を用いて、４０ｎｍの酸化アルミニウム膜を形成した。成膜条件は、酸化アルミニウムターゲットを用い、スパッタガスとして、流量２５ｓｃｃｍのＡｒ、および流量２５ｓｃｃｍのＯ２を用いた。また、圧力は０．４Ｐａとし、成膜電力を２５００Ｗとし、ターゲット－基板間距離を６０ｍｍとし、基板温度を２５０℃とした。
次に、絶縁体７８２上に、絶縁体７８６として、プラズマＣＶＤ法を用いて、３００ｎｍの酸化窒化シリコン膜を形成した。成膜条件は、成膜ガスとして、流量５ｓｃｃｍのＳｉＨ４、および流量１０００ｓｃｃｍのＮ２Ｏを用いた。また、反応室の圧力を１３３．３０Ｐａとし、基板温度を３２５℃、４５Ｗ（１３．５６ＭＨｚ）の高周波（ＲＦ）電力を印加することで成膜した。
次に、ＣＭＰ処理を行ない、絶縁体７８６を研磨し、絶縁体７８６の表面を平坦化し、絶縁体７８６の膜厚を１００ｎｍとした。
次に、絶縁体７８６上に、ハードマスクとして用いる導電体として、スパッタリング法を用いて、９０ｎｍのタングステン膜を形成した。成膜条件は、スパッタガスとして、流量８０ｓｃｃｍのＡｒ雰囲気下とし、タングステンターゲットを用いた。また、成膜室の圧力を０．８Ｐａとし、基板温度を１３０℃、ターゲットと基板との間の距離を６０ｍｍ、１．０ｋＷの電源電力（ＤＣ）を印加することで成膜した。
次に、ハードマスクとして用いる導電体上に、ハードマスクとして用いる絶縁体として、スパッタリング法を用いて、１３０ｎｍの窒化シリコン膜を形成した。成膜条件は、スパッタガスとして、流量１０ｓｃｃｍのＡｒ、および流量１０ｓｃｃｍのＮ２雰囲気下とし、ノンドープシリコンターゲットを用いた。また、成膜室の圧力を０．６Ｐａとし、基板温度を１００℃、ターゲットと基板との間の距離を６０ｍｍ、１．０ｋＷの電源電力（ＤＣ）を印加することで成膜した。
続いて、ハードマスクとして用いる絶縁体上に、レジスト密着剤を塗布した後、レジストマスクを形成し、ＣＣＰエッチング法により、第１乃至第３のエッチングを行うことにより、ハードマスクとして機能する絶縁体、およびハードマスクとして機能する導電体を、所望の形状となるように、加工した。
第１のエッチングは、圧力３．０Ｐａ、上部電極と下部電極の間の距離８０ｍｍ、上部電極電力５００Ｗ、バイアス電力１００Ｗ、流量８０ｓｃｃｍのＣＦ４の雰囲気下、基板温度２０℃、において、１３秒間行った。該エッチングにより、レジスト密着剤を除去した。
また、第２のエッチングは、圧力５．３Ｐａ、上部電極と下部電極の間の距離８０ｍｍ、上部電極電力５５０Ｗ、バイアス電力３５０Ｗ、流量６７ｓｃｃｍのＣＨＦ３と、流量１３ｓｃｃｍのＯ２との混合雰囲気下、基板温度２０℃において、３６秒間行った。該エッチングにより、ハードマスクとして用いる絶縁体を、所望の形状に加工した。
第３のエッチングは、圧力０．６Ｐａ、上部電極と下部電極の間の距離１００ｍｍ、上部電極電力１０００Ｗ、バイアス電力２００Ｗ、流量１１ｓｃｃｍのＣｌ２と、流量２２ｓｃｃｍのＯ２との混合雰囲気下、基板温度２０℃において、４０秒間行った。該エッチングにより、ハードマスクとして用いる導電体を、所望の形状に加工した。
次に、ハードマスクを用いて、ＣＣＰエッチング法により、第４乃至第１０のエッチングを行うことにより、絶縁体７８６、絶縁体７８２、絶縁体７８０、および絶縁体７４４に開口を形成した。
第４のエッチングは、圧力３．３Ｐａ、上部電極と下部電極の間の距離２５ｍｍ、上部電極電力１８００Ｗ、バイアス電力２０００Ｗ、流量２２ｓｃｃｍのＣ４Ｆ６と、流量３０ｓｃｃｍのＯ２と、流量８００ｓｃｃｍのＡｒと、の混合雰囲気下、基板温度２０℃において、１４秒間行った。
第５のエッチングは、圧力２．６Ｐａ、上部電極と下部電極の間の距離４０ｍｍ、上部電極電力５００Ｗ、バイアス電力０Ｗ、流量４００ｓｃｃｍのＡｒと、流量１００ｓｃｃｍのＯ２の雰囲気下、基板温度２０℃において、１５秒間行った。
第６のエッチングは、圧力２．０Ｐａ、上部電極と下部電極の間の距離４０ｍｍ、上部電極電力５００Ｗ、バイアス電力１００Ｗ、流量１００ｓｃｃｍのＯ２の雰囲気下、基板温度２０℃において、１０秒間行った。
第７のエッチングは、圧力２．６Ｐａ、上部電極と下部電極の間の距離２５ｍｍ、上部電極電力１０００Ｗ、バイアス電力１２００Ｗ、流量６ｓｃｃｍのＣ４Ｆ８と、流量１０ｓｃｃｍのＣＦ４と、流量５０ｓｃｃｍのＮ２と、流量５００ｓｃｃｍのＡｒと、の混合雰囲気下、基板温度２０℃において、２７秒間行った。
第８のエッチングは、圧力２．６Ｐａ、上部電極と下部電極の間の距離２５ｍｍ、上部電極電力１０００Ｗ、バイアス電力１２００Ｗ、流量２４ｓｃｃｍのＨ２と、流量１２ｓｃｃｍのＣ４Ｆ８と、流量４７５ｓｃｃｍのＡｒと、の混合雰囲気下、基板温度２０℃において、５８秒間行った。
第９のエッチングは、圧力２．６Ｐａ、上部電極と下部電極の間の距離４０ｍｍ、上部電極電力５００Ｗ、バイアス電力０Ｗ、流量１００ｓｃｃｍのＯ２と、流量４００ｓｃｃｍのＡｒと、の混合雰囲気下、基板温度２０℃において、６０秒間行った。
第１０のエッチングは、圧力２．６Ｐａ、上部電極と下部電極の間の距離４０ｍｍ、上部電極電力５００Ｗ、バイアス電力１００Ｗ、流量２００ｓｃｃｍのＯ２の雰囲気下、基板温度２０℃において、１０秒間行った。
次に、開口内に、絶縁体７７６となる膜として、ＡＬＤ法を用いて、１３ｎｍの酸化アルミニウムを成膜した。成膜条件は、基板温度を２５０℃とし、Ａｌ（ＣＨ３）３を含む固体を昇華させた原料ガスと、酸化剤としてＯ３ガス、およびＯ２ガスを用いた。
続いて、絶縁体７７６となる膜を、加工し、絶縁体７７６を形成した。
まず、試料６Ａ、試料６Ｂ、および試料６Ｃに対し、第１１のエッチングを行った。第１１のエッチングは、圧力２．６Ｐａ、上部電極と下部電極の間の距離２５ｍｍ、上部電極電力１０００Ｗ、バイアス電力１２００Ｗ、流量６ｓｃｃｍのＣ４Ｆ８と、流量１０ｓｃｃｍのＣＦ４と、流量５０ｓｃｃｍのＮ２と、流量５００ｓｃｃｍのＡｒと、の混合雰囲気下、基板温度２０℃において、１０秒間行った。
ここで、試料６Ａに対し、第１２のエッチングを行った。第１２のエッチングは、圧力６．６Ｐａ、上部電極と下部電極の間の距離３５ｍｍ、上部電極電力２００Ｗ、バイアス電力１５０Ｗ、流量１００ｓｃｃｍのＣＦ４、の雰囲気下、基板温度２０℃において、５秒間行った。
一方、試料６Ｂ、および試料６Ｃには、洗浄を行い、開口内のエッチング残渣を除去した。洗浄には、例えば、レジストの剥離液のようなアルカリ性溶液を用いることができる。本実施例では、アルカリ性溶液として、アルカノールアミンが２０％未満であるレジスト剥離液を用いた。
次に、試料６Ｂ乃至試料６Ｃに対し、異なる条件で、プラズマ処理を行った。
試料６Ｂに対し、圧力４．０Ｐａ、上部電極と下部電極の間の距離４０ｍｍ、上部電極電力１００Ｗ、バイアス電力２５０Ｗ、流量３００ｓｃｃｍのＡｒ、の雰囲気下、１０秒間のプラズマ処理を行った。
試料６Ｃに対し、圧力４．０Ｐａ、上部電極と下部電極の間の距離４０ｍｍ、上部電極電力１００Ｗ、バイアス電力２５０Ｗ、流量３００ｓｃｃｍのＡｒ、の雰囲気下、５秒間のプラズマ処理を行った後、さらに、圧力６．６Ｐａ、上部電極と下部電極の間の距離３５ｍｍ、上部電極電力２００Ｗ、バイアス電力１５０Ｗ、流量１００ｓｃｃｍのＣＦ４、の雰囲気下、５秒間のプラズマ処理を行った。
以降の工程は、試料６Ａ、試料６Ｂ、および試料６Ｃに対し、共通に行う。
次に、導電体７４６となる膜として、ＡＬＤ法を用いて、１０ｎｍの窒化チタン膜を形成した。成膜条件は、成膜ガスとして、流量５０ｓｃｃｍのＴｉＣｌ４、流量２７００ｓｃｃｍのＮＨ３、の混合ガスを用いた。また、成膜室の圧力を６６７Ｐａとし、基板温度を３８０℃とした。
続いて、導電体７４８となる膜として、ＣＶＤ法を用いて、第１乃至第３の成膜工程により、１５０ｎｍのタングステン膜を形成した。まず、第１の成膜工程として、成膜ガスは、流量１６０ｓｃｃｍのＷＦ６、流量４００ｓｃｃｍのＳｉＨ４、流量６０００ｓｃｃｍのＡｒ、流量２０００ｓｃｃｍのＮ２、の混合ガスを用い、成膜室の圧力を１０００Ｐａとし、基板温度を３８５℃とした。続いて、第２の成膜工程として、成膜ガスは、流量２５０ｓｃｃｍのＷＦ６、流量４０００ｓｃｃｍのＨ２、流量２０００ｓｃｃｍのＡｒ、流量２０００ｓｃｃｍのＮ２、の混合ガスを用い、成膜室の圧力を１０６６６Ｐａとし、基板温度を３８５℃とした。その後、第３の成膜工程として、成膜ガスは、流量２５０ｓｃｃｍのＷＦ６、流量２２００ｓｃｃｍのＨ２、流量２０００ｓｃｃｍのＡｒ、流量２００ｓｃｃｍのＮ２、の混合ガスを用い、成膜室の圧力を１０６６６Ｐａとし、基板温度を３８５℃とした。
次に、導電体７４８となる膜の上面から、ＣＭＰ法によって平坦化処理を行うことで、導電体７４８、および導電体７４６を形成した。
以上の工程を経て、試料６Ａ乃至試料６Ｃを作製した。
＜試料の断面観察＞
試料６Ａ乃至試料６Ｃの断面観察を行うために、走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による明視野像（以下、ＳＴＥＭ画像ともいう）を取得した。
図２３（Ｂ）は、試料６ＡのＳＴＥＭ画像である。図２３（Ｃ）は、試料６ＢのＳＴＥＭ画像である。また、図２３（Ｄ）は、試料６ＣのＳＴＥＭ画像である。
試料６Ａ乃至試料６Ｃにおいて、絶縁体７４４、絶縁体７８０、絶縁体７８２、および絶縁体７８６に設けた開口の側面に、絶縁体７７６が形成できたことが確認できた。また、開口内に導電体７４６、および導電体７４８が形成できたことが確認できた。さらに、導電体７４０と導電体７４６とが接することにより、導通が可能であることが確認できた。
試料６ＡのＳＴＥＭ画像では、絶縁体７８２の側面には、瘤状の絶縁体が形成されていることが確認できた。一方、試料６Ｂ、および試料６ＣのＳＴＥＭ画像では、絶縁体７４４、絶縁体７８０、および絶縁体７８２、絶縁体７８６に形成された開口の側面は、おおよそ同一面上に形成できることが確認できた。
図２３（Ｂ）乃至図２３（Ｄ）のＳＴＥＭ像の結果より、本実施例で作製した試料６Ａ乃至試料６Ｃは、導電体７４６、および導電体７４８が、絶縁体７４４、絶縁体７８０、および絶縁体７８２、絶縁体７８６に形成された開口に埋め込まれた良好な断面形状であることが分かる。特に、試料６Ｂ乃至試料６Ｃは、開口の側面がおおよそ同一面上である。従って、例えば、導電体７４６、および導電体７４８に、埋め込み性が低い材質、または被覆性が低い成膜方法を用いたとしても、導電体７４６、および導電体７４８を開口内に形成することが可能であると推定できる。
＜試料のコンタクト抵抗＞
次に、試料６Ａ乃至試料６Ｃにおいて、１０種、各９個の構造に対し、導電体７４０と、導電体７４６、および導電体７４８とのケルビンコンタクト抵抗を測定した。その結果を図２４（Ａ）に示す。なお、図２４（Ａ）において、縦軸はケルビンコンタクト抵抗、横軸は開口の設計時の１辺の長さ［ｎｍ］とした。
試料６Ａ乃至試料６Ｃは、コンタクトホールの１辺が１００ｎｍよりも大きい場合に、膜厚１３ｎｍの絶縁体７７６を該コンタクトホールの側壁に形成しても、ケルビンコンタクト抵抗は、１×１０４Ω以下であり、導電体７４０と、導電体７４６、および導電体７４８は、導通したことが確認できた。特に、試料６Ｂ、および試料６Ｃは、コンタクトホールの１辺が１００ｎｍ、および９０ｎｍでも、ばらつきが少ないことが確認できた。さらに、試料６Ｃは、コンタクトホールの１辺が７０ｎｍにおいても、ケルビンコンタクト抵抗が、１．０×１０４Ω以下となり、良好な特性であることが確認できた。
＜試料の元素分析＞
ここで、試料６Ｂおよび試料６Ｃのコンタクト部の周辺領域に対して、元素分析を行った。元素分析は、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用い、ＥＤＸマッピングを取得し、評価することによって、試料６Ｂおよび試料６Ｃの元素分析を行った結果について説明する。なお、ＥＤＸ測定には、元素分析装置としてＥＤＡＸ製エネルギー分散型Ｘ線分析装置Ｏｃｔａｎｅ Ｔ Ｕｌｔｒａを用いた。
図２４（Ｂ）には、試料６Ｂのコンタクト部の周辺領域のＥＤＸマッピングを示す。また、図２４（Ｃ）には、試料６Ｃのコンタクト部の周辺領域のＥＤＸマッピングを示す。また、図２４（Ｂ）、および図２４（Ｃ）に示すＥＤＸマッピングの倍率は４０万倍とした。
図２４（Ｂ）より、試料６Ｂは、導電体７４０と導電体７４６との間に、酸素原子を多く有する層が確認できた。つまり、試料６Ｂにおいて、導電体７４０上に、ごく薄い酸化膜が形成されていると推定される。一方、図２４（Ｃ）より、試料６Ｃは、導電体７４０と導電体７４６との間に、酸素原子が多い領域は確認できなかった。従って、試料６Ｃにおいて、導電体７４０と、導電体７４６および導電体７４８とのケルビンコンタクト抵抗が低く、改善されたことが確認できた。
以上より、試料６Ａ乃至試料６Ｃにおいて、微細な開口においても、側面にバリアとなる層を形成できた。また、開口から露出した導電体７４０の表面において、バリアとなる層を除去することができた。
以上、本実施例に示す構成は、他の実施例、または実施の形態と適宜組み合わせて用いることができる。
本実施例では、試料７Ａ乃至試料７Ｄとして、本発明の一態様である、図１に示すトランジスタ２００を、複数有する半導体装置を作製し、トランジスタ２００の電気特性および信頼性試験を行った。
下表に、試料７Ａ乃至試料７Ｄにおけるバリア層２７６、導電体２４６、導電体２４８の材料、およびバリア層２７６の加工条件を示す。
Figure 0006995523000004
なお、トランジスタ２００のチャネル長は６０ｎｍ、チャネル幅は６０ｎｍとした。
また、試料７Ａ乃至試料７Ｄは、第１の領域乃至第３の領域を有し、各領域内に、１７４２４個のトランジスタ２００を有する。第１の領域、第２の領域、および第３の領域において、１７４２４個のトランジスタ２００の密度が、それぞれ、１．４９個／μｍ２、１．９７個／μｍ２、３．９４個／μｍ２となるように、設計した。
また、試料７Ｄにおいて、ストレス試験用に、１７４２４個のトランジスタ２００の密度が、１．４９個／μｍ２、２．９６個／μｍ２、３．９４個／μｍ２、４．９６個／μｍ２となる領域を設計した。
＜各試料の作製方法＞
以下に、試料７Ａ乃至試料７Ｄの作製方法を説明する。
まず、絶縁体２１２として、ｐ型シリコン単結晶ウエハ上に、熱酸化法によって、酸化シリコン膜を４００ｎｍの膜厚で成膜した。続いて、絶縁体２１２上に絶縁体２１４として、スパッタリング法によって、酸化アルミニウム膜を４０ｎｍの膜厚で成膜した。また、絶縁体２１４上に絶縁体２１６として、ＣＶＤ法によって、酸化窒化シリコン膜を１５０ｎｍの膜厚で成膜した。
次に、絶縁体２１６上に、スパッタリング法によって、タングステン膜を３５ｎｍの膜厚で成膜した。次に、リソグラフィー法によって、タングステン膜を加工し、タングステン膜を有するハードマスクを形成した。
次に、ダマシン法によって、絶縁体２１４、および絶縁体２１６を加工し、開口および配線となる溝を形成した。該開口および該溝に、スパッタリング法によって、窒化タンタル膜を成膜し、窒化タンタル膜上に、ＡＬＤ法によって、窒化チタン膜を成膜し、窒化チタン膜上に、ＣＶＤ法によって、タングステン膜を成膜した。次にＣＭＰ処理によって、酸化窒化シリコン膜の上面に達するまで、タングステン膜、窒化チタン膜、および窒化タンタル膜を研磨し、開口内および溝にタングステン、窒化チタン、および窒化タンタルを埋め込むことで、導電体２０５に対応する導電体を形成した。
次に、絶縁体２２０、絶縁体２２２、および絶縁体２２４として、酸化窒化シリコン膜、酸化ハフニウム膜、および酸化窒化シリコン膜を順に成膜した。酸化窒化シリコン膜は、ＣＶＤ法によって１０ｎｍの膜厚で成膜し、酸化ハフニウム膜は、ＡＬＤ法によって２０ｎｍの膜厚で成膜し、酸化窒化シリコン膜は、ＣＶＤ法によって、３０ｎｍの膜厚で成膜した。
次に熱処理を行った。熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行った。
次に、酸化物２３０ａとなる第１の酸化物をスパッタリング法によって、Ｉｎ－Ｇａ－Ｚｎ酸化物を５ｎｍの膜厚で成膜した。第１の酸化物は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、酸素ガス流量４５ｓｃｃｍ、圧力０．７Ｐａ、基板温度２００℃の条件にて成膜した。
次に、第１の酸化物上に、酸化物２３０ｂとなる第２の酸化物をスパッタリング法によって、Ｉｎ－Ｇａ－Ｚｎ酸化物を２０ｎｍの膜厚で成膜した。第２の酸化物は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、アルゴンガス流量４０ｓｃｃｍ、酸素ガス流量５ｓｃｃｍ、圧力０．７Ｐａ、基板温度１３０℃の条件にて成膜した。なお、第１の酸化物と第２の酸化物とは、連続成膜した。
次に熱処理を行った。熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行い、続いて酸素を含む雰囲気にて温度４００℃、１時間の処理を行った。
次に、第２の酸化物上に、スパッタリング法によって、窒化タンタル膜を２０ｎｍの膜厚で成膜した。次に窒化タンタル膜上に、ＡＬＤ法によって、酸化アルミニウム膜を５ｎｍの膜厚で成膜した。次に、酸化アルミニウム膜上に、スパッタリング法によって、窒化タンタル膜を１５ｎｍの膜厚で成膜した。
次に、リソグラフィー法によって、チャネルが形成される領域の上記窒化タンタル膜および上記酸化アルミニウム膜をエッチングした。該エッチングは、ドライエッチング法を用いた。
次に、リソグラフィー法によって、窒化タンタル膜、酸化アルミニウム膜、窒化タンタル膜、第２の酸化物、および第１の酸化物の不要部分を順にエッチングした。該エッチングはドライエッチング法を用いた。当該加工により、酸化物２３０ａ、酸化物２３０ｂ、およびバリア層２４４を形成した。
次に、チャネルが形成される領域を除去した窒化タンタル膜および酸化アルミニウム膜をマスクとして用い、チャネルが形成される部分の窒化タンタル膜をエッチングした。該エッチングはドライエッチング法を用いた。当該加工により、導電体２４０を形成した。なお、該エッチングにより、マスクとして用いた窒化タンタル膜は消失した。
次に、酸化物２３０ｃとなる第３の酸化物をスパッタリング法によって、Ｉｎ－Ｇａ－Ｚｎ酸化物を５ｎｍの膜厚で成膜した。第３の酸化物は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、酸素ガス流量４５ｓｃｃｍ、圧力０．７Ｐａ、基板温度１３０℃の条件にて成膜した。
次に、絶縁体２５０となる酸化窒化シリコン膜をＣＶＤ法によって１０ｎｍの膜厚で成膜した。
次に、絶縁体２５０となる酸化窒化シリコン膜上に、スパッタリング法によって、導電体２６０ａとなる窒化チタン膜を１０ｎｍの膜厚で成膜し、該窒化チタン膜上に、スパッタリング法によって、導電体２６０ｂとなるタングステン膜を３０ｎｍの膜厚で成膜した。なお、窒化チタン膜とタングステン膜は、連続成膜した。
次に、リソグラフィー法によって、タングステン膜、および窒化チタン膜を順にエッチングした。タングステン膜、窒化チタン膜のエッチングはドライエッチング法を用いた。当該加工により、導電体２６０を形成した。
次に、ＡＬＤ法によって、バリア層２７０となる酸化アルミニウム膜を７ｎｍの膜厚で成膜した。続いて、リソグラフィー法によって、該酸化アルミニウム膜、および絶縁体２５０となる酸化窒化シリコン膜の一部を順にエッチングした。酸化アルミニウム膜、および酸化窒化シリコン膜のエッチングはドライエッチング法を用いた。当該加工により、バリア層２７０、および絶縁体２５０を形成した。
次に、リソグラフィー法によって、バリア層２７０、および絶縁体２５０をマスクとして、第３の酸化物の一部をエッチングした。該エッチングはウェットエッチング法を用いた。また、当該加工により、酸化物２３０ｃを形成した。
次に、ＣＶＤ法によって、絶縁体２８０となる酸化窒化シリコン膜を３１０ｎｍの膜厚で成膜した。次に、ＣＭＰ処理を行ない、酸化窒化シリコン膜を研磨し、酸化窒化シリコン膜の表面を平坦化することで、絶縁体２８０を形成した。
次に、絶縁体２８０上に、スパッタリング法によって、絶縁体２８２として、酸化アルミニウム膜をアルゴンガス流量２５ｓｃｃｍ、酸素ガス流量２５ｓｃｃｍ、圧力０．４Ｐａ、基板温度２５０℃の条件にて４０ｎｍの膜厚で成膜した。
次に熱処理を行った。熱処理は、酸素を含む雰囲気にて温度４００℃、１時間の処理を行った。
次に、ＣＶＤ法によって、絶縁体２８６として、酸化窒化シリコン膜を１００ｎｍの膜厚で成膜した。
次に、スパッタリング法によって、ハードマスクとなるタングステン膜、およびハードマスクとなる窒化シリコン膜を形成し、リソグラフィ法によって、ハードマスクを形成した。
次に、ハードマスクをマスクとして、導電体２６０に達するコンタクトホール、導電体２４０に達するコンタクトホールを形成した。
ここで、試料７Ｃ、および試料７Ｄに対し、ＡＬＤ法によって、バリア層２７６となる酸化アルミニウム膜を１３ｎｍの膜厚で成膜した。なお、試料７Ｃは、第１の条件を用いて、該酸化アルミニウム膜を加工し、バリア層２７６を形成した。一方、試料７Ｄは、第２の条件を用いて、該酸化アルミニウム膜を加工し、バリア層２７６を形成した。
まず、試料７Ｃ、および試料７Ｄに対し、第１のエッチングを行った。第１のエッチングは、圧力２．６Ｐａ、上部電極と下部電極の間の距離２５ｍｍ、上部電極電力１０００Ｗ、バイアス電力１２００Ｗ、流量６ｓｃｃｍのＣ４Ｆ８と、流量１０ｓｃｃｍのＣＦ４と、流量５０ｓｃｃｍのＮ２と、流量５００ｓｃｃｍのＡｒと、の混合雰囲気下、基板温度２０℃において、１０秒間行った。
ここで、試料７Ｃに対し、第２のエッチングを行った。第２のエッチングは、圧力６．６Ｐａ、上部電極と下部電極の間の距離３５ｍｍ、上部電極電力２００Ｗ、バイアス電力１５０Ｗ、流量１００ｓｃｃｍのＣＦ４、の雰囲気下、基板温度２０℃において、５秒間行った。
一方、試料７Ｄには、洗浄を行い、開口内のエッチング残渣を除去した。洗浄には、例えば、レジストの剥離液のようなアルカリ性溶液を用いることができる。本実施例では、アルカリ性溶液として、アルカノールアミンが２０％未満であるレジスト剥離液を用いた。
続いて、試料７Ｄに対し、圧力４．０Ｐａ、上部電極と下部電極の間の距離４０ｍｍ、上部電極電力１００Ｗ、バイアス電力２５０Ｗ、流量３００ｓｃｃｍのＡｒ、の雰囲気下、５秒間のプラズマ処理を行った後、さらに、圧力６．６Ｐａ、上部電極と下部電極の間の距離３５ｍｍ、上部電極電力２００Ｗ、バイアス電力１５０Ｗ、流量１００ｓｃｃｍのＣＦ４、の雰囲気下、５秒間のプラズマ処理を行った。
ここで、試料７Ｂに対し、スパッタリング法によって、導電性を有するバリア膜として機能する窒化タンタル膜を、４０ｎｍの厚さで成膜した。
以降の工程は、試料７Ａ乃至試料７Ｄに対し、共通に行う。
次に、ＡＬＤ法によって窒化チタン膜を１０ｎｍの膜厚で成膜し、ＣＶＤ法によって、タングステン膜を１５０ｎｍの膜厚で成膜した。
次に、ＣＭＰ処理を行った。試料７Ａ、試料７Ｂ、および試料７Ｄに対し、タングステン膜、および窒化チタン膜を、絶縁体２８６へ達するまで研磨を行なうことで、各コンタクトホール内に導電体が埋め込まれ、導電体２４６、および導電体２４８を形成した。また、試料７Ｂに対し、窒化タンタル膜、タングステン膜、および窒化チタン膜を、絶縁体２８６へ達するまで研磨を行なうことで、各コンタクトホール内に導電体が埋め込まれ、導電体２４６、および導電体２４８を形成した。
次に、スパッタリング法によって、タングステン膜を５０ｎｍの膜厚で、形成した。続いて、リソグラフィー法によって、該タングステン膜を加工し、配線層を形成した。
以上の工程より、試料７Ａ乃至試料７Ｄを作製した。
＜トランジスタの電気特性＞
次に、試料７Ａ乃至試料７Ｄが有するトランジスタ２００の電気特性として、Ｉｄ－Ｖｇ特性を測定した。なお、Ｉｄ－Ｖｇ特性の測定は、トランジスタ２００を用いたモジュールを作製するための接続配線を形成する工程の前後で行った。図２５には、試料７Ａ乃至試料７Ｄにおけるトランジスタ２００を作製した後のＩｄ－Ｖｇ特性を示す。図２６には、試料７Ａ乃至試料７Ｄにおいて、トランジスタ２００に加え、モジュールを作製するための接続配線を形成した後のトランジスタ２００のＩｄ－Ｖｇ特性を示す。
なお、Ｉｄ－Ｖｇ特性の測定では、トランジスタ２００の第１のゲート電極として機能する導電体２６０に印加する電位を、第１の値から第２の値まで変化させたときの、ソース電極として機能する導電体２４０ａとドレイン電極として機能する導電体２４０ｂとの間の電流（以下、ドレイン電流Ｉｄという。）の変化を測定する。
ここでは、導電体２４０ａと導電体２４０ｂとの間の電位差（以下、ドレイン電圧Ｖｄという。）を０．１Ｖ、３．３Ｖとし、導電体２４０ａと導電体２６０との間の電位差（以下、ゲート電圧Ｖｇという。）を－３．３Ｖから＋３．３Ｖまで変化させたときの導電体２４０ａと導電体２４０ｂとのドレイン間電流（以下、ドレイン電流Ｉｄという。）の変化を測定した。
なお、本測定においては、第２のゲート電極（バックゲート電極）として機能する導電体２０５の電位は０Ｖに設定した。その結果を、図２５、および図２６に示す。
図２５より、トランジスタ２００の密度が低い場合、試料７Ａ乃至試料７Ｄは、良好な特性であることが確認できた。特に、試料７Ｄは、ばらつきが少ないことがわかった。また、トランジスタ２００の密度が高くなると、試料７Ａ、試料７Ｂ、および試料７Ｃでは、ばらつきが大きくなる傾向があることがわかった。特に試料７Ａでは、トランジスタ２００の密度が３．９４個／μｍ２の場合では、特性が著しく悪化した。一方、試料７Ｄでは、トランジスタ２００の密度が高い場合でも、ばらつきや特性に変化は見られなかった。
また、試料７Ｄは、第１のゲートに与える電圧が０Ｖの際に、非導通状態であった。つまり、試料７Ｄは、極めて優れたオフ特性を有するトランジスタであることが確認できた。
図２６より、試料７Ａにおいて、トランジスタ２００の密度が低い場合でも、特性のばらつきが大きいことがわかった。また、試料７Ａ、および試料７Ｂにおいて、トランジスタ２００の密度が高くなると、ばらつきが大きくなり、特性が著しく悪化した。
これは、モジュールを作製するための接続配線を形成する工程における熱履歴などにより、絶縁体２８０が有する過剰酸素が、導電体２４６、および導電体２４８に吸収された、または開口を介して、酸化物２３０以外の構造体へと拡散してしまったことで、酸化物２３０へ、十分な過剰酸素が供給されなかったと推測できる。または、導電体２４６、および導電体２４８から、開口を介して、酸化物２３０へ拡散した水素などの不純物により、酸化物２３０に不純物が混入したと考えられる。
一方、試料７Ｃ、および試料７Ｄは、トランジスタ２００の密度が高くても、トランジスタ特性を得ることができた。特に、試料７Ｄは、密度に関わらず、良好な特性であることが確認できた。また、試料７Ｄでは、トランジスタ２００の密度が高い場合でも、ばらつきや特性に変化は見られなかった。また、試料７Ｄは、トランジスタ２００の密度が高い場合でも、第１のゲートに与える電圧（Ｖｇ）が０Ｖの際に、非導通状態であった。つまり、試料７Ｄは、極めて優れたオフ特性を有するトランジスタであることが確認できた。
これは、バリア層２７６を有することで、導電体２４６、および導電体２４８に、絶縁体２８０が有する過剰酸素が吸収されることが、抑制された、または開口を介して、酸化物２３０以外の構造体へと拡散することを抑制したことで、酸化物２３０へ、十分な過剰酸素が供給できたと推測できる。
＜トランジスタのソース電極、またはドレイン電極のコンタクト抵抗＞
次に、試料７Ａ乃至試料７Ｄにおいて、導電体２４０と、導電体２４６、および導電体２４８とのケルビンコンタクト抵抗を測定した。その結果を図２７に示す。なお、図２７において、縦軸をケルビンコンタクト抵抗とした。
試料７Ａと、試料７Ｂとの比較より、コンタクト抵抗は、導電体２４６の材質に依存すると考えられる。一方、試料７Ａと、試料７Ｃを比較すると、試料７Ｃは、試料７Ａよりも、コンタクト抵抗が高いことがわかった。これは、試料７Ｃは、開口内部に絶縁体が形成されるため、実質的に開口が縮小する。また、試料７Ｃにおいて、バリア層２７６の加工を行う際に、開口から露出した導電体２４０の表面に絶縁体であるバリア層の残渣物が形成されたためと考えられる。
試料７Ｄは、ケルビンコンタクト抵抗が、１．０×１０３Ω以下となり、良好な特性であることが確認できた。これは、試料７Ｄは、開口内に絶縁体を形成しない試料７Ａと同等のコンタクト抵抗であった。さらに、試料７Ａよりもばらつきが小さかった。従って、試料７Ｄに対して行った加工条件は、開口から露出した導電体２４０の表面に絶縁体であるバリア層の残渣物が形成されなかったと考えられる。また、試料７Ｄに対して行った加工条件は、コンタクト毎のバラつきが少なく、加工精度が高いことが確認できた。
以上より、本発明の一態様を用いた半導体装置は、優れたオフ特性を有するトランジスタを有する半導体装置であることが確認できた。また、トランジスタを集積した場合においても、各トランジスタは良好な電気特性を有し、また、ばらつきが小さいことが分かった。
＜トランジスタにおけるストレス試験＞
次に、トランジスタの電気特性が良好である試料７Ｄにおいて、トランジスタの密度が異なる領域のトランジスタ２００を用いてストレス試験を行った。なお、各領域において、１７４２４個のトランジスタ２００の密度が、１．４９個／μｍ２、２．９６個／μｍ２、３．９４個／μｍ２、または４．９６個／μｍ２とした。
ストレス試験として、ＧＢＴストレス試験を行った。ＧＢＴストレス試験では、ストレス温度を１２５℃とし、任意の時間が経過した後、電気特性の測定と同じ条件で、Ｉｄ－Ｖｇ特性を測定した。なお、バックゲート電位は、０．００Ｖに設定した。
本実施例では、０ｓｅｃ経過後、１００ｓｅｃ経過後、３００ｓｅｃ経過後、６００ｓｅｃ経過後、１０００ｓｅｃ経過後、１８００ｓｅｃ（０．５ｈｒ）経過後、３６００ｓｅｃ（１ｈｒ）経過後、７２００ｓｅｃ（２ｈｒ）経過後、１００００ｓｅｃ（２．７８ｈｒ）経過後、１８０００ｓｅｃ（５ｈｒ）経過後、３２４００ｓｅｃ（９ｈｒ）経過後、４３２００ｓｅｃ（１２ｈｒ）経過後、の１２回行った。
また、トランジスタの電気特性の変動量の指標として、トランジスタのしきい値電圧（以下、Ｖｓｈともいう）の経時変化（以下、ΔＶｓｈともいう）を用いた。なお、Ｖｓｈとは、Ｉｄ－Ｖｇ特性において、Ｉｄ＝１．０×１０－１２［Ａ］の時のＶｇの値と定義する。ここで、ΔＶｓｈは、例えば、ストレス開始時のＶｓｈが＋０．５０Ｖであり、ストレス１００ｓｅｃ経過時のＶｓｈが、－０．５５Ｖであったとすると、ストレス１００ｓｅｃ経過時のΔＶｓｈは、－１．０５Ｖとなる。
ここで、ＧＢＴストレス試験におけるΔＶｓｈのストレス時間依存性を、図２８に示す。図２８より、試料７ＤにおいてＧＢＴストレス試験は、密度依存性が見られなかった。
また、図２８より、試料７Ｄのトランジスタのしきい値電圧の変化量が小さいことがわかった。
以上より、本発明の一態様は、優れた信頼性を有するトランジスタを有する半導体装置であることが確認できた。また、本発明の一態様を用いたトランジスタは良好な電気特性を有し、また、ばらつきが小さいことがわかった。
本実施例は、少なくともその一部を本明細書中に記載する他の実施例または他の実施の形態と適宜組み合わせて実施することができる。
１００ 容量素子
１０１ 容量素子
１１０ 導電体
１１２ 導電体
１２０ 導電体
１３０ 絶縁体
１５０ 絶縁体
２００ トランジスタ
２０１ トランジスタ
２０５ 導電体
２０５ａ 導電体
２０５Ａ 導電膜
２０５ｂ 導電体
２０５Ｂ 導電膜
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２３０ 酸化物
２３０ａ 酸化物
２３０Ａ 酸化膜
２３０ｂ 酸化物
２３０Ｂ 酸化膜
２３０ｃ 酸化物
２３０Ｃ 酸化膜
２４０ 導電体
２４０ａ 導電体
２４０Ａ 導電膜
２４０ｂ 導電体
２４０Ｂ 導電膜
２４４ バリア層
２４４ａ バリア層
２４４Ａ バリア膜
２４４ｂ バリア層
２４４Ｂ バリア膜
２４６ 導電体
２４６ａ 導電体
２４６Ａ 導電膜
２４６ｂ 導電体
２４６ｃ 導電体
２４８ 導電体
２４８ａ 導電体
２４８Ａ 導電膜
２４８ｂ 導電体
２４８ｃ 導電体
２５０ 絶縁体
２５０Ａ 絶縁膜
２６０ 導電体
２６０ａ 導電体
２６０Ａ 導電膜
２６０ｂ 導電体
２６０Ｂ 導電膜
２６０ｃ 導電体
２７０ バリア層
２７０Ａ バリア膜
２７２ 絶縁体
２７４ 絶縁体
２７６ バリア層
２７６ａ バリア層
２７６Ａ バリア膜
２７６ｂ バリア層
２７６ｃ バリア層
２８０ 絶縁体
２８０Ａ 絶縁膜
２８２ 絶縁体
２８４ 絶縁体
２８６ 絶縁体
２９０ａ ハードマスク
２９０Ａ 膜
２９０ｂ ハードマスク
２９０Ｂ 膜
２９２Ａ 膜
２９２Ｂ ハードマスク
２９２Ｃ ハードマスク
２９４Ａ 膜
２９４Ｂ ハードマスク
２９６ レジストマスク
３００ トランジスタ
３０１ トランジスタ
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
４００ トランジスタ
４０５ 導電体
４０５ａ 導電体
４０５ｂ 導電体
４３０ｃ 酸化物
４３１ａ 酸化物
４３１ｂ 酸化物
４３２ａ 酸化物
４３２ｂ 酸化物
４４０ 導電体
４４０ａ 導電体
４４０ｂ 導電体
４５０ 絶縁体
４６０ 導電体
４６０ａ 導電体
４６０ｂ 導電体
４７０ バリア層
５００ 構造
７００ 構造
７０２ 基板
７０４ 絶縁体
７４０ 導電体
７４４ 絶縁体
７４６ 導電体
７４８ 導電体
７７６ 絶縁体
７８０ 絶縁体
７８２ 絶縁体
７８６ 絶縁体
８０１ 構造
８０２ 構造
８０３ 構造
８０４ 構造
８０５ 構造
８０６ 構造
８１０ 基板
８１１ 絶縁体
８１２ 導電体
８１３ バリア層
８１４ 絶縁体
８１５ 絶縁体
８２０ 基板
８２１ 絶縁体
８２２ 絶縁体
８２３ バリア層
８３０ 基板
８３１ 絶縁体
８３２ 絶縁体
８３３ 絶縁体
８３４ 膜
９００ 構造
９０２ 基板
９０４ 絶縁体
９０５ 導電体
９２０ 絶縁体
９２２ 絶縁体
９２４ 絶縁体
９３０ 酸化物
９４６ 導電体
９４８ 導電体
９７６ 絶縁体
９８０ 絶縁体
９８２ 絶縁体
９８６ 絶縁体
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３００６ 配線
３００７ 配線
３００８ 配線
３００９ 配線
３０１０ 配線

Claims (5)

  1. 第１の酸化物半導体層と、
    前記第１の酸化物半導体層上の第２の酸化物半導体層と、
    前記第２の酸化物半導体層上の一対の第１の導電層と、
    前記一対の第１の導電層上にそれぞれ配置された一対の第１のバリア層と、
    前記一対の第１のバリア層上、及び前記第２の酸化物半導体層上の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上の第１の絶縁層と、
    前記第１の絶縁層上のゲート電極と、
    前記第１の酸化物半導体層の側面、前記第２の酸化物半導体層の側面、前記一対の第１の導電層の側面、前記一対の第１のバリア層の側面、及び前記第３の酸化物半導体層の側面と接する領域を有し、かつ、前記一対の第１のバリア層上、及び前記ゲート電極上に配置された過剰酸素領域を有する第２の絶縁層と、
    前記第２の絶縁層上の第２のバリア層と、
    前記第２のバリア層上の第３の絶縁層と、
    前記第１のバリア層、前記第２の絶縁層、前記第２のバリア層、及び前記第３の絶縁層が有する開口の側壁に面するように配置された第３のバリア層と、
    前記第３のバリア層を介して前記開口の側壁に面するように配置された第２の導電層と、
    を有し、
    前記第１のバリア層、及び前記第３のバリア層は、酸化アルミニウム、酸化ハフニウム、または酸化ガリウムを含み、
    前記第２のバリア層は、酸化アルミニウム、または酸化ハフニウムを含むことを特徴とする半導体装置。
  2. 第１の酸化物半導体層と、
    前記第１の酸化物半導体層上の第２の酸化物半導体層と、
    前記第２の酸化物半導体層上の一対の第１の導電層と、
    前記一対の第１の導電層上にそれぞれ配置された一対の第１のバリア層と、
    前記一対の第１のバリア層上、及び前記第２の酸化物半導体層上の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上の第１の絶縁層と、
    前記第１の絶縁層上のゲート電極と、
    前記第１の酸化物半導体層の側面、前記第２の酸化物半導体層の側面、前記一対の第１の導電層の側面、前記一対の第１のバリア層の側面、及び前記第３の酸化物半導体層の側面と接する領域を有し、かつ、前記一対の第１のバリア層上、及び前記ゲート電極上に配置された過剰酸素領域を有する第２の絶縁層と、
    前記第２の絶縁層上の第２のバリア層と、
    前記第２のバリア層上の第３の絶縁層と、
    前記第１のバリア層、前記第２の絶縁層、前記第２のバリア層、及び前記第３の絶縁層が有する開口の側壁に面するように配置された第３のバリア層と、
    前記第３のバリア層を介して前記開口の側壁に面するように配置された第２の導電層と、
    を有し、
    前記開口において、前記第２の導電層は、前記一対の第１の導電層のいずれか一方と接する領域を有し、
    前記第１のバリア層、及び前記第３のバリア層は、酸化アルミニウム、酸化ハフニウム、または酸化ガリウムを含み、
    前記第２のバリア層は、酸化アルミニウム、または酸化ハフニウムを含むことを特徴とする半導体装置。
  3. 第１の酸化物半導体層と、
    前記第１の酸化物半導体層上の第２の酸化物半導体層と、
    前記第２の酸化物半導体層上の一対の第１の導電層と、
    前記一対の第１の導電層上にそれぞれ配置された一対の第１のバリア層と、
    前記一対の第１のバリア層上、及び前記第２の酸化物半導体層上の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上の第１の絶縁層と、
    前記第１の絶縁層上のゲート電極と、
    前記第１の酸化物半導体層の側面、前記第２の酸化物半導体層の側面、前記一対の第１の導電層の側面、前記一対の第１のバリア層の側面、及び前記第３の酸化物半導体層の側面と接する領域を有し、かつ、前記一対の第１のバリア層上、及び前記ゲート電極上に配置された過剰酸素領域を有する第２の絶縁層と、
    前記第２の絶縁層上の第２のバリア層と、
    前記第２のバリア層上の第３の絶縁層と、
    前記第１のバリア層、前記第２の絶縁層、前記第２のバリア層、及び前記第３の絶縁層が有する開口の側壁に面するように配置された第３のバリア層と、
    前記第３のバリア層を介して前記開口の側壁に面するように配置された第２の導電層と、
    を有し、
    前記第２の酸化物半導体層は、チャネル形成領域を有し、
    前記開口において、前記第２の導電層は、前記一対の第１の導電層のいずれか一方と接する領域を有し、
    前記第１のバリア層、及び前記第３のバリア層は、酸化アルミニウム、酸化ハフニウム、または酸化ガリウムを含み、
    前記第２のバリア層は、酸化アルミニウム、または酸化ハフニウムを含むことを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第３の酸化物半導体層は、前記第１のバリア層の上面と接する領域を有することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１のバリア層は、トランジスタのゲート絶縁膜としての機能を有することを特徴とする半導体装置。
JP2017140493A 2016-07-26 2017-07-20 半導体装置 Active JP6995523B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2016146342 2016-07-26
JP2016146342 2016-07-26
JP2017026908 2017-02-16
JP2017026908 2017-02-16

Publications (3)

Publication Number Publication Date
JP2018133550A JP2018133550A (ja) 2018-08-23
JP2018133550A5 JP2018133550A5 (ja) 2020-08-20
JP6995523B2 true JP6995523B2 (ja) 2022-01-14

Family

ID=61010086

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017140493A Active JP6995523B2 (ja) 2016-07-26 2017-07-20 半導体装置

Country Status (6)

Country Link
US (1) US10236390B2 (ja)
JP (1) JP6995523B2 (ja)
KR (2) KR20190032414A (ja)
CN (2) CN109478514A (ja)
TW (1) TWI731121B (ja)
WO (1) WO2018020350A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI737665B (zh) * 2016-07-01 2021-09-01 日商半導體能源硏究所股份有限公司 半導體裝置以及半導體裝置的製造方法
KR20190032414A (ko) * 2016-07-26 2019-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US11211467B2 (en) * 2017-11-09 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2019166921A1 (ja) 2018-03-02 2019-09-06 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7337777B2 (ja) * 2018-04-04 2023-09-04 株式会社半導体エネルギー研究所 半導体装置
JP7235418B2 (ja) * 2018-05-18 2023-03-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2020047732A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 磁気記憶装置
US11211461B2 (en) 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
JP7315661B2 (ja) * 2019-04-12 2023-07-26 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11349023B2 (en) * 2019-10-01 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of p-channel and n-channel E-FET III-V devices without parasitic channels
KR20210154622A (ko) * 2020-06-12 2021-12-21 삼성전자주식회사 3차원 반도체 장치 및 반도체 장치의 제조방법
WO2023242664A1 (ja) * 2022-06-17 2023-12-21 株式会社半導体エネルギー研究所 半導体装置、記憶装置
WO2024154036A1 (ja) * 2023-01-20 2024-07-25 株式会社半導体エネルギー研究所 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013179286A (ja) 2012-02-07 2013-09-09 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2015144251A (ja) 2013-12-26 2015-08-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016072498A (ja) 2014-09-30 2016-05-09 株式会社東芝 半導体装置
JP2015144271A5 (ja) 2014-12-26 2018-02-01

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW237562B (ja) 1990-11-09 1995-01-01 Semiconductor Energy Res Co Ltd
TW345695B (en) 1997-07-17 1998-11-21 United Microelectronics Corp Process for producing gate oxide layer
US6348709B1 (en) * 1999-03-15 2002-02-19 Micron Technology, Inc. Electrical contact for high dielectric constant capacitors and method for fabricating the same
US7314785B2 (en) 2003-10-24 2008-01-01 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US7888702B2 (en) 2005-04-15 2011-02-15 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the display device
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
US7524713B2 (en) 2005-11-09 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5280716B2 (ja) * 2007-06-11 2013-09-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101715640B1 (ko) 2009-02-06 2017-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 구동 방법
CN104282691B (zh) 2009-10-30 2018-05-18 株式会社半导体能源研究所 半导体装置
WO2011070901A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20130082091A (ko) * 2010-05-21 2013-07-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101938726B1 (ko) 2010-06-11 2019-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN107947763B (zh) 2010-08-06 2021-12-28 株式会社半导体能源研究所 半导体集成电路
KR101426515B1 (ko) 2010-09-15 2014-08-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6104522B2 (ja) 2011-06-10 2017-03-29 株式会社半導体エネルギー研究所 半導体装置
EP2786404A4 (en) * 2011-12-02 2015-07-15 Semiconductor Energy Lab SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
US8901556B2 (en) * 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
US9219164B2 (en) 2012-04-20 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide semiconductor channel
US9153699B2 (en) 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
JP6310194B2 (ja) 2012-07-06 2018-04-11 株式会社半導体エネルギー研究所 半導体装置
KR102171650B1 (ko) 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI761605B (zh) * 2012-09-14 2022-04-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6283191B2 (ja) 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
WO2015060133A1 (en) * 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102270823B1 (ko) 2013-10-22 2021-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
JP2015128151A (ja) * 2013-11-29 2015-07-09 株式会社半導体エネルギー研究所 半導体装置及び表示装置
SG11201604650SA (en) * 2013-12-26 2016-07-28 Semiconductor Energy Lab Semiconductor device
US9577110B2 (en) 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
JP6506961B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 液晶表示装置
KR102320576B1 (ko) * 2013-12-27 2021-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI665778B (zh) * 2014-02-05 2019-07-11 日商半導體能源研究所股份有限公司 半導體裝置、模組及電子裝置
US9443872B2 (en) 2014-03-07 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6559444B2 (ja) 2014-03-14 2019-08-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102212267B1 (ko) * 2014-03-19 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
JPWO2015151337A1 (ja) * 2014-03-31 2017-04-13 株式会社東芝 薄膜トランジスタ、半導体装置及び薄膜トランジスタの製造方法
TWI772799B (zh) 2014-05-09 2022-08-01 日商半導體能源研究所股份有限公司 半導體裝置
KR102437450B1 (ko) 2014-06-13 2022-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치를 포함하는 전자 기기
US9455337B2 (en) 2014-06-18 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9461179B2 (en) 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
US10460984B2 (en) 2015-04-15 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating electrode and semiconductor device
KR102549926B1 (ko) 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6887243B2 (ja) 2015-12-11 2021-06-16 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、電子機器及び半導ウエハ
JP6884569B2 (ja) * 2015-12-25 2021-06-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US9923001B2 (en) 2016-01-15 2018-03-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10431583B2 (en) * 2016-02-11 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device including transistors with adjusted threshold voltages
WO2017137864A1 (en) 2016-02-12 2017-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10741587B2 (en) 2016-03-11 2020-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method the same
US10032918B2 (en) * 2016-04-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20190032414A (ko) * 2016-07-26 2019-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013179286A (ja) 2012-02-07 2013-09-09 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2015144251A (ja) 2013-12-26 2015-08-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016072498A (ja) 2014-09-30 2016-05-09 株式会社東芝 半導体装置
JP2015144271A5 (ja) 2014-12-26 2018-02-01

Also Published As

Publication number Publication date
US10236390B2 (en) 2019-03-19
KR20220080017A (ko) 2022-06-14
TW201816988A (zh) 2018-05-01
CN115799342A (zh) 2023-03-14
CN109478514A (zh) 2019-03-15
TWI731121B (zh) 2021-06-21
US20180033892A1 (en) 2018-02-01
JP2018133550A (ja) 2018-08-23
WO2018020350A1 (en) 2018-02-01
KR102613288B1 (ko) 2023-12-12
KR20190032414A (ko) 2019-03-27

Similar Documents

Publication Publication Date Title
JP6995523B2 (ja) 半導体装置
US9755083B2 (en) Semiconductor device and method for manufacturing the same
JP6884569B2 (ja) 半導体装置及びその作製方法
JP6951103B2 (ja) 半導体装置、及び半導体装置の作製方法
CN106935656B (zh) 绝缘膜、半导体装置的制造方法以及半导体装置
US10964787B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP2019075589A (ja) 半導体装置
JP2017199901A (ja) 半導体装置、及び半導体装置の作製方法
JP2018067708A (ja) 半導体装置およびその作製方法
US10236357B2 (en) Semiconductor device and manufacturing method of the same
JP6193786B2 (ja) 半導体装置及びその作製方法
JPWO2019016642A1 (ja) 半導体装置、および半導体装置の作製方法
US20160013214A1 (en) Semiconductor device and method of manufacturing the same
JP2018064090A (ja) 半導体装置、および半導体装置の作製方法
JP2018078227A (ja) 半導体装置、および半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200710

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200710

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210330

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210713

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211215

R150 Certificate of patent or registration of utility model

Ref document number: 6995523

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150